JPS61120262A - メモリ間インテリジエントｄｍａ制御装置 - Google Patents
メモリ間インテリジエントｄｍａ制御装置Info
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- JPS61120262A JPS61120262A JP24069684A JP24069684A JPS61120262A JP S61120262 A JPS61120262 A JP S61120262A JP 24069684 A JP24069684 A JP 24069684A JP 24069684 A JP24069684 A JP 24069684A JP S61120262 A JPS61120262 A JP S61120262A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、処理装置を介さずメモリと制御装置間を高速
にデータ転送を行なうＤＭＡ制御装置に係り、特に、シ
ステムの主メモリとＤＭＡ制御装置内のローカルメモリ
とのＤＭＡ転送に好適なメモリ間インテリジェントＤＭ
Ａ制御装置に関する。
にデータ転送を行なうＤＭＡ制御装置に係り、特に、シ
ステムの主メモリとＤＭＡ制御装置内のローカルメモリ
とのＤＭＡ転送に好適なメモリ間インテリジェントＤＭ
Ａ制御装置に関する。
従来のインテリジェントＤＭＡ制御装置（制御装置内に
処理装置を含んだＤＭＡ制御装置）は、制御装置内のロ
ーカルメモリと制御装置内の工／Ｏコントローラ間のＤ
ＭＡ転送であり、主メモリとインテリジェントＤＭＡ制
御装置内の転送は、システムの処理装置を介在した一語
毎の割込方式（処理装置が制御装置からの割込みを受は
取シ、割込レジスタをアクセスし、制御装置からの転送
要求であることを知る。それによって、処理装置が制御
装置へデータを転送する方式。）であった。
処理装置を含んだＤＭＡ制御装置）は、制御装置内のロ
ーカルメモリと制御装置内の工／Ｏコントローラ間のＤ
ＭＡ転送であり、主メモリとインテリジェントＤＭＡ制
御装置内の転送は、システムの処理装置を介在した一語
毎の割込方式（処理装置が制御装置からの割込みを受は
取シ、割込レジスタをアクセスし、制御装置からの転送
要求であることを知る。それによって、処理装置が制御
装置へデータを転送する方式。）であった。
そのため、インテリジェント制御装置を含むシステムで
は、システムの主メモリと制御装置内のローカルメモリ
間の高速転送ができず、システム全体の効率的なデータ
転送を妨げている。なお、この種のもので、複数の処理
装置間のＤＭＡデータ転送には、特開昭５７−５９２２
１号公報等が挙げられる。
は、システムの主メモリと制御装置内のローカルメモリ
間の高速転送ができず、システム全体の効率的なデータ
転送を妨げている。なお、この種のもので、複数の処理
装置間のＤＭＡデータ転送には、特開昭５７−５９２２
１号公報等が挙げられる。
本発明の目的は、７ステムの主メモリと制御装置内のロ
ーカルメモリ間をＤＭＡ転送する装置を提供することに
ある。
ーカルメモリ間をＤＭＡ転送する装置を提供することに
ある。
本発明の要点はＬＳＩが複数チャネルを持つことを利用
して、メモリとメモリ間でＤＭＡ転送することにある。
して、メモリとメモリ間でＤＭＡ転送することにある。
以下、本発明の一実施例を第１図ないし第３図により説
明する。
明する。
本実施例は、処理装置１と、主メモリ２と、グラフイク
ディスプレイ制御装置３と、グラフィックディスプレイ
４及びローカル処理装置６と、ＤＭＡコントローラ７と
、ローカルメモｌＪ８と、ＡＭ用ｌ／Ｏ−’ン） ｏ−
ラ１１と、ＤＭＡＯＨ切替レジスタ９と、ＤＭＡデータ
レジスタ／Ｏと、アドレスデコーダ１２と、割込レジス
タ１３とから成るメモリ間インテリジェントＤＭＡ制御
装置５から構成され、グラフィックディスプレイ４に表
示、あるいは、図形の組合せによシ発生した多量のデー
タをメモリ間インテリジェントＤＭＡ制御装置５を経由
し、通信回線２４よシ高遠に送受信を行ない、大形計算
機、あるいは、他システムに渡す。
ディスプレイ制御装置３と、グラフィックディスプレイ
４及びローカル処理装置６と、ＤＭＡコントローラ７と
、ローカルメモｌＪ８と、ＡＭ用ｌ／Ｏ−’ン） ｏ−
ラ１１と、ＤＭＡＯＨ切替レジスタ９と、ＤＭＡデータ
レジスタ／Ｏと、アドレスデコーダ１２と、割込レジス
タ１３とから成るメモリ間インテリジェントＤＭＡ制御
装置５から構成され、グラフィックディスプレイ４に表
示、あるいは、図形の組合せによシ発生した多量のデー
タをメモリ間インテリジェントＤＭＡ制御装置５を経由
し、通信回線２４よシ高遠に送受信を行ない、大形計算
機、あるいは、他システムに渡す。
以下、データ転送を行なう時の実施例の動作について説
明する。
明する。
主メモリ２からメモリ間インテリジェントＤＭＡ制御装
置５を経由し、通信回線２４にデータ転送を行なう場合
、処理装置１は転送前の初期設定として、主メモリ２内
の連絡エリアに主メモリ２のＤＭＡ転送スタートアドレ
スと転送データ数をセットする。次に１処理装置１はメ
モリ間インテリジェントＤＭＡ制御装置５ヘアクセスす
る。
置５を経由し、通信回線２４にデータ転送を行なう場合
、処理装置１は転送前の初期設定として、主メモリ２内
の連絡エリアに主メモリ２のＤＭＡ転送スタートアドレ
スと転送データ数をセットする。次に１処理装置１はメ
モリ間インテリジェントＤＭＡ制御装置５ヘアクセスす
る。
（この場合、アドレスアクセスのため、データ信号１５
にはどのようなデータを乗せてもよく、かつ、リード／
ライト信号１６はどちらのモードでもよい。）メモリ間
インテリジェントＤＭＡ制御装置５は、処理装置１から
のアドレスアクセスをアドレスデコーダ１２によりデコ
ードし、自分がセレクトされた場合のみ割込レジスタ１
３に出力し、ローカル処理装置６に割込みをかける。ロ
ーカル処理装置６は、割込レジスタ１３をリードし、処
理装置１からのＤＭＡ転送要求であることを知シ、主メ
モリ２の連絡エリアの内容二語をリードするため、ＤＭ
Ａコントローラ７のＣＨＡ２５のアドレスカラ／り２８
に主メモリ２の連絡エリアアドレスをセットし、かつ、
ＣＨＢ２６のアドレスカウンタ２８にローカルメモリ８
への転送アドレスをセットし、かつ、ＣＨＢ２６のデー
タカウンタ２９に二語取込みのための２をセットする。
にはどのようなデータを乗せてもよく、かつ、リード／
ライト信号１６はどちらのモードでもよい。）メモリ間
インテリジェントＤＭＡ制御装置５は、処理装置１から
のアドレスアクセスをアドレスデコーダ１２によりデコ
ードし、自分がセレクトされた場合のみ割込レジスタ１
３に出力し、ローカル処理装置６に割込みをかける。ロ
ーカル処理装置６は、割込レジスタ１３をリードし、処
理装置１からのＤＭＡ転送要求であることを知シ、主メ
モリ２の連絡エリアの内容二語をリードするため、ＤＭ
Ａコントローラ７のＣＨＡ２５のアドレスカラ／り２８
に主メモリ２の連絡エリアアドレスをセットし、かつ、
ＣＨＢ２６のアドレスカウンタ２８にローカルメモリ８
への転送アドレスをセットし、かつ、ＣＨＢ２６のデー
タカウンタ２９に二語取込みのための２をセットする。
次に、ローカル処理装置６は、ＤＭＡＯＨ切替レジスタ
９にデータ０１をセットする。なお、ＤＭＡＯＨ切替レ
ジスタ９の２° ビットがＤＭＡコントローラ７のＣＨ
Ａ２５に対応し、２′ ビットがＣＨＢ２６に対応す
る。Ｄ ＭＡ ＣＨ切替レジスタ９の２° ビットが１
になることにより、ＤＭＡコントローラ７のＣＨＡ２５
へのＤＭＡ要求信号１９を出力する。ＤＭＡコントロー
ラ７は、処理装置１にＤＭＡマスタ要求信号１７を出力
し、パスの占有権を要求する。処理装置１は、現在の処
理サイクル終了後、ＤＭＡコントローラ７に対し、ＤＭ
Ａ許可信号１８を出力し、バスを解放する。ＤＭＡコン
トローラ７は、処理装置１からのＤＭＡ許可信号１８を
受は取ると、主メモリ２に対し、ＣＨＡ２５のアドレス
カウンタ２８の内容のアドレス信号１４とリード／ライ
ト信号１６（リードモード＞を出力する。これにより、
主メモリ２はデータをデータ信号１５に乗せる。このデ
ータ信号１５をＤＭＡコントローラ７からのＤＭＡスト
ローブ信号２０１Ｃより、ＤＭＡデータレジスタ／Ｏに
取込む。転送終了後、パス占有権を放棄し、バスを解放
し、ＤＭＡストローブ信号２０の終了タイミングでＣＨ
Ａ２５内のアドレスカウンタ２８の内容にプラス１する
。また、ＤＭＡストローブ信号２０の終了タイミングで
ＤＭＡＯＨ切替レジスタ９の内容を右に１ビートシフト
する。これにより、ＤＭＡＯＨ切替レジスタ９の２１
ビットが１になシ、ＤＭＡコントローラ７のＣＨＢ
２６へのＤＭＡ要求信号１９を出力する。ＤＭＡコント
ローラ７は、ローカル処理装置６にＤＭＡマスタ要求信
号１７を出力し、バス占有権を要求する。
９にデータ０１をセットする。なお、ＤＭＡＯＨ切替レ
ジスタ９の２° ビットがＤＭＡコントローラ７のＣＨ
Ａ２５に対応し、２′ ビットがＣＨＢ２６に対応す
る。Ｄ ＭＡ ＣＨ切替レジスタ９の２° ビットが１
になることにより、ＤＭＡコントローラ７のＣＨＡ２５
へのＤＭＡ要求信号１９を出力する。ＤＭＡコントロー
ラ７は、処理装置１にＤＭＡマスタ要求信号１７を出力
し、パスの占有権を要求する。処理装置１は、現在の処
理サイクル終了後、ＤＭＡコントローラ７に対し、ＤＭ
Ａ許可信号１８を出力し、バスを解放する。ＤＭＡコン
トローラ７は、処理装置１からのＤＭＡ許可信号１８を
受は取ると、主メモリ２に対し、ＣＨＡ２５のアドレス
カウンタ２８の内容のアドレス信号１４とリード／ライ
ト信号１６（リードモード＞を出力する。これにより、
主メモリ２はデータをデータ信号１５に乗せる。このデ
ータ信号１５をＤＭＡコントローラ７からのＤＭＡスト
ローブ信号２０１Ｃより、ＤＭＡデータレジスタ／Ｏに
取込む。転送終了後、パス占有権を放棄し、バスを解放
し、ＤＭＡストローブ信号２０の終了タイミングでＣＨ
Ａ２５内のアドレスカウンタ２８の内容にプラス１する
。また、ＤＭＡストローブ信号２０の終了タイミングで
ＤＭＡＯＨ切替レジスタ９の内容を右に１ビートシフト
する。これにより、ＤＭＡＯＨ切替レジスタ９の２１
ビットが１になシ、ＤＭＡコントローラ７のＣＨＢ
２６へのＤＭＡ要求信号１９を出力する。ＤＭＡコント
ローラ７は、ローカル処理装置６にＤＭＡマスタ要求信
号１７を出力し、バス占有権を要求する。
ローカル処理装置６Ｆｉ、現在の処理サイクル終了後、
ＤＭＡコントローラ７に対しＤＭＡ許可信号１８を出力
し、パスを解放する。ＤＭＡコントローラ７は、ＤＭＡ
許可信号１８を受は取るとローカルメモリ８に対し、Ｃ
ＨＢ２６のアドレスカウンタ２８の内容のアドレス信号
１４と、リード／ライト信号１６（ライトモード）を出
力し、かつ、ＤＭＡデータレジスタ／Ｏの内容をデータ
信号１５に乗せ、ローカルメモリ８にデータを書き込む
。転送終了後、バスを解放し、ＤＭＡストローブ信号ｚ
Ｏの終了タイミングでＣＨＢ２６内のアドレスカラ／り
２８の内容にプラス１し、かつ、ＣＨＢ２６内のデータ
カウンタ２９の内容にマイナス１し、かつ、ＤＭＡＣＨ
切替レジスタ９の内容を右に１ビツトシフトする。なお
、ＤＭＡＣＨ切替レジスタ９は、２１ ビットのキャ
リア信号２２が２° ビットとしてループさせているた
め、ＤＭＡＣＨ切替レジスタ９の内容はＯＩＫなる。こ
れがＤＭＡコントローラ７のＣＨＡ２５へのＤＭＡ要求
信号１９となる。前述の動作をもう一回くシ返すと、Ｃ
ＨＢ２６のデータレジスタ２９の内容が０となり、ＤＭ
Ａコントローラ７はＤＭＡ終了信号２１を割込レジスタ
１３に出力し、かつ、ＤＭＡ終了信号２１でＤＭＡＣＨ
切替レジスタ９の内容をクリアして００とする。ローカ
ル処理装置６は、割込レジスタ１３からの割込信号２３
を受け、ＤＭＡ転送終了を確認し、ローカルメモリ８に
取込んだ二鉛（本格的な主メモリ２からのＤＭＡ転送の
ための主メモリ２のスタートアドレスと転送データ数）
の主メモリ２のスタートアドレスをＤＭＡコントローラ
７のＣＨＡ２５のアドレスカウンタ２８にセントし、デ
ータ転送数をＣＨＢ２６のデータカウンタ２９にセット
し、ローカルメモリ８のデータ格納スタートアドレスを
、ＣＨＢ２６のアドレスカウンタ２８にセットし、ＤＭ
ＡＣＨ切替レジスタ９に０１をセットする。この一連の
動作を、ＣＨＢ２６のデータカラ／り２９が０になるま
でくり返し、主メモリ２のデータをローカルメモリ８へ
ＤＭＡ転送する。
ＤＭＡコントローラ７に対しＤＭＡ許可信号１８を出力
し、パスを解放する。ＤＭＡコントローラ７は、ＤＭＡ
許可信号１８を受は取るとローカルメモリ８に対し、Ｃ
ＨＢ２６のアドレスカウンタ２８の内容のアドレス信号
１４と、リード／ライト信号１６（ライトモード）を出
力し、かつ、ＤＭＡデータレジスタ／Ｏの内容をデータ
信号１５に乗せ、ローカルメモリ８にデータを書き込む
。転送終了後、バスを解放し、ＤＭＡストローブ信号ｚ
Ｏの終了タイミングでＣＨＢ２６内のアドレスカラ／り
２８の内容にプラス１し、かつ、ＣＨＢ２６内のデータ
カウンタ２９の内容にマイナス１し、かつ、ＤＭＡＣＨ
切替レジスタ９の内容を右に１ビツトシフトする。なお
、ＤＭＡＣＨ切替レジスタ９は、２１ ビットのキャ
リア信号２２が２° ビットとしてループさせているた
め、ＤＭＡＣＨ切替レジスタ９の内容はＯＩＫなる。こ
れがＤＭＡコントローラ７のＣＨＡ２５へのＤＭＡ要求
信号１９となる。前述の動作をもう一回くシ返すと、Ｃ
ＨＢ２６のデータレジスタ２９の内容が０となり、ＤＭ
Ａコントローラ７はＤＭＡ終了信号２１を割込レジスタ
１３に出力し、かつ、ＤＭＡ終了信号２１でＤＭＡＣＨ
切替レジスタ９の内容をクリアして００とする。ローカ
ル処理装置６は、割込レジスタ１３からの割込信号２３
を受け、ＤＭＡ転送終了を確認し、ローカルメモリ８に
取込んだ二鉛（本格的な主メモリ２からのＤＭＡ転送の
ための主メモリ２のスタートアドレスと転送データ数）
の主メモリ２のスタートアドレスをＤＭＡコントローラ
７のＣＨＡ２５のアドレスカウンタ２８にセントし、デ
ータ転送数をＣＨＢ２６のデータカウンタ２９にセット
し、ローカルメモリ８のデータ格納スタートアドレスを
、ＣＨＢ２６のアドレスカウンタ２８にセットし、ＤＭ
ＡＣＨ切替レジスタ９に０１をセットする。この一連の
動作を、ＣＨＢ２６のデータカラ／り２９が０になるま
でくり返し、主メモリ２のデータをローカルメモリ８へ
ＤＭＡ転送する。
次に１ ローカル処理装置６は、ローカルメモリ８に格
納したデータに通信のための制御コードを付加し、付加
作業終了後、ＤＭＡコントローラ７のＣＨＣ２７のアド
レスカウンタ２８にローカルメモリ８への転送アドレス
をセットし、ｃＨｃ２７のデータカウンタ２９に通信用
Ｉ／Ｏコントローラ１１の送信パックァサイズの転送数
（データ１ブロツク）をセットする。次に、ローカル処
理装置６は、通信用Ｉ／Ｏコントローラ１１内の送信起
動レジスタに１を書き込み、通信用Ｉ／Ｏコントローラ
１１は、これによりＤＭＡコントローラ７のＣＨＣ２７
にＤＭＡ要求信号１９を出力する。ＤＭＡコントローラ
７は、ローカル処理装置６にＤＭＡマスタ要求信号１７
を出力し、バス占有権を要求する。ローカル処理装置６
は、現在の処理サイクル終了後、ＤＭＡコントローラ７
に対し、ＤＭＡ許可信号１８を出力し、バスを解放する
。ＤＭＡコントローラ７は、ローカル処理装置６からの
ＤＭＡ許可信号１８によｊ５、ＣＨＣ２７のアドレスカ
ウンタ２８の内容のアドレス信号１４とリード／ライト
信号１６（リードモード）を出力し、ローカルメモリ８
からのデータをデータ信号１５に乗せる。このデータを
ＤＭＡストローブ信号２０により、通信用Ｉ／Ｏコント
ローラ１１に渡し、ＤＭＡストローブ信号２０の終了タ
イミングでＣＨＣ２７のアドレスカウンタ２８の内容に
プラスＬＬ、ＣＨＣ２７のデータカウンタ２９の内容を
マイナス１する。ＣＨＣ２７のデータカウンタ２９が０
になるまでくり返し、０になった時点で、ＤＭＡ終了信
号２１を割込レジスタ１３に出力し、かつ、ローカル処
理装置６へのＤＭＡマスタ要求信号１７の出力をやめ、
バスを解放し、ＤＭＡ転送を終了させる。これを転送デ
ータ数のブロック分くり返して行ない通信回線２４への
送信を終了する。
納したデータに通信のための制御コードを付加し、付加
作業終了後、ＤＭＡコントローラ７のＣＨＣ２７のアド
レスカウンタ２８にローカルメモリ８への転送アドレス
をセットし、ｃＨｃ２７のデータカウンタ２９に通信用
Ｉ／Ｏコントローラ１１の送信パックァサイズの転送数
（データ１ブロツク）をセットする。次に、ローカル処
理装置６は、通信用Ｉ／Ｏコントローラ１１内の送信起
動レジスタに１を書き込み、通信用Ｉ／Ｏコントローラ
１１は、これによりＤＭＡコントローラ７のＣＨＣ２７
にＤＭＡ要求信号１９を出力する。ＤＭＡコントローラ
７は、ローカル処理装置６にＤＭＡマスタ要求信号１７
を出力し、バス占有権を要求する。ローカル処理装置６
は、現在の処理サイクル終了後、ＤＭＡコントローラ７
に対し、ＤＭＡ許可信号１８を出力し、バスを解放する
。ＤＭＡコントローラ７は、ローカル処理装置６からの
ＤＭＡ許可信号１８によｊ５、ＣＨＣ２７のアドレスカ
ウンタ２８の内容のアドレス信号１４とリード／ライト
信号１６（リードモード）を出力し、ローカルメモリ８
からのデータをデータ信号１５に乗せる。このデータを
ＤＭＡストローブ信号２０により、通信用Ｉ／Ｏコント
ローラ１１に渡し、ＤＭＡストローブ信号２０の終了タ
イミングでＣＨＣ２７のアドレスカウンタ２８の内容に
プラスＬＬ、ＣＨＣ２７のデータカウンタ２９の内容を
マイナス１する。ＣＨＣ２７のデータカウンタ２９が０
になるまでくり返し、０になった時点で、ＤＭＡ終了信
号２１を割込レジスタ１３に出力し、かつ、ローカル処
理装置６へのＤＭＡマスタ要求信号１７の出力をやめ、
バスを解放し、ＤＭＡ転送を終了させる。これを転送デ
ータ数のブロック分くり返して行ない通信回線２４への
送信を終了する。
次に、データの流れが逆の場合、つまり、通信回線２４
からメモリ間インテリジェントＤＭＡ制御装置５を通シ
、主メモリ２へ転送する場合、ローカル処理装置６け、
ＣＨＣ２７のアドレスカウンタ２８にローカルメモリ８
のアドレスをセットし、データカウンタ２９に通信用Ｉ
／Ｏコントローラ１１の受信バッファ容量をセットし、
受信起動レジスタに１を書き込み受信起動させる。通信
用Ｉ／Ｏコントローラ１１は、受信バッファが満ばいに
なった時点で、ＤＭＡコントローラ７のＣＨＣ２７にＤ
ＭＡ要求償号１９を出力する。ＤＭＡコントローラ７は
、ローカル処理装置７にＤＭＡマスタ要求信号１７を出
力し、バス占有権ｔｉ求する。ローカル処理装置６は、
現在の処理サイクル終了後、ＤＭＡコントローラ７に対
し、ＤＭＡ許可信号１８を出力し、バスを解放する。前
述と同様な動作でＤＭＡコントローラ７は、通信回線２
４からの受信データをローカルメモリ８に転送し、ＣＨ
Ｃ２７のＤＭＡ転送を終了する。
からメモリ間インテリジェントＤＭＡ制御装置５を通シ
、主メモリ２へ転送する場合、ローカル処理装置６け、
ＣＨＣ２７のアドレスカウンタ２８にローカルメモリ８
のアドレスをセットし、データカウンタ２９に通信用Ｉ
／Ｏコントローラ１１の受信バッファ容量をセットし、
受信起動レジスタに１を書き込み受信起動させる。通信
用Ｉ／Ｏコントローラ１１は、受信バッファが満ばいに
なった時点で、ＤＭＡコントローラ７のＣＨＣ２７にＤ
ＭＡ要求償号１９を出力する。ＤＭＡコントローラ７は
、ローカル処理装置７にＤＭＡマスタ要求信号１７を出
力し、バス占有権ｔｉ求する。ローカル処理装置６は、
現在の処理サイクル終了後、ＤＭＡコントローラ７に対
し、ＤＭＡ許可信号１８を出力し、バスを解放する。前
述と同様な動作でＤＭＡコントローラ７は、通信回線２
４からの受信データをローカルメモリ８に転送し、ＣＨ
Ｃ２７のＤＭＡ転送を終了する。
次に、ローカル処理装置６は、データから通信の制御コ
ードを削除し、削除作業終了後、ＣＨＡ２５のアドレス
カウンタ２８に主メモリ２のアドレスをセットし、今度
はＣＨＡ２５のデータカウンタ２９にデータ転送数をセ
ットし、ＣＨＤ２６のアドレスカウンタ２８にローカル
メモリ８のアドレスをセットする。そして、ＤＭＡＣＨ
切替レジスタ９に／Ｏｔ−セットする。ＤＭＡＣＨ切替
レジスタ９は ２１ ビットが１によＬＤＭＡコント
ローラ７のＣＨＢ２６へＤＭＡ要求償号１９を出力する
。これによりＤＭＡコントローラ７は、ローカル処理装
置６ＫＤＭＡマスタ要求信号１７を出力し、バス占有権
を要求する。これを受けてローカル処理装置６Ｆｉ、現
在の処理サイクルを終了させ、ＤＭＡ許可信号ｌｌｌｌ
ＤＭＡコントローラ７に出力し、バスを解放する。ＤＭ
Ａコ／トａ−ラフは、ＣＨＢ２６のアドレスカウンタ２
８の内容をローカルメモリ８へのアドレス信号１４とし
て出力し、リード／ライト信号１６（リードモード）を
出力し、ローカルメモリ８よりデータを取込み、ＤＭＡ
ストローブ信号２０によりＤＭＡデータレジスタ／Ｏに
セットする。ＤＭＡストローブ信号２０の終了タイミン
グでＣＨＢ２６のアドレスカウンタ２８の内容にプラス
ＩＬ、ＤＭＡＣＨ切替レジスタ９の内容を右に１ビツト
シフトし、ＤＭＡＣＨ切替レジスタ９の内容・を０１と
する。ＤＭＡＣＨ切替レジスタ９０２０ ビットが１
により、ＤＭＡコントローラ７のＣＨＡ２５ＫＤＭＡ要
求償号１９が出力され、ＤＭＡコントローラ７は、処理
装置１ｉｃＤＭＡマスタ要求信号１７を出力する。処理
装置１は、現在の処理サイクルを終了させ、ＤＭＡ許可
信号１８を出力し、バスを解放する。ＤＭＡコントロー
ラ７Ｆｉ、ＣＨＡ２５のアドレスカウンタ２８の内容を
主メモリ２へのアドレス信号１４として出力し、リード
／ライト信号１６（ライ、トモード）を出力し、ＤＭＡ
データレジスタ／Ｏのデータを主メモリ２に書き込む。
ードを削除し、削除作業終了後、ＣＨＡ２５のアドレス
カウンタ２８に主メモリ２のアドレスをセットし、今度
はＣＨＡ２５のデータカウンタ２９にデータ転送数をセ
ットし、ＣＨＤ２６のアドレスカウンタ２８にローカル
メモリ８のアドレスをセットする。そして、ＤＭＡＣＨ
切替レジスタ９に／Ｏｔ−セットする。ＤＭＡＣＨ切替
レジスタ９は ２１ ビットが１によＬＤＭＡコント
ローラ７のＣＨＢ２６へＤＭＡ要求償号１９を出力する
。これによりＤＭＡコントローラ７は、ローカル処理装
置６ＫＤＭＡマスタ要求信号１７を出力し、バス占有権
を要求する。これを受けてローカル処理装置６Ｆｉ、現
在の処理サイクルを終了させ、ＤＭＡ許可信号ｌｌｌｌ
ＤＭＡコントローラ７に出力し、バスを解放する。ＤＭ
Ａコ／トａ−ラフは、ＣＨＢ２６のアドレスカウンタ２
８の内容をローカルメモリ８へのアドレス信号１４とし
て出力し、リード／ライト信号１６（リードモード）を
出力し、ローカルメモリ８よりデータを取込み、ＤＭＡ
ストローブ信号２０によりＤＭＡデータレジスタ／Ｏに
セットする。ＤＭＡストローブ信号２０の終了タイミン
グでＣＨＢ２６のアドレスカウンタ２８の内容にプラス
ＩＬ、ＤＭＡＣＨ切替レジスタ９の内容を右に１ビツト
シフトし、ＤＭＡＣＨ切替レジスタ９の内容・を０１と
する。ＤＭＡＣＨ切替レジスタ９０２０ ビットが１
により、ＤＭＡコントローラ７のＣＨＡ２５ＫＤＭＡ要
求償号１９が出力され、ＤＭＡコントローラ７は、処理
装置１ｉｃＤＭＡマスタ要求信号１７を出力する。処理
装置１は、現在の処理サイクルを終了させ、ＤＭＡ許可
信号１８を出力し、バスを解放する。ＤＭＡコントロー
ラ７Ｆｉ、ＣＨＡ２５のアドレスカウンタ２８の内容を
主メモリ２へのアドレス信号１４として出力し、リード
／ライト信号１６（ライ、トモード）を出力し、ＤＭＡ
データレジスタ／Ｏのデータを主メモリ２に書き込む。
ＤＭＡストローブ信号２０の終了タイミングで、ＣＨＡ
２５のアドレスカウンタ２８の内容にプラス１し、ＣＨ
Ａ２５のデータカウンタ２９の内容をマイナス１し、Ｄ
ＭＡ ＣＨ切替レジスタ９の内容を右に１ビツトシフ
トしてｌＯとし、バスを解放する。同様の動作をくシ返
し、ＣＨＡ２５のデータカウンタ２９が内容をクリアし
て００とし、ローカルメモリ８から主メモリ２へのＤＭ
Ａ転送処理を終了させる。
２５のアドレスカウンタ２８の内容にプラス１し、ＣＨ
Ａ２５のデータカウンタ２９の内容をマイナス１し、Ｄ
ＭＡ ＣＨ切替レジスタ９の内容を右に１ビツトシフ
トしてｌＯとし、バスを解放する。同様の動作をくシ返
し、ＣＨＡ２５のデータカウンタ２９が内容をクリアし
て００とし、ローカルメモリ８から主メモリ２へのＤＭ
Ａ転送処理を終了させる。
ローカル処理装置６は、割込レジスタ１３の内容によ°
す、ＤＭＡ転送の終了を確認する。
す、ＤＭＡ転送の終了を確認する。
本実施例によれば、ＤＭＡＣＨ切替レジスタ９、及びＤ
ＭＡ：ｙ７） ｏ−２７ｔＤＣＨを２ＣＨ（ＣＨ人２５
．ＣＨＢ２６）使用することにより、主メモリ２とロー
カルメモリ８のＤＭＡ転送が、可能にな！Ｄ、ＤＭＡデ
ータレジスタ／Ｏを設けたことにより、第３図に示すよ
うに処理装置１側の処理サイクルを待たせることなく効
率的なりＭＡ転送ができる効果がある。
ＭＡ：ｙ７） ｏ−２７ｔＤＣＨを２ＣＨ（ＣＨ人２５
．ＣＨＢ２６）使用することにより、主メモリ２とロー
カルメモリ８のＤＭＡ転送が、可能にな！Ｄ、ＤＭＡデ
ータレジスタ／Ｏを設けたことにより、第３図に示すよ
うに処理装置１側の処理サイクルを待たせることなく効
率的なりＭＡ転送ができる効果がある。
本発明によれば、システムの主メモリと制御装置内のロ
ーカルメモリ間のＤＭＡ転送ができ、かつシステムと制
御装置の非同期の各処理サイクルを待たせることなく、
効率的ｐ処理サイクルが可能となった。
ーカルメモリ間のＤＭＡ転送ができ、かつシステムと制
御装置の非同期の各処理サイクルを待たせることなく、
効率的ｐ処理サイクルが可能となった。
第１図は本発明の一実施例のシステム構成図、第２図は
ＤＭＡＣＨ切替レジスタとＤＭＡコントローラのＣＨの
構成図、第３図はＤＭＡデータレジスタを設けた場合の
処理サイクルとＤＭＡデータレジスタがない場合の処理
サイクルである。 ５・・・メモリ間インテリジエｙ）ＤＭＡ制御装置、９
・・・Ｄ ＭＡ ＣＨ切替レジスタ、／Ｏ・・・ＤＭＡ
データレジスタ。
ＤＭＡＣＨ切替レジスタとＤＭＡコントローラのＣＨの
構成図、第３図はＤＭＡデータレジスタを設けた場合の
処理サイクルとＤＭＡデータレジスタがない場合の処理
サイクルである。 ５・・・メモリ間インテリジエｙ）ＤＭＡ制御装置、９
・・・Ｄ ＭＡ ＣＨ切替レジスタ、／Ｏ・・・ＤＭＡ
データレジスタ。
Claims (1)
- 【特許請求の範囲】 １、処理装置と、メモリと、ＤＭＡコントローラと、Ｉ
／Ｏコントローラとから成るインテリジェントＤＭＡ制
御装置において、 ＤＭＡＣＨ切替レジスタと、ＤＭＡデータレジスタとを
設けたことを特徴とするメモリ間インテリジェントＤＭ
Ａ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24069684A JPS61120262A (ja) | 1984-11-16 | 1984-11-16 | メモリ間インテリジエントｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24069684A JPS61120262A (ja) | 1984-11-16 | 1984-11-16 | メモリ間インテリジエントｄｍａ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61120262A true JPS61120262A (ja) | 1986-06-07 |
Family
ID=17063338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24069684A Pending JPS61120262A (ja) | 1984-11-16 | 1984-11-16 | メモリ間インテリジエントｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120262A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002527825A (ja) * | 1998-10-14 | 2002-08-27 | 株式会社日立製作所 | データストリーマ |
-
1984
- 1984-11-16 JP JP24069684A patent/JPS61120262A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002527825A (ja) * | 1998-10-14 | 2002-08-27 | 株式会社日立製作所 | データストリーマ |
| US7548996B2 (en) | 1998-10-14 | 2009-06-16 | Hitachi, Ltd. | Data streamer |
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