JPH0195351A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH0195351A JPH0195351A JP25270587A JP25270587A JPH0195351A JP H0195351 A JPH0195351 A JP H0195351A JP 25270587 A JP25270587 A JP 25270587A JP 25270587 A JP25270587 A JP 25270587A JP H0195351 A JPH0195351 A JP H0195351A
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- JP
- Japan
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- bits
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- microprocessor
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 10
- 230000004044 response Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
１６ビットデータ幅のマイクロプロセッサに８ビットデ
ータ幅の周辺制御回路を接続する際のデータ転送方式に
関し、 周辺制御回路へ偶数側又は奇数側等の固定したアドレス
を割り付ける必要がなく、マイクロプロセッサのアドレ
ス領域を無駄なく使用することを目的とし、 マイクロプロセッサが各メモリブロックを周辺制御回路
に、対応させる選択信号に基づくスワップ信号を判別し
、データバスの上位８ビット又は下位８ビットのいずれ
か一方のみを対応させるように構成する。
ータ幅の周辺制御回路を接続する際のデータ転送方式に
関し、 周辺制御回路へ偶数側又は奇数側等の固定したアドレス
を割り付ける必要がなく、マイクロプロセッサのアドレ
ス領域を無駄なく使用することを目的とし、 マイクロプロセッサが各メモリブロックを周辺制御回路
に、対応させる選択信号に基づくスワップ信号を判別し
、データバスの上位８ビット又は下位８ビットのいずれ
か一方のみを対応させるように構成する。
本発明は、１６ビットデータ幅のマイクロプロセッサに
８ビットデータ幅の周辺制御回路を接続する際のデータ
転送方式に関し、特に、マイクロプロセッサのメモリマ
ツプを有効に使用することを図ったデータ転送方式に関
する。
８ビットデータ幅の周辺制御回路を接続する際のデータ
転送方式に関し、特に、マイクロプロセッサのメモリマ
ツプを有効に使用することを図ったデータ転送方式に関
する。
現在、マイクロプロセッサのデータバスのバス幅は１６
ビット幅のものが主流となりつつある。
ビット幅のものが主流となりつつある。
また、そのマイクロプロセッサがメモリ等をアクセスす
る場合のアドレッシングは、１６ビットのデータバスを
上位８ビットと下位８ビットの２つに分け、それぞれに
奇数アドレス側及び偶数アドレス側を割り付けている。
る場合のアドレッシングは、１６ビットのデータバスを
上位８ビットと下位８ビットの２つに分け、それぞれに
奇数アドレス側及び偶数アドレス側を割り付けている。
そのため、メモリ構成は、第２図に示すように、マイク
ロプロセッサ１のアドレッシングに合わせて、偶数アド
レス（０番地、２番地、４番地・・・）側ブロック２及
び奇数アドレス（１番地、３番地、５番地・・・）側ブ
ロック３とで構成され、例えばブロック２をデータバス
の上位８ビットに接続し、ブロック３を上位８ビットに
接続するのが普通である。
ロプロセッサ１のアドレッシングに合わせて、偶数アド
レス（０番地、２番地、４番地・・・）側ブロック２及
び奇数アドレス（１番地、３番地、５番地・・・）側ブ
ロック３とで構成され、例えばブロック２をデータバス
の上位８ビットに接続し、ブロック３を上位８ビットに
接続するのが普通である。
しかしながら、ディスクやフロッピーディスク°を制御
するＬＳＩなど、メモリを除く周辺の制御コントローラ
は、一般にデータバスが８ビット幅しかないものが殆ど
で、そのため１６ビット幅のマイクロプロセッサと接続
する際には、第２図に示すように、周辺制御回路４を下
位側８ビットのデータバスと接続するのが普通であった
。但し、そのような接続を行うと、周辺制御回路４自体
の有するレジスタのアドレッシングは連続しているにも
拘らず、マイクロプロセッサ１のアドレッシングに合わ
せるため、ブロック３が属する奇数側又は偶数側いずれ
かのアドレスのみに固定されてしまい、マイクロプロセ
ッサの有する全アドレッシング領域、即ちメモリマツプ
の半分しか有効に使用することができない。
するＬＳＩなど、メモリを除く周辺の制御コントローラ
は、一般にデータバスが８ビット幅しかないものが殆ど
で、そのため１６ビット幅のマイクロプロセッサと接続
する際には、第２図に示すように、周辺制御回路４を下
位側８ビットのデータバスと接続するのが普通であった
。但し、そのような接続を行うと、周辺制御回路４自体
の有するレジスタのアドレッシングは連続しているにも
拘らず、マイクロプロセッサ１のアドレッシングに合わ
せるため、ブロック３が属する奇数側又は偶数側いずれ
かのアドレスのみに固定されてしまい、マイクロプロセ
ッサの有する全アドレッシング領域、即ちメモリマツプ
の半分しか有効に使用することができない。
本発明は、このような問題点に鑑みて創案されたもので
、周辺制御回路へ偶数側又は奇数側等の固定したアドレ
スを割り付ける必要がなく、マイクロプロセッサのアド
レス領域を無駄なく使用できるデータ転送方式を提供す
ることを目的としている。
、周辺制御回路へ偶数側又は奇数側等の固定したアドレ
スを割り付ける必要がなく、マイクロプロセッサのアド
レス領域を無駄なく使用できるデータ転送方式を提供す
ることを目的としている。
本発明において、上記の問題点を解決するための手段は
、１６ビットデータ幅のデータバスを有し、その上位８
ビットと下位８ビットとに対応する２つのメモリブロッ
クを使用するマイクロプロセッサのデータ転送方式にお
いて、８ビア）データ幅のデータバスを有する周辺制御
回路へのアクセスに際し、マイクロプロセッサが各メモ
リブロックを周辺制御回路に対応させる選択信号に基づ
くスワップ信号を判別し、データバスの上位８ビット又
は下位８ビットのいずれか一方のみを対応させるデータ
転送方式によるものとする。
、１６ビットデータ幅のデータバスを有し、その上位８
ビットと下位８ビットとに対応する２つのメモリブロッ
クを使用するマイクロプロセッサのデータ転送方式にお
いて、８ビア）データ幅のデータバスを有する周辺制御
回路へのアクセスに際し、マイクロプロセッサが各メモ
リブロックを周辺制御回路に対応させる選択信号に基づ
くスワップ信号を判別し、データバスの上位８ビット又
は下位８ビットのいずれか一方のみを対応させるデータ
転送方式によるものとする。
本発明では、各メモリブロックを周辺制御回路に対応さ
せる選択信号に基づいて、データバスの上位８ビットと
下位８ビットとの使用を交換するスワップ信号を発生さ
せる。
せる選択信号に基づいて、データバスの上位８ビットと
下位８ビットとの使用を交換するスワップ信号を発生さ
せる。
通常、マイクロプロセッサと周辺制御回路とのデータ転
送は、周辺制御回路の発する応答信号に基づいて行われ
ている。マイクロプロセッサから出力されたアドレスが
デコードされた選択信号やバス制御信号等が周辺制御回
路へ入力され、データの書込み又はデータの送出が終了
すると、周辺制御回路は応答信号をマイクロプロセッサ
へ返信し、マイクロプロセッサがこの応答信号を受付け
ると、データの受は渡しを行うバスサイクルが終了する
。
送は、周辺制御回路の発する応答信号に基づいて行われ
ている。マイクロプロセッサから出力されたアドレスが
デコードされた選択信号やバス制御信号等が周辺制御回
路へ入力され、データの書込み又はデータの送出が終了
すると、周辺制御回路は応答信号をマイクロプロセッサ
へ返信し、マイクロプロセッサがこの応答信号を受付け
ると、データの受は渡しを行うバスサイクルが終了する
。
本発明は、このバスサイクルにおいて、選択信号が確定
した時点で、応答信号が返ってくる以前に、前記スワッ
プ信号が入力されたならば、プロセッサは、アドレスに
関係なく、一方便のデータバス、一般的には下位８ビッ
トのデータバスの方でデータの受は渡しを行うように設
定するものである。これにより、従来のように周辺制御
回路のアドレスを奇数アドレス側又は偶数アドレス側に
揃える必要はなくなり、マイクロプロセッサの全アドレ
ス領域を無駄なく活用することができる。
した時点で、応答信号が返ってくる以前に、前記スワッ
プ信号が入力されたならば、プロセッサは、アドレスに
関係なく、一方便のデータバス、一般的には下位８ビッ
トのデータバスの方でデータの受は渡しを行うように設
定するものである。これにより、従来のように周辺制御
回路のアドレスを奇数アドレス側又は偶数アドレス側に
揃える必要はなくなり、マイクロプロセッサの全アドレ
ス領域を無駄なく活用することができる。
以下・図面を参照して、本発明の実施例を詳細に説明す
る。
る。
第１図は、本発明を実施したデータ転送方式の一例を示
す構成図である。第１図において、マイクロプロセッサ
１は、２つのブロック２及び３に区分されたメモリと、
２つの周辺制御回路４及び５に接続されている。
す構成図である。第１図において、マイクロプロセッサ
１は、２つのブロック２及び３に区分されたメモリと、
２つの周辺制御回路４及び５に接続されている。
マイクロプロセッサｌは、１６ビットデータ幅のデータ
バスを有し、その上位８ビット側に第１のメモリブロッ
ク２を対応させ、下位８ビット側に第２のメモリブロッ
ク３を対応させている。
バスを有し、その上位８ビット側に第１のメモリブロッ
ク２を対応させ、下位８ビット側に第２のメモリブロッ
ク３を対応させている。
２つのメモリブロック２，３はアドレスにより区分され
、例えば第１のメモリブロック２は偶数番地が割り付け
られ、第２のメモリブロック３は奇数番地が割り付けら
れる。
、例えば第１のメモリブロック２は偶数番地が割り付け
られ、第２のメモリブロック３は奇数番地が割り付けら
れる。
周辺制御回路４及び５は、８ビットデータ幅のデータバ
スを有するＬＳＩで、図示しない入出力回路■１０１及
びｌ１０２にそれぞれ接続されている。
スを有するＬＳＩで、図示しない入出力回路■１０１及
びｌ１０２にそれぞれ接続されている。
上記マイクロプロセッサ１の基本バスサイクルは、まず
アドレスデコーダ６にアドレス及びアドレス制御信号を
出力し、アドレスデコーダ６からメモリブロック２又は
３を選択する選択信号Ｓ１か、第１の周辺制御回路４へ
の選択信号Ｓ２又は第２の周辺制御回路５への選択信号
Ｓ３の中のいずれかが出力され、ライトサイクルであれ
ば、メモリブロック２に対応する上位８ビットデータバ
スＢ１又は下位８ビットデータバスＢ２ヘデータを出力
して、メモリ等からの応答信号Ｓ４を待ち、オアゲート
７を介して、応答信号−３４が返って来た時点でバスサ
イクルを終了する。またリードサイクルであれば、応答
信号Ｓ４が返って来た時点でデータを受取り、バスサイ
クルを終了する。
アドレスデコーダ６にアドレス及びアドレス制御信号を
出力し、アドレスデコーダ６からメモリブロック２又は
３を選択する選択信号Ｓ１か、第１の周辺制御回路４へ
の選択信号Ｓ２又は第２の周辺制御回路５への選択信号
Ｓ３の中のいずれかが出力され、ライトサイクルであれ
ば、メモリブロック２に対応する上位８ビットデータバ
スＢ１又は下位８ビットデータバスＢ２ヘデータを出力
して、メモリ等からの応答信号Ｓ４を待ち、オアゲート
７を介して、応答信号−３４が返って来た時点でバスサ
イクルを終了する。またリードサイクルであれば、応答
信号Ｓ４が返って来た時点でデータを受取り、バスサイ
クルを終了する。
本発明では、上記のバスサイクルにおいて、データバス
幅が８ビットの周辺制御回路４又は５に対するアクセス
が発生した場合、前記アドレスデコーダ６でマイクロプ
ロセッサ１のアドレスより作成される前記選択信号Ｓ２
又はＳ３のいずれかを、オアゲート８を介して、スワッ
プ信号Ｓ５としてマイクロプロセッサ１へ再入力し、マ
イクロプロセッサ１はデータ幅８ビットの周辺回路に対
するバスサイクルであることを知り、そのアドレスに対
応するデータバスとのやりとりをすべて下位８ビットデ
ータバスで行う。即ち、そのアドレスがもしデータバス
上位８ビットに対応しているときは内部でスワップを行
い、データのやりとりは下位８ビットのデータバスで行
う。アドレスがデータバス下位８ビットに対応している
ならば、そのまま下位８ビットでデータの受は渡しを行
う。
幅が８ビットの周辺制御回路４又は５に対するアクセス
が発生した場合、前記アドレスデコーダ６でマイクロプ
ロセッサ１のアドレスより作成される前記選択信号Ｓ２
又はＳ３のいずれかを、オアゲート８を介して、スワッ
プ信号Ｓ５としてマイクロプロセッサ１へ再入力し、マ
イクロプロセッサ１はデータ幅８ビットの周辺回路に対
するバスサイクルであることを知り、そのアドレスに対
応するデータバスとのやりとりをすべて下位８ビットデ
ータバスで行う。即ち、そのアドレスがもしデータバス
上位８ビットに対応しているときは内部でスワップを行
い、データのやりとりは下位８ビットのデータバスで行
う。アドレスがデータバス下位８ビットに対応している
ならば、そのまま下位８ビットでデータの受は渡しを行
う。
マイクロプロセッサ１内のデータレジスタの出力部はデ
ータバスＢ＋、Ｂｚに接続されており、このデータレジ
スタの出力は次のようにして行われる。
ータバスＢ＋、Ｂｚに接続されており、このデータレジ
スタの出力は次のようにして行われる。
（イ）アドレスが偶数の場合。スワップ信号Ｓ。
としてＨ（ハイ）レベルの信号がマイクロプロセッサ１
に入力されると、前記データレジスタに格納されている
データはそのままの順番で前記出力部からデータバスへ
送出される。またスワップ信号Ｓ５として、Ｌ（ロー）
レベルの信号がマイクロプロセッサ１に入力されると、
マイクロプロセッサ１の制御により前記データレジスタ
に対してシフト操作が施され、このデータレジスタに格
納されているデータは各々８ビットづつシフトされた後
、前記出力部より順番にデータバスへ出力される。
に入力されると、前記データレジスタに格納されている
データはそのままの順番で前記出力部からデータバスへ
送出される。またスワップ信号Ｓ５として、Ｌ（ロー）
レベルの信号がマイクロプロセッサ１に入力されると、
マイクロプロセッサ１の制御により前記データレジスタ
に対してシフト操作が施され、このデータレジスタに格
納されているデータは各々８ビットづつシフトされた後
、前記出力部より順番にデータバスへ出力される。
（ＩＩ＋）アドレスが奇数の場合。スワップ信号Ｓ。
がＨレベル、Ｌレベルいずれの場合でも前記データレジ
スタに格納されているデータはそのままの順位で前記出
力部から前記データバスへ出力される。
スタに格納されているデータはそのままの順位で前記出
力部から前記データバスへ出力される。
その結果、データはいずれも下位８ビットデータバスＢ
２で周辺制御回路４又は５に送られることになり、連続
したアドレッシングも可能になる。
２で周辺制御回路４又は５に送られることになり、連続
したアドレッシングも可能になる。
尚、図中０１は上位８ビット制御信号線であり、Ｃ２は
下位８ビット制御信号線である。
下位８ビット制御信号線である。
このように本発明では、１６ビットデータ幅のマイクロ
プロセッサに８ビットデータ幅しかない周辺制御回路を
接続した際に、１６ビットの上位８ビットと下位８ビッ
トとをスワップする機能をマイクロプロセッサに備えさ
せ、周辺制御回路のアドレスを偶数側又は奇数側などと
固定して割り付ける必要を無くし、プロセッサのアドレ
ス領域を無駄なく使用可能にしている。
プロセッサに８ビットデータ幅しかない周辺制御回路を
接続した際に、１６ビットの上位８ビットと下位８ビッ
トとをスワップする機能をマイクロプロセッサに備えさ
せ、周辺制御回路のアドレスを偶数側又は奇数側などと
固定して割り付ける必要を無くし、プロセッサのアドレ
ス領域を無駄なく使用可能にしている。
以上述べてきたように、本発明によれば、周辺制御回路
へ偶数側又は奇数側等の固定したアドレスを割り付ける
必要がなく、マイクロプロセッサのアドレス領域を無駄
なく使用可能なデータ転送方式を提供することができる
。
へ偶数側又は奇数側等の固定したアドレスを割り付ける
必要がなく、マイクロプロセッサのアドレス領域を無駄
なく使用可能なデータ転送方式を提供することができる
。
第１図は本発明による一実施例の構成図、第２図は一般
的なデータ転送方式の構成図である。 １；マイクロプロセッサ、 ２．３；メモリブロック、 ４．５；周辺制御回路、 ６；アドレスデコーダ、 ７．８；オアゲート、 ８１〜Ｓ３ 、選択信号、 Ｓ４ Ｓ応答信号、 Ｓ５ ｉスワップ信号。
的なデータ転送方式の構成図である。 １；マイクロプロセッサ、 ２．３；メモリブロック、 ４．５；周辺制御回路、 ６；アドレスデコーダ、 ７．８；オアゲート、 ８１〜Ｓ３ 、選択信号、 Ｓ４ Ｓ応答信号、 Ｓ５ ｉスワップ信号。
Claims (1)
- 【特許請求の範囲】 １６ビットデータ幅のデータバスを有し、その上位８ビ
ットと下位８ビットとに対応する２つのメモリブロック
（２及び３）を使用するマイクロプロセッサ（１）のデ
ータ転送方式において、８ビットデータ幅のデータバス
を有する周辺制御回路（４及び５）へのアクセスに際し
、 マイクロプロセッサ（１）が各メモリブロック（２又は
３）を周辺制御回路（４又は５）に対応させる選択信号
に基づくスワップ信号を判別し、データバスの上位８ビ
ット又は下位８ビットのいずれか一方のみを対応させる
ことを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252705A JP2640104B2 (ja) | 1987-10-07 | 1987-10-07 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252705A JP2640104B2 (ja) | 1987-10-07 | 1987-10-07 | データ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0195351A true JPH0195351A (ja) | 1989-04-13 |
| JP2640104B2 JP2640104B2 (ja) | 1997-08-13 |
Family
ID=17241102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252705A Expired - Lifetime JP2640104B2 (ja) | 1987-10-07 | 1987-10-07 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2640104B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120209A (ja) * | 1991-10-24 | 1993-05-18 | Toshiba Corp | バスシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62173557A (ja) * | 1986-01-27 | 1987-07-30 | Nec Corp | マイクロプロセツサ |
-
1987
- 1987-10-07 JP JP62252705A patent/JP2640104B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62173557A (ja) * | 1986-01-27 | 1987-07-30 | Nec Corp | マイクロプロセツサ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120209A (ja) * | 1991-10-24 | 1993-05-18 | Toshiba Corp | バスシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2640104B2 (ja) | 1997-08-13 |
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