JPH05120209A - バスシステム - Google Patents
バスシステムInfo
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- JPH05120209A JPH05120209A JP3277509A JP27750991A JPH05120209A JP H05120209 A JPH05120209 A JP H05120209A JP 3277509 A JP3277509 A JP 3277509A JP 27750991 A JP27750991 A JP 27750991A JP H05120209 A JPH05120209 A JP H05120209A
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- bus wiring
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ビット幅が異なる複数の回路をバス配線に接続
する際にバス配線の負荷容量を均一化でき、バス配線を
介したデータ転送を高速に行い、クロックの動作周波数
を上げ、システムの性能を向上させ得るバスシステムを
提供する。 【構成】集積回路内部に設けられ、それぞれ等しいビッ
ト幅を有する複数の第１の回路１２１〜１２４が接続さ
れる第１のバス配線１１と、この第１のバス配線よりも
少ないビット幅を有する複数の第２の回路１５１〜１５
４が接続される第２のバス配線１４と、上記第１のバス
配線の一部と第２のバス配線との間に接続されたバッフ
ァ回路および前記第１のバス配線の残りの部分に接続さ
れたダミー回路を有するバスインターフェース回路１６
とを具備することを特徴とする。
する際にバス配線の負荷容量を均一化でき、バス配線を
介したデータ転送を高速に行い、クロックの動作周波数
を上げ、システムの性能を向上させ得るバスシステムを
提供する。 【構成】集積回路内部に設けられ、それぞれ等しいビッ
ト幅を有する複数の第１の回路１２１〜１２４が接続さ
れる第１のバス配線１１と、この第１のバス配線よりも
少ないビット幅を有する複数の第２の回路１５１〜１５
４が接続される第２のバス配線１４と、上記第１のバス
配線の一部と第２のバス配線との間に接続されたバッフ
ァ回路および前記第１のバス配線の残りの部分に接続さ
れたダミー回路を有するバスインターフェース回路１６
とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ（大規模集積回
路）内部に設けられるバスシステムに係り、特にビット
幅が異なる複数の回路が接続されるバスシステムのバス
インターフェース回路に関する。
路）内部に設けられるバスシステムに係り、特にビット
幅が異なる複数の回路が接続されるバスシステムのバス
インターフェース回路に関する。
【０００２】
【従来の技術】図７は、従来のＬＳＩ内部に設けられた
バスシステムの一例を示すブロック図である。
バスシステムの一例を示すブロック図である。
【０００３】７１は１６ビット幅を有するバス配線、７
２１〜７２４は上記バス配線７１にそれぞれ接続され、
それぞれバス配線と等しいビット幅を有する１６ビット
レジスタ回路、７３は上記バス配線７１に接続され、バ
ス配線と等しい１６ビット幅を有する外部入出力用の双
方向バッファ回路、７４１〜７４４は上記バス配線７１
の下位８ビット（Ａ０〜Ａ７）にそれぞれ接続され、そ
れぞれバス配線のビット幅の半分のビット幅を有する８
ビットレジスタ回路である。
２１〜７２４は上記バス配線７１にそれぞれ接続され、
それぞれバス配線と等しいビット幅を有する１６ビット
レジスタ回路、７３は上記バス配線７１に接続され、バ
ス配線と等しい１６ビット幅を有する外部入出力用の双
方向バッファ回路、７４１〜７４４は上記バス配線７１
の下位８ビット（Ａ０〜Ａ７）にそれぞれ接続され、そ
れぞれバス配線のビット幅の半分のビット幅を有する８
ビットレジスタ回路である。
【０００４】上記構成において、バス配線７１に接続さ
れている各回路のファンイン数、ファンアウト数を比較
する。即ち、バス配線７１の上位８ビット（Ａ８〜Ａ１
５）には、４個のレジスタ回路７２１〜７２４および１
個のバッファ回路７３（合計５個の回路）が接続されて
いるが、バス配線７１の下位８ビット（Ａ０〜Ａ７）に
は、上記５個の回路のほかにさらに４個のレジスタ回路
７４１〜７４４（合計９個の回路）が接続されている。
従って、バス配線７１の上位８ビットと下位８ビットと
では負荷（配線容量および各回路のＭＯＳトランジスタ
のゲート容量）が違うことになる。
れている各回路のファンイン数、ファンアウト数を比較
する。即ち、バス配線７１の上位８ビット（Ａ８〜Ａ１
５）には、４個のレジスタ回路７２１〜７２４および１
個のバッファ回路７３（合計５個の回路）が接続されて
いるが、バス配線７１の下位８ビット（Ａ０〜Ａ７）に
は、上記５個の回路のほかにさらに４個のレジスタ回路
７４１〜７４４（合計９個の回路）が接続されている。
従って、バス配線７１の上位８ビットと下位８ビットと
では負荷（配線容量および各回路のＭＯＳトランジスタ
のゲート容量）が違うことになる。
【０００５】このようにバス配線７１の負荷がビット毎
にばらつきを持つと、バス配線７１に接続されている各
レジスタ回路の構成を同一にし、例えばレジスタ回路間
のデータ転送を行った場合、バス配線の負荷のばらつき
によりデータ転送にかかる時間に差が発生する。
にばらつきを持つと、バス配線７１に接続されている各
レジスタ回路の構成を同一にし、例えばレジスタ回路間
のデータ転送を行った場合、バス配線の負荷のばらつき
によりデータ転送にかかる時間に差が発生する。
【０００６】図８は、例えばある１６ビットレジスタ回
路７２１から他の１６ビットレジスタ回路７２４へデー
タ転送を行った場合を想定した動作を示すタイミング図
である。
路７２１から他の１６ビットレジスタ回路７２４へデー
タ転送を行った場合を想定した動作を示すタイミング図
である。
【０００７】まず、１６ビットレジスタ回路７２１に格
納されていたデータＤ１がクロックＣＬＫの立上りｔ1
に同期してバス配線７１へ出力される。この場合、バス
配線７１の下位８ビットの負荷が上位８ビットの負荷よ
りも大きいので、１６ビットレジスタ回路７２４の入り
口までデータが転送する速度に差Δｔが生じる。結果的
には、バス配線７１のデータ転送速度が遅い方の下位８
ビットに依存して、クロックＣＬＫの立上りｔ2 に同期
して１６ビットレジスタ回路７２４にデータＤ１が格納
される。もし、下位８ビット（Ａ０〜Ａ７）も上位８ビ
ット（Ａ８〜Ａ１５）と同様の遅れであれば、クロック
ＣＬＫはクロックＣＬＫ′まで動作周期を上げることが
できる。即ち、クロックＣＬＫの動作周期は、バス配線
７１のなかで転送速度が最も遅いデータに依存して決定
されるので、クロックＣＬＫの動作周波数を上げること
が不可能になる。その結果、システムの性能を左右する
動作周波数が制限される。
納されていたデータＤ１がクロックＣＬＫの立上りｔ1
に同期してバス配線７１へ出力される。この場合、バス
配線７１の下位８ビットの負荷が上位８ビットの負荷よ
りも大きいので、１６ビットレジスタ回路７２４の入り
口までデータが転送する速度に差Δｔが生じる。結果的
には、バス配線７１のデータ転送速度が遅い方の下位８
ビットに依存して、クロックＣＬＫの立上りｔ2 に同期
して１６ビットレジスタ回路７２４にデータＤ１が格納
される。もし、下位８ビット（Ａ０〜Ａ７）も上位８ビ
ット（Ａ８〜Ａ１５）と同様の遅れであれば、クロック
ＣＬＫはクロックＣＬＫ′まで動作周期を上げることが
できる。即ち、クロックＣＬＫの動作周期は、バス配線
７１のなかで転送速度が最も遅いデータに依存して決定
されるので、クロックＣＬＫの動作周波数を上げること
が不可能になる。その結果、システムの性能を左右する
動作周波数が制限される。
【０００８】
【発明が解決しようとする課題】上記したように従来の
バスシステムは、ビット幅が異なる複数の回路が接続さ
れると負荷容量にばらつきが生じ、バス配線を介したデ
ータ転送に際して、バス配線のなかで転送速度が最も遅
いデータに依存してクロックの動作周期が決定され、シ
ステムの性能を左右する動作周波数が制限されるという
問題があった。
バスシステムは、ビット幅が異なる複数の回路が接続さ
れると負荷容量にばらつきが生じ、バス配線を介したデ
ータ転送に際して、バス配線のなかで転送速度が最も遅
いデータに依存してクロックの動作周期が決定され、シ
ステムの性能を左右する動作周波数が制限されるという
問題があった。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、ビット幅が異なる複数の回路を接続する際
に、バス配線の負荷容量を均一化でき、バス配線を介し
たデータ転送を高速に行い、クロックの動作周波数を上
げ、システムの性能を向上させ得るバスシステムを提供
することを目的とする。
たもので、ビット幅が異なる複数の回路を接続する際
に、バス配線の負荷容量を均一化でき、バス配線を介し
たデータ転送を高速に行い、クロックの動作周波数を上
げ、システムの性能を向上させ得るバスシステムを提供
することを目的とする。
【００１０】
【課題を解決するための手段】本発明のバスシステム
は、半導体集積回路内部に設けられ、それぞれ等しいビ
ット幅を有する複数の第１の回路が接続される第１のバ
ス配線と、この第１のバス配線よりも少ないビット幅を
有する複数の第２の回路が接続される第２のバス配線
と、上記第１のバス配線の一部と第２のバス配線との間
に接続されたバッファ回路および前記第１のバス配線の
残りの部分に接続されたダミー回路を有するバスインタ
ーフェース回路とを具備することを特徴とする。
は、半導体集積回路内部に設けられ、それぞれ等しいビ
ット幅を有する複数の第１の回路が接続される第１のバ
ス配線と、この第１のバス配線よりも少ないビット幅を
有する複数の第２の回路が接続される第２のバス配線
と、上記第１のバス配線の一部と第２のバス配線との間
に接続されたバッファ回路および前記第１のバス配線の
残りの部分に接続されたダミー回路を有するバスインタ
ーフェース回路とを具備することを特徴とする。
【００１１】
【作用】ビット幅が異なる複数の回路が接続されるバス
配線を、最大ビット数以外の回路に対して分割したバス
構成としているので、バス配線の負荷容量が均一にな
り、各ビットの転送時間が一定になる。即ち、第１のバ
ス配線（グローバルバス）、第２のバス配線（ローカル
バス）ともそれぞれ負荷が均一になり、かつ、従来に比
べてバス配線の負荷が低減されるので、バス配線を介し
たデータ転送の速度が向上する。これにより、バス配線
を介したデータ転送に際してクロックの動作周波数を上
げることが可能になり、システムの性能を向上させるこ
とが可能になる。
配線を、最大ビット数以外の回路に対して分割したバス
構成としているので、バス配線の負荷容量が均一にな
り、各ビットの転送時間が一定になる。即ち、第１のバ
ス配線（グローバルバス）、第２のバス配線（ローカル
バス）ともそれぞれ負荷が均一になり、かつ、従来に比
べてバス配線の負荷が低減されるので、バス配線を介し
たデータ転送の速度が向上する。これにより、バス配線
を介したデータ転送に際してクロックの動作周波数を上
げることが可能になり、システムの性能を向上させるこ
とが可能になる。
【００１２】
【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。図１は、例えばマイクロプロセッサ内部
に設けられているバスシステムを示している。
細に説明する。図１は、例えばマイクロプロセッサ内部
に設けられているバスシステムを示している。
【００１３】ここで、１１は１６ビット幅を有する第１
のバス配線（グローバルバス）、１２１〜１２４は上記
第１のバス配線１１にそれぞれ接続され、それぞれ上記
バス配線と等しい１６ビット幅を有する第１のレジスタ
回路である。１３は上記第１のバス配線１１に接続さ
れ、このバス配線と等しい１６ビット幅を有する外部入
出力用の双方向バッファ回路である。
のバス配線（グローバルバス）、１２１〜１２４は上記
第１のバス配線１１にそれぞれ接続され、それぞれ上記
バス配線と等しい１６ビット幅を有する第１のレジスタ
回路である。１３は上記第１のバス配線１１に接続さ
れ、このバス配線と等しい１６ビット幅を有する外部入
出力用の双方向バッファ回路である。
【００１４】１４は上記第１のバス配線１１とは別に設
けられた８ビット幅を有する第２のバス配線（ローカル
バス）、１５１〜１５４は上記第２のバス配線１４にそ
れぞれ接続され、それぞれ上記バス配線と等しい８ビッ
ト幅を有する第２のレジスタ回路である。１６はバスイ
ンターフェース回路であり、上記第１のバス配線１１の
下位８ビット（Ａ０〜Ａ７）と第２のバス配線１４の８
ビット（Ｃ０〜Ｃ７）との間に接続された双方向バッフ
ァ回路および上記第１のバス配線１１の上位８ビット
（Ａ８〜Ａ１５）に接続されたダミー用バッファ回路を
有する。
けられた８ビット幅を有する第２のバス配線（ローカル
バス）、１５１〜１５４は上記第２のバス配線１４にそ
れぞれ接続され、それぞれ上記バス配線と等しい８ビッ
ト幅を有する第２のレジスタ回路である。１６はバスイ
ンターフェース回路であり、上記第１のバス配線１１の
下位８ビット（Ａ０〜Ａ７）と第２のバス配線１４の８
ビット（Ｃ０〜Ｃ７）との間に接続された双方向バッフ
ァ回路および上記第１のバス配線１１の上位８ビット
（Ａ８〜Ａ１５）に接続されたダミー用バッファ回路を
有する。
【００１５】図２は、図１中のバスインターフェース回
路１６の一例を示している。ここで、３１はイネーブル
信号Ｃおよびリードライト信号Ｒ／Ｗが入力するアンド
回路である。３２は上記信号Ｒ／Ｗが入力するインバー
タ回路である。３３は前記イネーブル信号Ｃおよび上記
インバータ回路の出力信号が入力するアンド回路であ
る。１７は８ビット双方向バッファ回路であり、上記ア
ンド回路３１および３３の出力信号により信号伝達方向
が切換え制御される３ステートバッファ回路３４…から
なる。１８は８ビットダミーバッファ回路であり、入力
ノードが接地電位Ｖss（“０”レベル）に接続され、出
力ノードが第１のバス配線１１の上位８ビット（Ａ８〜
Ａ１５）に接続され、前記アンド回路３３の出力信号に
より活性／非活性状態が制御される３ステートバッファ
回路３５…からなる。図３は、図１中の１６ビット双方
向バッファ回路１３の一例を示してい。
路１６の一例を示している。ここで、３１はイネーブル
信号Ｃおよびリードライト信号Ｒ／Ｗが入力するアンド
回路である。３２は上記信号Ｒ／Ｗが入力するインバー
タ回路である。３３は前記イネーブル信号Ｃおよび上記
インバータ回路の出力信号が入力するアンド回路であ
る。１７は８ビット双方向バッファ回路であり、上記ア
ンド回路３１および３３の出力信号により信号伝達方向
が切換え制御される３ステートバッファ回路３４…から
なる。１８は８ビットダミーバッファ回路であり、入力
ノードが接地電位Ｖss（“０”レベル）に接続され、出
力ノードが第１のバス配線１１の上位８ビット（Ａ８〜
Ａ１５）に接続され、前記アンド回路３３の出力信号に
より活性／非活性状態が制御される３ステートバッファ
回路３５…からなる。図３は、図１中の１６ビット双方
向バッファ回路１３の一例を示してい。
【００１６】この１６ビット双方向バッファ回路は、周
知のように、３ステートバッファ回路２１…と、インバ
ータ回路２２…とからなる。ここで、（Ｂ０〜Ｂ１５）
は外部入出力用バス配線の１６ビットのバス信号、Ｒ／
Ｗはリードライト信号であり、リードモードの時に
“１”レベル、ライトモードの時に“０”レベルにな
る。図４は、図１中の１６ビットレジスタ回路１２１〜
１２４の一例を示す回路図である。
知のように、３ステートバッファ回路２１…と、インバ
ータ回路２２…とからなる。ここで、（Ｂ０〜Ｂ１５）
は外部入出力用バス配線の１６ビットのバス信号、Ｒ／
Ｗはリードライト信号であり、リードモードの時に
“１”レベル、ライトモードの時に“０”レベルにな
る。図４は、図１中の１６ビットレジスタ回路１２１〜
１２４の一例を示す回路図である。
【００１７】この１６ビットレジスタ回路は、周知のよ
うに、イネーブル端子（Ｅ）付きＤ型フリップフロップ
（Ｆ／Ｆ）回路４１、インバータ回路４２、３ステート
バッファ回路４３…、バッファ回路４４…、アンド回路
４５…からなる。ここで、Ｒ／Ｗはリードライト信号、
ＣＬＫはクロック信号、Ｅはイネーブル信号である。
うに、イネーブル端子（Ｅ）付きＤ型フリップフロップ
（Ｆ／Ｆ）回路４１、インバータ回路４２、３ステート
バッファ回路４３…、バッファ回路４４…、アンド回路
４５…からなる。ここで、Ｒ／Ｗはリードライト信号、
ＣＬＫはクロック信号、Ｅはイネーブル信号である。
【００１８】なお、図１中の８ビットレジスタ回路１５
１〜１５４は、上記１６ビットレジスタ回路１２１〜１
２４に準じて構成された８ビット分のレジスタ回路から
なる。
１〜１５４は、上記１６ビットレジスタ回路１２１〜１
２４に準じて構成された８ビット分のレジスタ回路から
なる。
【００１９】図５は、図４中のイネーブル端子付きＤ型
Ｆ／Ｆ回路４１の一例を示している。このイネーブル端
子付きＤ型Ｆ／Ｆ回路は、周知のように、データ入力部
のマルチプレクサ６１を形成するクロックドインバータ
回路６２…およびインバータ回路６３…と、通常のＤ型
（マスタースレーブ型）Ｆ／Ｆ回路６４とからなる。
Ｆ／Ｆ回路４１の一例を示している。このイネーブル端
子付きＤ型Ｆ／Ｆ回路は、周知のように、データ入力部
のマルチプレクサ６１を形成するクロックドインバータ
回路６２…およびインバータ回路６３…と、通常のＤ型
（マスタースレーブ型）Ｆ／Ｆ回路６４とからなる。
【００２０】上記イネーブル端子付きＤ型Ｆ／Ｆ回路６
４は、イネーブル信号Ｅがアクティブ（“１”レベル）
になった時、第１のバス配線１１からの入力データをデ
ータ入力部６１に取り込み、それ以外の時は、Ｄ型Ｆ／
Ｆ回路６４の出力データＱをフィードバックした値を取
り込んで内部のデータを保持する。
４は、イネーブル信号Ｅがアクティブ（“１”レベル）
になった時、第１のバス配線１１からの入力データをデ
ータ入力部６１に取り込み、それ以外の時は、Ｄ型Ｆ／
Ｆ回路６４の出力データＱをフィードバックした値を取
り込んで内部のデータを保持する。
【００２１】図６は、図１中の各レジスタ回路１２１〜
１２４、１５１〜１５４に割り当てられた例えば３ビッ
トのアドレス信号ＡＤ０〜ＡＤ２の内容と、このアドレ
ス信号をデコードした信号により選択されるレジスタ回
路との対応関係を示す図である。
１２４、１５１〜１５４に割り当てられた例えば３ビッ
トのアドレス信号ＡＤ０〜ＡＤ２の内容と、このアドレ
ス信号をデコードした信号により選択されるレジスタ回
路との対応関係を示す図である。
【００２２】図１の構成において、バス配線に接続され
ている各回路のフゥンイン数、ファンアウト数を比較す
る。即ち、第１のバス配線１１の上位８ビット（Ａ８〜
Ａ１５）および下位８ビット（Ａ０〜Ａ７）には、それ
ぞれ４個の第１のレジスタ回路１２…および１個の双方
向バッファ回路１３および１個のバスインターフェース
回路１６の合計６個の回路が接続されている。第２のバ
ス配線１４には、４個の第２のレジスタ回路１５１〜１
５４が接続されている。
ている各回路のフゥンイン数、ファンアウト数を比較す
る。即ち、第１のバス配線１１の上位８ビット（Ａ８〜
Ａ１５）および下位８ビット（Ａ０〜Ａ７）には、それ
ぞれ４個の第１のレジスタ回路１２…および１個の双方
向バッファ回路１３および１個のバスインターフェース
回路１６の合計６個の回路が接続されている。第２のバ
ス配線１４には、４個の第２のレジスタ回路１５１〜１
５４が接続されている。
【００２３】いま、ある８ビットレジスタ回路１５１の
アドレスが指定された場合、指定された８ビットレジス
タ回路１５１が選択されると共に、図３中のイネーブル
信号Ｃが“１”レベルになる。この場合、図３のバスイ
ンターフェース回路において、リードライト信号Ｒ／Ｗ
が“１”レベル（リードモード）の時には、アンド回路
３１の出力が“１”レベルになり、８ビット双方向バッ
ファ回路１７は第１のバス配線１１の下位８ビット（Ａ
０〜Ａ７）を第２のバス配線１４に転送する。これによ
り、前記指定された８ビットレジスタ回路１５１に第１
のバス配線１１の下位８ビット（Ａ０〜Ａ７）の値が書
き込まれる。これに対して、上記リードライト信号Ｒ／
Ｗが“０”レベル（ライトモード）の時には、アンド回
路３３の出力が“１”レベルになり、８ビット双方向バ
ッファ回路１７は第２のバス配線１４の８ビット（Ｃ０
〜Ｃ７）を第１のバス配線１１の下位８ビット（Ａ０〜
Ａ７）に転送する。これにより、前記指定された８ビッ
トレジスタ回路１５１の値が第１のバス配線１１の下位
８ビット（Ａ０〜Ａ７）に転送される。
アドレスが指定された場合、指定された８ビットレジス
タ回路１５１が選択されると共に、図３中のイネーブル
信号Ｃが“１”レベルになる。この場合、図３のバスイ
ンターフェース回路において、リードライト信号Ｒ／Ｗ
が“１”レベル（リードモード）の時には、アンド回路
３１の出力が“１”レベルになり、８ビット双方向バッ
ファ回路１７は第１のバス配線１１の下位８ビット（Ａ
０〜Ａ７）を第２のバス配線１４に転送する。これによ
り、前記指定された８ビットレジスタ回路１５１に第１
のバス配線１１の下位８ビット（Ａ０〜Ａ７）の値が書
き込まれる。これに対して、上記リードライト信号Ｒ／
Ｗが“０”レベル（ライトモード）の時には、アンド回
路３３の出力が“１”レベルになり、８ビット双方向バ
ッファ回路１７は第２のバス配線１４の８ビット（Ｃ０
〜Ｃ７）を第１のバス配線１１の下位８ビット（Ａ０〜
Ａ７）に転送する。これにより、前記指定された８ビッ
トレジスタ回路１５１の値が第１のバス配線１１の下位
８ビット（Ａ０〜Ａ７）に転送される。
【００２４】この際、第１のバス配線１１の上位８ビッ
ト（Ａ８〜Ａ１５）がハイインピーダンス状態になるこ
とを防止するために、前記８ビットダミーバッファ回路
１８の３ステートバッファ回路３５…の各出力（“０”
レベル）が第１のバス配線１１の上位８ビット（Ａ８〜
Ａ１５）に与えられている。
ト（Ａ８〜Ａ１５）がハイインピーダンス状態になるこ
とを防止するために、前記８ビットダミーバッファ回路
１８の３ステートバッファ回路３５…の各出力（“０”
レベル）が第１のバス配線１１の上位８ビット（Ａ８〜
Ａ１５）に与えられている。
【００２５】その結果、第１のバス配線１１の１６ビッ
トの負荷容量が均一になり、各ビットの転送時間が一定
になる。即ち、ビット幅が異なる複数の回路が接続され
るバス配線を、最大ビット数以外の回路に対して分割し
たバス構成としているので、グローバルバス１１、ロー
カルバス１４ともそれぞれ負荷が均一になり、かつ、従
来に比べてバス配線の負荷が低減されるので、バス配線
を介したデータ転送の速度が向上する。これにより、バ
ス配線を介したデータ転送に際してクロックの動作周波
数を上げることが可能になり、システムの性能を向上さ
せることが可能になる。
トの負荷容量が均一になり、各ビットの転送時間が一定
になる。即ち、ビット幅が異なる複数の回路が接続され
るバス配線を、最大ビット数以外の回路に対して分割し
たバス構成としているので、グローバルバス１１、ロー
カルバス１４ともそれぞれ負荷が均一になり、かつ、従
来に比べてバス配線の負荷が低減されるので、バス配線
を介したデータ転送の速度が向上する。これにより、バ
ス配線を介したデータ転送に際してクロックの動作周波
数を上げることが可能になり、システムの性能を向上さ
せることが可能になる。
【００２６】また、グローバルバス１１の上位８ビット
（Ａ８〜Ａ１５）に８ビットダミーバッファ回路１８が
接続されているので、グローバルバス１１の負荷が均一
になり、各レジスタ回路のＦ／Ｆ回路のセットアップ時
間、ホールド時間のばらつきに対する制御精度が向上す
る。
（Ａ８〜Ａ１５）に８ビットダミーバッファ回路１８が
接続されているので、グローバルバス１１の負荷が均一
になり、各レジスタ回路のＦ／Ｆ回路のセットアップ時
間、ホールド時間のばらつきに対する制御精度が向上す
る。
【００２７】
【発明の効果】上述したように本発明のバスシステムに
よれば、ビット幅が異なる複数の回路をバス配線に接続
する際にバス配線の負荷容量を均一化でき、バス配線を
介したデータ転送を高速に行い、クロックの動作周波数
を上げ、システムの性能を向上させることができる。従
って、特に動作周波数が高いマイクロプロセッサやシス
テムＬＳＩに採用して好適である。
よれば、ビット幅が異なる複数の回路をバス配線に接続
する際にバス配線の負荷容量を均一化でき、バス配線を
介したデータ転送を高速に行い、クロックの動作周波数
を上げ、システムの性能を向上させることができる。従
って、特に動作周波数が高いマイクロプロセッサやシス
テムＬＳＩに採用して好適である。
【図１】本発明の一実施例に係るバスシステムを示すブ
ロック図。
ロック図。
【図２】図１中のバスインターフェース回路の一例を示
す回路図。
す回路図。
【図３】図１中の１６ビット双方向バッファ回路の一例
を示す回路図。
を示す回路図。
【図４】図１中の１６ビットレジスタ回路の一例を示す
回路図。
回路図。
【図５】図４中のイネーブル端子付きＤ型Ｆ／Ｆ回路の
一例を示す回路図。
一例を示す回路図。
【図６】図１中の各レジスタ回路に割り当てられたアド
レス信号の内容とこれにより指定されるレジスタ回路と
の対応関係を示す図。
レス信号の内容とこれにより指定されるレジスタ回路と
の対応関係を示す図。
【図７】従来のバスシステムを示すブロック図。
【図８】図７の回路の動作例を示すタイミング波形図。
１１…第１のバス配線（グローバルバス）、１２１〜１
２４…第１のレジスタ回路、１３…外部入出力用の双方
向バッファ回路、１４…第２のバス配線（ローカルバ
ス）、１５１〜１５４…第２のレジスタ回路、１６…バ
スインターフェース回路、１７…双方向バッファ回路、
１８…ダミー用バッファ回路、３１、３３…アンド回
路、３２…インバータ回路、３４、３５…３ステートバ
ッファ回路。
２４…第１のレジスタ回路、１３…外部入出力用の双方
向バッファ回路、１４…第２のバス配線（ローカルバ
ス）、１５１〜１５４…第２のレジスタ回路、１６…バ
スインターフェース回路、１７…双方向バッファ回路、
１８…ダミー用バッファ回路、３１、３３…アンド回
路、３２…インバータ回路、３４、３５…３ステートバ
ッファ回路。
Claims (3)
- 【請求項１】 半導体集積回路内部に設けられ、それぞ
れ等しいビット幅を有する複数の第１の回路が接続され
る第１のバス配線と、 この第１のバス配線よりも少ないビット幅を有する複数
の第２の回路が接続される第２のバス配線と、 上記第１のバス配線の一部と第２のバス配線との間に接
続されたバッファ回路および前記第１のバス配線の残り
の部分に接続されたダミー回路を有するバスインターフ
ェース回路とを具備することを特徴とするバスシステ
ム。 - 【請求項２】 請求項１記載のバスシステムにおいて、
前記バスインターフェースのバッファ回路は双方向バッ
ファ回路であることを特徴とするバスシステム。 - 【請求項３】 請求項１または２記載のバスシステムに
おいて、前記半導体集積回路はマイクロプロセッサであ
ることを特徴とするバスシステム。
Priority Applications (2)
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|---|---|---|---|
| JP3277509A JP2744154B2 (ja) | 1991-10-24 | 1991-10-24 | バスシステム |
| US07/964,886 US5363494A (en) | 1991-10-24 | 1992-10-22 | Bus interface circuit for connecting bus lines having different bit ranges |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277509A JP2744154B2 (ja) | 1991-10-24 | 1991-10-24 | バスシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05120209A true JPH05120209A (ja) | 1993-05-18 |
| JP2744154B2 JP2744154B2 (ja) | 1998-04-28 |
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ID=17584592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3277509A Expired - Fee Related JP2744154B2 (ja) | 1991-10-24 | 1991-10-24 | バスシステム |
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| JP (1) | JP2744154B2 (ja) |
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1991
- 1991-10-24 JP JP3277509A patent/JP2744154B2/ja not_active Expired - Fee Related
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1992
- 1992-10-22 US US07/964,886 patent/US5363494A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5363494A (en) | 1994-11-08 |
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