KR19990023621A - 반도체 메모리 장치 - Google Patents

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야스지 고시까와
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가네꼬 히사시
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Abstract

내부 동기 신호 발생 회로는 내부 동기 신호 ICLK1, ICLK2를 출력한다. 버스트 카운터는 내부 칼럼 어드레스 신호 IADD와 최하위 내부 칼럼 어드레스 신호 IY0를 출력한다. D형 플립플롭은 입력 버퍼의 출력을 입력으로 하고 ICLK1에 동기해서 기록 버스 WBUS1을 구동한다. 하나의 인버터 소자는 IY0를 입력으로 한다. 하나의 인버터 소자는 D 플립플롭(6)의 출력을 입력으로 하고 D 플립플롭(7)은 기록 버스 WBUS2를 구동한다. 트랜지스터 TG1은 WBUS1과 D 플립플롭(7) 사이에 연결된다. 게이트는 인버터 소자 I1의 출력에 연결된다. 트랜지스터 TG2는 인버터 소자 I2의 출력과 D 플립플롭(7) 사이에 연결되며, 게이트는 IY0에 연결된다. 칼럼 디코더(8)는 IADD를 입력으로 하고 칼럼 스위치 YSW를 출력한다. 센스 증폭기(9)는 YSW 및 WBUS2를 입력으로 한다. 메모리 셀 어레이(10)은 센스 증폭기와 비트선을 거쳐서 연결된다. 이 장치를 통해서, 최대 소비 전류량 혹은 버스트내의 평균 소비 전류가 감소될 수 있다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이타 경로의 충/방전 전류를 줄이기 위해 고안된 데이타 경로 제어 회로에 관한 것이다.
최근 CPU의 고속화에 따라 반도체 메모리 장치의 고속화의 필요성이 증가됐다. 그러한 필요를 충족시키기 위해, 100MHZ를 초과하는 외부 클럭과 동기되어 작동되는 동기형 반도체 메모리 장치가 제안되었다. 이러한 반도체 메모리 장치들에 대한 알려진 문헌으로서, 예를 들면 일본 특허 공보 61-148692(발명의 명칭 :메모리 장치), 일본 특허 공보 6-76566(발명의 명칭:반도체 메모리 장치)및 일본 특허 공보 7-45068(발명의 명칭 : 동기형 반도체 메모리 장치)등을 참조할 수 있다.
이러한 종래의 동기형 반도체 장치의 구성예가 도 7에 도시되어 있다. 도 7를 참조하면, 입력 버퍼(1)는 어드레스 신호 ADD를 입력으로 하고, 입력 버퍼(2)는 외부 클럭 CLK를 입력으로 하고, 단자 DQ에 접속된 입력 버퍼(3)은 기록 데이타를 입력으로 하고, 내부 동기 신호 발생 회로(5)는 입력 버퍼(2)의 출력을 입력으로 하고 내부 동기 신호 ICLK1 및 ICLK2를 출력한다. 버스트 카운터(12)는 입력 버퍼(1)의 출력 및 내부 동기 신호 ICLK1를 입력으로 하고 내부 칼럼 어드레스 신호 IADD를 출력한다. D형 플립플롭 회로(6)는 입력 버퍼(3)의 출력을 입력으로 하고 내부 동기 신호 ICLK1에 동기해서 기록 버스 WBUS1을 구동한다. D형 플립플롭 회로(7)은 기록 버스 WBUS1를 입력으로 하고 내부 동기 신호 ICLK2에 동기해서 기록 버스 WBUS2를 구동한다. 칼럼 디코더(8)는 내부 칼럼 어드레스 신호 IADD를 입력으로 하고 칼럼 스위치 YSW를 출력한다. 센스 증폭기(9)는 칼럼 스위치 YSW 및 기록 버스 WBUS2를 입력으로 한다. 메모리 셀 어레이(10)은 비트선을 통해 센스 증폭기(9)와 연결된다.
이러한 종래의 동기형 반도체 메모리 장치의 작동예를 도 8의 타이밍 파형도로 나타낸다. 내부 동기 신호 ICLK1은 외부클럭 CLK의 상승단(저레벨에서 고레벨로의 변이점)으로부터 형성된 펄스이고, 내부 동기 신호 ICLK2는 내부 동기 신호 ICLK1으로부터 소정의 지연 후에 형성되는 펄스이다.
기록 동작의 시점이 되는 C1 사이클의 외부 클럭 CLK의 상승단에 외부 어드레스 신호 ADD에 Y=0를 부여하면, 내부 동기 신호 ICLK1에 동기해서 C1, C2, C3 및 C4들의 사이클에서 각각 Y=0, Y=1, Y=2, 및 Y=3의 내부 칼럼 어드레스 IADD가 생성된다. 이것은 이 동기형 반도체 메모리 장치가 버스트 길이 4에서의 동작 함수를 가지고 있어서, 한 번의 외부 어드레스 입력으로 버스트 길이 갯수만큼의 내부 칼럼 어드레스 신호들 IADD이 버스트 카운터(12)에서 만들어지기 때문이다.
이러한 내부 칼럼 어드레스의 순차적 배열은 C1 사이클의 외부 어드레스 신호와 버스트의 형태에 의해 결정된다.
표 1은 버스트의 형태가 순차형인 경우를 나타내는 것으로, 여기에서 CI사이클의 외부 어드레스 신호 ADD의 하위 두 개의 비트(A1, A0)의 논리적 레벨에 따르면 표 1에 보여준 순서대로 하위 두 개의 비트들이 변화한다. 버스트 길이가 4인 경우에는 내부 칼럼 어드레스의 하위 두 개의 비트들을 제외하고는 고정되어 있다.
표 2는 버스트형이 인터리브형인 경우로서 같은 방식으로 하위 두 개의 비트들만이 변화한다.
위에서 살펴 본 바와 같이 버스트 카운터(12)를 가지고 있고 내부에서 자동적으로 어드레스를 순서대로 형성하는 기술은 CPU의 고속화 경향과 함께 일반화되었다. 하위 두 개의 비트들이 어드레스 시퀀스의 순서대로 인크리먼트되는 순차형과 현재 어드레스와 시작 어드레스의 배타적 논리합을 다음 어드레스로 하는 인터리브형의 두 개의 형태를 사용자가 선택할 수 있는 동기형 메모리 반도체 장치가 더 자주 유용하게 사용되고 있다.
도 8에서, IY0는 내부 칼럼 어드레스의 최하위 비트를, IY1은 하위비트로부터 두 번째 비트를 나타낸다. IY0는 내부 동기 신호 ICLK1에 동기해서 Low, High, Low, High로 변하고, IY1은 똑같은 방식으로 Low, Low, High, High로 변화한다. 칼럼 스위치 YSW는 내부 칼럼 어드레스 IADD에 따라 변화한다.
그리고, C1, C2, C3, C4의 각 사이클에서 단자 DQ의 기입 데이타를 순차적으로 Low, High, Low, High로 설정하면, 기록 버스 WBUS1의 레벨은 내부 동기 신호 ICLK1에 동기해서 Low, High, Low, High로 변하고, 기록 버스 WBUS2의 레벨은 내부 동기 신호 ICLK2에 동기해서 Low, High, Low, High로 변한다.
내부 동기 신호 ICLK2의 생성을 칼럼 스위치 YSW의 선정에 동조되도록 조정함으로서, 기록 버스 WBUS2상의 기입 데이타를 센스 증폭기(9)내의 칼럼스위치 YSW에 의해 선택된 센스 증폭기에 기록할 수 있다. 그런 뒤, 이 기입 데이타를 비트선을 통해 메모리 셀 어레이(10)내 메모리 셀에 기록한다.
기록 버스 WBUS1, WBUS2내에는 각각 기생 정전용량 C1, C2가 존재하고 있으며(도 1참조), 도 8의 예처럼 매 사이클의 기입 데이타가 변할때 정전용량 C1+C2의 전하는 매 사이클마다 충전 또는 방전 되어진다.
그러나 상기한 종래의 반도체 메모리 장치는 단자 DQ의 기입 데이타가 변화면 기록 버스 WBUS1, WBUS2의 레벨도 따라서 변화도록 구성되어 있기 때문에, 기입 데이타가 매 사이클마다 변하는 경우에 기생 정전용량들 C1, C2이 매 사이클마다 충전 또는 방전 된다는 문제가 있다.
최근 반도체 메모리 장치의 대용량으로 인해 칩 크기가 증대하는 결과, 기생 정전용량의 증가와 함께 기록 버스의 배선 길이는 점점 증가하는 경향이 있다.
게다가, 복수의 데이타를 병렬로 기록하기 위해서 기입 데이타의 입력이 되는 복수의 단자 DQ를 제공하는 경향도 있다. 이와 함께 복수의 기록 버스들WBUS1, WBUS2이 제공된다. 따라서, 기록 버스의 충전과 방전에서 기인한 전류 소모량 증가의 문제는 더 이상 무시할 수 만은 없다.
본 발명의 하나의 목적은 최대 소비 전류량이 감소될 수 있는 반도체 메모리 장치를 제공하는 것이다. 본 발명의 다른 목적은 버스트 내의 평균 소비 전류를 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 반도체 메모리 장치는 메모리 셀과, 외부로부터의 기준 신호에 동기해서 내부 동기 신호를 발생하기 위한 내부 동기 신호 발생기, 상기한 기준 신호의 제1의 사이클동안 외부로부터 입력된 외부 어드레스를 시작 어드레스로 이용하고 내부 동기 신호에 동기해서 규칙적인 순서로 내부 어드레스 신호를 발생시키는 버스트 카운터와, 메모리 셀의 메모리 데이타를 전송하기 위한 데이타 버스 및, 데이터 버스로 연결된 제1의 블럭으로부터 제2의 블럭으로의 데이터 전송에서 내부 어드레스 신호의 최하위 어드레스의 레벨에 의해 전송되는 데이타 극성의 반전 여부를 결정하기 위한 수단으로 구성되어 있다.
본 발명의 반도체 메모리 장치는 메모리 셀과, 외부로부터 기준 신호에 동기해서 내부 동기 신호를 발생시키기 위한 내부 동기 신호 발생 회로와, 상기 기준 신호의 제1의 사이클동안 외부로부터 입력된 외부 어드레스를 시작 어드레스로 이용하고 내부 동기 신호에 동기해서 규칙적인 순서로 내부 어드레스 신호를 발생시키는 버스트 카운터와, 메모리 셀의 메모리 데이타를 전송하기 위한 데이타 버스 및, 내부 어드레스에 상관없이 공통의 경로를 가진 제1의 섹션과 데이터 버스 내에서 적어도 제1의 경로와 제2의 경로가 선택되어지는 연결된 제2의 섹션사이의 데이타 전송에 있어서, 제1의 경로로 데이타 전송을 할 때는 전송될 데이타의 극성을 반전시키지 않고, 제2의 경로에서 전송시에는 전송될 데이타의 극성을 반전시키기 위한 수단으로 구성되어 있다.
본 발명에서는 메모리 셀로의 데이타 기록 버스나 메모리 셀로부터의 데이타 판독 버스도 각각 제1의 섹션과 제2의 섹션 사이의 데이타를 전송하는데 있어서 상기한 동일한 규칙으로 데이타의 극성을 결정하는 것이 바람직하다.
본 발명에 의하면, 버스트형이 순차형 또는 인터리브형인지에 상관없이 내부 칼럼 어드레스의 최하위 비트에 따라서 극성을 바꿈으로써 데이타 버스의 일부분이 구동되도록 구성함으로써, 데이타 버스의 레벨 전환을 부분적으로만 발생시키거나, 레벨의 전환 가능성을 감소시키기도 하고, 이것에 의해, 최대 소비 전류량을 감소시키거나 버스트 내부의 평균 소비 전류를 감소될 수 있도록 하는 효과를 제공한다.
도 1은 본 발명의 제1의 실시예의 회로 구성을 도시하는 도면.
도 2는 본 발명의 제1의 실시예의 작동을 설명하기 위한 신호 파형도.
도 3은 본 발명의 제1의 실시예의 작동을 설명하기 위한 신호 파형도.
도 4는 본 발명의 제2의 실시예의 회로 구성을 도시하는 도면.
도 5는 본 발명의 제2의 실시예의 작동을 설명하기 위한 신호 파형도.
도 6은 본 발명의 제2의 실시예의 작동을 설명하기 위한 신호 파형도.
도 7은 종래의 동기형 반도체 메모리 장치의 회로 구성예를 도시하는 도면.
도 8은 종래의 동기형 반도체 메모리 장치의 작동을 설명하기 위한 신호 파형도.
도면의 주요 부분에 대한 부호의 설명
1, 2, 3 : 입력 버퍼 4, 11, 12 : 버스트 카운터
5 : 내부 동기 신호 발생 회로 6, 7, 7A, 7B : D형 플립플롭
8 : 칼럼 디코더 9, 9A, 9B : 센스 증폭기
10, 10A, 10B : 메모리 셀 어레이 TG1, TG2 : N채널형 트랜지스터
11, 12, 13 : 인버터 G1, G2 : 논리 게이트
본 발명의 실시예와 관련된 도면을 참고로하여 이후부터 설명되어진다. 도 1은 본 발명의 제1의 실시예의 회로 구성을 도시하는 도면이며, 기입 데이타 버스에 적용된 본 발명의 예를 보여주고 있다. 실시예에서 본 발명의 반도체 메모리 장치는 외부의 기준 신호에 동기해서 내부 동기 신호 ICLK1, ICLK2(도 2)를 발생시키기 위한 내부 동기 신호 발생 회로(5)(도 1)과, 상기 기준 신호의 제1의 사이클동안 외부로부터 입력된 외부 어드레스를 시작 어드레스로 이용하고 내부 동기 신호에 동기해서 규칙적인 순서로 내부 어드레스 신호 IADD를 형성하는 버스트 카운터(4)(도 1)과, 메모리 셀의 메모리 데이타를 전송하기 위한 데이타 버스와, 데이타 버스와 연속된 제1의 블럭(기록 버스 WBUS1)으로부터 제2의 블럭(기록 버스 WBUS2)로의 데이타 전송에 있어서 내부 어드레스 신호의 최하위 어드레스 IY0의 레벨에 따라 전송될 데이타의 극성을 반전시키기 위한 회로 방법(도 1의 인버터 I1, I2, 전송 게이트 TG1, TG2)으로 구성되어 있다.
본 발명의 실시예에서는 매 사이클마다 변하는 내부 어드레스 신호 IY0의 최하위 비트 IY0에 따라 기록 비트 WBUS2의 극성을 바꿈으로서 구동되도록 구성되어 있다. 따라서 기록 버스의 레벨 전환은 부분적으로만 발생한다. 그 결과 최대 소비 전류량의 감소 혹은 버스트 내의 평균 소비 전류의 감소를 기대할 수 있다.
도 1을 참조하면, 본 실시예에 따른 반도체 메모리 장치는 어드레스 신호ADD을 입력하기 위한 입력 버퍼(1), 외부 클럭 CLK을 입력하기 위한 입력 버퍼(2)와 기입 데이타를 입력하기 위한 단자 DQ에 연결된 입력 버퍼(3)으로 구성되어 있다. 내부 동기 신호 발생 회로(5)는 입력 버퍼(2)의 출력을 입력으로 하고, 내부 동기 신호 ICLK1, ICLK2를 출력한다. 버스트 카운터(4)는 입력 버퍼(1)의 출력과 내부 동기 신호 ICLK1를 입력으로 하고 내부 칼럼 어드레스 신호 IADD와 내부 칼럼 어드레스 신호 IY0를 출력한다. D형 플립플롭 회로(6)는 입력 버퍼(3)의 출력을 입력으로 하고 내부 동기 신호 ICLK1에 동기해서 기록 버스 WBUS1을 구동시킨다. 인버터 I1은 내부 칼럼 어드레스 신호 ICLK1를 입력으로 한다. 인버터 I2는 D형 플립플롭 회로(6)의 출력을 입력으로 한다. D형 플립플롭 회로(7)은 내부 동기 신호 ICLK2에 동기해서 기록 버스 WBUS2를 구동시킨다. N채널형 트랜지스터 TG1은 기록 버스 WBUS1의 데이타 입력 단자와 D형 플립플롭(7)의 사이에 연결되어 있고, 게이트는 인버터 I1의 출력에 연결되어 있다. N채널형 트랜지스터 TG2는 인버터 I2의 출력과 D형 플립플롭 회로(7)의 데이타 입력 단자 사이에 연결되어 있으며, 내부 칼럼 어드레스 신호 IY0를 게이트의 입력으로 한다. 칼럼 디코더(8)은 내부 칼럼 어드레스 신호 IADD를 입력으로 하고 칼럼 스위치 YSW를 출력한다. 센스 증폭기(9)는 칼럼 스위치 YSW와 기록 버스 WBUS2를 입력으로 한다. 메모리 셀 어레이(10)은 센스 증폭기(9)와 비트선을 통해서 연결된다.
도 2는 본 발명의 실시예의 작동예를 도시하는 파형도로서, 단자 DQ의 기록된 데이타가 매 사이클마다 변하는 경우를 나타낸다.
내부 동기 신호 ICLK1은 외부 클럭 CLK의 상승단(저레벨에서 고레벨로의 변이점)으로부터 직접 발생하고 내부 동기 신호 ICLK2는 내부 동기 신호 ICLK1으로부터 소정의 지연후에 발생되는 펄스이다.
도 8의 종래의 동기형 반도체 메모리 장치에서와 마찬가지로, 순차적 버스트형에 버스트 길이를 4로 정하면, 기록 동작의 시작점이 되는 C1 사이클의 외부클럭 CLK의 상승단에 외부 어드레스 신호 ADD에 Y=0이 주어졌을때 내부 동기 신호 ICLK1에 동기해서 C1, C2, C3, C4의 사이클에서 각각 Y=0, Y=1, Y=2, Y=3의 내부 칼럼 어드레스 IADD가 생성된다.
내부 칼럼 어드레스 신호 IY0가 내부 칼럼 어드레스의 최하위 비트를 나타내고 도 2의 IY1이 내부 칼럼 어드레스의 하위로부터 두번째 비트라고하면, 내부 칼럼 어드레스 신호 IY0가 내부 동기 신호에 동기해서 Low, High, Low, High로 변하고, 이와같은 방식으로 IY1은 Low, Low, High, High로 변한다. 칼럼 스위치 YSW는 내부 칼럼 어드레스 IADD에 따라 변한다.
또한 C1, C2, C3, C4의 사이클에서 단자 DQ에 기록된 데이타를 순차적으로 Low, High, Low, High로 하면 기록 버스 WBUS1의 레벨들은 내부 동기 신호 ICLK1에 동기해서 Low, High, Low, High로 변하지만, 기록 버스 WBUS2의 레벨은 변함없이 Low를 유지한다.
이것은 C1 및 C3 사이클 동안 내부 칼럼 어드레스 신호 IY0는 Low 레벨이 되고 N채널형 트랜지스터 TG1이 ON으로 되며 기록 버스 WBUS1의 Low 레벨 기록 데이타가 D형 플립플롭(7)에 바로 입력된다. 따라서 내부 동기 신호 ICLK2에 동기해서 Low 레벨의 기입 데이타가 기록 버스 WBUS2에 출력된다. 그리고 C2및 C4 사이클동안 내부 칼럼 어드레스 신호 IY0는 High 레벨이 되고 N채널형 트랜지스터 TG2가 ON이 되며, 이것에 의하여 기록 버스 WBUS1의 High 레벨 기록 데이타가 인버터 I2에서 반전되어 D형 플립플롭 회로(7)에 Low 레벨로 입력된다. 결과적으로, 내부 동기 신호 ICLK2에 동기해서 Low 레벨의 기입 데이타가 기록 버스WBUS2에 출력되기 때문이다.
따라서, 기록 버스 WBUS2의 기생 정전 용량의 전하는 매 사이클마다 단자DQ의 기록 데이타의 전환에도 불구하고 충전 또는 방전되지 않는다.
도 3은 제1의 실시예의 작동을 보여주는 파형도이며 단자 DQ의 기록된 데이타가 전환되지 않은 경우를 표시하고 있다.
각 내부 동기 신호와 내부 칼럼 어드레스 신호의 동작들은 도 2에 나타난 것들과 동일하다.
사이클 C1, C2, C3, C4동안 단자 DQ에 기록된 데이타가 Low로 고정될 때 기록 버스 WBUS1의 레벨도 Low로 고정되어지지만 기록 버스 WBUS2의 레벨은 Low, High, Low, High로 변한다.
이것은 C1 및 C3 사이클 동안 내부 칼럼 어드레스 신호 IY0는 Low 레벨이 되고 N채널형 트랜지스터 TG1이 ON 되며 기록 버스 WBUS1의 Low 레벨 기록 데이타가 D형 플립플롭(7)에 바로 입력된다. 따라서 내부 동기 신호 ICLK2에 동기해서 Low 레벨의 기록 데이타가 기록 버스 WBUS2에 출력된다. 그리고 C2 및 C4 사이클동안 내부 칼럼 어드레스 신호 IY0는 High 레벨이 되고 N채널형 트랜지스터 TG2가 ON 되며, 이것에 의하여 기록 버스 WBUS1의 Low 레벨 기록 데이타가 인버터 I2에서 반전되어 High 레벨로 D형 플립플롭 회로(7)에 입력된다. 결과적으로, 내부 동기 신호 ICLK2에 동기해서 High 레벨의 기록 데이타가 기록 버스WBUS2에 출력되기 때문이다.
또한, 칼럼 스위치 YSW의 전환과 동조되도록 내부 동기 신호 ICLK2의 발생을 조절함으로써 기록 버스 WBUS2의 기록 데이타를 센스 증폭기(9) 내의 칼럼 스위치 YSW에 의해 선택된 센스 증폭기에 기록하며, 그후에 비트선을 통해서 메모리 셀 어레이(10) 내의 메모리 셀에 기록하게 된다.
도 2의 파형도에서 도시한 예처럼 단자 DQ로부터 입력된 기록 데이타가 매 사이클마다 변할 때 정전 용량 C1의 전하가 각 사이클마다 충전 또는 방전되며, 도 3의 파형도에서 도시한 예처럼 기록 데이타가 변화지 않으면 정전용량 C2의 전하가 매 사이클마다 충전 또는 방전된다. 즉, 기록 데이타가 변화하는 어느 경우에서도, 충전/방전은 기생 정전 용량의 C1 혹은 C2 어느 한 쪽에서만 발생한다.
그래서, D형 플립플롭 회로(7)의 배열을 C1=C2가 되도록 고안할 때 전류소모가 최대한 감소하며, 기록 버스 WBUS1, WBUS2에서 소모될 수 있는 최대 전류 소모는 도 7에 나타난 종래 기술과 비교하면 1/2이 된다.
다른 한편으로, 데이타를 판독할때 기록 버스의 한 지점에서 IYO를 유사하게 제어함으로써 정상적인 작동이 이루어질 수 있다.
다음으로 본 발명의 제2의 실시예가 설명된다. 도 4는 본 발명의 제2의 실시예의 회로 구성을 도시하는 도면이다.
이 제 2의 실시예에서 회로는 외부의 기준 신호에 동기해서 내부 동기 신호를 발생하기 위한 내부 동기 신호 발생 회로(5)(도 4)와, 상기 기준 신호의 제1의 사이클동안 외부로부터 입력된 외부 어드레스를 시작 어드레스로 하는 버스트 카운터(11)(도 4)와, 메모리 셀의 메모리 데이타를 전송하기 위한 데이타 버스및, 내부 어드레스에 상관없이 공통의 경로를 가진 제1의 섹션 WBUS1과, 상기 데이타 버스에서 적어도 제1의 경로(WBUS2A)와 제2의 경로(WBUS2)가 선택되어지는 제2의 섹션 사이의 데이타 전송에 있어서, 제1의 경로를 통한 전송시에는 전송될 데이타의 극성을 반전시키지 않고, 제2의 경로를 통한 전송시에는 전송될 데이타의 극성을 반전시키기 위한 수단으로 구성되어 있다.
도 4를 참조하면, 본 발명의 제2의 실시예에 따른 반도체 메모리 장치가 이후에 기술된다. 입력 버퍼(1)은 어드레스 신호 ADD를 입력으로 한다. 입력 버퍼(2)는 외부 클럭 CLK를 입력으로 한다. 입력 버퍼(3)은 기록 데이타를 입력으로 하기 위해 단자 DQ에 연결된다. 내부 동기 신호 발생 회로(5)는 입력 버퍼(2)의 출력을 입력으로 하고 내부 동기 신호 ICLK1과 ICLK2를 출력한다. 버스트 카운터(4)는 입력 버퍼(1)의 출력과 내부 동기 신호 ICLK1을 입력으로 하고 내부 칼럼 어드레스 신호 IADD와 내부 칼럼 어드레스 신호 IY0를 출력한다. D형 플립플롭(6)은 입력 버퍼(3)의 출력을 입력으로 하고 내부 동기 신호 ICLK1에 동기해서 기록 버스 WBUS1을 구동한다. AND 논리 게이트 G1은 내부 칼럼 어드레스 신호 IY0의 반대 극성과 내부 동기 신호 ICLK2의 논리곱(AND)이다. AND 논리 게이트(G2)는 내부 칼럼 어드레스 신호 IY0와 내부 동기 신호 ICLK2의 논리곱(AND)이다. D형 플립플롭 회로(7A)는 기록 버스 WBUS1을 입력으로 하고 논리 게이트 G1의 출력 신호에 동기해서 기록 버스 WBUS2A를 구동한다. D형 플립플롭 회로(7B)는 기록 버스 WBUS1을 입력으로 하고 논리 게이트 G2의 출력 신호에 동기해서 기록 버스 WBUS2B를 구동한다. 인버터 I3는 내부 칼럼 어드레스 신호 IY0를 입력으로 한다. 칼럼 디코더(8)는 내부 칼럼 어드레스 신호 IADD를 입력으로 하고 칼럼 스위치 YSW를 출력한다. 센스 증폭기(9A)는 칼럼스위치 YSW, 인터버 I3의 출력 및 기록 버스 WBUS2를 입력으로 한다. 센스 증폭기(9B)는 칼럼 스위치 YSW, 내부 칼럼 어드레스 신호 IY0및 기록 버스 WBUS2를 입력으로 한다. 메모리 셀 어레이(10B)는 비트선을 통해 센스 증폭기(9B)에 연결된다.
도 1에서 보여준 상기 최초 실시예에서 칼럼 스위치 YSW의 선택이 칼럼 어드레스의 최하위에서 이루어진 것과는 반대로, 본 발명의 제2의 실시예에서는 센스 증폭기의 선택은 칼럼 어드레스의 최하위 비트에서 이루어지도록 구성되어 있다.
도 5는 본 발명의 제2의 실시예의 작동을 도시하는 파형도이며 단자 DQ에 기록된 데이타가 각 사이클마다 전환되는 경우를 나타낸다.
내부 동기 신호 ICLK1은 외부 클럭 CLK의 상승단(저레벨에서 고레벨로의 변이점)으로부터 직접 만들어지는 펄스이며, 내부 동기 신호 ICLK2는 내부 동기 신호ICLK1의 소정의 지연 후에 만들어지는 펄스이다.
도 8에서 나타난 종래의 동기형 반도체 장치와 같은 방식으로, 버스트 길이가 4인 순차적 버스트형을 설정하면, 기록 동작의 시점이 되는 C1 사이클의 외부 클럭 CLK의 상승단에 외부 어드레스 신호 ADD에 Y=0가 주어질 때, 내부 동기 신호 ICLK1에 동기해서 C1, C2, C3, C4 사이클들에서 각각 Y=0, Y=1, Y=2, Y=3의 내부 칼럼 어드레스 IADD가 만들어진다. 그러나, 본 실시예에서 칼럼의 최하위 어드레스가 칼럼 스위치 YSW의 섹션과 무관하기 때문에 칼럼 스위치 YSW는 내부 칼럼 어드레스의 최하위 위치로부터의 두 번째 비트가 변할 때는 변화될 수 있다.
내부 칼럼 어드레스 신호 IY0가 내부 칼럼 어드레스의 최하위 비트를 표시하고 도 2의 IY1이 내부 칼럼 어드레스 IADD의 하위 위치로부터 두 번째 비트를 표시한다고 하면 내부 칼럼 어드레스 신호 IY0가 내부 동기 신호 ICLK1에 동기해서 Low, High, Low, High로 변하고, IY1은 같은 방식으로 Low, Low, High, High로 변한다.
여기에서 C1, C2, C3, C4 사이클동안 단자 DQ에 기록된 데이타를 순차적으로 Low, High, Low, High로 하면, 기록 버스 WBUS1의 레벨은 내부 동기 신호 ICLK1에 동기해서 Low, High, Low, High로 변화지만 기록 버스 WBUS2A의 레벨은 Low에서 변하지 않으며, 기록 버스 WBUS2B의 레벨도 한 번 High가 된 후에는 High에서 변하지 아니한다.
이것은, C1 및 C3 사이클동안, 내부 칼럼 어드레스 신호 IY0는 Low 레벨이 되고 내부 동기 신호 ICLK2의 펄스는 논리 게이트 G1의 출력에 전달되어지며 기록 버스 WBUS1의 Low 레벨 기록 데이타가 내부 동기 신호 ICLK2에 동기해서 입력된 D형 플립플롭으로부터 Low 레벨의 기록 데이타가 기록 버스 WBUS2A에 출력된다. C2 및 C3사이클에서는 내부 칼럼 어드레스 신호 IY0가 High 레벨이 되고 내부 동기 신호 ICLK2의 펄스가 논리 게이트 G2의 출력에 전달되어진다. 결과적으로, 기록 버스 WBUS1의 High 레벨 기록 데이타가 입력된 D형 플립플롭 회로(7B)로부터, 내부 동기 신호 ICLK2에 동기해서, 기록 버스 WBUS2B에 High 레벨의 기록 데이타를 출력하기 때문이다.
기록 버스 WBUS2A, WBUS2B의 기생 정전 용량의 전하는 단자 DQ의 기록 데이타가 매 사이클마다 전환되는데도 불구하고 충전 혹은 방전되지 않는다.
내부 동기 신호 ICLK2의 생성을 칼럼 스위치 YSW의 전환에 부합하도록 조정함으로써, WBUS2A, WBUS2B상의 기록 데이타는 센스 증폭기 9A 혹은 9B내의 칼럼 스위치 YSW에 의해 선택된 센스 증폭기에 기록되며, 그 후에 비트선을 통하여 메모리 셀 어레이 10A 혹은 10B의 메모리 셀에 기록된다.
도 6은 제2의 실시예의 작동을 도시하는 파형도이며 단자 DQ에 기록되는 데이타가 2 사이클마다 한 번의 비율로 변하는 경우를 나타낸다.
내부 동기 신호와 내부 칼럼 어드레스 신호의 각각의 작동은 도 5에 표시된 것들과 동일하다.
C1, C2, C3, C4 사이클동안 단자 DQ로의 기록된 데이타를 Low, Low, High, High의 순서로 설정할 때 기록 버스 WBUS1의 레벨은 내부 동기 신호 ICLK1에 동기해서 Low, Low, High, High의 순서대로 변하며, 기록 버스 WBUS2A, WBUS2B의 레벨도 마찬가지로 2 사이클에 한 번씩 변한다.
본 예의 경우에, 기생 정전 용량 C1, C2A, C2B의 모든 전하는 충전 혹은 방전되나 그들의 비율은 단지 2 사이클에 한 번이고 각 사이클마다의 충전 혹은 방전은 일어나지 않는다.
C1, C2, C3, C4 사이클 동안 단자 DQ로의 기록 데이타가 Low 혹은 High에서 변하지 않을 때는 기록 버스 WBUS1, WBUS2A, WBUS2B 모두 레벨 변화를 보여주지 않으며, 따라서, 기생 정전 용량 C1, C2A, C2B의 전하는 충전 혹은 방전되지 않는다.
본 실시예의 경우에, 어떤 경우의 기록 데이타 변화에도, 기록 버스 WBUS1의 기생 정전 용량 C1이나 기록 버스 WBUS2A의 기생 정전 용량 C2A나 기록 버스 WBUS2B의 기생 정전 용량 C2B 어느 것도 매 사이클에 충전 혹은 방전되지 않는다.
여기에서, 어떤 사이클에서 기록 버스 WBUS1의 레벨이 변할 확률은 1/2이고, 기록 버스 WBUS2A의 레벨이 변할 확률은 IY0의 극성과 전 사이클의 기록 데이타로 인해 1/4이 되고, 기록 버스 WBUS2A의 레벨이 변할 확률은 똑같이 1/4이 된다
결과적으로, 버스트 내의 평균 소비 전류가 최대한 감소될 수 있는 경우는 D형 플립플롭 회로7A, 7B의 구성을 2×C1=C2A=C2B가 되도록 고안하는 경우이며, 이 때 기록 버스 WBUS1, WBUS2A, WBUS2B의 평균 소모 전류는 도 7에 나타난 이전 기술과 비교해서 2/3가 된다.
상기한 설명들은 데이타 기록 버스의 예에서 이루어졌지만 상기한 것과 똑같은 규칙에 따라서 데이타 판독 버스에도 발명이 적용될 수 있다.
본 발명에 의하면, 버스트형이 순차형 또는 인터리브형인지에 상관없이 내부 칼럼 어드레스의 최하위 비트에 따라서 극성을 바꿈으로써 데이타 버스의 일부분이 구동되도록 구성함으로써, 데이타 버스의 레벨 전환을 부분적으로만 발생시키거나, 레벨의 전환 가능성을 감소시키기도 하고, 이것에 의해, 최대 소비 전류량을 감소시키거나 버스트 내부의 평균 소비 전류를 감소될 수 있도록 한 잇점이 있다.

Claims (5)

  1. 메모리 셀;
    외부로부터의 기준 신호에 동기해서 내부 동기 신호를 발생하기 위한 내부 동기 신호 발생 회로;
    상기 기준 신호의 제1의 사이클동안 외부로부터 입력된 외부 어드레스를 시작 어드레스로 이용하여 상기 내부 동기 신호에 동기해서 규칙적인 순서로 내부 어드레스 신호를 형성하는 버스트 카운터;
    상기 메모리 셀의 메모리 데이타를 전송하기 위한 데이타 버스; 및
    상기 데이타 버스가 연결되어 있는 제1의 블럭으로부터 제2의 블럭으로의 데이타 전송시 상기 내부 어드레스 신호의 최하위 어드레스의 레벨에 의해 전송되는 데이타의 극성을 반전시킬지의 여부를 결정하기 위한 수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 메모리 셀;
    외부로부터의 기준 신호에 동기해서 내부 동기 신호를 발생하기 위한 내부 동기 신호 발생 회로;
    상기 기준 신호의 제1의 사이클에서 외부로부터 입력된 외부 어드레스를 시작 어드레스로 이용하여 상기 내부 동기 신호에 동기해서 규칙적인 순서로 내부 어드레스 신호를 형성하는 버스트 카운터;
    상기 메모리 셀의 메모리 데이타를 전송하기 위한 데이타 버스; 및
    상기 내부 어드레스에 상관없이 공통의 경로를 갖는 제1의 섹션과 상기 데이타 버스내에서 적어도 제1의 경로와 제2의 경로가 선택되어지는 연결된 제2의 섹션사이의 데이타 전송시, 상기 제1의 경로로 전송시는 전송될 데이타의 극성을 반전시키지 않고 상기 제2의 경로로의 전송시에는 전송될 데이타의 극성을 반전시키기 위한 수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치
  3. 제1항에 있어서, 상기 메모리 셀로의 데이타 기입 버스와 메모리 셀로부터의 데이타 판독 버스 모두는 제1의 섹션과 제2의 섹션 사이의 데이타 전송시 각각 상기한 동일한 규칙에 의해 상기 데이타의 극성을 결정하는 것을 특징으로 하는 반도체 메모리 장치
  4. 제2항에 있어서, 상기 메모리 셀로의 데이타 기입 버스와 메모리 셀로부터의 데이타 판독 버스 모두는 제1의 섹션과 제2의 섹션 사이의 데이타 전송시 각각 상기한 동일한 규칙에 의해 상기 데이타의 극성을 결정하는 것을 특징으로 하는 반도체 메모리 장치
  5. 외부로부터의 기준 신호에 동기해서 내부 동기 신호를 발생하기 위한 내부 동기 신호 발생 회로;
    상기 기준 신호의 제1의 사이클동안 외부로부터 입력된 외부 어드레스를 시작 어드레스로 이용하여 상기 내부 동기 신호에 동기해서 규칙적인 순서로 내부 어드레스 신호를 형성하는 버스트 카운터;
    데이타 입력 단자로부터 입력된 데이타를 메모리 셀 어레이의 센스 증폭기로 전송하기 위한 것으로서 제1및 제2의 섹션으로 분류되어 형성된 제1및 제2의 기록 버스; 및
    상기 내부 동기 신호를 래치(latch)함으로써 상기 제1 기록 버스의 데이타 혹은 상기 데이타를 반전하여 얻은 값을 상기 제2의 기록 버스에 전송하기 위한 수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000021169A (ja) * 1998-04-28 2000-01-21 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3762171B2 (ja) * 1999-11-15 2006-04-05 株式会社東芝 同期信号発生回路
KR100588593B1 (ko) * 2005-06-09 2006-06-14 삼성전자주식회사 레지스터형 메모리 모듈 및 그 제어방법
KR100735612B1 (ko) * 2005-12-22 2007-07-04 삼성전자주식회사 멀티패쓰 억세스블 반도체 메모리 장치
KR100695289B1 (ko) * 2006-03-09 2007-03-16 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 버퍼 및 어드레스 버퍼링방법
US11861229B2 (en) * 2021-02-02 2024-01-02 Nvidia Corporation Techniques for transferring commands to a dynamic random-access memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59210591A (ja) * 1983-05-13 1984-11-29 Hitachi Micro Comput Eng Ltd ダイナミツクメモリ
JPS61148692A (ja) * 1984-12-24 1986-07-07 Nippon Telegr & Teleph Corp <Ntt> 記憶装置
JP2830594B2 (ja) * 1992-03-26 1998-12-02 日本電気株式会社 半導体メモリ装置
JPH0745068A (ja) * 1993-08-02 1995-02-14 Mitsubishi Electric Corp 同期型半導体記憶装置
KR0140481B1 (ko) * 1994-12-31 1998-07-01 김주용 동기식 메모리장치의 데이타신호 분배회로
JP3192077B2 (ja) * 1996-01-30 2001-07-23 日本電気株式会社 半導体記憶装置
JPH09312553A (ja) * 1996-05-22 1997-12-02 Nec Corp 論理回路

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