TW410340B - Semiconductor memory device - Google Patents

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TW410340B
TW410340B TW087113431A TW87113431A TW410340B TW 410340 B TW410340 B TW 410340B TW 087113431 A TW087113431 A TW 087113431A TW 87113431 A TW87113431 A TW 87113431A TW 410340 B TW410340 B TW 410340B
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Yasuji Koshikawa
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Nippon Electric Co
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Description

410340 五、發明說明（1) 本發明係有關於一半導體記憶裝置，特別是關於一種 資料路徑控制電路設計用以縮減該資料路徑之充電與放電 電流。 近來為加速CPU速度，需要加強半導體記憶元件之高 速處理。為達到此需求已提出同步型半導體記憶裝置與讓 外部時脈超越ίο ΟΜΗζ同步地工作。此類半導體記憶裝置之 已知文獻請參考日本公開公報No. 61 -148692 (該發明之標 題為"Memory Device")、日本公開公報Νο·6_76566(該 發明之標題為"Semiconductor Memory Device”）、與日 本公開公報No. 7-45068 (該發明之標題為"Synchronous Type Semiconductor Memory Device”）以及相似文獻。 如第7圖所示，為習知同步型半導體裝置其架構的範 例。請參考第7圖，一輸入緩衝器1輸入一位址信號ADD， 一輸入緩衝器2輸入一外部時脈CLK，以及一輸入緩衝器3 連接至一端點DQ輸入寫入資料。一内部同步信號產生電路 5輸入該輸入緩衝器2之一輸出並輸出一内部同步信號 ICLK1與ICLK2。一脈衝串計數器12輸入該輸入緩衝器1之 一輸出與一内部同步信號ICLK並輪出一内部行位址信號 I ADD。一D型之正反器（D-F/F)電路6輸入該輸入緩衝器3 之一輸出並與該内部同步信號ICLK1同步地驅動一寫入匯 流排WBUS1 » — D-F/F電路7輸入一寫入匯流排WBUS1並與該 内部同步信號ICLK2同步地驅動一寫入匯流排WBUS2。一行 解碼器8輸入一内部行位址信號IADD並輸出一行切換ysw 複數感測放大器9輸入一行切換YSW與一寫入匯流排
C:\Program Files\Patent\2l43-2124-P.ptd第 4 頁 41034c 五、發明說明（2) WBUS2。一記憶單元陣列1 〇經由一位元線連接至該等感測 放大器9。 如第8圖所示，為該習知同步型半導體記憶裝置之操 作其一時序波形圖。該内部同步信號ICLK1為一脈衝迅速 地形成於該外部時脈CLK之上升邊緣（從邏輯低準位轉換 至邏輯高準位），該内部同步信號1(：1^2為一脈衝形成於 自該内部同步信號ICLK15預設延遲之後。 當Y = 〇時’一外部位址信號AD])於該以週期中在該外部 時脈CLK之該上升邊緣時，成為該寫入操作之起點，分別 產生Y=0、Y=1、Y=2與Y=3之該内部行位址iAdd，其在該等 週期Cl、C2、C3與C4中與該内部同步信號IClki同步。此 因邊同步型半導體記憶元件在該脈衝串長度4中有一操作 功能，其中，利用一次該外部位址輸入，該脈衝串長度數 之該等内部行位址IADD會在該脈衝串計數器12中形成。 該内部行位址之連續次序決定於在[丨週期中之該外部 位址信號與脈衝_的形式。 表1 :連績型内部行位址
410S4Q 五、發明說明 表1顯示該脈衝串為一連續形式時，其中，在Cl週期 中依該外部位址信號ADD之該低2位元（A1、A2)之邏輯準 位’該等低2位元變化的次序顯示於表1中。在該脈衝串長 度為"4 "時，該低2位元之其他部分會被固定。 表2:交錯型内部行位址 起始位址 --—-________一 内部位址順序（十進位） A1 AO 0 〇、卜 2、3 1 1 ' 0 > 3 ' 2 1 0 —---------1 ------ 2、3、〇、1 1 1 3、2、1、〇 表2為當該脈衝串型式為一交錯形式時，該低2位元僅 以相同方式變化。 綜觀以上所述’該技術中有一脈衝串計數器12，並依 CPU變為高速趨勢而產生内部自動依序形成複數位址，且 更經常性地允許該等同步形式半導體記憶元件，其令該低 2位元之兩類連續形式被設定為增加該位址之次序，而同 位址之其他邏輯總合之該交錯型式與開始位址被選為下°一 個位址，此可能由使用者所選取。 如第8圖所示’IYO顯示該内部行位址之最低位元，而 IY1則該内部行位址之第二最低位元。ΐγ0與該内部同步信 號ICU1同步地改變為邏輯低準位、邏輯高準位、邏輯低 準位以及邏輯高準位，而IY1同步地改變為邏輯低準位、
C:\Program Files\Pateivt\2143-2124-P，ptd第 6 頁
41034C 五、發明說明（4) 邏輯高準位、邏輯低準位以及邏輯高準位。該行切換ysw 則依該内部行位址I ADD而改變。 接著，當在每個週期Cl、C2、C3以及C4中該寫入資料 至該端點DQ為連續被設定為邏輯低準位、邏輯高準位、邏 輯低準位以及邏輯高準位時，該寫入匯流排WBUS則會依該 内部同步信號ICLK1同步地改變為邏輯低準位、邏輯高準 位、邏輯低準位以及邏輯高準位，且該寫入匯流排MUS2 會依該内部同步信號ICLK2同步地改變為邏輯低準位、邏 輯高準位、邏輯低準位以及邏輯高準位。 利用一調整該選取該行切換YSW而調整該内部同步信 號ICLK 2之格式’該寫入匯流排上之該寫入資料可被寫入 該行切換YSW對該等感測放大器9所選取之該感測放大器 中。之後’該寫入資料會經由該位元線被寫入該記憶單元 陣列1 0之該記憶單元中。 在寫入匯流排WBUS1、WBUS2中分別存在該等寄生電容 Cl、C2 (參考第1圖）’且當該寫入資料在每一週期中如 第8圖所示實例變化時，該電容（ci +C2 )之電荷會在每一 週期充放電。 該上述習知之半導體記憶元件為以此構成，依該寫入 資料在該端點DQ的改變’該等寫入匯流排、WBUS2亦 會適當地改變，此會有一個問題發生，當在每一個週期中 改變該寫入資料時’該等寄生電容則會被充放電。 近來由於因加大半導體記憶元件之容積而增加晶片的 尺寸’該寫入匯流排之寫入線長度有變長的趨勢，因而亦
410340 五、發明說明（5) 會增加寄生電 再者，亦 以平行地寫入 排WBUS1、2。 電流消耗增加 本發明的 的消耗電流量 本發明的 其脈衝串之平 關於本發 内部同步信號 内同步信號； 時用以由外部 與該内部同步 流排’傳輸該 是否轉換該資 該内部位址信 區之該最低位 接著，關 元；一内部同 容。 有一趨勢利用一複數端點]輸入該寫入資料 °伴隨地會利用一複數寫入匯流 可再忽視因寫入匯流排之充放電 一大量資料 相對地，不 的議題。 目的是提供 一種半導體記憶元件能降低最大 另一個目的是提供一種半導體記元件能降 均消耗電流 明中該半導 體記憶 與該外 —脈衝串計數器， 產生電路 輸入之該外 信號同步地 記憶單元之 料極性並傳 號傳輸該資 址的邏輯準 於本發明中 步信號產生 產生一内部同步信號；一 第一週期時用 址，並依序與 號 以由外部輸 該内部同步 資料匯流排，傳輸 部位址 形成一 該記憶 輸，取 料從該 位。 該半導 電路， 脈衝串 入之該 信號同 該記憶 C:\ProgramFiles\Patent\2143-2124-P. ptd第 8 頁 低 元件包括一記憶單元；一 部參考信號同步地產生一 在該參考信號在第一週期 做為一起始位址，並依序 内部位址信號；一資料匯 資料；以及一裝置，決定 決於在該資料匯流排中， 第一節區接續至該第二節 體記憶元件包括一記憶單 與該外部參考信號同步地 計數器，在該參考信號在 外部位址做為一起始位 步地形成一内部位址信 單元之該記憶資料；以及
SB 五、發明說明（6) 裝置’在該第一路由時不轉換該被傳輸資料的極性，而 在該第二路由時轉換該被傳輸資料的極性，在該第一區段 傳輸之該資料傳輸中，該一般路由為分類至該内X部位址， 最後該第一路由與該第二路由之該接續的第二區段被選入 該資料匯流排。 在本發明中’在較佳的情況為，進入該記憶單元之該 寫入匯流排與送出該記憶單元之該讀出匯流排分別在該 資料傳送於該第一節區與該第二節區間時，皆以相同的規 則決定資料的極性。 利用本發明之架構，不論該脈衝串型式為連續型式或 是交錯型式，該資料匯流排之一部分在每一個週期中，會 依該行位址之該最低位元之改變而改變該極性而被驅動， 此產生一效應即該資料匯流排所產生之邏輯準位的改變僅 為一部分，或者是轉換邏輯準位的可能性降低，因此使其 可能降低該最大消耗電流量或是該脈衝串之該平均消耗電 流。 以下為圖示之簡單說明。 第1圖所示為本發明第一實施例之一電路結構。 第2圖所示為本發明t第一實施例所舉一操作之信號 波形圖。 第3圖所示為本發明中第—實施例所舉一操作之信號 波形圖。 第4圖所示為本發明第二實施例之一電路結構。 第5圖所示為本發日月中第二實施例所舉一操作之信號
4l〇S4Q 五、發明說明（7) 波形圖。 第6圖所示為本發明中第二實施例所舉一操作之信號 波形圖。 。 ^ 第7圖所示為一習知同步型半導體記憶元件之一電路 架構例圖。 第8圖所示為一習知同步型半導體記憶元件之一操作 之信號波形圖。 本發明之較佳實施例請參考第1圖。第1圖所示為本發 明之一實施例其電路架構，其中顯示本發明利用該寫入匯 流排之一例。本發明之該半導體記憶元件、在其較佳實施 例中’包括一内部同步信號產生電路5 (第1圖），用以同 步地與外部參考信號產生一内部同步信號1CLK1、ICLK2 (第2圖）；一脈衝串計數器4(第1圖），在該參考信號 在第一週期時用以由外部輸入之該外部位址做為一起始位 址，並依序與該内部同步信號同步地形成一内部位址信號 (I ADD ); —資料匯流排，傳輸該記憶單元之該記憶資 料；以及複數電路裝置（第1圖中反向轉換器II、12，電 晶體閘TGI、TG2 )，用以轉換該被傳輸之資料的極性，取 決於在該資料匯流排中，該内部位址信號傳輸該資料從該 第一節區（寫入匯流排WBUS1 )接續至該第二節區（寫入 匯流排WBUS2 )之該最低位址（IYO)的該準位。 在本發明之該實施例中，其架構以改變該寫入匯流排 (WBUS2 )之極性而驅動，相對該最低位置之位元（IYO ) 在每一週期的轉變。因而，在該寫入匯流排中，該邏輯準
C:\ProgramFiles\Patent\2143-2124-P.ptd第 10 頁 ^10340 五、發明說明（8) 位的轉換僅在一部分發生。其結果為此可預期該最大量消 耗電流量或是脈衝串之該平均消耗電流會降低。 請參考第1圖’本發明之該半導體記憶元件包括一輸 入缓衝器1，用以輸入一位址信號add ; —輸入緩衝器2， 用以輸入一外部時脈CLK ;以及一輪入緩衝器3，連接至一 端點DQ用以輪入該寫入資料。一内部同步信號產生電路5 輸入該輸入緩衝器2之一輸出並輸出該等内部同步信號 ICLK1與ICLK2。一脈衝串計數器4輸入該輸入緩衝器1之一 輸出與該内部同步信1ICLK1，並輸出一内部行位址信號 IADD與一内部行位址信號no。一D型之正反器（D_F/F ) 電路6輸入該輸入緩衝器3之一輸出並與該内部同步信號 iclki同步地驅動一寫入匯流排WBUSi。一反相器^輸入一 内部行位址信號ΙΥΟ。一反相器12輸入該d-f/f電路6之一 輸出。一D-F/F電路7與該内部同步信號ICLK2同步地驅動 一寫入匯流排WBUS2。一N通道型電晶體tgi連接於該輸入 匯流排ffBUSl之該等輸入端與D — F/F電路7之間，且該閉極 連接至該反相器II之輸出N通道型電晶體TG2連接於該 反相器12之該輸出與該D-F/F電路7之該資料輸出端之間， 並輸入一内部行位址信號IYO至該閘極。一行解碼器8輸入 一内部行位址仏號IADD並輸出一行切換ysw。複數感測放 大器9輸入一行切換YSW與一寫入匯流排wbus2。一記憶單 元陣列10 ’經由一位元線連接至該等感測放大器9。 第2圖為本發明中第一實施例所舉一操作之信號波形 圖，顯示該寫入資料在該端點DQ於每—週期轉換的情形。
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41034C 五 '發明說明（9) 該内部同步信號ICLK1為一脈衝，直接由該外部 CLK之上升邊緣產生（由邏輯低準位轉換至邏輯低準位t )，且該内部同步信號1(：1^2為一脈衝，由該内部同 號ICLK之該預設延遲所產生。 。 與第8圖中所示該習知同步型半導體記憶元件相 方式，如果在一脈衝串長度4設定一連續脈衝串型式， Y = 〇時，一外部位址信號ADD於該C1週期中在該外部時脈 CLK之該上升邊緣時，成為該寫入操作之起點， Y二0、Y二i、Y = 2與Y = 3之該内部行位址UDD ’在該等週期生 Cl、C2、C3與C4中與該内部同步信號iCLn同步。 假設該内部行位址信號I γ 〇顯示該内部行位址之該最 低位置位址，而第2圖所示I Y1則顯示該内部行位址之"該第 二最低位置位址’該内部行位址信號^〇會同步地與該内 部同步信號I CLK 1改變為邏輯低準位、邏輯高準位、邏輯 低準位以及邏輯高準位’而IY1同步地改變為邏輯低準 位、邏輯高準位、邏輯低準位以及邏輯高準位。該行切換 YSW則隨該内部行位址UDD而改變。 亦假§又在該端點DQ之該寫入資料於該等週期[I、C2、 C3與C4依序為邏輯低準位、邏輯高準位、邏輯低準位與邏 輯高準位，該寫入匯流排WBUS1之該等邏輯準位會與該内 部同步信號ICLK1同步地改變為邏輯低準位、邏輯高準 位、邏輯低準位與邏輯兩準位’但該寫入匯流排之 邏輯準位仍維持為邏輯低準位而未改變。 此乃因為在C1週期與C3週期中，該内部行位址信號
C:\ProgramFiles\Patent\2143-2124-P. ptd第 12 頁 410340 五、發明說明（ίο) ΙΥ0變為邏輯低準位，且該N通道型電晶體TG1被開啟，該 寫入匯流排WBUS1之該邏輯低準位寫入資料被直接輸入 D-F/F電路7中，因此，與該内部同步信號ICLK2同步地， 該邏輯低準位寫入資料會被輸出至該寫入匯流排WBUS 2， 而在C2週期與C4週期中，該内部行位址信號ιγο變為邏輯 高準位’且該N通道型電晶體TG2會被置於開啟狀態，因此 該寫入匯流排WBUS1之該邏輯高準位寫入資料會被該反相 器12轉換並以低邏輯準位輸入至D-F/F電路7。接著，與該 内部同步信號ICLK 2同步地，該邏輯低準位寫入資料會被 輸出至該寫入匯流排WBUS2。 因此，儘管在每一週期中在該端點DQ上之該寫入資料 會轉變，該寫入匯流排中該寄生電容C2之該電荷不會被充 電會放電。 第3圖所示為本發明中第一實施例所舉一操作之信號 波形圖’顯示當該資料寫入至該端點DQ並不會被改變。 每内部同步信號與内部行位址信號之操作與第2圖所 示相同。 當該資料在該等週期Cl、C2、C3與C4寫入該端點DQ被 固定為邏輯低準位，該寫入匯流排WBUS1之邏輯準位亦被 固定為邏輯低準位，但該寫入匯流排WBUS2之邏輯準位會 改變為邏輯低準位、邏輯高準位、邏輯低準位與邏輯高準 位。 此乃因為在C1週期與C3週期中，該内部行位址信號 IY0變為邏輯低準位’且該N通道型電晶體TG1被開啟，該
C:\Prograra Files\Patent\2143-2124-P.ptd第 13 頁 410340 五、發明說明（π) 寫入匯流排WBUS 1之該邏輯低準位寫入資料被直接輸入 D-F/F電路7中，因此，與該内部同步信號ICLK2同步地， 該邏輯低準位寫入資料會被輪出至該寫入匯流排WBUS2 ’ 而在C2週期與C4週期中，該内部行位址信號ιγ()變為邏輯 高準位’且該Ν通道型電晶體TG2會被置於開啟狀態，因此 該寫入匯流排WBUS1之該邏輯低準位寫入資料會被該反相 器12轉換並以南邏輯準位輸入至電路7。接著，與該 内部同步信號ICLK2同步地，該邏輯高準位寫入資料會被 輸出至該寫入匯流排WBUS2。 此外’利用一調整該選取該行切換YSW而調整該内部 同步k號ICLK2之產生’該寫入匯流排上之該寫入資料可 被寫入該行切換Y S W對該等感測放大器9所選取之該感測放 大器中。所以，該寫入資料會經由該位元線被寫入該記憶 單元陣列1 0之該記憶單元中。 如第2圖所示該實例之一波形圖，當每一週期由該端 點DQ所輸入之寫入資料改變時，該電容(^之電荷在每一週 期會被充電或是放電，且如第3圖所示該實例之一波形 圖，除非該寫入資料不被改變，該電容C2之電荷在每一遇 期會被充電或是放電。換句話說，不論在該寫入資料如何 改變的情況下’充放電僅會發生在該寄生電容C1或C2上。 所以’當該D-F/F電路7之放置設法使C1=C2，該電流 消耗可為最佳之降低，且在該寫入匯流排WBUS1與WBUS2之 該最大電流消耗會變為如第7圖該習知之一半。 另外一方面’在讀出該資料時，正常的操作可以在該
C:\Progr挪 Files\Patent\2143-2124-P.ptd第 14 頁
410S4G 五、發明說明（12) 讀出匯流排之一處相同地控制丨γ 〇而達成。 接下來解釋本發明之第二實施例。第4圖所示為本發 明第二實施例之一電路結構。 在該第二實施例中，該電路包括以—内部同步信號產 生電路5 (第4圖）與該外部參考信號同步地產生一内部同 步信號’一脈衝串計數器U (第4圖），在該參考信號在 第一週期時用以由外部輸入之該外部位址做為一起始位 址，並依序與該内部同步信號同步地形成一内部位址信號 (IADD)，一資料匯流排，傳輸該記憶單元之該記憶資 料，以及複數裝置，在該第一路由時不轉換該被傳輸資料 的極性，而在該第二路由時轉換該被傳輸資料的極性，在 該第一區段（WBUS1 )傳輸之該資料傳輸中，該一般路由 為分類至該内部位址，至少該第一路由（WBUS2 A )與該第 二路由（WBUS2B )之該接續的第二區段在該資料匯流排被 選取。 請參考第4圖，所示為上述關於本發明第二實施例中 該半導體記憶元件。一輸入緩衝器1，用以輸入—位址信 號ADD ’ 一輸入緩衝器2 ’用以輸入一外部時脈clk ;以及 一輸入緩衝器3，連接至一端點DQ用以輸入該寫入資料； 一内部同步信號產生電路5輸入該輸入緩衝器2之一輸出並 輸出該等内部同步信號ICLK1舆ICLK2 ; —脈衝串計數器4 輸入該輸入緩衝器1之一輸出與該内部同步信號ICLK1，並 輸出一内部行位址"fs號IADD與一内部行位址信號ιγο ; — J) 型之正反器（D-F/F)電路6輸入該輸入緩衝器3之一輸出 issrmr C:\ProgramFiles\Patent\2143-2124-P.ptd第 15 頁 五、發明說明（13) 並與該内部同步信號ICLK1同步地驅動一寫入匯流排 WBUS1。一AND邏輯閘G1用以對一内部行位址信號IYO與一 内部同步信號ICLK 2兩者之轉換信號做AND。一 AND邏輯閘 G2用以對一内部行位址信號IYO與一内部同步信號ICLK2兩 者做AND。一 D-F/F電路7A輸入一寫入匯流排WBUS1並與該 邏輯閘G1同步地輸出信號驅動一寫入匯流排1BUS2A。一 D-F/F電路7B輸入一寫入匯流排WBUS1並與該邏輯閘G2同步 地輸出信號驅動一寫入匯流排WBUS2B。一反相器13輸入一 内部行位址信號IYO。一行解碼器8輸入一内部行位址信號 I ADD與一輸出一行切換YSW。複數放大器9A輸入一行切換 YSW、一反相器13之一輸出舆一輸入匯流排WBUS2。複數放 大器9B輸入一行切換YSW、一内部行位址信號ιγο與一輸入 匯流排WBUS2B。一記憶單元陣列1 〇A經由一位元線連接至 該感測放大器9 A。一 s己憶單元陣列1 〇 B經由一位元線連接 至該感測放大器9Β。 與如第1圖所示上述該第一實施例_以該行位址之該 最低位址選取該行切換YSW不同的是，在本發明之地二實 施例中’該行位址之該最低位址為選取該等感測放大器。 第5圖所示為本發明中第二實施例所舉一操作例之信 號波形圖，顯示在該端點DQ上該寫入資料在每週期轉換 的情形。 該内部同步信號ICLK1為一脈衝，直接由該外部時脈 CLK之上升邊緣產生（由邏輯低準位轉換至邏輯低準位 )，且該内部同步信號ICLK 2為一脈衝’由該内部同步信
HHHI C:\ProgramFiles\Patent\2143-2124-P.ptd第 16 頁
410S4G 五、發明說明（14) 號ICLK1之該預設延遲所產生。 以如第8圖所示該習知同步型半導體記憶元件之方 式’假使設定在一脈衝串長度4為一連續脈衝串型式，當 γ = ◦’一外部位址信號ADD於該C1週期中在該外部時脈CLK 之該上升邊緣時’成為該寫入操作之起點，分別產生 γ = 0、Y = 1、Y = 2與Y = 3之該内部行位址IADD，在該等週期 Cl、C2、C3與C4中與該内部同步信號iCLK1同步β但因為 在該實施例中’該行之該最低位址與該行切換Y SW並無相 關’在該第二位元由該内部行位址之該最低位置已顯示一 轉變時，該行切換YSW會被改變。 假設該内部行位址信號ΙΥΟ顯示該内部行位址之該最 低位置位址，而第2圖所示ΙΥ1顯示該内部行位址[ADD之該 第二最低位置位址’該内部行位址信號IYO會同步地與該 内部同步信號ICLK1改變為邏輯低準位、邏輯高準位、邏 輯低準位以及邏輯高準位，而IY1同步地改變為邏輯低準 位、邏輯低準位、邏輯高準位以及邏輯高準位。 亦假設在該端點DQ之該寫入資料於該等週期C1、C2、 C3與C4依序為邏輯低準位、邏輯高準位、邏輯低準位與邏 輯高準位，該寫入匯流排WBUS1之該等邏輯準位會與該内 部同步信號ICLK1同步地改變為邏輯低準位、邏輯高準 位、邏輯低準位輿邏輯高準位，但該寫入匯流排WB[jS2A之 邏輯準位在邏輯低準位時不會改變，且在一次改變為邏輯 高準位後，該寫入匯流排WBUS2B之邏輯準位在邏輯高準位 時不會改變。 IHHHI RHH C:\Program FUes\Patent\2143-2l24-P.ptci第 17 頁 五、發明說明（15)
此乃因為在Cl週期與C3週期中，該内部行位址信 iyo變為一邏輯低準位，且該内部同步信號ICLK2<^^ 衝會傳至該邏輯閘G1之輸出，並從該D_F/F電路7在寫/寻脈 流排WBUS1之該邏輯低準位寫入資料時輸入，且與該'内入立匯 同步信號ICLK2同步地，該邏輯低準位寫入資料被^出= 該寫入匯流排WBUS2A。且在該C2週期與C4週期中，該内A 行位址信號IYO變為一邏輯高準位，且該内部同步信號P ICLK2之該等脈衝會傳至該邏輯閘G2之輸出。接著，與該 内部同步信號ICLK2同步地，從該D_f/F電路7在寫入匯^ 排WBUS1之該邏輯高準位寫入資料時輸入，且該邏輯高^ 位寫入資料被輸出至該寫入匯流排WBIjs2B。 在該寫入匯流排WBUS2A上，該寄生電容C2A、C2B之電 荷，不論於該端點DQ上之該寫入資料在每個週期中如何改 變’皆不會被充電或放電。 利用調整該内部同步信號KLK2與該行切換YSW之變換 相符’在WBUS2A與WBUS2B上之該寫入資料會被寫入由該行 切換YSff在該等放大器9Α或9Β中所選取的該感測放大器， 並經由該位元線寫入該記憶單元陣列〗0A或1 〇B中的該記憶 單元。 第6圖所示為本發明中第二實施例所舉一操作之信號 波形圖’顯示當該資料寫入該端點DQ的狀況下，會以每2 週期一次的速率被改變。 每内部同步信號與内部行位址信號的操作與第5圖中 所示相同。
C:\Program Files\Patent\2143-2124-P,pl：d第 18 頁
41034Q 五、發明說明（16) 當資料在該等週期Cl、C2、C3舆C4中寫入該端點DQ 時’被設定為邏輯低準位、邏輯低準位、邏輯高準位與邏 輯高準位，該寫入匯流排WBUS1之邏輯準位會依序並與該 内部同步信號I CLK 1同步地變化為邏輯低準位、邏輯低準 位、邏輯高準位與邏輯高準位’且該寫入匯流排WBUS2A、 WBUS2B同樣地會在每2週期改變其邏輯準位。 在此例的狀況下’該等寄生電容Cl、C2A與C2B之所有 電荷會被充電或放電’但其速率僅每2週期一次，且在每 週期中並不會有充放電發生。 當該寫入資料在Cl、C2、C3與C4週期中進入該端點dq 為改變邏輯高準位或羅輯低準位時，該等寫入匯流排 WBUS1、WBUS2A與WBDS2B皆不會表現邏輯準位的改變，且 相對地，該等寄生電容Cl、C2A與C2B之電荷並不會充放
電。 S 在此實施例的情況下，不論該寫入資料如何該改變， 該寫入資料匯流排WBUS1之該寄生電容C1、該寫入資料匯 流排WBUS2A之該寄生電容C2 A、或是該寫入資料匯流排 WBUS2B之該寄生電容C2B，在每一週期中皆不會被充放 電。 現在，該寫入匯流排WBUS1在某一週期中改變該邏輯 準位的機率為1/2，該寫入匯流排WBUS2A在某一週期中改 變該邏輯準位的機率為1/4，其導因於IYO之極性該其—週 期之寫入資料，而該寫入匯流排OUS2B改變該邏輯準位的 機率同為1/4。
C:\ProgramFiles\Patent\2143-2124-P.ptd第 19 頁
，丄U34Q _案號 87113431 . 五、發明說明（ΙΌ 接著’在該脈衝串中之該平均消耗電流可做最大幅度 的降低’而該D-F/F電路7Α與7Β的放置可達成使C1=C2A = C2B，此時在該等寫入匯流排抑1]§1、wBUS2a與WBUS2B之平 均消耗電流會變為第7圖中所示該習知技術之2 / 3。 該資料寫入匿流排之例已於前述解說，而本發明可完 全地以上述相同的原理應用至該讀出匯流排。 符號說明： 1、2、3〜輸入緩衝器；4〜脈衝串計數器； 5~内部同步信號產生電路； 8〜行解碼器； ADD、I ADD〜行解碼器輸入； 9A、9B〜複數感測放大器； 10、10A、10B〜記憶單元陣列； 1卜脈衝串計數器；BIT LINE〜位元線； 1 2〜脈衝串計數器； YSW〜變換相符； I CLK1、i CLK2輸出内部同步信號； ΙΥ0〜連接至閘極； 0卩~輸入寫入資料； WBUS1、WBUS2、WBUS 2Α、WBUS 2Β~ 寫入匯流排； Π、C2、C3與C4〜依序為邏輯低準位、邏輯高準位、 邏輯低準位與邏輯高準位。
第20.頁 2000. 08.16. 020 五、發明說明（17) 接著’在該脈衝串中之該平均消耗電流可做最大幅度 的降低’而該D-F/F電路7A與7B的放置可達成使C1=C2A = C2B，此時在該等寫入匯流排WBUS1、WBUS2A與WBUS2B之平 均消耗電流會變為第7圖中所示該習知技術之2/3。 該資料寫入匯流排之例已於前述解說’而本發明可完 全地以上述相同的原理應用至該讀出匯流排。
C:\Program Files\Patent\2143-2124-P.ptd第 20 頁

Claims (1)

  1. 410240
    1. 一種半導體記憶裝置，包括： 一記憶單元； 產生：ΠΞΠ號產生電與該外部參考信號同步地 外部輸址:在第一週期時用以由 同步信號同步地形二址，並依序與該内部 - i ί匯3排，f輸該記憶單元之該記憶資料，·以及 輸嗜資料從詨笫照ΐ该資料匯流排中，該内部位址信號傳 節區接續至該第二節區之該最低位址的 該準位，決疋疋否轉換該資料極性並傳輪。 2. 一半導體記憶裝置，包括 一記憶單元； 内邻同步仏號產生電路，與該外部參考信號同步地 產生一内部同步信號； 一脈衝串計數器，在該參考信號在第一週期時用以由 外部輸入之該外部位址做為一起始位址，並依序與該内部 同步信號同步地形成一内部位址信號； 一資料匯流排’傳輸該記憶單元之該記憶資料；以及 一裝置’在該第一路由時不轉換該被傳輸資料的極 性，而在該第二路由時轉換該被傳輸資料的極性，在該第 一區段傳輸之該資料傳輸中，該一般路由為分類至該内部 位址，至少該第一路由與該第二路由之該接續的第二區段 在該資料匯流排被選取。
    C:\ProgramFiles\Patent\2143-2124-P. ptd第 21 頁 410340 六、申請專利範圍 3. 如申請專利範圍第1項之該半導體記憶裝置，其中 該資料寫入該記憶單元之匯流排與該資料讀出該記憶單元 之匯流排，分別以該第一區段與該第二區段間該資料傳輸 之該相同規則決定該資料的極性。 4. 如申請專利範圍第2項之該半導體記憶裝置，其中 該資料寫入該記憶單元之匯流排與該資料讀出該記憶單元 之匯流排，分別以該第一區段與該第二區段間該資料傳輸 之該相同規則決定該資料的極性。 5. —半導體記憶裝置，包括： —内部同步信號產生電路，與該外部參考信號同步地 產生一内同步信號； 一脈衝串計數器，在該參考信號在第一週期時用以由 外部輸入之該外部位址做為一起始位址，並依序與該内部 同步信號同步地形成一内部位址信號； 一第一與一第二寫入匯流排，傳輸自該資料輸入端輸 入之該資料至該記憶單元陣列之該等感測^器，該等匯 流排是以分類該第一與該第二區段所形’ 一裝置，傳輸該第一寫入匯流排之，或以獲取 該内部同步信號而轉換該資至料該第二寫入匯流排。
    C:\ProgramFiles\Patent\2143-2124-P.ptd第 22 頁
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