JP4004173B2 - タイミング信号生成回路及びこの回路が形成された半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、互いにタイミングをずらして並列動作可能な複数の回路ブロックの各々に対し、トリガ信号に応答して一連のタイミング信号を生成するタイミング信号生成回路及びこの回路が形成された半導体装置に関する。
【０００２】
【従来の技術】
図９は、従来のシンクロナスＤＲＡＭのコア部概略構成を示す。
【０００３】
このＳＤＲＡＭは、互いに同一構成のバンク０〜３を備えている。ｉ＝０〜３の各々について、タイミング信号生成回路Ｔｉは、トリガ信号としてのバンク活性化信号ＢＲＡＳｉに応答してプリチャージタイミング信号ＰＲＴｉ、メインワード線立ち下がりタイミング信号ＭＷＦＴｉ、メインワード線立ち上がりタイミング信号ＭＷＲＴｉ、センスアンプ活性化タイミング信号ＳＡＴｉ及びサブワード線電源電圧立ち下がりタイミング信号ＳＷＤＴｉを生成し、バンクｉに供給する。タイミング信号生成回路Ｔ０〜Ｔ３の内のフリップフロップの状態は、電源オン時に生成されるリセット信号ＰＷＲＳＴにより初期化される。
【０００４】
図１０は、バンク０内の一対の相補的なビット線ＢＬと＊ＢＬに関する回路を示す。図１１は、この回路内の信号を示すタイミングチャートである。
【０００５】
センスアンプ１０は、センスアンプ駆動回路１１から供給される電源電位ＶＰとＶＮとの間の電圧により動作する。センスアンプ活性化信号ＳＡ及び＊ＳＡがそれぞれ低レベル及び高レベルのとき、トランジスタ１３及び１４がオン、トランジスタ１２及び１５がオフになって、電位Ｖｉｉ／２がＶＰ及びＶＮとしてセンスアンプ１０に供給され、センスアンプ１０が非動作状態になる。この状態で、信号ＴＧが高レベルに遷移して転送ゲート１６及び１７がオンにされ、プリチャージ信号ＰＲが高レベルに遷移してプリチャージ回路１８がオンにされ、これによりビット線ＢＬ、＊ＢＬ、ＢＬＡ及び＊ＢＬＡが電位Ｖｉｉ／２にプリチャージされ、次にプリチャージ信号ＰＲが低レベルに遷移してプリチャージ回路１８がオフになる。メモリセル１９のキャパシタのセルプレートには、電位Ｖｉｉ／２が印加されている。
【０００６】
バンク０は、例えば８メモリブロックに分割され、行アドレスの上位３ビットによりその１つのブロックが選択され、このブロックに対応したサブワード線電源電圧ＳＷＤのみが立ち上げられる。
【０００７】
例えば、高レベルが格納されているメモリセル１９からデータを読み出す場合には、このメモリセル１９を含む行に対応したサブワード線電源電圧ＳＷＤが、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２とからなるＣＭＯＳインバータの電源入力端に供給され、次にメインワード線ＭＷＬ０が低レベルになって、該ＣＭＯＳインバータの出力端に接続されたサブワード線ＳＷＬ０の電位が立ち上げられ、メモリセル１９からビット線ＢＬへ正電荷が移動し、ビット線ＢＬと＊ＢＬとの間に１００〜２００ｍＶ程度の電位差が生じる。
【０００８】
次に、センスアンプ活性化信号ＳＡ及び＊ＳＡがそれぞれ高レベル及び低レベルに遷移して、トランジスタ１５及び１２がオン、トランジスタ１３及び１４がオフになり、電位Ｖｉｉ及び０Ｖがそれぞれトランジスタ１２及び１５を通りＶＰ及びＶＮとしてセンスアンプ１０に供給される。これにより、センスアンプ１０が活性化されてビット線ＢＬと＊ＢＬとの間の電位差が増幅される。
【０００９】
不図示のデータバスへのデータ読み出しが行われ、これが終了すると、サブワード線ＳＷＬ０が低レベルになる。次に、センスアンプ活性化信号ＳＡ及び＊ＳＡがそれぞれ低レベル及び高レベルになって、ＶＰ及びＶＮがいずれも電位Ｖｉｉ／２に戻り、センスアンプ１０が不活性になる。次に、プリチャージ信号ＰＲが高レベルに遷移してプリチャージ回路１８がオンになり、これによりビット線電位が電位Ｖｉｉ／２にリセットされる。
【００１０】
タイミング信号生成回路Ｔ０は、駆動回路２０が上記信号ＰＲ、ＴＧ、ＭＷＬ０、ＳＷＤ、ＳＷＬ０、ＳＡ及び＊ＳＡを作成するためのタイミング信号を生成する。駆動回路２０は、プリチャージタイミング信号ＰＲＴ０に応答して信号ＴＧ及びプリチャージ信号ＰＲを生成し、メインワード線立ち上がりタイミング信号ＭＷＲＴ０及びメインワード線立ち下がりタイミング信号ＭＷＦＴ０に応答して、デコード信号による行選択に対応したメインワード線ＭＷＬ０の立ち上がり及び立ち下がりのタイミングを決定し、サブワード線電源電圧立ち下がりタイミング信号ＳＷＤＴ０に応答してサブワード線電源電圧ＳＷＤの立ち下がりを決定し、センスアンプ活性化タイミング信号ＳＡＴ０に応答して一対の相補的なセンスアンプ活性化信号ＳＡ及び＊ＳＡを生成する。
【００１１】
ｉ＝０〜３の各々について、タイミング信号生成回路Ｔｉは、図１２に示すように構成され、例えば１０個の遅延ユニット２３を含んでいる。遅延ユニットの個数は、１ユニット当たりの遅延量により異なる。遅延ユニット２３は、インバータ２４の出力端に抵抗素子２５の一端が接続され、抵抗素子２５の他端とグランド線との間にＭＯＳキャパシタ２６が接続されている。
【００１２】
バンク０〜３が完全に並列動作したり、全く並列動作しない場合には、図９において１つのタイミング信号生成回路を備えて、その出力を共通に用いたり、出力先を切り換えたりすればよい。
【００１３】
シンクロナスＤＲＡＭでは、アドレスバス及びデータバスが１つであるので、バンク０〜３を完全に並列動作させることはできないが、図１３に示す如く、バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３を互いにずらして部分的に並列動作させることができる。バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３が活性化される順序は任意であり、例えばある期間において、バンク活性化信号ＢＲＡＳ０とＢＲＡＳ１のみが交互に順次活性化される。
【００１４】
そこで、従来ではバンク０〜３の各々に対し同一構成のタイミング信号生成回路Ｔ０〜Ｔ３を備えていた。
【００１５】
【発明が解決しようとする課題】
このため、タイミング信号生成回路Ｔ０〜Ｔ３内の上記遅延ユニットが多数になる。遅延ユニット２３の抵抗素子２５及びＭＯＳキャパシタ２６は一般にバルクの拡散層で形成される。充分な遅延時間が得られるように抵抗及び容量の値を大きくする必要があるため、多数の遅延ユニットをチップ上に形成すると、その面積が広くなり、製品コストが高くなる原因となる。
【００１６】
本発明の目的は、このような問題点に鑑み、複数の回路で遅延回路を共用可能にしてチップ専有面積を削減することができるタイミング信号生成回路及びこの回路が形成された半導体装置を提供することにある。
【００１７】
本発明の第１態様では、互いにタイミングをずらして並列動作可能な複数の回路ブロック（０〜３）の各々に対し、トリガ信号（ＢＲＡＳｉ）に応答して一連のタイミング信号を生成するタイミング信号生成回路において、
該複数の回路ブロックの各々に対して、
該トリガ信号の後縁を検出して後縁検出信号（ＲＳＴ１ｉ）を生成する後縁検出回路
を有し、該複数の回路ブロックに共通の回路として、
該複数の回路ブロックに対する該後縁検出回路の出力を重ね合わせて遅延させた後縁検出遅延信号（ＲＳＴ２）を生成する後縁検出信号遅延回路（６３、６４）
を有し、該複数の回路ブロックの各々に対してさらに、
該後縁検出遅延信号（ＲＳＴ１ｉ）が活性であるときに該後縁検出遅延信号（ＲＳＴ２）を有効にして出力する第１論理ゲート（８２）を有する。
【００１８】
このタイミング信号生成回路によれば、エッジ検出回路の出力を重ね合わせて遅延させたエッジ検出遅延信号に含まれるパルス列から、複数の回路ブロックの各々に対するパルスが第１論理ゲートにより抽出されるので、エッジ検出信号遅延回路を複数の回路ブロックで共用可能となり、これにより遅延回路のチップ占有面積が削減されて、半導体装置の製品コストを低減することができる。
【００１９】
本発明の第２態様のタイミング信号生成回路では、第１態様において、上記後縁検出回路は、後縁検出信号（ＲＳＴ１ｉ）を生成する後縁検出回路であり、
上記後縁検出信号遅延回路は該後縁検出回路の出力を重ね合わせて遅延させた第１後縁検出遅延信号（ＲＳＴ２）を生成する第１後縁検出信号遅延回路である。
【００２０】
このタイミング信号生成回路によれば、請求項３のフリップフロップを用いる必要がないので、構成が簡単になる。
【００２６】
本発明の第３態様のタイミング信号生成回路では、第２態様において、上記複数の回路ブロックの各々に対してさらに、
上記トリガ信号の前縁を検出して前縁検出信号（ＡＣＴ１ｉ）を生成する前縁検出回路
を有し、該複数の回路ブロックに共通の回路としてさらに、
該複数の回路ブロックに対する該前縁検出回路の出力を重ね合わせて遅延させた前縁検出遅延信号（ＡＣＴ２）を生成する前縁検出信号遅延回路（６１、６２）
を有し、該複数の回路ブロックの各々に対してさらに、
該前縁検出信号（ＡＣＴ１ｉ）により２状態の一方にされ、上記後縁検出信号に対応した信号によりこの２状態の他方の状態にされる第１フリップフロップ（７１）と、
該第１フリップフロップが該一方の状態のときに該前縁検出遅延信号（ＡＣＴ２）を有効にして出力する第２論理ゲート（７２）を有する。
【００２７】
このタイミング信号生成回路によれば、トリガ信号の前縁及び後縁の検出信号とこれらを遅延した信号を用いるので、トリガ信号に応答してより多くのタイミング信号を生成することができる。
【００２８】
本発明の第４態様のタイミング信号生成回路では、第３態様において、上記後縁検出信号に対応した信号は、上記第１論理ゲート（８２）の出力である。
【００２９】
本発明の第５態様のタイミング信号生成回路では、第３態様において、上記複数の回路ブロックに共通の回路としてさらに、
上記複数の回路ブロックに対する上記後縁検出回路の出力を重ね合わせて遅延させた第２後縁検出遅延信号（ＲＳＴ３）を生成する第２後縁検出信号遅延回路を有し、
該複数の回路ブロックの各々に対してさらに、
上記後縁検出遅延信号（ＲＳＴ１ｉ）が活性であるときに該第２後縁検出遅延信号（ＲＳＴ３）を有効にして出力する第３論理ゲート（８３）を有する。
【００３０】
このタイミング信号生成回路によれば、トリガ信号に応答してさらに多くのタイミング信号を生成することができる。
【００３１】
本発明の第６態様のタイミング信号生成回路では、第５態様において、上記前縁検出信号により２状態の一方にされ、上記第３論理ゲートの出力によりこの２状態の他方の状態にされる第２フリップフロップ（９１）をさらに有する。
【００３２】
本発明の第７態様のタイミング信号生成回路では、第６態様において、上記第２論理ゲートの出力により２状態の一方にされ、上記第３論理ゲートの出力によりこの２状態の他方の状態にされる第３フリップフロップ（９４）をさらに有する。
【００３３】
このタイミング信号生成回路によれば、第２論理ゲートによりパルスエッジが２回続けて抽出されたとしても、最初に抽出されたパルスエッジで第３フリップフロップ（９４）が一方の状態にセットされているので、次のパルスエッジの後に第３フリップフロップの状態を反転させることにより、該次のパルスエッジが無視される。
【００４０】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。
【００４１】
図１は、シンクロナスＤＲＡＭのコア部を示すブロック図であり、図９に対応している。
【００４２】
図１中のタイミング信号生成回路は、第１段のエッジ検出遅延回路３０と、第２段のタイミング信号生成回路４０〜４３とからなり、図９のタイミング信号生成回路Ｔ０〜Ｔ３と同一機能を果たしている。
【００４３】
エッジ検出遅延回路３０は、ｉ＝０〜３の各々について、トリガ信号としてのバンク活性化信号ＢＲＡＳｉに応答してその立ち上がりエッジ及び立ち下がりエッジを検出し、それぞれ前縁検出信号ＡＣＴ１ｉ及び後縁検出信号ＲＳＴ１ｉとしてタイミング信号生成回路４ｉに供給し、また、各立ち上がりエッジを重ね合わせて遅延させた前縁検出遅延信号ＡＣＴ２並びに各立ち下がりエッジを重ね合わせて遅延させた後縁検出遅延信号ＲＳＴ２及びＲＳＴ３を生成し、タイミング信号生成回路４０〜４３に共通に供給している。バンク活性化信号ＢＲＡＳｉは、バンクｉのＲＡＳサイクル期間で活性化している信号であり、バンクアドレスがｉに変化すると電位が立ち上がり、バンクｉのプリチャージコマンドの発行又はこれに対応する時点に応答して立ち下がる。
【００４４】
タイミング信号生成回路４ｉは、エッジ検出遅延回路３０からの前縁検出信号ＡＣＴ１ｉ、前縁検出遅延信号ＡＣＴ２、後縁検出信号ＲＳＴ１ｉ、後縁検出遅延信号ＲＳＴ２及びＲＳＴ３に応答して、従来技術の欄で述べたプリチャージタイミング信号ＰＲＴｉ、メインワード線立ち下がりタイミング信号ＭＷＦＴｉ、メインワード線立ち上がりタイミング信号ＭＷＲＴｉ、センスアンプ活性化タイミング信号ＳＡＴｉ及びサブワード線電源電圧立ち下がりタイミング信号ＳＷＤＴｉを生成し、バンクｉに供給する。タイミング信号生成回路４０〜４３内のフリップフロップは、シンクロナスＤＲＡＭに供給される電源の立ち上がりを検出して生成されたリセット信号ＰＷＲＳＴにより初期化される。
【００４５】
図２は、エッジ検出遅延回路３０の構成例と、エッジ検出遅延回路３０とタイミング信号生成回路４０〜４３との接続関係を示す。
【００４６】
エッジ検出遅延回路３０は、ｉ＝０〜３の各々に対し、バンク活性化信号ＢＲＡＳｉに応答して前縁検出信号Ａｉ及び後縁検出信号Ｒｉを生成するエッジ検出回路５ｉを備えている。例えばエッジ検出回路５０では、バンク活性化信号ＢＲＡＳ０がナンドゲート５４及びノアゲート５５の一方に入力端に供給され、バンク活性化信号ＢＲＡＳ０がインバータ５６及び遅延回路５７を介しナンドゲート５４及びノアゲート５５の他方の入力端に供給される。ナンドゲート５４から前縁検出信号Ａ０が出力され、ノアゲート５５の出力がインバータ５８を介して後縁検出信号Ｒ０となる。
【００４７】
図３（Ａ）はエッジ検出回路５０の構成例を示し、図３（Ｂ）はこの回路の動作を示すタイミングチャートである。
【００４８】
遅延回路５７は、抵抗素子とＭＯＳキャパシタとインバータとで構成された遅延ユニットを４段備え、さらにインバータを１個備えて、遅延信号Ｄ０１及びこれをさらに遅延させた遅延信号Ｄ０２を出力し、それぞれナンドゲート５４及びノアゲート５５に供給する。遅延ユニットの必要段数は、１段当たりの遅延量に依存する（以下同様）。前縁検出信号Ａ０は、バンク活性化信号ＢＲＡＳ０及び遅延信号Ｄ０１が共に高レベルの期間で低レベルとなるので、バンク活性化信号ＢＲＡＳ０の立ち上がりに対応した負パルスを有する。後縁検出信号Ｒ０は、バンク活性化信号ＢＲＡＳ０及び遅延信号Ｄ０２が共に低レベルの期間で低レベルとなるので、バンク活性化信号ＢＲＡＳ０の立ち下がりに対応した負パルスを有する。
【００４９】
図２に戻って、エッジ検出回路５０〜５３からの前縁検出信号Ａ０〜Ａ３はそれぞれインバータ５９１〜５９４を通って正パルスの前縁検出信号ＡＣＴ１０〜ＡＣＴ１３となり、それぞれタイミング信号生成回路４０〜４３に供給される。同様に、エッジ検出回路５０〜５３からの後縁検出信号Ｒ０〜Ｒ３はそれぞれインバータ６０１〜６０４を通って正パルスの後縁検出信号ＲＳＴ１０〜ＲＳＴ１３となり、それぞれタイミング信号生成回路４０〜４３に供給される。
【００５０】
前縁検出信号Ａ０〜Ａ３はナンドゲート６１に供給され、その出力は、前縁検出信号Ａ０〜Ａ３のいずれかが低レベルの期間で高レベルとなる。すなわちナンドゲート６１の出力は、前縁検出信号Ａ０〜Ａ３の信号レベルを反転させたものを重ね合わせた信号となる。ナンドゲート６１の出力は、遅延回路６２を介し、前縁検出遅延信号ＡＣＴ２としてタイミング信号生成回路４０〜４３に共通に供給される。
【００５１】
図４は、ナンドゲート６１と遅延回路６２とからなる前縁検出信号遅延回路を示し、図４（Ｂ）はこの回路の動作を示すタイミングチャートである。遅延回路６２では、２個の遅延用インバータと６個の遅延ユニットとが縦続接続されている。ナンドゲート６２１は、後述の理由により信号ＡＣＴ２の立ち下がり時点を早めるためのものである。バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３のうち例えばバンク活性化信号ＢＲＡＳ０のみが立ち上がると、前縁検出信号Ａ０のみが負パルスとなり、この信号レベルを反転して遅延させ且つ立ち下がり時点を早めたものが前縁検出遅延信号ＡＣＴ２となる。
【００５２】
図２に戻って、後縁検出信号Ｒ０〜Ｒ３はナンドゲート６３に供給され、その出力は、後縁検出信号Ｒ０〜Ｒ３のいずれかが低レベルの期間で高レベルとなる。すなわちナンドゲート６３の出力は、後縁検出信号Ｒ０〜Ｒ３の信号レベルを反転させたものを重ね合わせた信号となる。ナンドゲート６３の出力は、遅延回路６４を介し、後縁検出遅延信号ＲＳＴ２及びこれをさらに遅延させた後縁検出遅延信号ＲＳＴ３としていずれもタイミング信号生成回路４０〜４３に共通に供給される。
【００５３】
図５は、ナンドゲート６３と遅延回路６４とからなる後縁検出信号遅延回路を示し、図５（Ｂ）はこの回路の動作を示すタイミングチャートである。遅延回路６４は、７個のインバータと４個の遅延ユニットを備えている。バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３のうち例えばＢＲＡＳ０のみが立ち下がると、後縁検出信号Ｒ０のみが負パルスとなり、この信号レベルを反転して遅延させたものが後縁検出遅延信号ＲＳＴ２であり、これをさらに遅延させたものが後縁検出遅延信号ＲＳＴ３である。
【００５４】
図７は、バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３のうち、ＢＲＡＳｉ（ｉは０〜３のいずれか）のみが活性化されたときのエッジ検出遅延回路３０とタイミング信号生成回路４ｉの出力信号を示すタイミングチャートである。
【００５５】
エッジ検出遅延回路３０は、バンク活性化信号ＢＲＡＳｉに応答して前縁検出信号ＡＣＴ１ｉを生成し、これを遅延させた前縁検出遅延信号ＡＣＴ２を生成し、また、バンク活性化信号ＢＲＡＳｉの立ち下がりに応答して後縁検出信号ＲＳＴ１ｉを生成し、これを遅延させた後縁検出遅延信号ＲＳＴ２及びＲＳＴ３を生成する。
【００５６】
図８は、バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３が互いにタイミングをずらして順次立ち上がり順次立ち下がっていく場合にエッジ検出遅延回路３０で生成される信号のタイミングチャートである。
【００５７】
前縁検出遅延信号ＡＣＴ２は、前縁検出信号ＡＣＴ１０〜ＡＣＴ１３を重ね合わせて遅延させた信号であり、後縁検出遅延信号ＲＳＴ２は、後縁検出信号ＲＳＴ１０〜ＲＳＴ１３を重ね合わせて遅延させた信号であり、後縁検出遅延信号ＲＳＴ３は信号ＲＳＴ２をさらに遅延させたものである。信号ＢＲＡＳ０〜ＢＲＡＳ３が活性化される順序は任意であり、例えば信号ＢＲＡＳ０とＢＲＡＳ１のみが交互に順次活性化される。このような条件のもとで、タイミング信号生成回路４０〜４３はいずれも、前縁検出遅延信号ＡＣＴ２、後縁検出遅延信号ＲＳＴ２及びＲＳＴ３のパルス列から制御対象のバンクに対応したパルスの立ち上がり又は立ち下がりのエッジを抽出する必要がある。
【００５８】
図６は、タイミング信号生成回路４ｉの構成例を示す。
【００５９】
前縁検出信号ＡＣＴ１ｉは、インバータ７０を介して、第１フリップフロップとしてのＲＳフリップフロップ７１のセット入力端＊Ｓに供給され、これにより、ＲＳフリップフロップ７１は前縁検出信号ＡＣＴ１ｉの立ち上がりに応答してセットされる。ＲＳフリップフロップ７１は、ナンドゲート７１１と７１２とがクロス接続され、ナンドゲート７１１の出力端とグランド線との間にリセット用ＮＭＯＳトランジスタ７１３が接続されている。ＲＳフリップフロップ７１の出力は、第２論理ゲートとしてのナンドゲート７２の一方に入力端に供給され、ナンドゲート７２の他方の入力端には前縁検出遅延信号ＡＣＴ２が供給される。これにより、ナンドゲート７２は、ＲＳフリップフロップ７１がセット状態のとき前縁検出遅延信号ＡＣＴ２に対しインバータとして機能し、ＲＳフリップフロップ７１がリセット状態のとき前縁検出遅延信号ＡＣＴ２のレベルによらず出力を高レベルにする。すなわち、ナンドゲート７２は、前縁検出信号ＡＣＴ１ｉの正パルスによりＲＳフリップフロップ７１がセットされたときのみ、前縁検出遅延信号ＡＣＴ２を有効にしてこれを反転した信号を出力する。これにより、ＡＣＴ２のパルス列から、制御対象のバンクに対応したパルスの立ち上がりエッジが抽出される。その次のパルスの立ち上がりエッジがさらに抽出されたとしても、最初に抽出された立ち上がりエッジでフリップフロップ（９４）を一方の状態にセットし、該次のパルスの立ち上がりエッジの後に該フリップフロップの状態を反転することにより、該次のパルスの立ち上がりエッジが無視される。
【００６０】
後縁検出信号ＲＳＴ１ｉは、クロックトインバータ８０及びインバータ８１を介して、第１論理ゲートとしてのナンドゲート８２及び第３論理ゲートとしてのナンドゲート８３の一方の入力端に供給される。ナンドゲート８２及び８３の他方の入力端にはそれぞれ後縁検出遅延信号ＲＳＴ２及びＲＳＴ３が供給される。これによりナンドゲート８２及び８３は、後縁検出信号ＲＳＴ１ｉが高レベルの期間でのみインバータとして機能し、後縁検出信号ＲＳＴ１ｉが低レベルのときには後縁検出遅延信号ＲＳＴ２及びＲＳＴ３のレベルによらず出力を高レベルにする。すなわち、ナンドゲート８２及び８３は、後縁検出信号ＲＳＴ１ｉの正パルス期間のみ、後縁検出遅延信号ＲＳＴ２及びＲＳＴ３を有効にしてこれを反転した信号を出力する。これにより、後縁検出遅延信号ＲＳＴ２及びＲＳＴ３のパルス列から、制御対象のバンクに対応したパルスの立ち上がりエッジが抽出される。
【００６１】
クロックトインバータ８０のクロック入力端には、フリップフロップ９４の非反転出力が供給されており、この出力が低レベルのときには、後縁検出信号ＲＳＴ１ｉが高レベルに遷移してもクロックトインバータ８０の出力は低レベルに遷移しない。このとき、この出力がフローティング状態になるので、インバータ８０及び８１の出力が不確定になる。そこで、クロックトインバータ８０にクロックトインバータ８０Ａが並列接続され、そのクロック入力端にインバータ８１の出力が供給されている。これにより、インバータ８１の出力が不確定で後縁検出信号ＲＳＴ１ｉの信号レベルと同じになると、クロックトインバータ８０Ａの出力が確定してインバータ８０の出力も確定する。
【００６２】
クロックトインバータ８０及び８０Ａのクロック入力端への信号入力が意味をもつのは、全バンクプリチャージコマンドが発行されたときに、既にプリチャージされているバンクに対しプリチャージを行うのを省略して消費電流を低減する場合であり、図７及び後述の図８では、このような動作が含まれておらず８０が通常のインバータで８０Ａが存在しない場合と同一動作になっている。
【００６３】
タイミング信号生成回路４ｉは、前縁検出信号ＡＣＴ１ｉ及び後縁検出信号ＲＳＴ１ｉと共に、ナンドゲート７２、８２及び８３の出力を自己用の信号として用い、バンクｉに対する各種タイミング信号を次のように生成する。
【００６４】
前縁検出信号ＡＣＴ１ｉは、インバータ９０を介して、第２フリップフロップとしてのＲＳフリップフロップ９１のリセット入力端＊Ｓに供給され、これにより、前縁検出信号ＡＣＴ１ｉの正パルスでＲＳフリップフロップ９１がセットされる。ＲＳフリップフロップ９１のリセット入力端＊Ｒには、ナンドゲート８３の出力が偶数段の遅延用インバータ９２１及び９２２を介して供給され、これにより、後縁検出遅延信号ＲＳＴ３の正パルスでＲＳフリップフロップ９１がリセットされる。ＲＳフリップフロップ９１から、プリチャージ信号ＰＲを生成するための図７に示すようなプリチャージタイミング信号ＰＲＴｉが得られる。図７の下部に示す信号波形は、図１１に示す波形を重ね合わせて示したものであり、プリチャージ信号ＰＲはプリチャージタイミング信号ＰＲＴｉのレベルを反転したものに対応している。
【００６５】
インバータ７０の出力は、奇数段の遅延用インバータ９３１、９３２及び９３３を介して、図７に示すようなメインワード線立ち下がりタイミング信号ＭＷＦＴｉとなる。この信号の立ち上がり応答して、メインワード線ＭＷＬ０の電位が立ち下がる。
【００６６】
ＲＳフリップフロップ７１のリセット入力端＊Ｒには後縁検出遅延信号ＲＳＴ２の出力が供給され、これにより、後縁検出遅延信号ＲＳＴ２の正パルスでＲＳフリップフロップ７１がリセットされる。ＲＳフリップフロップ７１の出力は、図７に示すようなメインワード線立ち上がりタイミング信号ＭＷＲＴｉとなる。この信号の立ち下がりにより、選択されているメインワード線ＭＷＬ０の電位が立ち上げられる。
【００６７】
ナンドゲート７２の出力が、第３フリップフロップとしてのＲＳフリップフロップ９４のセット入力端＊Ｓに供給され、これにより前縁検出遅延信号ＡＣＴ２の正パルスでＲＳフリップフロップ９４がセットされる。ＲＳフリップフロップ９４のリセット入力端＊Ｒにはナンドゲート８３の出力が供給され、これにより後縁検出遅延信号ＲＳＴ３の正パルスでＲＳフリップフロップ９４がリセットされる。ＲＳフリップフロップ９４の反転出力は、奇数段の遅延用インバータ９５１〜９５３を介して、図７に示すようなセンスアンプ活性化タイミング信号ＳＡＴｉになる。
【００６８】
センスアンプ活性化タイミング信号ＳＡＴｉが図１０の駆動回路２０に供給されて、これに対応した一対の相補的なセンスアンプ活性化信号ＳＡ及び＊ＳＡが生成され、駆動回路１１を介してセンスアンプ１０が活性化され、これによりビット線ＢＬと＊ＢＬの電位差が増幅される。センスアンプ活性化タイミング信号ＳＡＴｉの立ち下がりに応答して、駆動回路１１を介しセンスアンプ１０が不活性になった後、プリチャージ信号ＰＲの立ち上がりに応答してビット線ＢＬと＊ＢＬが電位Ｖｉｉ／２にリセットされる。
【００６９】
インバータ８１の出力は、インバータ９６及び９７を介して、図７に示すようなサブワード線電源電圧立ち下がりタイミング信号ＳＷＤＴｉとなる。この信号の立ち上がり応答して、サブワード線電源電圧ＳＷＤが立ち下がる。
【００７０】
ＲＳフリップフロップ９１、７１及び９４のリセット入力端にはリセット信号ＰＷＲＳＴが供給され、これらフリップフロップが初期化される。ＲＳフリップフロップ７１の初期化により、ナンドゲート７２の出力は最初、無効になっている。
【００７１】
上記の如く構成されたタイミング信号生成回路によれば、ナンドゲート６１及び６２で重ね合わされそれぞれ遅延回路６２及び６４で遅延されたパルス列から、タイミング信号生成回路４０〜４３において自己用のパルス列を抽出することができるので、パルス遅延回路６２及び６４をタイミング信号生成回路４０〜４３で共用可能となり、これによりチップ上の遅延回路占有面積が従来よりも削減され、製品コストを低減することができる。本発明を適用した実際の回路については、この面積を従来より約２０％削減できた。
【００７２】
図４（Ａ）の回路でナンドゲート６２１を用いて信号ＡＣＴ２の立ち下がり時点を早めている理由は、図８において、信号ＡＣＴ２のパルス期間中にＡＣＴ１ｉのパルスが立ち上がるのを防止して、プリチャージ終了とセンスアンプ活性化が同時に行われるのを回避するためである。
【００７３】
なお、本発明には外にも種々の変形例が含まれる。
【００７４】
本発明の適用対象はシンクロナスＤＲＡＭに限られず、互いにタイミングをずらして並列動作可能な複数の回路ブロックの各々に対しトリガ信号に応答して一連のタイミング信号を生成する半導体装置に対し本発明を適用可能である。
【００７５】
また、本発明のタイミング信号生成回路は、トリガ信号の前縁検出信号と後縁検出信号の少なくとも一方を遅延させたものであればよい。
【図面の簡単な説明】
【図１】本発明の一実施形態のシンクロナスＤＲＡＭコア部を示すブロック図である。
【図２】図１中のエッジ検出信号遅延回路の構成例と、該エッジ検出信号遅延回路とタイミング信号生成回路との接続関係を示す図である。
【図３】（Ａ）は図２中のエッジ検出回路５０の構成例を示し、（Ｂ）はこの回路の動作を示すタイミングチャートである。
【図４】（Ａ）は図２中の前縁検出信号遅延回路を示し、（Ｂ）はこの回路の動作を示すタイミングチャートである。
【図５】（Ａ）は図２中の後縁検出信号遅延回路を示し、（Ｂ）はこの回路の動作を示すタイミングチャートである。
【図６】図１中のタイミング信号生成回路の構成例を示す図である。
【図７】バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３のうち、ＢＲＡＳｉ（ｉは０〜３のいずれか）のみが活性化されたときのエッジ検出遅延回路３０とタイミング信号生成回路４ｉの出力信号を示すタイミングチャートである。
【図８】バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３が互いにタイミングをずらして順次立ち上がり順次立ち下がっていく場合にエッジ検出信号遅延回路で生成される信号のタイミングチャートである。
【図９】従来のシンクロナスＤＲＡＭコア部を示すブロック図である。
【図１０】図９中のバンク０内の一対の相補的なビット線ＢＬと＊ＢＬに関する回路を示す図である。
【図１１】図１０の回路内の信号を示すタイミングチャートである。
【図１２】図９中のタイミング信号生成回路Ｔｉ（ｉは０〜３のいずれか）の構成例を示す図である。
【図１３】図９中のバンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３の一例を示すタイミングチャートである。
【符号の説明】
０〜３ バンク
２３ 遅延ユニット
２５ 抵抗素子
２６ ＭＯＳキャパシタ
３０ エッジ検出信号遅延回路
４０〜４３ タイミング信号生成回路
５０〜５３ エッジ検出回路
５４、６１、６３、７１１、７１２、７２、８２、８３ ナンドゲート
５５、９５２ ノアゲート
５７、６２、６４ 遅延回路
７１、９１、９４ ＲＳフリップフロップ
ＢＲＡＳ０〜ＢＲＡＳ３ バンク活性化信号
ＡＣＴ１０〜ＡＣＴ１３、Ａ０〜Ａ３ 前縁検出信号
ＡＣＴ２ 前縁検出遅延信号
ＲＳＴ１０〜ＲＳＴ１３、Ｒ０〜Ｒ３ 後縁検出信号
ＲＳＴ２、ＲＳＴ３ 後縁検出遅延信号
ＰＲ プリチャージ信号
ＰＲＴ０〜ＰＲＴ３ プリチャージタイミング信号
ＭＷＬ０ メインワード線
ＭＷＲＴ０〜ＭＷＲＴ３ メインワード線立ち上がりタイミング信号
ＭＷＦＴ０〜ＭＷＦＴ３ メインワード線立ち下がりタイミング信号
ＳＡ、＊ＳＡ センスアンプ活性化信号
ＳＡＴ０〜ＳＡＴ３ センスアンプ活性化タイミング信号
ＳＷＤＴ０〜ＳＷＤＴ３ サブワード線電源電圧立ち下がりタイミング信号
ＳＷＬ０ サブワード線
ＳＷＤ サブワード線電源電圧
＊Ｓ セット入力端
＊Ｒ リセット入力端
ＰＷＲＳＴ リセット信号
【発明の属する技術分野】
本発明は、互いにタイミングをずらして並列動作可能な複数の回路ブロックの各々に対し、トリガ信号に応答して一連のタイミング信号を生成するタイミング信号生成回路及びこの回路が形成された半導体装置に関する。
【０００２】
【従来の技術】
図９は、従来のシンクロナスＤＲＡＭのコア部概略構成を示す。
【０００３】
このＳＤＲＡＭは、互いに同一構成のバンク０〜３を備えている。ｉ＝０〜３の各々について、タイミング信号生成回路Ｔｉは、トリガ信号としてのバンク活性化信号ＢＲＡＳｉに応答してプリチャージタイミング信号ＰＲＴｉ、メインワード線立ち下がりタイミング信号ＭＷＦＴｉ、メインワード線立ち上がりタイミング信号ＭＷＲＴｉ、センスアンプ活性化タイミング信号ＳＡＴｉ及びサブワード線電源電圧立ち下がりタイミング信号ＳＷＤＴｉを生成し、バンクｉに供給する。タイミング信号生成回路Ｔ０〜Ｔ３の内のフリップフロップの状態は、電源オン時に生成されるリセット信号ＰＷＲＳＴにより初期化される。
【０００４】
図１０は、バンク０内の一対の相補的なビット線ＢＬと＊ＢＬに関する回路を示す。図１１は、この回路内の信号を示すタイミングチャートである。
【０００５】
センスアンプ１０は、センスアンプ駆動回路１１から供給される電源電位ＶＰとＶＮとの間の電圧により動作する。センスアンプ活性化信号ＳＡ及び＊ＳＡがそれぞれ低レベル及び高レベルのとき、トランジスタ１３及び１４がオン、トランジスタ１２及び１５がオフになって、電位Ｖｉｉ／２がＶＰ及びＶＮとしてセンスアンプ１０に供給され、センスアンプ１０が非動作状態になる。この状態で、信号ＴＧが高レベルに遷移して転送ゲート１６及び１７がオンにされ、プリチャージ信号ＰＲが高レベルに遷移してプリチャージ回路１８がオンにされ、これによりビット線ＢＬ、＊ＢＬ、ＢＬＡ及び＊ＢＬＡが電位Ｖｉｉ／２にプリチャージされ、次にプリチャージ信号ＰＲが低レベルに遷移してプリチャージ回路１８がオフになる。メモリセル１９のキャパシタのセルプレートには、電位Ｖｉｉ／２が印加されている。
【０００６】
バンク０は、例えば８メモリブロックに分割され、行アドレスの上位３ビットによりその１つのブロックが選択され、このブロックに対応したサブワード線電源電圧ＳＷＤのみが立ち上げられる。
【０００７】
例えば、高レベルが格納されているメモリセル１９からデータを読み出す場合には、このメモリセル１９を含む行に対応したサブワード線電源電圧ＳＷＤが、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２とからなるＣＭＯＳインバータの電源入力端に供給され、次にメインワード線ＭＷＬ０が低レベルになって、該ＣＭＯＳインバータの出力端に接続されたサブワード線ＳＷＬ０の電位が立ち上げられ、メモリセル１９からビット線ＢＬへ正電荷が移動し、ビット線ＢＬと＊ＢＬとの間に１００〜２００ｍＶ程度の電位差が生じる。
【０００８】
次に、センスアンプ活性化信号ＳＡ及び＊ＳＡがそれぞれ高レベル及び低レベルに遷移して、トランジスタ１５及び１２がオン、トランジスタ１３及び１４がオフになり、電位Ｖｉｉ及び０Ｖがそれぞれトランジスタ１２及び１５を通りＶＰ及びＶＮとしてセンスアンプ１０に供給される。これにより、センスアンプ１０が活性化されてビット線ＢＬと＊ＢＬとの間の電位差が増幅される。
【０００９】
不図示のデータバスへのデータ読み出しが行われ、これが終了すると、サブワード線ＳＷＬ０が低レベルになる。次に、センスアンプ活性化信号ＳＡ及び＊ＳＡがそれぞれ低レベル及び高レベルになって、ＶＰ及びＶＮがいずれも電位Ｖｉｉ／２に戻り、センスアンプ１０が不活性になる。次に、プリチャージ信号ＰＲが高レベルに遷移してプリチャージ回路１８がオンになり、これによりビット線電位が電位Ｖｉｉ／２にリセットされる。
【００１０】
タイミング信号生成回路Ｔ０は、駆動回路２０が上記信号ＰＲ、ＴＧ、ＭＷＬ０、ＳＷＤ、ＳＷＬ０、ＳＡ及び＊ＳＡを作成するためのタイミング信号を生成する。駆動回路２０は、プリチャージタイミング信号ＰＲＴ０に応答して信号ＴＧ及びプリチャージ信号ＰＲを生成し、メインワード線立ち上がりタイミング信号ＭＷＲＴ０及びメインワード線立ち下がりタイミング信号ＭＷＦＴ０に応答して、デコード信号による行選択に対応したメインワード線ＭＷＬ０の立ち上がり及び立ち下がりのタイミングを決定し、サブワード線電源電圧立ち下がりタイミング信号ＳＷＤＴ０に応答してサブワード線電源電圧ＳＷＤの立ち下がりを決定し、センスアンプ活性化タイミング信号ＳＡＴ０に応答して一対の相補的なセンスアンプ活性化信号ＳＡ及び＊ＳＡを生成する。
【００１１】
ｉ＝０〜３の各々について、タイミング信号生成回路Ｔｉは、図１２に示すように構成され、例えば１０個の遅延ユニット２３を含んでいる。遅延ユニットの個数は、１ユニット当たりの遅延量により異なる。遅延ユニット２３は、インバータ２４の出力端に抵抗素子２５の一端が接続され、抵抗素子２５の他端とグランド線との間にＭＯＳキャパシタ２６が接続されている。
【００１２】
バンク０〜３が完全に並列動作したり、全く並列動作しない場合には、図９において１つのタイミング信号生成回路を備えて、その出力を共通に用いたり、出力先を切り換えたりすればよい。
【００１３】
シンクロナスＤＲＡＭでは、アドレスバス及びデータバスが１つであるので、バンク０〜３を完全に並列動作させることはできないが、図１３に示す如く、バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３を互いにずらして部分的に並列動作させることができる。バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３が活性化される順序は任意であり、例えばある期間において、バンク活性化信号ＢＲＡＳ０とＢＲＡＳ１のみが交互に順次活性化される。
【００１４】
そこで、従来ではバンク０〜３の各々に対し同一構成のタイミング信号生成回路Ｔ０〜Ｔ３を備えていた。
【００１５】
【発明が解決しようとする課題】
このため、タイミング信号生成回路Ｔ０〜Ｔ３内の上記遅延ユニットが多数になる。遅延ユニット２３の抵抗素子２５及びＭＯＳキャパシタ２６は一般にバルクの拡散層で形成される。充分な遅延時間が得られるように抵抗及び容量の値を大きくする必要があるため、多数の遅延ユニットをチップ上に形成すると、その面積が広くなり、製品コストが高くなる原因となる。
【００１６】
本発明の目的は、このような問題点に鑑み、複数の回路で遅延回路を共用可能にしてチップ専有面積を削減することができるタイミング信号生成回路及びこの回路が形成された半導体装置を提供することにある。
【００１７】
本発明の第１態様では、互いにタイミングをずらして並列動作可能な複数の回路ブロック（０〜３）の各々に対し、トリガ信号（ＢＲＡＳｉ）に応答して一連のタイミング信号を生成するタイミング信号生成回路において、
該複数の回路ブロックの各々に対して、
該トリガ信号の後縁を検出して後縁検出信号（ＲＳＴ１ｉ）を生成する後縁検出回路
を有し、該複数の回路ブロックに共通の回路として、
該複数の回路ブロックに対する該後縁検出回路の出力を重ね合わせて遅延させた後縁検出遅延信号（ＲＳＴ２）を生成する後縁検出信号遅延回路（６３、６４）
を有し、該複数の回路ブロックの各々に対してさらに、
該後縁検出遅延信号（ＲＳＴ１ｉ）が活性であるときに該後縁検出遅延信号（ＲＳＴ２）を有効にして出力する第１論理ゲート（８２）を有する。
【００１８】
このタイミング信号生成回路によれば、エッジ検出回路の出力を重ね合わせて遅延させたエッジ検出遅延信号に含まれるパルス列から、複数の回路ブロックの各々に対するパルスが第１論理ゲートにより抽出されるので、エッジ検出信号遅延回路を複数の回路ブロックで共用可能となり、これにより遅延回路のチップ占有面積が削減されて、半導体装置の製品コストを低減することができる。
【００１９】
本発明の第２態様のタイミング信号生成回路では、第１態様において、上記後縁検出回路は、後縁検出信号（ＲＳＴ１ｉ）を生成する後縁検出回路であり、
上記後縁検出信号遅延回路は該後縁検出回路の出力を重ね合わせて遅延させた第１後縁検出遅延信号（ＲＳＴ２）を生成する第１後縁検出信号遅延回路である。
【００２０】
このタイミング信号生成回路によれば、請求項３のフリップフロップを用いる必要がないので、構成が簡単になる。
【００２６】
本発明の第３態様のタイミング信号生成回路では、第２態様において、上記複数の回路ブロックの各々に対してさらに、
上記トリガ信号の前縁を検出して前縁検出信号（ＡＣＴ１ｉ）を生成する前縁検出回路
を有し、該複数の回路ブロックに共通の回路としてさらに、
該複数の回路ブロックに対する該前縁検出回路の出力を重ね合わせて遅延させた前縁検出遅延信号（ＡＣＴ２）を生成する前縁検出信号遅延回路（６１、６２）
を有し、該複数の回路ブロックの各々に対してさらに、
該前縁検出信号（ＡＣＴ１ｉ）により２状態の一方にされ、上記後縁検出信号に対応した信号によりこの２状態の他方の状態にされる第１フリップフロップ（７１）と、
該第１フリップフロップが該一方の状態のときに該前縁検出遅延信号（ＡＣＴ２）を有効にして出力する第２論理ゲート（７２）を有する。
【００２７】
このタイミング信号生成回路によれば、トリガ信号の前縁及び後縁の検出信号とこれらを遅延した信号を用いるので、トリガ信号に応答してより多くのタイミング信号を生成することができる。
【００２８】
本発明の第４態様のタイミング信号生成回路では、第３態様において、上記後縁検出信号に対応した信号は、上記第１論理ゲート（８２）の出力である。
【００２９】
本発明の第５態様のタイミング信号生成回路では、第３態様において、上記複数の回路ブロックに共通の回路としてさらに、
上記複数の回路ブロックに対する上記後縁検出回路の出力を重ね合わせて遅延させた第２後縁検出遅延信号（ＲＳＴ３）を生成する第２後縁検出信号遅延回路を有し、
該複数の回路ブロックの各々に対してさらに、
上記後縁検出遅延信号（ＲＳＴ１ｉ）が活性であるときに該第２後縁検出遅延信号（ＲＳＴ３）を有効にして出力する第３論理ゲート（８３）を有する。
【００３０】
このタイミング信号生成回路によれば、トリガ信号に応答してさらに多くのタイミング信号を生成することができる。
【００３１】
本発明の第６態様のタイミング信号生成回路では、第５態様において、上記前縁検出信号により２状態の一方にされ、上記第３論理ゲートの出力によりこの２状態の他方の状態にされる第２フリップフロップ（９１）をさらに有する。
【００３２】
本発明の第７態様のタイミング信号生成回路では、第６態様において、上記第２論理ゲートの出力により２状態の一方にされ、上記第３論理ゲートの出力によりこの２状態の他方の状態にされる第３フリップフロップ（９４）をさらに有する。
【００３３】
このタイミング信号生成回路によれば、第２論理ゲートによりパルスエッジが２回続けて抽出されたとしても、最初に抽出されたパルスエッジで第３フリップフロップ（９４）が一方の状態にセットされているので、次のパルスエッジの後に第３フリップフロップの状態を反転させることにより、該次のパルスエッジが無視される。
【００４０】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。
【００４１】
図１は、シンクロナスＤＲＡＭのコア部を示すブロック図であり、図９に対応している。
【００４２】
図１中のタイミング信号生成回路は、第１段のエッジ検出遅延回路３０と、第２段のタイミング信号生成回路４０〜４３とからなり、図９のタイミング信号生成回路Ｔ０〜Ｔ３と同一機能を果たしている。
【００４３】
エッジ検出遅延回路３０は、ｉ＝０〜３の各々について、トリガ信号としてのバンク活性化信号ＢＲＡＳｉに応答してその立ち上がりエッジ及び立ち下がりエッジを検出し、それぞれ前縁検出信号ＡＣＴ１ｉ及び後縁検出信号ＲＳＴ１ｉとしてタイミング信号生成回路４ｉに供給し、また、各立ち上がりエッジを重ね合わせて遅延させた前縁検出遅延信号ＡＣＴ２並びに各立ち下がりエッジを重ね合わせて遅延させた後縁検出遅延信号ＲＳＴ２及びＲＳＴ３を生成し、タイミング信号生成回路４０〜４３に共通に供給している。バンク活性化信号ＢＲＡＳｉは、バンクｉのＲＡＳサイクル期間で活性化している信号であり、バンクアドレスがｉに変化すると電位が立ち上がり、バンクｉのプリチャージコマンドの発行又はこれに対応する時点に応答して立ち下がる。
【００４４】
タイミング信号生成回路４ｉは、エッジ検出遅延回路３０からの前縁検出信号ＡＣＴ１ｉ、前縁検出遅延信号ＡＣＴ２、後縁検出信号ＲＳＴ１ｉ、後縁検出遅延信号ＲＳＴ２及びＲＳＴ３に応答して、従来技術の欄で述べたプリチャージタイミング信号ＰＲＴｉ、メインワード線立ち下がりタイミング信号ＭＷＦＴｉ、メインワード線立ち上がりタイミング信号ＭＷＲＴｉ、センスアンプ活性化タイミング信号ＳＡＴｉ及びサブワード線電源電圧立ち下がりタイミング信号ＳＷＤＴｉを生成し、バンクｉに供給する。タイミング信号生成回路４０〜４３内のフリップフロップは、シンクロナスＤＲＡＭに供給される電源の立ち上がりを検出して生成されたリセット信号ＰＷＲＳＴにより初期化される。
【００４５】
図２は、エッジ検出遅延回路３０の構成例と、エッジ検出遅延回路３０とタイミング信号生成回路４０〜４３との接続関係を示す。
【００４６】
エッジ検出遅延回路３０は、ｉ＝０〜３の各々に対し、バンク活性化信号ＢＲＡＳｉに応答して前縁検出信号Ａｉ及び後縁検出信号Ｒｉを生成するエッジ検出回路５ｉを備えている。例えばエッジ検出回路５０では、バンク活性化信号ＢＲＡＳ０がナンドゲート５４及びノアゲート５５の一方に入力端に供給され、バンク活性化信号ＢＲＡＳ０がインバータ５６及び遅延回路５７を介しナンドゲート５４及びノアゲート５５の他方の入力端に供給される。ナンドゲート５４から前縁検出信号Ａ０が出力され、ノアゲート５５の出力がインバータ５８を介して後縁検出信号Ｒ０となる。
【００４７】
図３（Ａ）はエッジ検出回路５０の構成例を示し、図３（Ｂ）はこの回路の動作を示すタイミングチャートである。
【００４８】
遅延回路５７は、抵抗素子とＭＯＳキャパシタとインバータとで構成された遅延ユニットを４段備え、さらにインバータを１個備えて、遅延信号Ｄ０１及びこれをさらに遅延させた遅延信号Ｄ０２を出力し、それぞれナンドゲート５４及びノアゲート５５に供給する。遅延ユニットの必要段数は、１段当たりの遅延量に依存する（以下同様）。前縁検出信号Ａ０は、バンク活性化信号ＢＲＡＳ０及び遅延信号Ｄ０１が共に高レベルの期間で低レベルとなるので、バンク活性化信号ＢＲＡＳ０の立ち上がりに対応した負パルスを有する。後縁検出信号Ｒ０は、バンク活性化信号ＢＲＡＳ０及び遅延信号Ｄ０２が共に低レベルの期間で低レベルとなるので、バンク活性化信号ＢＲＡＳ０の立ち下がりに対応した負パルスを有する。
【００４９】
図２に戻って、エッジ検出回路５０〜５３からの前縁検出信号Ａ０〜Ａ３はそれぞれインバータ５９１〜５９４を通って正パルスの前縁検出信号ＡＣＴ１０〜ＡＣＴ１３となり、それぞれタイミング信号生成回路４０〜４３に供給される。同様に、エッジ検出回路５０〜５３からの後縁検出信号Ｒ０〜Ｒ３はそれぞれインバータ６０１〜６０４を通って正パルスの後縁検出信号ＲＳＴ１０〜ＲＳＴ１３となり、それぞれタイミング信号生成回路４０〜４３に供給される。
【００５０】
前縁検出信号Ａ０〜Ａ３はナンドゲート６１に供給され、その出力は、前縁検出信号Ａ０〜Ａ３のいずれかが低レベルの期間で高レベルとなる。すなわちナンドゲート６１の出力は、前縁検出信号Ａ０〜Ａ３の信号レベルを反転させたものを重ね合わせた信号となる。ナンドゲート６１の出力は、遅延回路６２を介し、前縁検出遅延信号ＡＣＴ２としてタイミング信号生成回路４０〜４３に共通に供給される。
【００５１】
図４は、ナンドゲート６１と遅延回路６２とからなる前縁検出信号遅延回路を示し、図４（Ｂ）はこの回路の動作を示すタイミングチャートである。遅延回路６２では、２個の遅延用インバータと６個の遅延ユニットとが縦続接続されている。ナンドゲート６２１は、後述の理由により信号ＡＣＴ２の立ち下がり時点を早めるためのものである。バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３のうち例えばバンク活性化信号ＢＲＡＳ０のみが立ち上がると、前縁検出信号Ａ０のみが負パルスとなり、この信号レベルを反転して遅延させ且つ立ち下がり時点を早めたものが前縁検出遅延信号ＡＣＴ２となる。
【００５２】
図２に戻って、後縁検出信号Ｒ０〜Ｒ３はナンドゲート６３に供給され、その出力は、後縁検出信号Ｒ０〜Ｒ３のいずれかが低レベルの期間で高レベルとなる。すなわちナンドゲート６３の出力は、後縁検出信号Ｒ０〜Ｒ３の信号レベルを反転させたものを重ね合わせた信号となる。ナンドゲート６３の出力は、遅延回路６４を介し、後縁検出遅延信号ＲＳＴ２及びこれをさらに遅延させた後縁検出遅延信号ＲＳＴ３としていずれもタイミング信号生成回路４０〜４３に共通に供給される。
【００５３】
図５は、ナンドゲート６３と遅延回路６４とからなる後縁検出信号遅延回路を示し、図５（Ｂ）はこの回路の動作を示すタイミングチャートである。遅延回路６４は、７個のインバータと４個の遅延ユニットを備えている。バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３のうち例えばＢＲＡＳ０のみが立ち下がると、後縁検出信号Ｒ０のみが負パルスとなり、この信号レベルを反転して遅延させたものが後縁検出遅延信号ＲＳＴ２であり、これをさらに遅延させたものが後縁検出遅延信号ＲＳＴ３である。
【００５４】
図７は、バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３のうち、ＢＲＡＳｉ（ｉは０〜３のいずれか）のみが活性化されたときのエッジ検出遅延回路３０とタイミング信号生成回路４ｉの出力信号を示すタイミングチャートである。
【００５５】
エッジ検出遅延回路３０は、バンク活性化信号ＢＲＡＳｉに応答して前縁検出信号ＡＣＴ１ｉを生成し、これを遅延させた前縁検出遅延信号ＡＣＴ２を生成し、また、バンク活性化信号ＢＲＡＳｉの立ち下がりに応答して後縁検出信号ＲＳＴ１ｉを生成し、これを遅延させた後縁検出遅延信号ＲＳＴ２及びＲＳＴ３を生成する。
【００５６】
図８は、バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３が互いにタイミングをずらして順次立ち上がり順次立ち下がっていく場合にエッジ検出遅延回路３０で生成される信号のタイミングチャートである。
【００５７】
前縁検出遅延信号ＡＣＴ２は、前縁検出信号ＡＣＴ１０〜ＡＣＴ１３を重ね合わせて遅延させた信号であり、後縁検出遅延信号ＲＳＴ２は、後縁検出信号ＲＳＴ１０〜ＲＳＴ１３を重ね合わせて遅延させた信号であり、後縁検出遅延信号ＲＳＴ３は信号ＲＳＴ２をさらに遅延させたものである。信号ＢＲＡＳ０〜ＢＲＡＳ３が活性化される順序は任意であり、例えば信号ＢＲＡＳ０とＢＲＡＳ１のみが交互に順次活性化される。このような条件のもとで、タイミング信号生成回路４０〜４３はいずれも、前縁検出遅延信号ＡＣＴ２、後縁検出遅延信号ＲＳＴ２及びＲＳＴ３のパルス列から制御対象のバンクに対応したパルスの立ち上がり又は立ち下がりのエッジを抽出する必要がある。
【００５８】
図６は、タイミング信号生成回路４ｉの構成例を示す。
【００５９】
前縁検出信号ＡＣＴ１ｉは、インバータ７０を介して、第１フリップフロップとしてのＲＳフリップフロップ７１のセット入力端＊Ｓに供給され、これにより、ＲＳフリップフロップ７１は前縁検出信号ＡＣＴ１ｉの立ち上がりに応答してセットされる。ＲＳフリップフロップ７１は、ナンドゲート７１１と７１２とがクロス接続され、ナンドゲート７１１の出力端とグランド線との間にリセット用ＮＭＯＳトランジスタ７１３が接続されている。ＲＳフリップフロップ７１の出力は、第２論理ゲートとしてのナンドゲート７２の一方に入力端に供給され、ナンドゲート７２の他方の入力端には前縁検出遅延信号ＡＣＴ２が供給される。これにより、ナンドゲート７２は、ＲＳフリップフロップ７１がセット状態のとき前縁検出遅延信号ＡＣＴ２に対しインバータとして機能し、ＲＳフリップフロップ７１がリセット状態のとき前縁検出遅延信号ＡＣＴ２のレベルによらず出力を高レベルにする。すなわち、ナンドゲート７２は、前縁検出信号ＡＣＴ１ｉの正パルスによりＲＳフリップフロップ７１がセットされたときのみ、前縁検出遅延信号ＡＣＴ２を有効にしてこれを反転した信号を出力する。これにより、ＡＣＴ２のパルス列から、制御対象のバンクに対応したパルスの立ち上がりエッジが抽出される。その次のパルスの立ち上がりエッジがさらに抽出されたとしても、最初に抽出された立ち上がりエッジでフリップフロップ（９４）を一方の状態にセットし、該次のパルスの立ち上がりエッジの後に該フリップフロップの状態を反転することにより、該次のパルスの立ち上がりエッジが無視される。
【００６０】
後縁検出信号ＲＳＴ１ｉは、クロックトインバータ８０及びインバータ８１を介して、第１論理ゲートとしてのナンドゲート８２及び第３論理ゲートとしてのナンドゲート８３の一方の入力端に供給される。ナンドゲート８２及び８３の他方の入力端にはそれぞれ後縁検出遅延信号ＲＳＴ２及びＲＳＴ３が供給される。これによりナンドゲート８２及び８３は、後縁検出信号ＲＳＴ１ｉが高レベルの期間でのみインバータとして機能し、後縁検出信号ＲＳＴ１ｉが低レベルのときには後縁検出遅延信号ＲＳＴ２及びＲＳＴ３のレベルによらず出力を高レベルにする。すなわち、ナンドゲート８２及び８３は、後縁検出信号ＲＳＴ１ｉの正パルス期間のみ、後縁検出遅延信号ＲＳＴ２及びＲＳＴ３を有効にしてこれを反転した信号を出力する。これにより、後縁検出遅延信号ＲＳＴ２及びＲＳＴ３のパルス列から、制御対象のバンクに対応したパルスの立ち上がりエッジが抽出される。
【００６１】
クロックトインバータ８０のクロック入力端には、フリップフロップ９４の非反転出力が供給されており、この出力が低レベルのときには、後縁検出信号ＲＳＴ１ｉが高レベルに遷移してもクロックトインバータ８０の出力は低レベルに遷移しない。このとき、この出力がフローティング状態になるので、インバータ８０及び８１の出力が不確定になる。そこで、クロックトインバータ８０にクロックトインバータ８０Ａが並列接続され、そのクロック入力端にインバータ８１の出力が供給されている。これにより、インバータ８１の出力が不確定で後縁検出信号ＲＳＴ１ｉの信号レベルと同じになると、クロックトインバータ８０Ａの出力が確定してインバータ８０の出力も確定する。
【００６２】
クロックトインバータ８０及び８０Ａのクロック入力端への信号入力が意味をもつのは、全バンクプリチャージコマンドが発行されたときに、既にプリチャージされているバンクに対しプリチャージを行うのを省略して消費電流を低減する場合であり、図７及び後述の図８では、このような動作が含まれておらず８０が通常のインバータで８０Ａが存在しない場合と同一動作になっている。
【００６３】
タイミング信号生成回路４ｉは、前縁検出信号ＡＣＴ１ｉ及び後縁検出信号ＲＳＴ１ｉと共に、ナンドゲート７２、８２及び８３の出力を自己用の信号として用い、バンクｉに対する各種タイミング信号を次のように生成する。
【００６４】
前縁検出信号ＡＣＴ１ｉは、インバータ９０を介して、第２フリップフロップとしてのＲＳフリップフロップ９１のリセット入力端＊Ｓに供給され、これにより、前縁検出信号ＡＣＴ１ｉの正パルスでＲＳフリップフロップ９１がセットされる。ＲＳフリップフロップ９１のリセット入力端＊Ｒには、ナンドゲート８３の出力が偶数段の遅延用インバータ９２１及び９２２を介して供給され、これにより、後縁検出遅延信号ＲＳＴ３の正パルスでＲＳフリップフロップ９１がリセットされる。ＲＳフリップフロップ９１から、プリチャージ信号ＰＲを生成するための図７に示すようなプリチャージタイミング信号ＰＲＴｉが得られる。図７の下部に示す信号波形は、図１１に示す波形を重ね合わせて示したものであり、プリチャージ信号ＰＲはプリチャージタイミング信号ＰＲＴｉのレベルを反転したものに対応している。
【００６５】
インバータ７０の出力は、奇数段の遅延用インバータ９３１、９３２及び９３３を介して、図７に示すようなメインワード線立ち下がりタイミング信号ＭＷＦＴｉとなる。この信号の立ち上がり応答して、メインワード線ＭＷＬ０の電位が立ち下がる。
【００６６】
ＲＳフリップフロップ７１のリセット入力端＊Ｒには後縁検出遅延信号ＲＳＴ２の出力が供給され、これにより、後縁検出遅延信号ＲＳＴ２の正パルスでＲＳフリップフロップ７１がリセットされる。ＲＳフリップフロップ７１の出力は、図７に示すようなメインワード線立ち上がりタイミング信号ＭＷＲＴｉとなる。この信号の立ち下がりにより、選択されているメインワード線ＭＷＬ０の電位が立ち上げられる。
【００６７】
ナンドゲート７２の出力が、第３フリップフロップとしてのＲＳフリップフロップ９４のセット入力端＊Ｓに供給され、これにより前縁検出遅延信号ＡＣＴ２の正パルスでＲＳフリップフロップ９４がセットされる。ＲＳフリップフロップ９４のリセット入力端＊Ｒにはナンドゲート８３の出力が供給され、これにより後縁検出遅延信号ＲＳＴ３の正パルスでＲＳフリップフロップ９４がリセットされる。ＲＳフリップフロップ９４の反転出力は、奇数段の遅延用インバータ９５１〜９５３を介して、図７に示すようなセンスアンプ活性化タイミング信号ＳＡＴｉになる。
【００６８】
センスアンプ活性化タイミング信号ＳＡＴｉが図１０の駆動回路２０に供給されて、これに対応した一対の相補的なセンスアンプ活性化信号ＳＡ及び＊ＳＡが生成され、駆動回路１１を介してセンスアンプ１０が活性化され、これによりビット線ＢＬと＊ＢＬの電位差が増幅される。センスアンプ活性化タイミング信号ＳＡＴｉの立ち下がりに応答して、駆動回路１１を介しセンスアンプ１０が不活性になった後、プリチャージ信号ＰＲの立ち上がりに応答してビット線ＢＬと＊ＢＬが電位Ｖｉｉ／２にリセットされる。
【００６９】
インバータ８１の出力は、インバータ９６及び９７を介して、図７に示すようなサブワード線電源電圧立ち下がりタイミング信号ＳＷＤＴｉとなる。この信号の立ち上がり応答して、サブワード線電源電圧ＳＷＤが立ち下がる。
【００７０】
ＲＳフリップフロップ９１、７１及び９４のリセット入力端にはリセット信号ＰＷＲＳＴが供給され、これらフリップフロップが初期化される。ＲＳフリップフロップ７１の初期化により、ナンドゲート７２の出力は最初、無効になっている。
【００７１】
上記の如く構成されたタイミング信号生成回路によれば、ナンドゲート６１及び６２で重ね合わされそれぞれ遅延回路６２及び６４で遅延されたパルス列から、タイミング信号生成回路４０〜４３において自己用のパルス列を抽出することができるので、パルス遅延回路６２及び６４をタイミング信号生成回路４０〜４３で共用可能となり、これによりチップ上の遅延回路占有面積が従来よりも削減され、製品コストを低減することができる。本発明を適用した実際の回路については、この面積を従来より約２０％削減できた。
【００７２】
図４（Ａ）の回路でナンドゲート６２１を用いて信号ＡＣＴ２の立ち下がり時点を早めている理由は、図８において、信号ＡＣＴ２のパルス期間中にＡＣＴ１ｉのパルスが立ち上がるのを防止して、プリチャージ終了とセンスアンプ活性化が同時に行われるのを回避するためである。
【００７３】
なお、本発明には外にも種々の変形例が含まれる。
【００７４】
本発明の適用対象はシンクロナスＤＲＡＭに限られず、互いにタイミングをずらして並列動作可能な複数の回路ブロックの各々に対しトリガ信号に応答して一連のタイミング信号を生成する半導体装置に対し本発明を適用可能である。
【００７５】
また、本発明のタイミング信号生成回路は、トリガ信号の前縁検出信号と後縁検出信号の少なくとも一方を遅延させたものであればよい。
【図面の簡単な説明】
【図１】本発明の一実施形態のシンクロナスＤＲＡＭコア部を示すブロック図である。
【図２】図１中のエッジ検出信号遅延回路の構成例と、該エッジ検出信号遅延回路とタイミング信号生成回路との接続関係を示す図である。
【図３】（Ａ）は図２中のエッジ検出回路５０の構成例を示し、（Ｂ）はこの回路の動作を示すタイミングチャートである。
【図４】（Ａ）は図２中の前縁検出信号遅延回路を示し、（Ｂ）はこの回路の動作を示すタイミングチャートである。
【図５】（Ａ）は図２中の後縁検出信号遅延回路を示し、（Ｂ）はこの回路の動作を示すタイミングチャートである。
【図６】図１中のタイミング信号生成回路の構成例を示す図である。
【図７】バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３のうち、ＢＲＡＳｉ（ｉは０〜３のいずれか）のみが活性化されたときのエッジ検出遅延回路３０とタイミング信号生成回路４ｉの出力信号を示すタイミングチャートである。
【図８】バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３が互いにタイミングをずらして順次立ち上がり順次立ち下がっていく場合にエッジ検出信号遅延回路で生成される信号のタイミングチャートである。
【図９】従来のシンクロナスＤＲＡＭコア部を示すブロック図である。
【図１０】図９中のバンク０内の一対の相補的なビット線ＢＬと＊ＢＬに関する回路を示す図である。
【図１１】図１０の回路内の信号を示すタイミングチャートである。
【図１２】図９中のタイミング信号生成回路Ｔｉ（ｉは０〜３のいずれか）の構成例を示す図である。
【図１３】図９中のバンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３の一例を示すタイミングチャートである。
【符号の説明】
０〜３ バンク
２３ 遅延ユニット
２５ 抵抗素子
２６ ＭＯＳキャパシタ
３０ エッジ検出信号遅延回路
４０〜４３ タイミング信号生成回路
５０〜５３ エッジ検出回路
５４、６１、６３、７１１、７１２、７２、８２、８３ ナンドゲート
５５、９５２ ノアゲート
５７、６２、６４ 遅延回路
７１、９１、９４ ＲＳフリップフロップ
ＢＲＡＳ０〜ＢＲＡＳ３ バンク活性化信号
ＡＣＴ１０〜ＡＣＴ１３、Ａ０〜Ａ３ 前縁検出信号
ＡＣＴ２ 前縁検出遅延信号
ＲＳＴ１０〜ＲＳＴ１３、Ｒ０〜Ｒ３ 後縁検出信号
ＲＳＴ２、ＲＳＴ３ 後縁検出遅延信号
ＰＲ プリチャージ信号
ＰＲＴ０〜ＰＲＴ３ プリチャージタイミング信号
ＭＷＬ０ メインワード線
ＭＷＲＴ０〜ＭＷＲＴ３ メインワード線立ち上がりタイミング信号
ＭＷＦＴ０〜ＭＷＦＴ３ メインワード線立ち下がりタイミング信号
ＳＡ、＊ＳＡ センスアンプ活性化信号
ＳＡＴ０〜ＳＡＴ３ センスアンプ活性化タイミング信号
ＳＷＤＴ０〜ＳＷＤＴ３ サブワード線電源電圧立ち下がりタイミング信号
ＳＷＬ０ サブワード線
ＳＷＤ サブワード線電源電圧
＊Ｓ セット入力端
＊Ｒ リセット入力端
ＰＷＲＳＴ リセット信号
Claims (7)
- 互いにタイミングをずらして並列動作可能な複数の回路ブロック（０〜３）の各々に対し、トリガ信号（ＢＲＡＳｉ）に応答して一連のタイミング信号を生成するタイミング信号生成回路において、
該複数の回路ブロックの各々に対して、
該トリガ信号の後縁を検出して後縁検出信号（ＲＳＴ１ｉ）を生成する後縁検出回路を有し、
該複数の回路ブロックに共通の回路として、
該複数の回路ブロックに対する該後縁検出回路の出力を重ね合わせて遅延させた後縁検出遅延信号（ＲＳＴ２）を生成する後縁検出信号遅延回路（６３、６４）を有し、
該複数の回路ブロックの各々に対してさらに、
該後縁検出信号（ＲＳＴ１ｉ）が活性であるときに該後縁検出遅延信号（ＲＳＴ２）を有効にして出力する第１論理ゲート（８２）を有することを特徴とするタイミング信号生成回路。 - 上記後縁検出回路は、後縁検出信号（ＲＳＴ１ｉ）を生成する後縁検出回路であり、
上記後縁検出信号遅延回路は該後縁検出回路の出力を重ね合わせて遅延させた第１後縁検出遅延信号（ＲＳＴ２）を生成する第１後縁検出信号遅延回路であることを特徴とする請求項１記載のタイミング信号生成回路。 - 上記複数の回路ブロックの各々に対してさらに、
上記トリガ信号の前縁を検出して前縁検出信号（ＡＣＴ１ｉ）を生成する前縁検出回路を有し、
該複数の回路ブロックに共通の回路としてさらに、
該複数の回路ブロックに対する該前縁検出回路の出力を重ね合わせて遅延させた前縁検出遅延信号（ＡＣＴ２）を生成する前縁検出信号遅延回路（６１、６２）を有し、
該複数の回路ブロックの各々に対してさらに、
該前縁検出信号（ＡＣＴ１ｉ）により２状態の一方にされ、上記後縁検出信号に対応した信号（ＲＳＴ２）によりこの２状態の他方の状態にされる第１フリップフロップ（７１）と、
該第１フリップフロップが該一方の状態のときに該前縁検出遅延信号（ＡＣＴ２）を有効にして出力する第２論理ゲート（７２）と
を有することを特徴とする請求項２記載のタイミング信号生成回路。 - 上記後縁検出信号に対応した信号（ＲＳＴ２）は、上記第１論理ゲート（８２）の出力であることを特徴とする請求項３記載のタイミング信号生成回路。
- 上記複数の回路ブロックに共通の回路としてさらに、
上記複数の回路ブロックに対する上記後縁検出回路の出力を重ね合わせて遅延させた第２後縁検出遅延信号（ＲＳＴ３）を生成する第２後縁検出信号遅延回路を有し、
該複数の回路ブロックの各々に対してさらに、
上記後縁検出遅延信号（ＲＳＴ１ｉ）が活性であるときに該第２後縁検出遅延信号（ＲＳＴ３）を有効にして出力する第３論理ゲート（８３）を有することを特徴とする請求項３記載のタイミング信号生成回路。 - 上記前縁検出信号により２状態の一方にされ、上記第３論理ゲートの出力によりこの２状態の他方の状態にされる第２フリップフロップ（９１）をさらに有することを特徴とする請求項５記載のタイミング信号生成回路。
- 上記第２論理ゲートの出力により２状態の一方にされ、上記第３論理ゲートの出力によりこの２状態の他方の状態にされる第３フリップフロップ（９４）をさらに有することを特徴とする請求項６記載のタイミング信号生成回路。
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