JP4004173B2 - タイミング信号生成回路及びこの回路が形成された半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、互いにタイミングをずらして並列動作可能な複数の回路ブロックの各々に対し、トリガ信号に応答して一連のタイミング信号を生成するタイミング信号生成回路及びこの回路が形成された半導体装置に関する。
【0002】
【従来の技術】
図9は、従来のシンクロナスDRAMのコア部概略構成を示す。
【0003】
このSDRAMは、互いに同一構成のバンク0〜3を備えている。i=0〜3の各々について、タイミング信号生成回路Tiは、トリガ信号としてのバンク活性化信号BRASiに応答してプリチャージタイミング信号PRTi、メインワード線立ち下がりタイミング信号MWFTi、メインワード線立ち上がりタイミング信号MWRTi、センスアンプ活性化タイミング信号SATi及びサブワード線電源電圧立ち下がりタイミング信号SWDTiを生成し、バンクiに供給する。タイミング信号生成回路T0〜T3の内のフリップフロップの状態は、電源オン時に生成されるリセット信号PWRSTにより初期化される。
【0004】
図10は、バンク0内の一対の相補的なビット線BLと*BLに関する回路を示す。図11は、この回路内の信号を示すタイミングチャートである。
【0005】
センスアンプ10は、センスアンプ駆動回路11から供給される電源電位VPとVNとの間の電圧により動作する。センスアンプ活性化信号SA及び*SAがそれぞれ低レベル及び高レベルのとき、トランジスタ13及び14がオン、トランジスタ12及び15がオフになって、電位Vii/2がVP及びVNとしてセンスアンプ10に供給され、センスアンプ10が非動作状態になる。この状態で、信号TGが高レベルに遷移して転送ゲート16及び17がオンにされ、プリチャージ信号PRが高レベルに遷移してプリチャージ回路18がオンにされ、これによりビット線BL、*BL、BLA及び*BLAが電位Vii/2にプリチャージされ、次にプリチャージ信号PRが低レベルに遷移してプリチャージ回路18がオフになる。メモリセル19のキャパシタのセルプレートには、電位Vii/2が印加されている。
【0006】
バンク0は、例えば8メモリブロックに分割され、行アドレスの上位3ビットによりその1つのブロックが選択され、このブロックに対応したサブワード線電源電圧SWDのみが立ち上げられる。
【0007】
例えば、高レベルが格納されているメモリセル19からデータを読み出す場合には、このメモリセル19を含む行に対応したサブワード線電源電圧SWDが、PMOSトランジスタ21とNMOSトランジスタ22とからなるCMOSインバータの電源入力端に供給され、次にメインワード線MWL0が低レベルになって、該CMOSインバータの出力端に接続されたサブワード線SWL0の電位が立ち上げられ、メモリセル19からビット線BLへ正電荷が移動し、ビット線BLと*BLとの間に100〜200mV程度の電位差が生じる。
【0008】
次に、センスアンプ活性化信号SA及び*SAがそれぞれ高レベル及び低レベルに遷移して、トランジスタ15及び12がオン、トランジスタ13及び14がオフになり、電位Vii及び0Vがそれぞれトランジスタ12及び15を通りVP及びVNとしてセンスアンプ10に供給される。これにより、センスアンプ10が活性化されてビット線BLと*BLとの間の電位差が増幅される。
【0009】
不図示のデータバスへのデータ読み出しが行われ、これが終了すると、サブワード線SWL0が低レベルになる。次に、センスアンプ活性化信号SA及び*SAがそれぞれ低レベル及び高レベルになって、VP及びVNがいずれも電位Vii/2に戻り、センスアンプ10が不活性になる。次に、プリチャージ信号PRが高レベルに遷移してプリチャージ回路18がオンになり、これによりビット線電位が電位Vii/2にリセットされる。
【0010】
タイミング信号生成回路T0は、駆動回路20が上記信号PR、TG、MWL0、SWD、SWL0、SA及び*SAを作成するためのタイミング信号を生成する。駆動回路20は、プリチャージタイミング信号PRT0に応答して信号TG及びプリチャージ信号PRを生成し、メインワード線立ち上がりタイミング信号MWRT0及びメインワード線立ち下がりタイミング信号MWFT0に応答して、デコード信号による行選択に対応したメインワード線MWL0の立ち上がり及び立ち下がりのタイミングを決定し、サブワード線電源電圧立ち下がりタイミング信号SWDT0に応答してサブワード線電源電圧SWDの立ち下がりを決定し、センスアンプ活性化タイミング信号SAT0に応答して一対の相補的なセンスアンプ活性化信号SA及び*SAを生成する。
【0011】
i=0〜3の各々について、タイミング信号生成回路Tiは、図12に示すように構成され、例えば10個の遅延ユニット23を含んでいる。遅延ユニットの個数は、1ユニット当たりの遅延量により異なる。遅延ユニット23は、インバータ24の出力端に抵抗素子25の一端が接続され、抵抗素子25の他端とグランド線との間にMOSキャパシタ26が接続されている。
【0012】
バンク0〜3が完全に並列動作したり、全く並列動作しない場合には、図9において1つのタイミング信号生成回路を備えて、その出力を共通に用いたり、出力先を切り換えたりすればよい。
【0013】
シンクロナスDRAMでは、アドレスバス及びデータバスが1つであるので、バンク0〜3を完全に並列動作させることはできないが、図13に示す如く、バンク活性化信号BRAS0〜BRAS3を互いにずらして部分的に並列動作させることができる。バンク活性化信号BRAS0〜BRAS3が活性化される順序は任意であり、例えばある期間において、バンク活性化信号BRAS0とBRAS1のみが交互に順次活性化される。
【0014】
そこで、従来ではバンク0〜3の各々に対し同一構成のタイミング信号生成回路T0〜T3を備えていた。
【0015】
【発明が解決しようとする課題】
このため、タイミング信号生成回路T0〜T3内の上記遅延ユニットが多数になる。遅延ユニット23の抵抗素子25及びMOSキャパシタ26は一般にバルクの拡散層で形成される。充分な遅延時間が得られるように抵抗及び容量の値を大きくする必要があるため、多数の遅延ユニットをチップ上に形成すると、その面積が広くなり、製品コストが高くなる原因となる。
【0016】
本発明の目的は、このような問題点に鑑み、複数の回路で遅延回路を共用可能にしてチップ専有面積を削減することができるタイミング信号生成回路及びこの回路が形成された半導体装置を提供することにある。
【0017】
本発明の第1態様では、互いにタイミングをずらして並列動作可能な複数の回路ブロック(0〜3)の各々に対し、トリガ信号(BRASi)に応答して一連のタイミング信号を生成するタイミング信号生成回路において、
該複数の回路ブロックの各々に対して、
該トリガ信号の後縁を検出して後縁検出信号(RST1i)を生成する後縁検出回路
を有し、該複数の回路ブロックに共通の回路として、
該複数の回路ブロックに対する該後縁検出回路の出力を重ね合わせて遅延させた後縁検出遅延信号(RST2)を生成する後縁検出信号遅延回路(63、64)
を有し、該複数の回路ブロックの各々に対してさらに、
該後縁検出遅延信号(RST1i)が活性であるときに該後縁検出遅延信号(RST2)を有効にして出力する第1論理ゲート(82)を有する。
【0018】
このタイミング信号生成回路によれば、エッジ検出回路の出力を重ね合わせて遅延させたエッジ検出遅延信号に含まれるパルス列から、複数の回路ブロックの各々に対するパルスが第1論理ゲートにより抽出されるので、エッジ検出信号遅延回路を複数の回路ブロックで共用可能となり、これにより遅延回路のチップ占有面積が削減されて、半導体装置の製品コストを低減することができる。
【0019】
本発明の第2態様のタイミング信号生成回路では、第1態様において、上記後縁検出回路は、後縁検出信号(RST1i)を生成する後縁検出回路であり、
上記後縁検出信号遅延回路は該後縁検出回路の出力を重ね合わせて遅延させた第1後縁検出遅延信号(RST2)を生成する第1後縁検出信号遅延回路である。
【0020】
このタイミング信号生成回路によれば、請求項3のフリップフロップを用いる必要がないので、構成が簡単になる。
【0026】
本発明の第3態様のタイミング信号生成回路では、第2態様において、上記複数の回路ブロックの各々に対してさらに、
上記トリガ信号の前縁を検出して前縁検出信号(ACT1i)を生成する前縁検出回路
を有し、該複数の回路ブロックに共通の回路としてさらに、
該複数の回路ブロックに対する該前縁検出回路の出力を重ね合わせて遅延させた前縁検出遅延信号(ACT2)を生成する前縁検出信号遅延回路(61、62)
を有し、該複数の回路ブロックの各々に対してさらに、
該前縁検出信号(ACT1i)により2状態の一方にされ、上記後縁検出信号に対応した信号によりこの2状態の他方の状態にされる第1フリップフロップ(71)と、
該第1フリップフロップが該一方の状態のときに該前縁検出遅延信号(ACT2)を有効にして出力する第2論理ゲート(72)を有する。
【0027】
このタイミング信号生成回路によれば、トリガ信号の前縁及び後縁の検出信号とこれらを遅延した信号を用いるので、トリガ信号に応答してより多くのタイミング信号を生成することができる。
【0028】
本発明の第4態様のタイミング信号生成回路では、第3態様において、上記後縁検出信号に対応した信号は、上記第1論理ゲート(82)の出力である。
【0029】
本発明の第5態様のタイミング信号生成回路では、第3態様において、上記複数の回路ブロックに共通の回路としてさらに、
上記複数の回路ブロックに対する上記後縁検出回路の出力を重ね合わせて遅延させた第2後縁検出遅延信号(RST3)を生成する第2後縁検出信号遅延回路を有し、
該複数の回路ブロックの各々に対してさらに、
上記後縁検出遅延信号(RST1i)が活性であるときに該第2後縁検出遅延信号(RST3)を有効にして出力する第3論理ゲート(83)を有する。
【0030】
このタイミング信号生成回路によれば、トリガ信号に応答してさらに多くのタイミング信号を生成することができる。
【0031】
本発明の第6態様のタイミング信号生成回路では、第5態様において、上記前縁検出信号により2状態の一方にされ、上記第3論理ゲートの出力によりこの2状態の他方の状態にされる第2フリップフロップ(91)をさらに有する。
【0032】
本発明の第7態様のタイミング信号生成回路では、第6態様において、上記第2論理ゲートの出力により2状態の一方にされ、上記第3論理ゲートの出力によりこの2状態の他方の状態にされる第3フリップフロップ(94)をさらに有する。
【0033】
このタイミング信号生成回路によれば、第2論理ゲートによりパルスエッジが2回続けて抽出されたとしても、最初に抽出されたパルスエッジで第3フリップフロップ(94)が一方の状態にセットされているので、次のパルスエッジの後に第3フリップフロップの状態を反転させることにより、該次のパルスエッジが無視される。
【0040】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。
【0041】
図1は、シンクロナスDRAMのコア部を示すブロック図であり、図9に対応している。
【0042】
図1中のタイミング信号生成回路は、第1段のエッジ検出遅延回路30と、第2段のタイミング信号生成回路40〜43とからなり、図9のタイミング信号生成回路T0〜T3と同一機能を果たしている。
【0043】
エッジ検出遅延回路30は、i=0〜3の各々について、トリガ信号としてのバンク活性化信号BRASiに応答してその立ち上がりエッジ及び立ち下がりエッジを検出し、それぞれ前縁検出信号ACT1i及び後縁検出信号RST1iとしてタイミング信号生成回路4iに供給し、また、各立ち上がりエッジを重ね合わせて遅延させた前縁検出遅延信号ACT2並びに各立ち下がりエッジを重ね合わせて遅延させた後縁検出遅延信号RST2及びRST3を生成し、タイミング信号生成回路40〜43に共通に供給している。バンク活性化信号BRASiは、バンクiのRASサイクル期間で活性化している信号であり、バンクアドレスがiに変化すると電位が立ち上がり、バンクiのプリチャージコマンドの発行又はこれに対応する時点に応答して立ち下がる。
【0044】
タイミング信号生成回路4iは、エッジ検出遅延回路30からの前縁検出信号ACT1i、前縁検出遅延信号ACT2、後縁検出信号RST1i、後縁検出遅延信号RST2及びRST3に応答して、従来技術の欄で述べたプリチャージタイミング信号PRTi、メインワード線立ち下がりタイミング信号MWFTi、メインワード線立ち上がりタイミング信号MWRTi、センスアンプ活性化タイミング信号SATi及びサブワード線電源電圧立ち下がりタイミング信号SWDTiを生成し、バンクiに供給する。タイミング信号生成回路40〜43内のフリップフロップは、シンクロナスDRAMに供給される電源の立ち上がりを検出して生成されたリセット信号PWRSTにより初期化される。
【0045】
図2は、エッジ検出遅延回路30の構成例と、エッジ検出遅延回路30とタイミング信号生成回路40〜43との接続関係を示す。
【0046】
エッジ検出遅延回路30は、i=0〜3の各々に対し、バンク活性化信号BRASiに応答して前縁検出信号Ai及び後縁検出信号Riを生成するエッジ検出回路5iを備えている。例えばエッジ検出回路50では、バンク活性化信号BRAS0がナンドゲート54及びノアゲート55の一方に入力端に供給され、バンク活性化信号BRAS0がインバータ56及び遅延回路57を介しナンドゲート54及びノアゲート55の他方の入力端に供給される。ナンドゲート54から前縁検出信号A0が出力され、ノアゲート55の出力がインバータ58を介して後縁検出信号R0となる。
【0047】
図3(A)はエッジ検出回路50の構成例を示し、図3(B)はこの回路の動作を示すタイミングチャートである。
【0048】
遅延回路57は、抵抗素子とMOSキャパシタとインバータとで構成された遅延ユニットを4段備え、さらにインバータを1個備えて、遅延信号D01及びこれをさらに遅延させた遅延信号D02を出力し、それぞれナンドゲート54及びノアゲート55に供給する。遅延ユニットの必要段数は、1段当たりの遅延量に依存する(以下同様)。前縁検出信号A0は、バンク活性化信号BRAS0及び遅延信号D01が共に高レベルの期間で低レベルとなるので、バンク活性化信号BRAS0の立ち上がりに対応した負パルスを有する。後縁検出信号R0は、バンク活性化信号BRAS0及び遅延信号D02が共に低レベルの期間で低レベルとなるので、バンク活性化信号BRAS0の立ち下がりに対応した負パルスを有する。
【0049】
図2に戻って、エッジ検出回路50〜53からの前縁検出信号A0〜A3はそれぞれインバータ591〜594を通って正パルスの前縁検出信号ACT10〜ACT13となり、それぞれタイミング信号生成回路40〜43に供給される。同様に、エッジ検出回路50〜53からの後縁検出信号R0〜R3はそれぞれインバータ601〜604を通って正パルスの後縁検出信号RST10〜RST13となり、それぞれタイミング信号生成回路40〜43に供給される。
【0050】
前縁検出信号A0〜A3はナンドゲート61に供給され、その出力は、前縁検出信号A0〜A3のいずれかが低レベルの期間で高レベルとなる。すなわちナンドゲート61の出力は、前縁検出信号A0〜A3の信号レベルを反転させたものを重ね合わせた信号となる。ナンドゲート61の出力は、遅延回路62を介し、前縁検出遅延信号ACT2としてタイミング信号生成回路40〜43に共通に供給される。
【0051】
図4は、ナンドゲート61と遅延回路62とからなる前縁検出信号遅延回路を示し、図4(B)はこの回路の動作を示すタイミングチャートである。遅延回路62では、2個の遅延用インバータと6個の遅延ユニットとが縦続接続されている。ナンドゲート621は、後述の理由により信号ACT2の立ち下がり時点を早めるためのものである。バンク活性化信号BRAS0〜BRAS3のうち例えばバンク活性化信号BRAS0のみが立ち上がると、前縁検出信号A0のみが負パルスとなり、この信号レベルを反転して遅延させ且つ立ち下がり時点を早めたものが前縁検出遅延信号ACT2となる。
【0052】
図2に戻って、後縁検出信号R0〜R3はナンドゲート63に供給され、その出力は、後縁検出信号R0〜R3のいずれかが低レベルの期間で高レベルとなる。すなわちナンドゲート63の出力は、後縁検出信号R0〜R3の信号レベルを反転させたものを重ね合わせた信号となる。ナンドゲート63の出力は、遅延回路64を介し、後縁検出遅延信号RST2及びこれをさらに遅延させた後縁検出遅延信号RST3としていずれもタイミング信号生成回路40〜43に共通に供給される。
【0053】
図5は、ナンドゲート63と遅延回路64とからなる後縁検出信号遅延回路を示し、図5(B)はこの回路の動作を示すタイミングチャートである。遅延回路64は、7個のインバータと4個の遅延ユニットを備えている。バンク活性化信号BRAS0〜BRAS3のうち例えばBRAS0のみが立ち下がると、後縁検出信号R0のみが負パルスとなり、この信号レベルを反転して遅延させたものが後縁検出遅延信号RST2であり、これをさらに遅延させたものが後縁検出遅延信号RST3である。
【0054】
図7は、バンク活性化信号BRAS0〜BRAS3のうち、BRASi(iは0〜3のいずれか)のみが活性化されたときのエッジ検出遅延回路30とタイミング信号生成回路4iの出力信号を示すタイミングチャートである。
【0055】
エッジ検出遅延回路30は、バンク活性化信号BRASiに応答して前縁検出信号ACT1iを生成し、これを遅延させた前縁検出遅延信号ACT2を生成し、また、バンク活性化信号BRASiの立ち下がりに応答して後縁検出信号RST1iを生成し、これを遅延させた後縁検出遅延信号RST2及びRST3を生成する。
【0056】
図8は、バンク活性化信号BRAS0〜BRAS3が互いにタイミングをずらして順次立ち上がり順次立ち下がっていく場合にエッジ検出遅延回路30で生成される信号のタイミングチャートである。
【0057】
前縁検出遅延信号ACT2は、前縁検出信号ACT10〜ACT13を重ね合わせて遅延させた信号であり、後縁検出遅延信号RST2は、後縁検出信号RST10〜RST13を重ね合わせて遅延させた信号であり、後縁検出遅延信号RST3は信号RST2をさらに遅延させたものである。信号BRAS0〜BRAS3が活性化される順序は任意であり、例えば信号BRAS0とBRAS1のみが交互に順次活性化される。このような条件のもとで、タイミング信号生成回路40〜43はいずれも、前縁検出遅延信号ACT2、後縁検出遅延信号RST2及びRST3のパルス列から制御対象のバンクに対応したパルスの立ち上がり又は立ち下がりのエッジを抽出する必要がある。
【0058】
図6は、タイミング信号生成回路4iの構成例を示す。
【0059】
前縁検出信号ACT1iは、インバータ70を介して、第1フリップフロップとしてのRSフリップフロップ71のセット入力端*Sに供給され、これにより、RSフリップフロップ71は前縁検出信号ACT1iの立ち上がりに応答してセットされる。RSフリップフロップ71は、ナンドゲート711と712とがクロス接続され、ナンドゲート711の出力端とグランド線との間にリセット用NMOSトランジスタ713が接続されている。RSフリップフロップ71の出力は、第2論理ゲートとしてのナンドゲート72の一方に入力端に供給され、ナンドゲート72の他方の入力端には前縁検出遅延信号ACT2が供給される。これにより、ナンドゲート72は、RSフリップフロップ71がセット状態のとき前縁検出遅延信号ACT2に対しインバータとして機能し、RSフリップフロップ71がリセット状態のとき前縁検出遅延信号ACT2のレベルによらず出力を高レベルにする。すなわち、ナンドゲート72は、前縁検出信号ACT1iの正パルスによりRSフリップフロップ71がセットされたときのみ、前縁検出遅延信号ACT2を有効にしてこれを反転した信号を出力する。これにより、ACT2のパルス列から、制御対象のバンクに対応したパルスの立ち上がりエッジが抽出される。その次のパルスの立ち上がりエッジがさらに抽出されたとしても、最初に抽出された立ち上がりエッジでフリップフロップ(94)を一方の状態にセットし、該次のパルスの立ち上がりエッジの後に該フリップフロップの状態を反転することにより、該次のパルスの立ち上がりエッジが無視される。
【0060】
後縁検出信号RST1iは、クロックトインバータ80及びインバータ81を介して、第1論理ゲートとしてのナンドゲート82及び第3論理ゲートとしてのナンドゲート83の一方の入力端に供給される。ナンドゲート82及び83の他方の入力端にはそれぞれ後縁検出遅延信号RST2及びRST3が供給される。これによりナンドゲート82及び83は、後縁検出信号RST1iが高レベルの期間でのみインバータとして機能し、後縁検出信号RST1iが低レベルのときには後縁検出遅延信号RST2及びRST3のレベルによらず出力を高レベルにする。すなわち、ナンドゲート82及び83は、後縁検出信号RST1iの正パルス期間のみ、後縁検出遅延信号RST2及びRST3を有効にしてこれを反転した信号を出力する。これにより、後縁検出遅延信号RST2及びRST3のパルス列から、制御対象のバンクに対応したパルスの立ち上がりエッジが抽出される。
【0061】
クロックトインバータ80のクロック入力端には、フリップフロップ94の非反転出力が供給されており、この出力が低レベルのときには、後縁検出信号RST1iが高レベルに遷移してもクロックトインバータ80の出力は低レベルに遷移しない。このとき、この出力がフローティング状態になるので、インバータ80及び81の出力が不確定になる。そこで、クロックトインバータ80にクロックトインバータ80Aが並列接続され、そのクロック入力端にインバータ81の出力が供給されている。これにより、インバータ81の出力が不確定で後縁検出信号RST1iの信号レベルと同じになると、クロックトインバータ80Aの出力が確定してインバータ80の出力も確定する。
【0062】
クロックトインバータ80及び80Aのクロック入力端への信号入力が意味をもつのは、全バンクプリチャージコマンドが発行されたときに、既にプリチャージされているバンクに対しプリチャージを行うのを省略して消費電流を低減する場合であり、図7及び後述の図8では、このような動作が含まれておらず80が通常のインバータで80Aが存在しない場合と同一動作になっている。
【0063】
タイミング信号生成回路4iは、前縁検出信号ACT1i及び後縁検出信号RST1iと共に、ナンドゲート72、82及び83の出力を自己用の信号として用い、バンクiに対する各種タイミング信号を次のように生成する。
【0064】
前縁検出信号ACT1iは、インバータ90を介して、第2フリップフロップとしてのRSフリップフロップ91のリセット入力端*Sに供給され、これにより、前縁検出信号ACT1iの正パルスでRSフリップフロップ91がセットされる。RSフリップフロップ91のリセット入力端*Rには、ナンドゲート83の出力が偶数段の遅延用インバータ921及び922を介して供給され、これにより、後縁検出遅延信号RST3の正パルスでRSフリップフロップ91がリセットされる。RSフリップフロップ91から、プリチャージ信号PRを生成するための図7に示すようなプリチャージタイミング信号PRTiが得られる。図7の下部に示す信号波形は、図11に示す波形を重ね合わせて示したものであり、プリチャージ信号PRはプリチャージタイミング信号PRTiのレベルを反転したものに対応している。
【0065】
インバータ70の出力は、奇数段の遅延用インバータ931、932及び933を介して、図7に示すようなメインワード線立ち下がりタイミング信号MWFTiとなる。この信号の立ち上がり応答して、メインワード線MWL0の電位が立ち下がる。
【0066】
RSフリップフロップ71のリセット入力端*Rには後縁検出遅延信号RST2の出力が供給され、これにより、後縁検出遅延信号RST2の正パルスでRSフリップフロップ71がリセットされる。RSフリップフロップ71の出力は、図7に示すようなメインワード線立ち上がりタイミング信号MWRTiとなる。この信号の立ち下がりにより、選択されているメインワード線MWL0の電位が立ち上げられる。
【0067】
ナンドゲート72の出力が、第3フリップフロップとしてのRSフリップフロップ94のセット入力端*Sに供給され、これにより前縁検出遅延信号ACT2の正パルスでRSフリップフロップ94がセットされる。RSフリップフロップ94のリセット入力端*Rにはナンドゲート83の出力が供給され、これにより後縁検出遅延信号RST3の正パルスでRSフリップフロップ94がリセットされる。RSフリップフロップ94の反転出力は、奇数段の遅延用インバータ951〜953を介して、図7に示すようなセンスアンプ活性化タイミング信号SATiになる。
【0068】
センスアンプ活性化タイミング信号SATiが図10の駆動回路20に供給されて、これに対応した一対の相補的なセンスアンプ活性化信号SA及び*SAが生成され、駆動回路11を介してセンスアンプ10が活性化され、これによりビット線BLと*BLの電位差が増幅される。センスアンプ活性化タイミング信号SATiの立ち下がりに応答して、駆動回路11を介しセンスアンプ10が不活性になった後、プリチャージ信号PRの立ち上がりに応答してビット線BLと*BLが電位Vii/2にリセットされる。
【0069】
インバータ81の出力は、インバータ96及び97を介して、図7に示すようなサブワード線電源電圧立ち下がりタイミング信号SWDTiとなる。この信号の立ち上がり応答して、サブワード線電源電圧SWDが立ち下がる。
【0070】
RSフリップフロップ91、71及び94のリセット入力端にはリセット信号PWRSTが供給され、これらフリップフロップが初期化される。RSフリップフロップ71の初期化により、ナンドゲート72の出力は最初、無効になっている。
【0071】
上記の如く構成されたタイミング信号生成回路によれば、ナンドゲート61及び62で重ね合わされそれぞれ遅延回路62及び64で遅延されたパルス列から、タイミング信号生成回路40〜43において自己用のパルス列を抽出することができるので、パルス遅延回路62及び64をタイミング信号生成回路40〜43で共用可能となり、これによりチップ上の遅延回路占有面積が従来よりも削減され、製品コストを低減することができる。本発明を適用した実際の回路については、この面積を従来より約20%削減できた。
【0072】
図4(A)の回路でナンドゲート621を用いて信号ACT2の立ち下がり時点を早めている理由は、図8において、信号ACT2のパルス期間中にACT1iのパルスが立ち上がるのを防止して、プリチャージ終了とセンスアンプ活性化が同時に行われるのを回避するためである。
【0073】
なお、本発明には外にも種々の変形例が含まれる。
【0074】
本発明の適用対象はシンクロナスDRAMに限られず、互いにタイミングをずらして並列動作可能な複数の回路ブロックの各々に対しトリガ信号に応答して一連のタイミング信号を生成する半導体装置に対し本発明を適用可能である。
【0075】
また、本発明のタイミング信号生成回路は、トリガ信号の前縁検出信号と後縁検出信号の少なくとも一方を遅延させたものであればよい。
【図面の簡単な説明】
【図1】本発明の一実施形態のシンクロナスDRAMコア部を示すブロック図である。
【図2】図1中のエッジ検出信号遅延回路の構成例と、該エッジ検出信号遅延回路とタイミング信号生成回路との接続関係を示す図である。
【図3】(A)は図2中のエッジ検出回路50の構成例を示し、(B)はこの回路の動作を示すタイミングチャートである。
【図4】(A)は図2中の前縁検出信号遅延回路を示し、(B)はこの回路の動作を示すタイミングチャートである。
【図5】(A)は図2中の後縁検出信号遅延回路を示し、(B)はこの回路の動作を示すタイミングチャートである。
【図6】図1中のタイミング信号生成回路の構成例を示す図である。
【図7】バンク活性化信号BRAS0〜BRAS3のうち、BRASi(iは0〜3のいずれか)のみが活性化されたときのエッジ検出遅延回路30とタイミング信号生成回路4iの出力信号を示すタイミングチャートである。
【図8】バンク活性化信号BRAS0〜BRAS3が互いにタイミングをずらして順次立ち上がり順次立ち下がっていく場合にエッジ検出信号遅延回路で生成される信号のタイミングチャートである。
【図9】従来のシンクロナスDRAMコア部を示すブロック図である。
【図10】図9中のバンク0内の一対の相補的なビット線BLと*BLに関する回路を示す図である。
【図11】図10の回路内の信号を示すタイミングチャートである。
【図12】図9中のタイミング信号生成回路Ti(iは0〜3のいずれか)の構成例を示す図である。
【図13】図9中のバンク活性化信号BRAS0〜BRAS3の一例を示すタイミングチャートである。
【符号の説明】
0〜3 バンク
23 遅延ユニット
25 抵抗素子
26 MOSキャパシタ
30 エッジ検出信号遅延回路
40〜43 タイミング信号生成回路
50〜53 エッジ検出回路
54、61、63、711、712、72、82、83 ナンドゲート
55、952 ノアゲート
57、62、64 遅延回路
71、91、94 RSフリップフロップ
BRAS0〜BRAS3 バンク活性化信号
ACT10〜ACT13、A0〜A3 前縁検出信号
ACT2 前縁検出遅延信号
RST10〜RST13、R0〜R3 後縁検出信号
RST2、RST3 後縁検出遅延信号
PR プリチャージ信号
PRT0〜PRT3 プリチャージタイミング信号
MWL0 メインワード線
MWRT0〜MWRT3 メインワード線立ち上がりタイミング信号
MWFT0〜MWFT3 メインワード線立ち下がりタイミング信号
SA、*SA センスアンプ活性化信号
SAT0〜SAT3 センスアンプ活性化タイミング信号
SWDT0〜SWDT3 サブワード線電源電圧立ち下がりタイミング信号
SWL0 サブワード線
SWD サブワード線電源電圧
*S セット入力端
*R リセット入力端
PWRST リセット信号
Claims (7)
- 互いにタイミングをずらして並列動作可能な複数の回路ブロック(0〜3)の各々に対し、トリガ信号(BRASi)に応答して一連のタイミング信号を生成するタイミング信号生成回路において、
該複数の回路ブロックの各々に対して、
該トリガ信号の後縁を検出して後縁検出信号(RST1i)を生成する後縁検出回路を有し、
該複数の回路ブロックに共通の回路として、
該複数の回路ブロックに対する該後縁検出回路の出力を重ね合わせて遅延させた後縁検出遅延信号(RST2)を生成する後縁検出信号遅延回路(63、64)を有し、
該複数の回路ブロックの各々に対してさらに、
該後縁検出信号(RST1i)が活性であるときに該後縁検出遅延信号(RST2)を有効にして出力する第1論理ゲート(82)を有することを特徴とするタイミング信号生成回路。 - 上記後縁検出回路は、後縁検出信号(RST1i)を生成する後縁検出回路であり、
上記後縁検出信号遅延回路は該後縁検出回路の出力を重ね合わせて遅延させた第1後縁検出遅延信号(RST2)を生成する第1後縁検出信号遅延回路であることを特徴とする請求項1記載のタイミング信号生成回路。 - 上記複数の回路ブロックの各々に対してさらに、
上記トリガ信号の前縁を検出して前縁検出信号(ACT1i)を生成する前縁検出回路を有し、
該複数の回路ブロックに共通の回路としてさらに、
該複数の回路ブロックに対する該前縁検出回路の出力を重ね合わせて遅延させた前縁検出遅延信号(ACT2)を生成する前縁検出信号遅延回路(61、62)を有し、
該複数の回路ブロックの各々に対してさらに、
該前縁検出信号(ACT1i)により2状態の一方にされ、上記後縁検出信号に対応した信号(RST2)によりこの2状態の他方の状態にされる第1フリップフロップ(71)と、
該第1フリップフロップが該一方の状態のときに該前縁検出遅延信号(ACT2)を有効にして出力する第2論理ゲート(72)と
を有することを特徴とする請求項2記載のタイミング信号生成回路。 - 上記後縁検出信号に対応した信号(RST2)は、上記第1論理ゲート(82)の出力であることを特徴とする請求項3記載のタイミング信号生成回路。
- 上記複数の回路ブロックに共通の回路としてさらに、
上記複数の回路ブロックに対する上記後縁検出回路の出力を重ね合わせて遅延させた第2後縁検出遅延信号(RST3)を生成する第2後縁検出信号遅延回路を有し、
該複数の回路ブロックの各々に対してさらに、
上記後縁検出遅延信号(RST1i)が活性であるときに該第2後縁検出遅延信号(RST3)を有効にして出力する第3論理ゲート(83)を有することを特徴とする請求項3記載のタイミング信号生成回路。 - 上記前縁検出信号により2状態の一方にされ、上記第3論理ゲートの出力によりこの2状態の他方の状態にされる第2フリップフロップ(91)をさらに有することを特徴とする請求項5記載のタイミング信号生成回路。
- 上記第2論理ゲートの出力により2状態の一方にされ、上記第3論理ゲートの出力によりこの2状態の他方の状態にされる第3フリップフロップ(94)をさらに有することを特徴とする請求項6記載のタイミング信号生成回路。
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