WO2012020502A1 - メモリ制御回路及びメモリ回路 - Google Patents

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Definitions

  • the present invention relates to a memory control circuit and a memory circuit.
  • a configuration in which a memory cell array is divided is known in order to increase the operation speed of the memory.
  • SRAM Static Random Access Memory
  • SRAM Static Random Access Memory which is a kind of RAM adopts a configuration in which a memory cell array is divided.
  • FIG. 12 is a block diagram of a conventional memory circuit. As shown in FIG. 12, the memory cells 102-0 to 102-n of the memory circuit are divided into two memory cell blocks 100A and 100B.
  • the first memory cell block 100A includes memory cells 102-0 to 102-m.
  • the second memory cell block 100B includes memory cells 102-m + 1 to 102-n.
  • the memory control circuit 110 is provided between the memory cell blocks 100A and 100B.
  • a pair of write circuits 112 and 114 and one read circuit 116 are provided in the memory control circuit 110.
  • the write circuit 112 is connected to the memory cell block 100A through the bit line blx_a and the bit line bl_a.
  • One read circuit 116 is connected to two memory cell blocks 100A.
  • the read circuit 116 is connected to the memory cell blocks 100A and 100B by bit lines bl_a and bl_b.
  • the word selection signals WL0 to WLn select the memory cells 102-0 to 102-n.
  • the read circuit 116 uses a single-ended input circuit or a differential sense amplifier for reading from the memory cells 102-0 to 102-n.
  • the read circuit 116 is a single-ended input circuit.
  • the wiring lengths of the paired bit lines connected to the memory cells 102-0 to 102-n and the number of connected memory cells are designed to be symmetrical.
  • the pair of bit lines (blx_a and bl_a, blx_b and bl_b) are divided between the memory cell arrays so as to be equivalent.
  • Tr Transistor
  • Tr which is a component constituting the memory circuit
  • Tr the size of Tr which is a component constituting the memory circuit
  • the area of the memory circuit is increased.
  • the bit line is divided into short pieces to increase the speed, the number of read / write circuits that access data in the memory cell increases, and the area of the memory circuit increases.
  • An object of the present invention is to provide a memory control circuit and a memory circuit that improve an operation speed of the memory circuit and reduce an increase in the area of the memory circuit.
  • a disclosed memory control circuit is a memory control circuit that controls reading and writing of a memory having a plurality of divided memory cell arrays, and includes a first memory cell array and first and second memory cell arrays.
  • a write circuit connected by a bit line and connected to a second memory cell array by first and third bit lines and writing data to one of the first and second memory cell arrays;
  • a first bit line connected to each of the two memory cell arrays, the second bit line and the third bit line, and having a read circuit for reading data in the memory cell array; are commonly connected to the first and second memory cell arrays.
  • a disclosed memory circuit is connected to a plurality of divided memory cell arrays, a first memory cell array and first and second bit lines, and a second memory cell array and a first memory cell array. And a write circuit that is connected by a third bit line and writes data to one of the first and second memory cell arrays, each of the first and second memory cell arrays, and the second bit line, A first bit line connected to the write circuit, wherein the first bit line connected to the write circuit is common to the first and second memory cell arrays. Connected.
  • the circuit configuration can be simplified. Further, since the bit line for reading is divided, the increase in the area of the memory circuit due to the bit line division can be reduced while the speed is increased by the bit line division. It is possible to suppress an increase in the size of the entire memory circuit as much as possible.
  • FIG. 1 is a block diagram of a memory circuit according to an embodiment. It is a block diagram of the subblock of FIG.
  • FIG. 3 is a circuit diagram of a sub-block in FIGS. 1 and 2.
  • FIG. 4 is a circuit diagram of a sub block of the comparative example of FIG. 3. It is explanatory drawing of the write-in operation
  • FIG. 7 is a time chart of the read and write operations of FIGS. 5 and 6.
  • FIG. 8 is a time chart of read and write operations of the comparative example of FIG. 7. It is a block diagram of the subblock of 2nd Embodiment. It is a block diagram of the subblock of 3rd Embodiment. It is a block diagram of the subblock of 4th Embodiment. It is explanatory drawing of the conventional memory circuit.
  • FIG. 1 is a block diagram of a memory circuit according to an embodiment. 1 and 2 show an SRAM (Static Random Access Memory) as a memory circuit. As shown in FIG. 1, the memory circuit 7 includes a control circuit 10, a decoder circuit 12, a storage circuit 14, and an input / output circuit 18.
  • SRAM Static Random Access Memory
  • the control circuit 10 generates control timing signals (decoder control signal SG1, read / write circuit control signal SG2, input / output circuit control signal SG3) for read and write operations based on a control signal from the outside of the memory circuit 7. To transmit.
  • the decoder circuit 12 decodes an address input from the outside in accordance with the decode control signal SG1 from the control circuit 10. Then, the decoding circuit 12 enables the word selection signal SG4 from the decoding result, and transmits the word selection signal SG4 to the storage circuit 14.
  • the storage circuit 14 has a plurality of storage blocks 16-0 to 16-N. Each storage block 16-0 to 16-N has a plurality of sub-blocks 1. Each sub-block 1 has a pair of memory cell arrays 2A and 2B and a read / write circuit 3. The read / write circuit 3 of the sub-block 1 of each of the storage blocks 16-0 to 16-N of the storage circuit 14 applies the memory cell selected by the word selection signal SG4 output from the decoder circuit 12 from the control circuit 10. A read operation or a write operation is performed according to the read / write control signal SG2.
  • the read / write circuit 3 transmits read or write data to the input / output circuit 18.
  • the input / output circuit 18 inputs / outputs data to / from the outside of the memory circuit 7 in response to the input / output control signal SG3 from the control circuit 10.
  • FIG. 2 is a block diagram of sub-block 1 of the memory circuit of FIG. As shown in FIG. 2, the sub-block 1 has two memory cell arrays 2A and 2B and a memory control circuit 3.
  • the first memory cell array 2A includes memory cells 4m + 1 to 4n.
  • the second memory cell array 2B includes memory cells 40 to 4m.
  • Word selection signals WL0 to WLn select one of memory cells 40 to 4n.
  • the memory control circuit 3 is provided between the memory cell arrays 2A and 2B.
  • the memory control circuit 3 has one write circuit 5 and one read circuit 6.
  • the write circuit 5 is connected to the memory cell arrays 2A and 2B by the bit line blx.
  • the write circuit 5 receives the write data WD and writes to the memory cells of the memory cell arrays 2A and 2B via the bit line blx.
  • One read circuit 6 is connected to the memory cell arrays 2A and 2B by bit lines bl_a and bl_b.
  • the read circuit 6 reads memory cell data via the bit lines bl_a and bl_b, and outputs read data RD to the input / output circuit 18.
  • bit lines bl_a, bl_b, blx_a, and blx_b connected to both ends of the control circuit are both divided.
  • one side (blx) of the bit line of the memory control circuit 3 is connected between the memory cell arrays 2A and 2B.
  • the circuit configuration of the memory cells 40 to 4n is symmetrical with respect to the connection of the bit lines, there is no problem regardless of which bit line is used for reading or writing.
  • the bit line blx on one side is not divided, in the conventional example shown in FIG. 12, the two write circuits used can be replaced with the write circuit 5 combined into one. Since the write circuit 5 has one system for outputting write data to the bit line blx, the circuit configuration can be simplified while using two write circuits.
  • the increase in the area of the memory circuit due to the bit line division can be reduced as compared with the prior art while the speed is increased by the bit line division. That is, in this embodiment, the area in the read / write circuit can be reduced. Therefore, an increase in the size of the entire memory circuit can be suppressed as much as possible.
  • bit line blx connected only to the write circuit 5 since the bit line blx connected only to the write circuit 5 is connected, the load on the read bit line does not change. As a result, high-speed data reading from the memory cell by bit line division can be ensured.
  • FIG. 3 is a circuit diagram of sub-block 1 in FIG.
  • FIG. 4 is a circuit diagram of a sub-block of the comparative example. 3 and 4, the same components as those shown in FIGS. 2 and 12 are indicated by the same symbols.
  • Symbol WDX is write data (negative logic).
  • Symbol WD is write data (positive logic).
  • Symbol RD is read data (positive logic).
  • the sub-block of the comparative example will be described with reference to FIG. 4, when the bit line is divided, the first write circuit 112 (see FIG. 12) and the initialization circuit 8A are applied to one bit line bl_a, and the second write is applied to the other bit line bl_b.
  • a circuit 114 and an initialization circuit 8B are provided. Both write circuits 112 and 114 have the same configuration.
  • the first write circuit 112 includes a first transistor Tr11 and a third transistor Tr10 connected to the bit line blx_a, and a second transistor Tr4 and a fourth transistor Tr3 connected to the bit line bl_a.
  • the second write circuit 114 includes a fifth transistor Tr5 and a seventh transistor Tr7 connected to the bit line blx_b, and a sixth transistor Tr6 and an eighth transistor Tr8 connected to the bit line bl_b. These are used for outputting write data.
  • the write enable signal WE is input to the first transistor Tr11 and the second transistor Tr4, and the fifth transistor Tr5 and the sixth transistor Tr6. As a result, the write data WD and WDX are written into the memory cell selected by the word selection signal WL via the initialization circuits 8A and 8B.
  • the first initialization circuit 8A includes a ninth transistor Tr1 connected to the bit line blx_a and a tenth transistor Tr2 connected to the bit line bl_a.
  • the second initialization circuit 8B includes an eleventh transistor Tr12 connected to the bit line blx_b and a twelfth transistor Tr9 connected to the bit line bl_b.
  • the read circuit 6 includes a thirteenth transistor Tr17 and a fourteenth transistor Tr13 operated by a read enable signal REX, a fifteenth transistor Tr15 and a sixteenth transistor Tr16 connected to the bit lines bl_a and bl_b from the memory cell, And an output transistor Tr14.
  • the initialization circuit 9 includes a 17th transistor that initializes the read data RD of the output transistor Tr14 to a high level by the RD initialization signal PCX_RD.
  • the lead circuit 6 is a circuit called a single end type input circuit. That is, the read circuit 6 charges the read data line RD to High with the RD initialization signal PCX_RD. When the read data of the bit lines bl_a and bl_b from the memory cell is Low, the gates of the fifteenth transistor Tr15 and the sixteenth transistor Tr16 are turned on, and High is applied to the gate of the output transistor Tr14. As a result, the read data line RD is dropped to Low (Gnd) to have the same value as the memory read result.
  • Gnd Low
  • one bit line blx_a and blx_b are connected in common.
  • the commonly connected bit lines are indicated by blx, and the same components as those shown in FIG. 4 are indicated by the same symbols.
  • the write data (WD, WDX) output transistor in the write circuit 5 connected to the bit line blx can be configured by the transistor Tr5. That is, the two output transistors Tr5 and Tr11 shown in FIG. 4 can be replaced with one transistor Tr5. Further, the write assist transistor connected to the bit line blx can be constituted by the transistor Tr7. That is, the two write assist transistors Tr7 and Tr10 shown in FIG. 4 can be replaced with one transistor Tr7.
  • the initialization transistors of the pair of bit line initialization circuits 8A and 8B can be configured by one transistor Tr1 on the side blx where the bit lines are not divided. Other configurations are the same as those in FIG.
  • the number of transistors constituting the read / write circuit can be reduced by 3 without impairing the read performance. That is, the number of transistors in the read / write circuit 3 can be reduced by 17% (3/17). This reduction effect is proportional to the number of subarrays 2A and 2B divided and the data width of the memory circuit.
  • the lead circuit is configured with a single-ended input circuit, it can be configured smaller than a differential amplifier. Further, the single-ended circuit does not require timing such as enable, and the timing generation circuit can be omitted.
  • FIG. 5 is an explanatory diagram of the write operation of the present embodiment.
  • FIG. 6 is an explanatory diagram of the read operation of the present embodiment.
  • FIG. 7 is a time chart of the read / write operation of the present embodiment.
  • FIG. 8 is a time chart of the read / write operation of the comparative example. 7 and 8 show a read / write operation when the word selection new issue WL [31] selects the word 31.
  • the control circuit 10 generates a write operation control timing signal (decoder control signal SG1, write circuit control signal SG2, input / output circuit control signal SG3) based on a control signal (write) from the outside of the memory circuit 7, To transmit.
  • the decoder circuit 12 decodes an address input from the outside in accordance with the decode control signal SG1 from the control circuit 10. Then, the decoding circuit 12 enables the word selection signal SG4 from the decoding result, and transmits the word selection signal SG4 (WL) to the storage circuit 14.
  • the input / output circuit 18 receives the write data (input data in FIG. 5) and transmits the write enable signal WE and the write data WD and WDX to the read / write circuit 3.
  • the read / write circuit 3 performs a write operation on the memory cell selected by the word selection signal SG4 output from the decoder circuit 12 using the write enable signal WE and the write data WD and WDX.
  • the write operation period to the memory cell is a period from the timing t1 when the write data WD (WDX) is output to the bit line blx to the timing t3 when the word line for selecting the memory cell is not selected.
  • the control circuit 10 generates a read operation control timing signal (decoder control signal SG1, write circuit control signal SG2, input / output circuit control signal SG3) based on a control signal (read) from the outside of the memory circuit 7, To transmit.
  • the decoder circuit 12 decodes an address input from the outside in accordance with the decode control signal SG1 from the control circuit 10. Then, the decoding circuit 12 enables the word selection signal SG4 from the decoding result, and transmits the word selection signal SG4 (WL) to the storage circuit 14.
  • the read / write circuit 3 performs a read operation on the memory cell selected by the word selection signal SG4 output from the decoder circuit 12 by the read enable signal REX.
  • the input / output circuit 18 receives the read data by the control signal SG3 and transmits it to the outside.
  • the bit Data is read from the memory cell via the line bl_a (timing t5).
  • the read data line RD is charged High by the RD initialization signal PCX_RD and the read data of the bit line bl_a from the memory cell is Low, the gate of the fifteenth transistor Tr15 is turned on, and the output transistor Tr14 High is applied to the gate.
  • the read data line RD is dropped to Low (Gnd), and the memory read result is output as the read data RD (timing t6).
  • the read operation period of the memory cell is a period from timing t4 when the word selection signal is output to timing t7 when the initialization signal PCX_BL becomes Low.
  • the conventional read operation is not different from the conventional one, and the high-speed reading of the memory cell can be maintained.
  • FIGS. 9 to 11 are block diagrams of other embodiments of the memory circuit. 9 to 11, the same components as those described in FIGS. 1 to 4 are denoted by the same symbols.
  • FIG. 9 shows a memory circuit in which the memory cell array is divided into two.
  • FIG. 10 shows a memory circuit in which the memory cell array is divided into four.
  • FIG. 11 shows a memory circuit in which the memory cell array is divided into eight.
  • FIG. 9 to FIG. 11 when the number of divisions of the memory cell array is increased, the bit lines are shortened accordingly, and high-speed memory access is possible.
  • the number of divisions of the memory cell array increases, the number of read / write circuits increases, and the area of the memory circuit increases.
  • the wiring length of the signal lines SG5 and SG6 from each read / write circuit 3 to the input / output circuit 18 can be shortened as shown in FIGS. For this reason, the wiring length between the subarray and the input / output circuit can be shortened, and the high speed of the memory input / output can be improved.
  • the memory circuit has been described as an SRAM.
  • the present invention can also be applied to a DRAM or other nonvolatile memory.
  • the number of divisions of the memory cell array may be plural.
  • the lead circuit is composed of a single-ended input circuit, it can be composed of other circuits such as a differential amplifier.
  • the write circuit that writes data to a plurality of memory cell arrays is divided so that the write data output to the bit line blx is one system, so that the circuit configuration can be simplified compared to using two write circuits. It is. Since the bit line blx connected only to the write circuit is connected, the load on the read bit line does not change. As a result, high-speed data reading from the memory cell by bit line division can be ensured. For this reason, the increase in the area of the memory circuit due to the bit line division can be reduced as compared with the prior art while the speed is increased by the bit line division. Therefore, an increase in the size of the entire memory circuit can be suppressed as much as possible.

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Abstract

分割された複数のメモリセルブロック（２Ａ，２Ｂ）の各々に一対のビット線を介しライト回路（５）とリード回路（６）を設けたメモリ回路において、ライト回路（５）の一方ビット線（ｂｌｘ）へのライトデータ出力を１系統とした。ビット線分割による高速化を図りつつ、ビット線分割に伴うメモリ回路の面積増加を、従来より減少する事ができる。

Description

メモリ制御回路及びメモリ回路
　本発明は、メモリ制御回路及びメモリ回路に関する。
　メモリの動作速度の高速化のため、メモリセルアレイを分割する構成が知られている。例えば、ＲＡＭの一種であるＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、メモリセルアレイを分割した構成を採用する。
　図１２は、従来のメモリ回路のブロック図である。図１２に示すように、メモリ回路のメモリセル１０２－０～１０２－ｎは、２つのメモリセルブロック１００Ａ、１００Ｂに分割される。第１のメモリセルブロック１００Ａは、メモリセル１０２－０～１０２－ｍを備える。第２のメモリセルブロック１００Ｂは、メモリセル１０２－ｍ＋１～１０２－ｎを備える。
　メモリ制御回路１１０は、メモリセルブロック１００Ａ，１００Ｂとの間に設けられる。メモリ制御回路１１０においては、一対のライト回路１１２，１１４と１つのリード回路１１６とが設けられる。ライト回路１１２は、ビット線ｂｌｘ＿ａとビット線ｂｌ＿ａにより、メモリセルブロック１００Ａに接続する。又、１つのリード回路１１６が、２つのメモリセルブロック１００Ａに接続する。リード回路１１６は、ビット線ｂｌ＿ａ，ｂｌ＿ｂによりメモリセルブロック１００Ａ、１００Ｂに接続する。ワード選択信号ＷＬ０～ＷＬｎは、メモリセル１０２－０～１０２－ｎを選択する。
　リード回路１１６は、メモリセル１０２－０～１０２－ｎからの読み出しにシングルエンド型入力回路又は差動センスアンプを用いる。図１２では、リード回路１１６はシングルエンド型入力回路を示す。この場合、誤動作を防ぐため、メモリセル１０２－０～１０２－ｎに接続されている対のビット線ｂｌｘ＿ａとｂｌ＿ａ，ｂｌｘ＿ｂとｂｌ＿ｂの負荷をできるだけ等価に設計する必要がある。このため、図１２に示すように、メモリセル１０２－０～１０２－ｎに接続されている対のビット線の配線長及び、接続されるメモリセルの数も対称になるよう設計されていた。
　又、高速化の為に、図１２の従来例に示す様に、対のビット線(ｂｌｘ＿aとｂｌ＿ａ，ｂｌｘ＿ｂとｂｌ＿ｂ)が、等価になるように、メモリセルアレイ間で分割していた。
日本特許公開平１０－１４９６８０号公報
　メモリ回路の容量増加や高速化が要求されている。特に、他の機能回路（例えば、演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｉｎｇ　Ｕｎｉｔ）と混在したＬＳＩにおいては、ＬＳＩに搭載されるメモリの容量の増加、あるいは、ＬＳＩの動作周波数を上げる方法が採られている。
　そのため、ＬＳＩに搭載されるメモリに対して、小面積化と高速化が求められている。しかしながら、メモリの小面積化と高速化の両方を達成するには、以下の問題点に対処する必要がある。
　メモリ回路の面積を小さくするには、メモリ回路を構成する部品であるトランジスタ（Ｔｒａｎｓｉｓｔｅｒ）のサイズを小さくするか、メモリ回路を構成する部品を減らす必要がある。しかし、トランジスタ（以下、Ｔｒという）サイズを小さくすれば、トランジスタ性能が悪化するため，メモリの動作速度が遅くなる。また、メモリ回路を構成する部品を減らせば、必要な機能が得られないためメモリ回路が動作しない。
　メモリ回路の動作を速くするには、メモリ回路を構成する部品であるＴｒのサイズを大きくするか、メモリセルに接続されているビット線の負荷を減らす為にビット線を短く分割する必要がある。しかし、Ｔｒのサイズを大きくすれば、メモリ回路の面積が大きくなる。また、ビット線を短く分割して高速化した場合には、メモリセルのデータをアクセスするリードライト回路の数が増え、メモリ回路の面積が大きくなる。
　本発明の目的は、メモリ回路の動作速度を向上しつつ、メモリ回路の面積増加を小さくするメモリ制御回路及びメモリ回路を提供することにある。
　この目的の達成のため、開示のメモリ制御回路は、分割された複数のメモリセルアレイを有するメモリのリード及びライトを制御するメモリ制御回路であって、第１のメモリセルアレイと第１及び第２のビット線で接続され、第２のメモリセルアレイと第１及び第３のビット線で接続され、前記第１及び第２のメモリセルアレイのいずれかにデータをライトするライト回路と、前記第１及び第２のメモリセルアレイの各々と前記第２のビット線と前記第３のビット線で接続され、前記メモリセルアレイのデータをリードするリード回路とを有し、前記ライト回路に接続する第１のビット線が、前記第１及び第２のメモリセルアレイに共通に接続された。
　又、この目的の達成のため、開示のメモリ回路は、分割された複数のメモリセルアレイと、第１のメモリセルアレイと第１及び第２のビット線で接続され、第２のメモリセルアレイと第１及び第３のビット線で接続され、前記第１及び第２のメモリセルアレイのいずれかにデータをライトするライト回路と、前記第１及び第２のメモリセルアレイの各々と前記第２のビット線と前記第３のビット線で接続され、前記メモリセルアレイのデータをリードするリード回路とを有し、前記ライト回路に接続する第１のビット線が、前記第１及び第２のメモリセルアレイに共通に接続された。
　ライト回路のビット線へのライトデータ出力を1系統としたため、回路構成を簡略化する事が可能である。又、読み出しのためのビット線は、分割しているため、ビット線分割による高速化を図りつつ、ビット線分割に伴うメモリ回路の面積増加を、減少する事ができる。メモリ回路全体のサイズ増加を極力抑える事が可能となる。
実施の形態のメモリ回路のブロック図である。 図１のサブブロックのブロック図である。 図１及び図２のサブブロックの回路図である。 図３の比較例のサブブロックの回路図である。 図１及び図２のライト動作の説明図である。 図１及び図２のリード動作の説明図である。 図５及び図６のリード及びライト動作のタイムチャート図である。 図７の比較例のリード及びライト動作のタイムチャート図である。 第２の実施の形態のサブブロックのブロック図である。 第３の実施の形態のサブブロックのブロック図である。 第４の実施の形態のサブブロックのブロック図である。 従来のメモリ回路の説明図である。
　以下、実施の形態の例を、メモリ回路の第１の実施の形態、メモリ回路のリード／ライト動作、メモリ回路の他の実施の形態、他の実施の形態の順で説明するが、開示のメモリ回路、メモリセルは、この実施の形態に限られない。
　（メモリ回路の第１の実施の形態）
　図１は、実施の形態のメモリ回路のブロック図である。図１及び図２は、メモリ回路として、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を示す。図１に示すように、メモリ回路７は、制御回路１０とデコーダ回路１２と記憶回路１４と入出力回路１８とを有する。
　制御回路１０は、メモリ回路７の外部からの制御信号に基づいて、リード及びライト動作の制御タイミング信号（デコーダ制御信号ＳＧ１、リードライト回路制御信号ＳＧ２、入出力回路制御信号ＳＧ３)を生成し、伝送する。
　デコーダ回路１２は、制御回路１０からのデコード制御信号ＳＧ１に応じて、外部から入力されたアドレスをデコードする。そして、デコード回路１２は、デコード結果からワード選択信号ＳＧ４をイネーブルにし、記憶回路１４にワード選択信号ＳＧ４を伝送する。
　記憶回路１４は、複数の記憶ブロック１６－０～１６－Ｎを有する。各記憶ブロック１６－０～１６－Ｎは、複数のサブブロック１を有する。各サブブロック１は、一対のメモリセルアレイ２Ａ，２Ｂとリードライト回路３とを有する。記憶回路１４の各記憶ブロック１６－０～１６－Ｎのサブブロック１のリードライト回路３は、デコーダ回路１２から出力されたワード選択信号ＳＧ４で選ばれたメモリセルに対し、制御回路１０からのリードライト制御信号ＳＧ２によって、読出し動作あるいは書き込み動作を行なう。
　リードライト回路３は、読出しあるいは書き込みのデータを入出力回路１８と伝送する。入出力回路１８は、制御回路１０からの入出力制御信号ＳＧ３に応じて、メモリ回路７の外部に対してデータの入出力を行なう。
　図２は、図１のメモリ回路のサブブロック１のブロック図である。図２に示すように、サブブロック１は、２つのメモリセルアレイ２Ａ，２Ｂとメモリ制御回路３とを有する。第１のメモリセルアレイ２Ａは、メモリセル４ｍ＋１～４ｎを備える。第２のメモリセルアレイ２Ｂは、メモリセル４０～４ｍを備える。ワード選択信号ＷＬ０～ＷＬｎは、メモリセル４０～４ｎのいずれかを選択する。
　メモリ制御回路３は、メモリセルアレイ２Ａ，２Ｂとの間に設けられる。本実施の形態では、メモリ制御回路３は、１つのライト回路５と１つのリード回路６とを有する。ライト回路５は、ビット線ｂｌｘにより、メモリセルアレイ２Ａ、２Ｂに接続する。ライト回路５は、ライトデータＷＤを受け、ビット線ｂｌｘを介し、メモリセルアレイ２Ａ、２Ｂのメモリセルに書き込みを行う。
　又、１つのリード回路６は、ビット線ｂｌ＿ａ，ｂｌ＿ｂにより、メモリセルアレイ２Ａ、２Ｂに接続する。リード回路６は、ビット線ｂｌ＿ａ，ｂｌ＿ｂを介しメモリセルのデータを読み出し、リードデータＲＤを入出力回路１８に出力する。
　図１２に示した従来例では、制御回路の両端に接続されているビット線ｂｌ＿ａ，ｂｌ＿ｂ，ｂｌｘ＿ａ，ｂｌｘ＿ｂが両方とも分割されている。これに対して、本実施の形態では、メモリ制御回路３のビット線の片側（ｂｌｘ）をメモリセルアレイ２Ａ，２Ｂ間で接続する。
　メモリセル４０～４ｎの回路構成は、ビット線の接続に対して対称であるため、どちらのビット線をリードもしくはライトに用いても問題無い。本実施の形態では、片側のビット線ｂｌｘを分割しないので、図１２に示した従来例において、２個使用されていたライト回路を１つにまとめたライト回路５に置き換える事が可能となる。このライト回路５は、ビット線ｂｌｘへのライトデータ出力が1系統であるため、２つのライト回路を使用するのに対して、回路構成を簡略化する事が可能である。
　このため、本実施の形態では、ビット線分割による高速化を図りつつ、ビット線分割に伴うメモリ回路の面積増加を、従来より減少する事ができる。即ち、本実施の形態では、リードライト回路内の面積削減が可能となる。従って、メモリ回路全体のサイズ増加を極力抑える事が可能となる。
　また、ライト回路５のみに接続されているビット線ｂｌｘを接続するため、リード用のビット線の負荷は変化しない。その結果、ビット線分割によるメモリセルからのデータ読み出しの高速性は確保できる。
　図３は、図２のサブブロック１の回路図である。図４は、比較例のサブブロックの回路図である。図３及び図４において、図２及び図１２で示したものと同一のものは、同一の記号で示してある。図３及び図４において、記号ＷＬは、ワード線である。ＷＬ＝Ｈｉｇｈレベルでメモリセルを選択する。記号ＰＣＸ＿ＲＤは、ＲＤ（リードデータ）初期化信号であり、ＰＣＸ＿ＲＤ＝ＬｏｗレベルでリードデータＲＤをＨｉｇｈレベルに初期化する。記号ＰＣＸ＿ＢＬは、ビット線初期化信号であり、ＰＣＸ＿ＢＬ＝Ｌｏｗレベルでビット線ｂｌｘ＿ａ，ｂｌｘ＿ｂ，ｂｌ＿ａ，ｂｌ＿ｂを初期化する。記号ＷＥは、ライトイネーブル信号であり、ＷＥ＝Ｈｉｇｈレベルでビット線ｂｌ＿ａ，ｂｌ＿ｂに書き込みデータＷＤを、ビット線ｂｌｘ＿ａ，ｂｌｘ＿ｂに書き込みデータＷＤＸを伝送する。
　記号ＲＥＸは、読み出しイネーブル信号であり、ＲＥＸ＝Ｈｉｇｈレベルで、ビット線ｂｌ＿ａ若しくはビット線ｂｌ＿ｂのデータが読み出される。記号ＷＤＸは、書き込みデータ（負論理）である。記号ＷＤは、書き込みデータ（正論理）である。記号ＲＤは、読み出しデータ（正論理）である。
　先ず、図４により比較例のサブブロックを説明する。図４に示すように、ビット線を分割した場合には、一方のビット線ｂｌ＿ａに第１のライト回路１１２（図１２参照）と初期化回路８Ａを、他方のビット線ｂｌ＿ｂに第２のライト回路１１４と初期化回路８Ｂを設ける。両ライト回路１１２，１１４は、同一の構成を有する。
　即ち、第１のライト回路１１２は、ビット線ｂｌｘ＿ａに接続する第１のトランジスタＴｒ１１、第３のトランジスタＴｒ１０と、ビット線ｂｌ＿ａに接続する第２のトランジスタＴｒ４、第４のトランジスタＴｒ３とを有する。第２のライト回路１１４は、ビット線ｂｌｘ＿ｂに接続する第５のトランジスタＴｒ５、第７のトランジスタＴｒ７と、ビット線ｂｌ＿ｂに接続する第６のトランジスタＴｒ６、第８のトランジスタＴｒ８とを有する。これらは、ライトデータの出力用に使用される。
　ライトイネーブル信号ＷＥは、第１のトランジスタＴｒ１１及び第２のトランジスタＴｒ４と、第５のトランジスタＴｒ５及び第６のトランジスタＴｒ６とに入力する。これにより、書き込みデータＷＤ、ＷＤＸは、初期化回路８Ａ、８Ｂを介し、ワード選択信号ＷＬで選択されたメモリセルに書き込まれる。
　又、第１の初期化回路８Ａは、ビット線ｂｌｘ＿ａに接続する第９のトランジスタＴｒ１と、ビット線ｂｌ＿ａに接続する第１０のトランジスタＴｒ２とを有する。第２の初期化回路８Ｂは、ビット線ｂｌｘ＿ｂに接続する第１１のトランジスタＴｒ１２と、ビット線ｂｌ＿ｂに接続する第１２のトランジスタＴｒ９とを有する。ＰＣＸ＿ＢＬは、ビット線初期化信号ＰＣＸ＿ＢＬは、初期化回路８Ａ，８Ｂに入力し、ＰＣＸ＿ＢＬ＝Ｌｏｗレベルでビット線ｂｌｘ＿ａ，ｂｌｘ＿ｂ，ｂｌ＿ａ，ｂｌ＿ｂを初期化する。
　リード回路６は、読み出しイネーブル信号ＲＥＸで動作する第１３のトランジスタＴｒ１７と第１４のトランジスタＴｒ１３と、メモリセルからのビット線ｂｌ＿ａ，ｂｌ＿ｂに接続する第１５のトランジスタＴｒ１５と第１６のトランジスタＴｒ１６と、出力用トランジスタＴｒ１４とを有する。又、初期化回路９は、ＲＤ初期化信号ＰＣＸ＿ＲＤにより、出力トランジスタＴｒ１４のリードデータＲＤをＨｉｇｈレベルに初期化する第１７のトランジスタをＴｒ有する。
　このリード回路６は、シングルエンド型入力回路と呼ばれる回路である。即ち、リード回路６は、ＲＤ初期化信号ＰＣＸ＿ＲＤによりリードデータ線ＲＤをＨｉｇｈにチャージしておく。メモリセルからのビット線ｂｌ＿ａ，ｂｌ＿ｂの読み出しデータがＬｏｗである場合に、第１５のトランジスタＴｒ１５と第１６のトランジスタＴｒ１６のゲートがオンし、出力トランジスタＴｒ１４のゲートにＨｉｇｈを印加する。これにより、リードデータ線ＲＤをＬｏｗ（Ｇｎｄ）に落として、メモリ読み出し結果と同じ値とする。
　一方、図３に示すように、本実施の形態では、一方のビット線ｂｌｘ＿ａとｂｌｘ＿ｂを共通接続した。図３において、この共通接続したビット線をｂｌｘで示し、図４で示したものと同一のものは、同一の記号で示してある。
　共通接続したビット線ｂｌｘにより、ビット線ｂｌｘに接続するライト回路５内のライトデータ（ＷＤ，ＷＤＸ)出力用トランジスタは、トランジスタＴｒ５で構成できる。即ち、図４に示した２つの出力用トランジスタＴｒ５、Ｔｒ１１を、１つのトランジスタＴｒ５に置き換えることができる。又、ビット線ｂｌｘに接続する書込み支援用のトランジスタは、トランジスタＴｒ７で構成できる。即ち、図４に示した２つの書き込み支援用トランジスタＴｒ７、Ｔｒ１０を、１つのトランジスタＴｒ７に置き換えることができる。
　更に、一対のビット線初期化回路８Ａ，８Ｂの初期化用トランジスタは、ビット線が分割されていない側ｂｌｘでは、１個のトランジスタＴｒ１で構成できる。尚、他の構成は、図４と同一である。
　この様に書込み動作にのみ使用するビット線ｂｌｘを共通化する事で、読出し性能を損なう事無く、リードライト回路を構成するトランジスタ数を３個削減できる。即ち、リードライト回路３のトランジスタ数を１７％（３／１７個）削減できる。この削減効果は、サブアレイ２Ａ，２Ｂの分割数及びメモリ回路のデータ幅に比例する。
　又、リード回路をシングルエンド型入力回路で構成したので、差動アンプに比較して、小型に構成できる。更に、シングルエンド型回路は、イネーブル等のタイミングが必要なく、タイミング生成回路を省略できる。
　（メモリ回路のリード／ライト動作）
　図５は、本実施の形態のライト動作の説明図である。図６は、本実施の形態のリード動作の説明図である。図７は、本実施の形態のリード／ライト動作のタイムチャート図である。図８は、比較例のリード／ライト動作のタイムチャート図である。尚、図７及び図８は、ワード選択新号ＷＬ［３１］がワード３１を選択した場合のリード／ライト動作を示す。
　図７及び図８を参照して、図５のライト動作を説明する。制御回路１０は、メモリ回路７の外部からの制御信号（ライト）に基づいて、ライト動作の制御タイミング信号（デコーダ制御信号ＳＧ１、ライト回路制御信号ＳＧ２、入出力回路制御信号ＳＧ３)を生成し、伝送する。デコーダ回路１２は、制御回路１０からのデコード制御信号ＳＧ１に応じて、外部から入力されたアドレスをデコードする。そして、デコード回路１２は、デコード結果からワード選択信号ＳＧ４をイネーブルにし、記憶回路１４にワード選択信号ＳＧ４（ＷＬ）を伝送する。
　入出力回路１８は、ライトデータ（図５中の入力データ）を受け、ライトイネーブル信号ＷＥ、ライトデータＷＤ，ＷＤＸをリードライト回路３に伝送する。リードライト回路３は、デコーダ回路１２から出力されたワード選択信号ＳＧ４で選ばれたメモリセルに対し、ライトイネーブル信号ＷＥ、ライトデータＷＤ，ＷＤＸによって、書き込み動作を行なう。
　図７及び図８の書き込み動作サイクルに示すように、ライトイネーブル信号ＷＥがＨｉｇｈとなることにより、ビット線ｂｌｘにライトデータＷＤ（ＷＤＸ）が出力される（タイミングｔ１）。そして、ライトイネーブル信号ＷＥがＬｏｗとなり、メモリセルを選択するワード線が非選択になる（タイミングｔ３）。
　メモリセルへの書き込み動作期間は、ビット線ｂｌｘにライトデータＷＤ（ＷＤＸ）が出力されたタイミングｔ１から、メモリセルを選択するワード線が非選択になるタイミングｔ３までの期間である。
　本実施の形態では、従来例に対して一方のビット線ｂｌｘの配線長が長くなるため、ビット線への書き込みデータの出力変化（立下り）が、図８の従来例の場合より遅くなる。しかし、メモリセルへの書込み期間は十分にマージンがあるため、メモリセルへの書き込みには直接影響しない。
　次に、図７及び図８を参照して、図６のリード動作を説明する。制御回路１０は、メモリ回路７の外部からの制御信号（リード）に基づいて、リード動作の制御タイミング信号（デコーダ制御信号ＳＧ１、ライト回路制御信号ＳＧ２、入出力回路制御信号ＳＧ３)を生成し、伝送する。デコーダ回路１２は、制御回路１０からのデコード制御信号ＳＧ１に応じて、外部から入力されたアドレスをデコードする。そして、デコード回路１２は、デコード結果からワード選択信号ＳＧ４をイネーブルにし、記憶回路１４にワード選択信号ＳＧ４（ＷＬ）を伝送する。
　リードライト回路３は、デコーダ回路１２から出力されたワード選択信号ＳＧ４で選ばれたメモリセルに対し、リードイネーブル信号ＲＥＸによって、読出し動作を行う。入出力回路１８は、制御信号ＳＧ３により、リードデータを受け、外部に伝送する。
　図７及び図８の読み出し動作サイクルに示すように、ライトイネーブル信号ＷＥがＬｏｗであり、初期化信号ＰＣＸ＿ＲＤがＨｉｇｈとなり、ワード選択信号ＷＬ［３１］が供給されることにより（タイミングｔ４）、ビット線ｂｌ＿ａを介し、メモリセルからデータが読みだされる（タイミングｔ５）。ＲＤ初期化信号ＰＣＸ＿ＲＤによりリードデータ線ＲＤをＨｉｇｈにチャージされており、メモリセルからのビット線ｂｌ＿ａの読み出しデータがＬｏｗである場合に、第１５のトランジスタＴｒ１５のゲートがオンし、出力トランジスタＴｒ１４のゲートにＨｉｇｈを印加する。これにより、リードデータ線ＲＤをＬｏｗ（Ｇｎｄ）に落として、メモリ読み出し結果がリードデータＲＤとして出力される（タイミングｔ６）。
　メモリセルの読み出し動作期間は、ワード選択信号が出力されたタイミングｔ４から、初期化信号ＰＣＸ＿ＢＬがＬｏｗになるタイミングｔ７までの期間である。本実施の形態では、従来リード動作は、従来と変わりがないため、メモリセルの読み出しの高速性を維持できる。
　（メモリ回路の他の実施の形態）
　図９乃至図１１は、メモリ回路の他の実施の形態のブロック図である。図９乃至図１１において、図１乃至図４で説明したものと同一のものは、同一の記号で示す。図９は、メモリセルアレイを２分割したメモリ回路を示す。図１０は、メモリセルアレイを４分割したメモリ回路を示す。図１１は、メモリセルアレイを８分割したメモリ回路を示す。図９乃至図１１に示すように、メモリセルアレイの分割数を増加すると、ビット線もそれだけ短くなり、高速なメモリアクセスが可能となる。一方、メモリセルアレイの分割数が増加すると、それだけリードライト回路が増加し、メモリ回路の面積が増加する。
　本実施の形態では、リードライト回路のトランジスタの数を削減できるため、リードライト回路の占める面積を小さくでき、メモリ回路の面積の増加を最小限にできる。又、リードライト回路の面積が小さいため、図１０及び図１１に示すように、各リードライト回路３から入出力回路１８への信号線ＳＧ５，ＳＧ６の配線長を短くできる。このため、サブアレイと入出力回路間の配線長を短くでき、メモリ入出力の高速性を向上できる。
　（他の実施の形態）
　前述の実施の形態では、メモリ回路をＳＲＡＭで説明したが、ＤＲＡＭや他の不揮発性メモリにも適用できる。又、メモリセルアレイの分割数は、複数であれば、良い。更に、リード回路をシングルエンド型入力回路で構成したが、差動アンプ等の他の回路で構成できる。
　以上、本発明を実施の形態により説明したが、本発明の趣旨の範囲内において、本発明は、種々の変形が可能であり、本発明の範囲からこれらを排除するものではない。
　分割されて複数メモリセルアレイにデータをライトするライト回路が、ビット線ｂｌｘへのライトデータ出力を1系統としたため、２つのライト回路を使用するのに対して、回路構成を簡略化する事が可能である。ライト回路のみに接続されているビット線ｂｌｘを接続するため、リード用のビット線の負荷は変化しない。その結果、ビット線分割によるメモリセルからのデータ読み出しの高速性は確保できる。このため、ビット線分割による高速化を図りつつ、ビット線分割に伴うメモリ回路の面積増加を、従来より減少する事ができる。従って、メモリ回路全体のサイズ増加を極力抑える事が可能となる。
１　サブブロック
２Ａ，２Ｂ　メモリセルアレイ
３　メモリ制御回路
４０～４Ｎ　メモリセル
５　ライト回路
６　リード回路
ｂｌｘ　一方のビット線
ｂｌ＿ａ，ｂｌ＿ｂ　他方のビット線
１０　制御回路
１２　デコーダ回路
１４　記憶回路
１８　入出力回路

Claims (12)

  1. 　分割された複数のメモリセルアレイを有するメモリのリード及びライトを制御するメモリ制御回路であって、
    　第１のメモリセルアレイと第１及び第２のビット線で接続され、第２のメモリセルアレイと第１及び第３のビット線で接続され、前記第１及び第２のメモリセルアレイのいずれかにデータをライトするライト回路と、
    　前記第１及び第２のメモリセルアレイの各々と前記第２のビット線と前記第３のビット線で接続され、前記メモリセルアレイのデータをリードするリード回路とを有し、
    　前記ライト回路に接続する第１のビット線が、前記第１及び第２のメモリセルアレイに共通に接続された
    　ことを特徴とするメモリ制御回路。
  2. 　請求項１に記載のメモリ制御回路であって、
    　前記ライト回路は、前記第１のビット線を介し、前記メモリセルアレイへのライト制御信号を出力する共通のトランジスタを有する
    　ことを特徴とするメモリ制御回路。
  3. 　請求項１又は２のいずれか一つに記載のメモリ制御回路であって、
    　前記第１のビット線を初期化する共通の初期化回路を更に有する
    　ことを特徴とするメモリ制御回路
  4. 　請求項３に記載のメモリ制御回路であって、
    　前記第２のビット線を初期化する第２の初期化回路と、
    　前記第３のビット線を初期化する第３の初期化回路とを更に有する
    　ことを特徴とするメモリ制御回路
  5. 　請求項１又は２のいずれか一つに記載のメモリ制御回路であって、
    　前記リード回路は、前記第２のビット線及び第３のビット線の信号からリードデータを出力するシングルエンド型回路を有する
    　ことを特徴とするメモリ制御回路
  6. 　メモリ回路であって、
    　分割された複数のメモリセルアレイと、
    　第１のメモリセルアレイと第１及び第２のビット線で接続され、第２のメモリセルアレイと第１及び第３のビット線で接続され、前記第１及び第２のメモリセルアレイのいずれかにデータをライトするライト回路と、
    　前記第１及び第２のメモリセルアレイの各々と前記第２のビット線と前記第３のビット線で接続され、前記メモリセルアレイのデータをリードするリード回路とを有し、
    　前記ライト回路に接続する第１のビット線が、前記第１及び第２のメモリセルアレイに共通に接続された
    　ことを特徴とするメモリ回路。
  7. 　請求項６に記載のメモリ回路であって、
    　前記ライト回路は、前記第１のビット線を介し、前記メモリセルアレイへのライト制御信号を出力する共通のトランジスタを有する
    　ことを特徴とするメモリ回路。
  8. 　請求項６又は７のいずれか一つに記載のメモリ回路であって、
    　前記第１のビット線を初期化する共通の初期化回路を更に有する
    　ことを特徴とするメモリ回路
  9. 　請求項８に記載のメモリ制御回路であって、
    　前記第２のビット線を初期化する第２の初期化回路と、
    　前記第３のビット線を初期化する第３の初期化回路とを更に有する
    　ことを特徴とするメモリ回路
  10. 　請求項６又は７のいずれか一つに記載のメモリ回路であって、
    　前記リード回路は、前記第２のビット線及び第３のビット線の信号からリードデータを出力するシングルエンド型回路を有する
    　ことを特徴とするメモリ回路
  11. 　請求項６に記載のメモリ回路であって、
    　前記ライト回路と前記リード回路は、複数のブロックに分割されたメモリセルアレイを複数個有するサブブロック毎に設けられる
    　ことを特徴とするメモリ回路。
  12. 　請求項６に記載のメモリ回路であって、
    　メモリアドレスをデコードし、ワード選択信号を前記メモリセルアレイに出力するデコード回路と、
    　前記ライト回路及び前記リード回路を介し前記メモリセルアレイとデータの入出力を行う入出力回路とを更に有する
    　ことを特徴とするメモリ回路。
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