JP2009170078A - データバス電力低減化半導体記憶装置 - Google Patents
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Abstract
【課題】半導体記憶装置のデータ伝送時におけるデータバスのトグル動作よる消費電力を低減する。
【解決手段】DRFバス、DR11Fバス、GDRFバス、及びGDR11Fバスを含み、DRFバス及びDR11Fバス、並びにGDRFバス及びGDR11Fバスは、データ伝送時に実施されるデータバスのトグル動作の回数を減少させる目的で、並行して配置される。DR11Fバスは、データ伝送が従来システムで実施された場合に両側のDRFバスがトグル動作を実施させられる場合にのみ、DR11Fバスにトグル動作を実施させるように追加される。
【選択図】図2
【解決手段】DRFバス、DR11Fバス、GDRFバス、及びGDR11Fバスを含み、DRFバス及びDR11Fバス、並びにGDRFバス及びGDR11Fバスは、データ伝送時に実施されるデータバスのトグル動作の回数を減少させる目的で、並行して配置される。DR11Fバスは、データ伝送が従来システムで実施された場合に両側のDRFバスがトグル動作を実施させられる場合にのみ、DR11Fバスにトグル動作を実施させるように追加される。
【選択図】図2
Description
本発明は、半導体記憶装置に係り、少なくとも一つの実施形態において、特にその消費電力低減のための技術に関する。
半導体集積回路技術の急速な進歩、及び半導体素子の高集積化に関連して、一般にメモリと呼ばれる半導体情報記憶素子の大容量化を目指して、技術革新が進んでいる。
近年、容量がギガバイト単位にまで大容量化するダイナミックランダムアクセスメモリ(DRAM)に関連して問題となっていることは、読み出し動作、或いは書き込み動作を実施する過程においてデータが伝送される際に消費電力が増大していることである。消費電力増大の一要因は、データを伝送するためのデータバスの延長に起因する。
一般的な半導体記憶装置においては、チップの大部分はメモリセルによって占められるため、データバスは周辺部分に配置されなければならない構成となり、結果としてデータバスの長さが非常に長くなる。更に、近年の半導体記憶装置の容量に比例してチップサイズが拡大するのにしたがって、データの伝送距離、すなわちデータバスの長さは、ますます長くなる傾向にある。
半導体記憶装置の中で、データの読み出し及び書き込みのインターフェイスであるデータ(DQ)バッファは、チップ内で一箇所にまとめて配置される。データを伝送するときには、入力及び出力データは、メモリセルからセンスアンプを介して検出され、その後、入力/出力線を通してデータセンスアンプまで伝送される。データセンスアンプの出力は、ローカルデータバスを介して伝送される。更に、ローカルデータバスはある点においてマルチプレクサによってグローバルデータバスにまとめられる。このようにして、データはグローバルデータバスを介してDQバッファまで伝送される。
現在、DRAM、特にシンクロナスダイナミックランダムアクセスメモリ(SDRAM)には、ダブルデータレート(DDR)システムでのデータ伝送が広く利用されている。DDRシステムとは、一回の読み出し/書き込みコマンドに応じて、連続したデータを読み出す、或いは書き込むシステムである。例えば、それぞれのシステムにおいて実施される連続的なデータ処理回数は、DDRでは2回、DDR2では4回、及びDDR3では8回である。更に、DQバッファの数は、それぞれの半導体記憶装置によって4個から、8個、16個、32個などに変化する。
一実施例として、16個のDQバッファを含む半導体記憶装置がDDR3システムでデータを伝送する場合には、連続したデータが16個のDQバッファに8回伝送される。したがって、必要とされるデータバスの数(すなわち、データバス幅)は128である。
更に、データを伝送するときには、データバスのトグル動作が必要とされる。トグル動作とは、プレチャージ状態にあるデータバスをある電位から0ボルトに変化させる動作のことを指す。例えば、“1”のデータを伝送するためにデータバスのトグル動作が必要とされ、“0”のデータを伝送するためにデータバスのプレチャージ状態が維持される必要がある場合を想定する。この場合においては、“0”のデータの伝送のためには、半導体記憶装置は電力を消費しない。しかしながら、“1”のデータの伝送のためには、データバスの電位を0ボルトまで降下させるため、トグル動作が使用され、その後、再度プレチャージ状態の電位まで電位が上昇するという一連の動作が必要となる。この一連の動作が、上述されたような多数のかつ、非常に長いデータバスによって実施されると、電力消費は非常に大きくなり、このことが近年の半導体記憶装置の大容量化に伴い主要な問題となっている。
したがって、半導体記憶装置の電力消費を低減させるための従来技術の一つは、電流センス増幅器(CSA)を利用する。例えば、半導体記憶装置でのデータ伝送における電力消費を低減させるために、DQバッファまで伝送されるデータは、CSA及びVSA(電圧センス増幅器)を用いることによって増幅される。このようにCSAを利用することによって、トグル動作を実施するときに遷移させる電位差を最小にすることが可能となり、それによって、データ伝送のために使用される電力消費を低減することができる。
しかしながら、この方法には、次のような問題点が残されている。第一の問題点は、CSAの電力消費が大きいことである。幾つかの場合においては、配置されるCSAの数を減少させることによってこの問題が対処されている。しかしながら、この方法では、ある限度以下に消費電力を低減させることは困難である。
第二の問題点は、ノイズ耐性が小さいことである。伝送距離が長くなるほど、ノイズ耐性は減少し、これによって、より大きな電位差を伴う電流の適用が必要とされる。すなわち、長距離のデータ伝送が必要とされる大容量のデバイスに適用する場合には、消費電力を低減させることが困難になることが問題である。
図1は、本発明の第一の実施形態に係る半導体記憶装置のブロック図である。半導体記憶装置は、アレイブロック2、DRF(データ読み出しFalse)バス3、DR11Fバス4、データマルチプレクサ部(Data Mux)5、GDRF(グローバルデータ読み出しFalse)バス6、GDR11Fバス7、ラッチマルチプレクサ部(Latch Mux)8、及びDQバッファ部9を含む。
半導体記憶装置1は、一実施例として複数のアレイブロック2を含み、それぞれのアレイブロック2は、一つ以上のメモリセル部(複数のメモリセル)11、センスアンプ(SA)部12、入力/出力(IO)バス13、入力/出力False(IOF)バス14、及びデータセンスアンプ(DSA)部15を含んでいる。更に、メモリセル部11は一つ以上のメモリセルを含む。
図2は、図1の実施形態に係る半導体記憶装置のデータバスの配置を示す図である。
図2に示されるように、第一読み出しバスであるDRFバス3、及び第二読み出しバスであるDR11Fバス4はお互いに並行して配置される。DR11Fバス4は、第一のデータを第二のデータへと変換した後にデータ伝送時に実施されるべきデータバスのトグル動作の回数を減少させる目的で、新たに追加されたデータ読み出しのために使用されるバスである。
1本のDR11Fバス4が、2本のDRFバス3に対して、その間に追加される。後述されるように、従来システムにおいてデータ伝送が実施される場合であれば両側のDRFバス3がトグル動作を実施する必要のある場合にのみ、DR11Fバス4に、トグル動作を実施させるように構成される。その際には、従来トグル動作が実施されるはずだった両側のDRFバス3にトグル動作を実施させないように構成される。
GDRFバス6についても同様に、1本の追加GDR11Fバス7が、2本のGDRFバス6に対して、その間に配置される。従来システムにおいてデータ伝送が実施される場合であれば両側のGDRFバス6がトグル動作を実施する必要のある場合にのみ、GDR11Fバス7に、トグル動作を実施させるように構成される。その際には、従来トグル動作が実施されるはずだった両側のGDRFバス6をトグル動作を実施させないように構成される。
図1に関して、まず、データはアレイブロック2から読み出され、最終的にラッチマルチプレクサ部8及びDQバッファ部9まで伝送される。その際に、DRFバス3及びDR11Fバス4によって伝送される信号は、データマルチプレクサ部5を介してまとめられ、その後、それぞれGDRFバス6及びGDR11Fバス7を介して、ラッチマルチプレクサ部8に伝送される。伝送されるデータがラッチされ、その後、半導体記憶装置のレイテンシー期間待った後にラッチマルチプレクサ部8によって出力される。このようにして、最終的には、データは入力/出力のインターフェイスであるDQバッファ部9まで伝送される。
ラッチマルチプレクサ部8は、パイプとも呼ばれ、ファーストインファーストアウト(FIFO)メモリとマルチプレクサとを組み合わせた役割を実施するものと考えてよい。すなわち、16個のDQバッファ部を含む半導体記憶装置がDDR3システムにおいてデータを伝送する場合では、128ビットのデータが一度に伝送される。ラッチマルチプレクサ部8は、そのデータをラッチしていったん格納し、その後、半導体記憶装置のレイテンシー期間待った後に、所定の順序(すなわちバースト転送の順序)で出力する機能を有する。ここで、レイテンシー期間とは、データの出力要求から開始して実際に出力されるまでの遅延時間のことを指している。
なお、本発明の実施形態に係る半導体記憶装置1に含まれるDQバッファ部9の数は半導体記憶装置によって変わり、その数は×8、×16、×32等のように表される。例えば、×8のデバイスの場合には、8個のDQバッファ部9が半導体記憶装置に配置されるということを示す。
ここでDRFバス3及びDR11Fバス4は、ローカルデータリードバスとも呼ばれるものである。
続いて、Falseを示す、DRFバス3、DR11Fバス4、GDRFバス6及びGDR11Fバス7のFの意味を説明する。
データの読み出しにおいては、個々のバスは、標準(すなわち待ち受け)状態として“1”の状態を示すある電位にプレチャージされる状態にされている。バスの状態が “1”によって表されるプレチャージ状態から“0”の状態を示す電位(0ボルト)に遷移する場合、すなわちトグル動作が検出される場合には、バスは“1”のデータ(以下‘“1”データ’とも表される)を伝送したものと仮定される。つまり、トグル動作を検出する場合に“0”のデータ(以下‘“0”データ’とも表される)を伝送すると定義されている“True”のバスとは逆に、反転データを伝送するように定義されているバスには、“False”を意味する“F”が付けられている。
なお、本実施形態は、DRFバス3、DR11Fバス4、GDRFバス6、GDR11Fバス7がデータを伝送するものとして説明されるが、これは任意であり、“True”バスであるDRバス、DR11バス、GDRバス、GDR11バスがデータを伝送してもよい。
更に、GDRFバス6及びGDR11Fバス7には、インバータ10が接続される。この構成においては、読み出されたデータを長距離にわたって伝送する際に、データの波形整形が必要となる。すなわち、インバータ10は、データのバッファの機能を有する。GDRFバス6及びGDR11Fバス7上にそれぞれ配置されるインバータ10の数が偶数である場合には、伝送後の波形は読み出された状態を保持している。それに対して、そこに配置されるインバータ10の数が奇数である場合には、伝送後の波形は、反転された状態となる。したがって、例えば、ラッチマルチプレクサ部8のインターフェイス部であるデコード部22(図5参照)をNOR回路によって構成するなどの、何らかの変形が必要とされる。つまり、図5に示されるデコード部22の回路は単なる一実施例であり、所望の動作を実施するよう変形されてもよい。
データマルチプレクサ部5は、複数のDRFバス3をGDRFバス6にまとめ、更に、複数のDR11Fバス4をGDR11Fバス7にまとめる機能を有する。一実施例として、待ち受け状態の時に出力側のデータバスがプレチャージされた状態であれば、データマルチプレクサ部5は、“1”データを伝送するために、そのデータバスを“0”ボルト(すなわち“0”データを示す状態)へと遷移させることのみ必要とされる。したがって、例えば、データマルチプレクサ部5は、NAND回路とインバータ回路を組み合わせることによって容易に実現できる。
図3は、図1の半導体記憶装置の実施形態において使用される半導体記憶装置のエンコード部20を含む一実施形態に係るデータセンスアンプ部15の図である。エンコード部20は、データセンスアンプブロック16に接続され、実施されるべきデータバスのトグル動作の回数を減少させるようにエンコードする機能を有する。更に、データセンスアンプ選択部21が、エンコード部20に接続される。データセンスアンプ選択部21は、使用されないデータセンスアンプブロック16及びエンコード部20をDRFバス3に接続しないよう、(この図面には示されていない)ステートマシンからのイネーブル信号(En)による制御を受けることによって、DRFバス3とエンコード部20との間の接続部分をハイインピーダンスにする機能を有する。
以下、図1から図3を参照することによって、データの読み出し動作を詳細に説明する。
半導体記憶装置1に、ステートマシンから、センスアンプ部12をアクティブにするアクティブコマンドが入力された後、リードコマンドが与えられると、ワード線及びカラム選択線により選択されたアレイブロック2のメモリセル部11内のメモリセルからデータが読み出される。
メモリセルは、例えば、1個のトランジスタと1個のキャパシタンスから構成され、トランジスタのゲートにワード線が接続され、トランジスタのドレインにはビット線が接続されて、その構成はメモリセルのアレイを含む。
ここでは一実施例として、キャパシタンスに電荷を蓄積している状態がメモリセルが“1”データを格納しているものと定義され、キャパシタンスに電荷を蓄積していない状態がメモリセルが“0”データを格納しているものと定義されている、と仮定する。
メモリセルに格納されたデータ(すなわち第一のデータ)をセンスアンプ部12が検出するため、まずアクティブコマンドの入力により、選択されたメモリセルに接続されるワード線の電位が上昇する。それによって、メモリセルのトランジスタを導通状態にする。これによって、データ“1”が格納されている場合には、メモリセルのキャパシタンスに蓄積された電荷がビット線に放出され、結果としてビット線の電位が基準電圧よりわずかに上昇する。一方、データ“0”が格納されている場合には、ビット線に蓄積されている電荷がメモリセルのキャパシタンスに流れ込む。その結果としてビット線の電位が基準電圧よりわずかに下降する。センスアンプ部12は、Vcc/2を基準電圧として使用することによってビット線の微小な電位変化を検出して増幅する。ここで、Vccは電源電圧である。なお、基準電圧は、選択されていないビット線の電位を利用している。上述されたようにして、基準電圧として利用されるビット線の電位と、選択されたビット線の電位とが、センスアンプ部12に入力され、その電位差が増幅される。
上述されたように、データを検出するためアクティブコマンドがステートマシンから入力されると、数ナノ秒から十数ナノ秒が経過した後、ステートマシンはリードコマンドの入力を許容する。この待ち時間の間、センスアンプ部12は、微小な電位変化として検出されたデータを増幅して“1”或いは“0”に完全にスプリットされた状態にする。リードコマンドはカラム選択信号の入力によってデータの読み出し動作を実施するコマンドである。
この状態でカラム選択信号が入力することによって、カラム選択トランジスタのゲートに対して電圧を印加してカラム選択トランジスタを導通状態にし、センスアンプ12によって増幅されたデータをIOバス13、及びIOFバス14へと出力する。カラム選択トランジスタにおいては、そのゲートにカラム選択信号線が接続され、ドレイン或いはソースのいずれかに、ビット線或いはIOバス13(若しくはIOFバス14)が接続される。IOバス13、及びIOFバス14は、二本で一組のディファレンシャルなバスとして構成され、待ち受け状態においてはVccの電位にプレチャージされる。センスアンプ部12によってデータ“0”が検出された(すなわち、電位が0ボルトに降下している)一方のビット線に接続されている、IOバス13或いはIOFバス14のうちのいずれか一方の電位は、カラム選択信号の入力と同時に下降する。この電位の下降はデータセンスアンプ部15によって検出され、その後、更なるデータ伝送が実施される。
ここで、ディファレンシャルシステムとは、データバスの駆動システムの一つであり、2本の信号線、すなわちTrueとFalseの線においてデータを伝送する方式のことである。例えば、True信号線の電圧がFalse信号線の電圧より高い場合データ“1”の伝送が可能であり、一方、電圧が低い場合データ“0”の伝送が可能であるとする。これに対して、従来のシングルエンドシステムは、1本の信号線上でその状態に従ってデータ“1”及びデータ“0”を伝送している。ディファレンシャルシステムはシングルエンドシステムと比較して、機構が複雑なためコストが高いが、ディファレンシャルシステムには、接地して基準電位を設ける必要がなく、また、信号が減衰しないという特徴がある。
上述されたように、カラム選択信号の入力によって、IOバス13及びIOFバス14のうち、センスアンプ部12によってデータ“0”が検出された、一方のバスの電位が下降する。したがって、データセンスアンプ部15は電位の下降を更に増幅する。つまり、データセンスアンプ部15はIOバス13、及びIOFバス14からデータ入力を受け取り、そのうちのデータ“0”が伝送されるバスの電位下降が検出されたら、ローカル入力/出力(LIO)ノード17、及びローカル入力/出力False(LIOF)ノード18のうち、電位が“0”に下降したバスに接続されているノードに“0”を、もう一方のノードに“1”を割り当てる。データセンスアンプ部15にデータが入力される時点において既に、IOバス13、或いはIOFバス14に、“1”か“0”のいずれかは検出されているが、その2本のバスのうち“0”状態のバスの電位が完全に“0”ボルトに下降するまでには長い時間を要する。したがって、あるレベルまでどちらか一方のバスが下降した時点でデータセンスアンプ部15によってセンシングし、LIOノード17及びLIOFノード18にデータを割り当てることによって、高速にデータを検出することが可能となる。この時点において、読み出されたデータはシングルエンドシステムの信号線によって伝送可能な形に変換される。
実際には、IOバス13及びIOFバス14は、多数のカラム選択トランジスタを介して多数のセンスアンプ部12と接続されるため、長く負荷が大きい。したがって、IOバス13とIOFバス14の間に電位差が生じた時点で、データセンスアンプ部15の入力側に備えられたトランジスタ19は、IOself信号の制御によってオフ状態とされ、それによってデータ入力を遮断する。これによって、IOバス13及びIOFバス14の負荷が遮断されるため、データセンスアンプ部15は高速で動作することが可能になる。データセンスアンプ部15を通った後、データはシングルエンドシステムのバスで伝送することが可能な“1”及び“0”の形に変換されている。
半導体記憶装置1には、第一のデータがシングルエンドのDRFバス3及びGDRFバス6で伝送されるときに、第一のデータを第二のデータに変換し、それによってバスのトグル動作の回数を減少させるという特徴がある。
続いて図3を参照して、バスのトグル動作について説明する。データセンスアンプ部15を通った後のデータは“1”であるか、或いは“0”であるかを、それぞれIOバス13(すなわちLIOノード17)或いはIOFバス14(すなわちLIOFノード18)の電位がVcc(すなわち“1”)か“0”ボルト(すなわち“0”)かのどちらかに対応させることによって表されている。データがDRFバス3で伝送されるとき、IOバス13(すなわちLIOノード17)が“0”である場合、DRFバス3はLIOFノード18に接続されているため、“1”データが伝送されることになり、それによって、バスの電位をVcc(すなわちHigh状態)に維持する。一方、IOバス13(すなわちLIOノード17)が“1”である場合、DRFバス3は“0”データを伝送することになり、結果としてDRFバス3の電位をVccから0ボルト(すなわちLow状態)に遷移させる。この遷移がトグル動作として定義される。つまり、データセンスアンプブロック16の出力であるLIOFノード18のトグル動作が、DRFバス3のトグル動作に対応する。
ここで、DRFバス3に“1”データが伝送される場合、DRFバス3の電位はHigh状態で維持されるため、電力を全く消費することなく情報を伝送することができる。
しかしながら、DRFバス3に“0”データが伝送される場合、つまりIOバス13(すなわちLIOノード17)が“1”である場合、DRFバス3のトグル動作が起こり、次の読み出し動作に備えて、DRFバス3の電位をVcc(すなわちHigh状態)に戻す動作が続いて実施される。
これは、次の読み出し動作に備えて、電位をVcc(すなわちHigh状態)にするように、IOバス13及びIOFバス14がプレチャージされる必要があるために生じる。
トグル動作後のプレチャージ状態への電位の再上昇は、ディファレンシャルシステムであるIOバス13とIOFバス14との組のみならず、シングルエンドシステムであるDRFバス3及びGDRFバス6の組においても行われる。したがって、データセンスアンプ部15からラッチマルチプレクサ部8までの長距離にわたってデータが伝送され、更に多数のDRFバス3及びGDRFバス6にトグル動作を実施させ、続いて電位を再上昇させることになり、結果として、半導体記憶装置が非常に大きな電力を消費することになる。
したがって、本発明の一つ以上の実施形態に係る半導体記憶装置は、図4に示されるような第二のデータへの変換を、図3に示されるエンコード部を使用することによって実現するよう構成され、それによってデータ伝送時の消費電力の低減化を実現する。
図4は、本発明の実施形態に係る半導体記憶装置で伝送されるデータ及び消費電力を示す図である。
IO<1:0>とはIOバス13に入力されるデータを示す。1:0とは第1ビットから第0ビットまで計2ビットを意味する。IOバス13へ入力されたデータがDRFバス3によって伝送されるとき、DRFバス3の電位の状態(すなわちHigh状態か或いはトグル動作か)が図4に示される。
まず、上述されたように、従来の半導体記憶装置においては、IOバス13への“0”の入力が受け取られた場合、DRFバス3はHigh状態を維持し、IOバス13への“1”の入力が受け取られた場合、DRFバス3はトグル動作が実施される必要がある。そのため、1回のデータ伝送において実施されうる最大のトグル動作の回数は、データ“11b”を伝送する場合の2回である。更に、4種類のデータの伝送の際に、トグル回数の合計回数は4回実施されうるため、データ伝送において実施されうるトグル動作の平均の回数は1回(すなわち4回/4種類)である。
それに対して、半導体記憶装置1は、DR11Fバス4をDRFバス3に並行して配置するよう構成され、以下に説明されるように、DRFバス3及びDR11Fバス4はトグル動作を実施する。
図2に示されるように、DR11Fバス4は、2本のDRFバス3の間に配置される。ここで、従来のシステムでデータ伝送が実施されるとき、両側のDRFバス3がトグル動作を実施する必要のある場合にのみ、DR11Fバス4はトグル動作を実施させられる。その際に、従来トグル動作するべき必要のあった2本のDRFバス3はどちらもトグル動作しないように構成される。
すなわち、IOバス13にデータ“11b”が入力される場合のみ、DR11Fバス4はトグル動作を実施させられ、それ以外はDR11Fバス4はHigh状態が維持されるように構成される。それに対して、IOバス13にデータ“11b”が入力される場合、DRFバス3はトグル動作を実施しないよう構成される。一方、IOバス13にデータ“00b”“01b”及び“10b”が入力される場合、動作は従来のシステムの動作と同様である。その代わりに、IOバス13にデータ“11b”が入力される場合、DR11Fバス4はトグル動作を実施するよう構成される。
DRFバス3及びDR11Fバス4にトグル動作を実施させることによって、1回のデータ伝送における最大のトグル回数は、データ“01b”“10b”及び“11b”を伝送する場合の1回である。4種類のデータ伝送の際に実施されるトグル回数の合計が3回であるため、平均のトグル回数は0.75回(すなわち3回/4種類)である。つまり、半導体記憶装置1は、1回のデータ伝送のための最大のトグル回数が2回から1回に減少するため、その消費電力を最大電力においては、50%低減させることが可能となる。
更に、本発明の第一の実施形態に係る半導体記憶装置1は、平均のトグル回数が1回から0.75回に減少するため、その消費電力を平均電力においては、25%低減させることが可能となる。
なお、GDRFバス6及びGDR11Fバス7は、DRFバス3及びDR11Fバス4と同様に配置され、同様な方法でデータを伝送する。
次に、図3を参照して、このようなトグル動作を実現させるための方法を説明する。
本発明の第一の実施形態に係るエンコード部は、一実施例として、図3に示されるように、NOR回路を接続することによって実現されうる。図3に示される回路は単なる一実施例であり、所望の動作を実施するよう自由に変形されうる。図3に示されるエンコード部は、第二のデータの伝送において実施されるトグル動作の回数が、第一のデータの伝送において実施されるトグル動作の回数よりも少なくなるように変換を行い、DRFバス3及びDR11Fバス4を介して第二のデータの伝送もまた行う。
3つのNOR回路、すなわち、上段、中段、及び下段のそれぞれの回路の出力は、それぞれDRFバス3の第0ビット(第1本目)であるDRF<0>、DR11Fバス4の第0ビットであるDR11F<0>、DRFバス3の第1ビット(第2本目)であるDRF<1>に接続される。
まず、図面の上段のNOR回路の動作を説明する。上段のNOR回路は、IOFバス14(すなわちLIOFノード18)の第0ビット(第1本目)すなわちLIOF<0>の入力と、IOバス13(すなわちLIOノード17)の第1ビット(第2本目)すなわちLIO<1>の入力とを受け取る。図3に示されるIO<0>及びIO<1>は、図4に示されるIO<1:0>に対応する。
その結果、LIO<1>が“0”である場合、IOFバス14の第0ビットの出力(すなわちLIOFの第0ビットの出力)、つまり“0”に対応するトグル動作か、或いは“1”に対応するHigh状態かが、そのままDRFバス3に伝送される。すなわち、IOFバス14が“0”のときにDRFバス3はトグル動作を実施させられ、IOFバス14が“1”のときにDRFバス3はHigh状態において維持される。
一方、LIO<1>が1である場合、IOFバス14が“0”か“1”かにかかわらず、DRFバス3はHigh状態で維持される。つまり、トグル動作によって表される情報が伝送されない。
この構成によって、IOバス13にデータ“01b”が入力される場合、DRFバス3にトグル動作を実施させ、IOバス13に“00b”“10b”及び“11b”すなわち“01b”以外のデータが入力される場合、DRFバス3にトグル動作を実施させないことが可能となる。
続いて、下段のNOR回路の動作を説明する。下段のNOR回路は、IOFバス14(すなわちLIOFノード18)の第1ビット(第2本目)すなわちLIOF<1>の入力と、IOバス13(すなわちLIOノード17)の第0ビット(第1本目)すなわちLIO<0>の入力とを受け取る。
その結果、LIO<0>が0である場合、IOFバス14の第1ビットの出力(すなわちLIOF<1>の出力)がそのままDRFバス3に伝送される。つまり、IOFバス14が“0”のときDRFバス3はトグル動作を実施させられ、IOFバス14が“1”のときにDRFバス3はHigh状態で維持される。一方、LIO<0>が“1”である場合、IOFバス14が“0”か“1”かにかかわらず、DRFバス3はHigh状態で維持される。つまり、DRFバス3はトグル動作を実施させられない。この構成によって、IOバス13に“10b”が入力される場合、DRFバス3にトグル動作を実施させ、IOバス13に “00b”“10b”及び“11b” すなわち“01b”以外のデータが入力される場合、DRFバス3にトグル動作を実施させないことが可能となる。
続いて、図3の中段のNOR回路を説明する。中段のNOR回路は、IOFバス14(すなわちLIOFノード18)の第0ビット(第1本目)すなわちLIOF<0>の入力と、IOFバス14(すなわちLIOFノード18)の第1ビット(第2本目)すなわちLIOF<1>の入力とを受け取る。その結果、LIOF<0>及びLIOF<1>の両方に“0”が入力され、DR11Fバス4にトグル動作を実施させる必要がある場合にのみ、DR11Fバス4にトグル動作を実施させることになる。この構成によって、IOバス13に“11b”が入力される場合、DR11Fバス4にトグル動作を実施させることが可能となる。
上記で説明されたような、図3に示されるエンコード部20の構成及び動作によって、図4に示されるデータの変換を実現し、データを伝送する際に実施されるバスのトグル動作の回数を減少させることが可能となる。したがって、半導体記憶装置の消費電力の低減化を実現することが可能となる。
更に、半導体記憶装置1に含まれるエンコード部20は、従来のエンコード部と比較してゲート段数が増加しない。つまり、従来のエンコード部は、図3のNOR回路部分がインバータ回路によって置換されるよう構成されており、従来のエンコード部と比較して、本発明の第一の実施形態に係るエンコード部20はゲート段数が増加しない。したがって、エンコード部20は、従来のデータ伝送と比較してスピードに関してペナルティがなく、伝送速度の遅延が起こらないと特徴づけられる。
続いて、図5を参照して、DRFバス3、DR11Fバス4、GDRFバス6、及びGDR11Fバス7を介して伝送されるデータをデコードする方法について説明する。
図5は、半導体記憶装置1のデコード部22を示す図である。図5に示される回路は単なる一実施例であり、所望の動作を実施するよう自由に変形されうる。
アレイブロック2のデータセンスアンプ部15内のデータセンスアンプブロック16から出力されたデータは、上述されたように、エンコード部20及びデータセンスアンプ選択部21を介して、図4に示されるようにエンコードされ、DRFバス3及びDR11Fバス4へと伝送される。その後、データはデータマルチプレクサ部5を介してGDRFバス6及びGDR11Fバス7へ伝送される。このようにして伝送されたデータは、最終的にラッチマルチプレクサ部8によって受け取られ、更にDQバッファ部9へと送られる。
図5に示されるデコード部22は、ラッチマルチプレクサ部8内に、含まれる。
半導体記憶装置1に含まれるデコード部22は、デコードする、すなわちエンコード部20によってエンコードされ、DRFバス3、DR11Fバス4、GDRFバス6及びGDR11Fバス7を介して伝送された第二のデータを、もとの状態のデータ(第一のデータ、すなわちエンコードされる前のデータ)へと変換する機能を有する。デコード部22は、データをラッチして出力する機能をも有する。
GDRFバス6及びGDR11Fバス7のデータは、図5に示されるようにNANDフリップフロップ回路(ラッチ回路)に入力される。
まず、上段のNANDフリップフロップ回路は、GDRFバス6の第0ビット(第1本目)すなわちGDRF<0>の入力と、GDR11Fバス7の第0ビットすなわちGDR11F<0>の入力とを受け取る。そのうち、GDR11F<0>がHigh状態にあるとき、GDRF<0>がトグル動作の場合に、トグル動作によって表される情報を伝送することによってデータが出力される。それに対して、GDR11F<0>がトグル動作のとき、GDRF<0>の状態にかかわらず、トグル動作によって表される情報を伝送することによってデータが出力される。
つまり、少なくともGDRF<0>或いはGDR11F<0>のうちのどちらかが“0”である場合、トグル動作によって表される状態を伝送することによってデータが出力される。この際、デコード部22の出力側D<0>は、False側の代わりにTrue側を出力として使用するため、トグル動作によって表される状態が伝送される場合、D<0>は1である。
一方、下段のNANDフリップフロップ回路は、GDRFバス6の第1ビット(第2本目)すなわちGDRF<1>の入力と、GDR11Fバス7の第0ビットすなわちGDR11F<0>の入力とを受け取る。そのうち、GDR11F<0>がHigh状態にあるとき、GDRF<1>がトグル動作の場合に、トグル動作によって表される情報を伝送することによってデータが出力される。それに対して、GDR11F<0>がトグル動作のときは、GDRF<1>の状態にかかわらず、トグル動作によって表される情報を伝送することによってデータが出力される。
つまり、少なくともGDRF<1>或いはGDR11F<0>のどちらかが“0”である場合、トグル動作によって表される状態を伝送することによってデータが出力される。この際、デコード部22の出力側D<0>はFalse側の代わりにTrue側を出力として使用するため、トグル動作で表される状態が伝送される場合、D<0>は“1”である。
以上のような動作をすることによって、DRFバス3、DR11Fバス4、GDRFバス6、GDR11Fバス7を介して伝送されたデータをエンコードする前のトグル動作によって表される状態に変換することができる。
実際には、一度に多数のデータがGDRFバス6及びGDR11Fバス7に伝送される。一実施例として、16個のDQバッファ部9を含みDDR3システムを使用してデータを伝送する場合においては、128ビットのデータが一度に伝送される。したがって、多数のデータを一時的に格納(すなわちラッチ)して、半導体記憶装置のレイテンシー期間に依存するあるクロック数の経過後データを出力するための動作が必要とされる。
半導体記憶装置1は、デコード部22に対してステートマシンから“inSel”と呼ばれる制御信号を入力し、それによってデータのラッチを実施し、また、“Outsel”と呼ばれる制御信号を入力し、それによってデータを出力するよう構成される。ゆえに図5に示されるデコード部22は、データをラッチするためNANDフリップフロップ回路を含んでいる。
データをリセットするという意味である“rst”と呼ばれる制御信号を入力し、それによって、ラッチされたデータをリセットする動作を実施するようにも構成される。
半導体記憶装置1に含まれるデコード部22は、従来のデコード部と比較してゲート段数が増加しない。つまり、従来のデコード部は、図5に示されるNANDフリップフロップ回路を構成するNANDの二つの入力を有するよう構成される。比較して、本発明の第一の実施形態に係るデコード部22は、NANDの三入力を有するように異なって構成されるがゲート段数は増加しない。したがって、従来のデータ伝送と比較すると、デコード部22は、スピードペナルティがなく、伝送速度の遅延が起こらないと特徴づけられる。
半導体記憶装置1はSDRAMを例示することによって説明されているが、それは任意であり、例えば、DRAM、及びSRAM(スタティックランダムアクセスメモリ)のような他の揮発性半導体記憶装置でもよい。
半導体記憶装置1は、例えば、フラッシュメモリ、EEPROM(電気的消去可能プログラマブルリードオンリーメモリ)、UVEPROM(紫外線消去可能プログラマブルリードオンリーメモリ)、FeRAM(フェロエレクトリックランダムアクセスメモリ)、及びMRAM(マグネトレジシティブランダムアクセスメモリ)のような不揮発性半導体記憶装置でもよい。
更に、例えば、DDR(ダブルデータレート)システム或いは他のシステムを利用してデータが伝送されてもよい。
更に、本発明の第一の実施形態は、データを伝送する全てのデータバスに対して実施されるトグルの回数を減少させ、それによって消費電力を低減させるためにDRFバスに並行してDR11Fバスを配置し、GDRFバスに並行してGDR11Fバスを配置するよう構成される。しかしながら、代替実施例として、部分的に、DRFバス及びDR11Fバスの部分で実施されるトグルの回数を減少させ、それによって消費電力を低減させる構成としてもよい。更に、代替として、データマルチプレクサ部を変形することによって、GDRFバス及びGDR11Fバスの部分で部分的に、実施されるトグルの回数を減少させ、それによって消費電力を低減させてもよい。
更に、半導体記憶装置1は、DRFバス及びGDRFバスを介してデータを伝送する場合を例示することによって説明されているが、それは任意であって、DRバス及びGDRバスを使用することによってデータを伝送するような代替構成であってもよい。更に、GDRFバスに配置されるインバータの数を変更することによって、True側のデータを伝送するような代替構成であってもよい。更に、その際に、エンコード部及びデコード部は、所望の動作を実施するように変形されてもよい。
次に、図6、図7、図8を参照して、本発明の他の第二の実施形態について説明する。
本実施形態に係る半導体記憶装置の構成は、DRFバス3及びDR1111Fバス23、及び、GDRFバス6及びGDR1111Fバス24の構成が異なることを除いて基本的には、図1に示された実施形態に係る半導体記憶装置の構成と同様である。
DR1111Fバス23及びGDR1111Fバス24は、データ伝送時に実施されるデータバスのトグル動作の回数を減少させる目的で新たに追加される第二読み出しバスである。図1の実施形態は、2本のDRFバス3の間に1本のDR11Fバス4を追加し、同様に2本のGDRFバス6の間に1本のGDR11Fバス7を追加するよう構成された。それに対し、図6−図8の実施形態は、4本のDRFバス3に対して1本のDR1111Fバス23を追加し、同様に4本のGDRFバス6に対して1本のGDR1111Fバス24を追加するよう構成される。
4本のDRFバス3の間に1本のDR1111Fバス23が追加される。DR1111Fバス23は、データ伝送が従来システムで実施されるとき、4本のDRFバス3全てがトグル動作を実施する必要のある場合にのみ、トグル動作を実施するように構成される。更に、その際に、従来トグル動作を実施するべきであった4本のDRFバス3は全てトグル動作を実施しないように構成される。
GDRFバス6に対しても同様に、4本のGDRFバス6の間に1本のGDR1111Fバス24が追加される。GDR1111Fバス24は、データ伝送が従来システムで実施されるとき、4本のGDRFバス6全てがトグル動作を実施する必要のある場合にのみ、トグル動作を実施するように構成される。更に、その際に、従来トグル動作を実施するべきであった4本のGDRFバス6は全てトグル動作を実施しないように構成される。
図6−図8の実施形態の半導体記憶装置においては、データの読み出し方法(すなわちセンス方法)は、図1−図5の実施形態と同様である。すなわち、アレイブロック2のメモリセル部11内のメモリセルからデータを読み出すために、センスアンプ部12がデータを検出することから開始し、IOバス13及びIOFバス14を介してデータセンスアンプ部15のデータセンスアンプブロック16がデータを増幅するまでの一連の動作は、図1−図5の実施形態と同様であるため、ここでは説明は省略される。
図6−図8の実施形態に係る半導体記憶装置は、図6に示される第二のデータへの変換を、図7に示されるデータセンスアンプ部15において使用されるエンコード部20によって実現し、それによって消費電力の低減化を実現している。
図6は、本実施形態に係る半導体記憶装置で伝送されるデータ及び消費電力を示す図である。
IO<3:0>はIOバス13へのデータ入力を示す。3:0は第3ビットから第0ビットまで計4ビットという意味である。図6は、IOバス13へのデータ入力がDRFバス3で伝送されるとき、DRFバス3の電位がどのような状態であるか(すなわちHigh状態か或いはトグル動作か)を示す。図7に示されるIO<0>、IO<1>、IO<2>、及びIO<3>は、図6に示されるIO<3:0>に対応する。
まず、従来の半導体記憶装置においては、IOバス13に“0”が入力される場合、DRFバス3はHigh状態を維持し、IOバス13に“1”が入力される場合、DRFバス3はトグル動作を実施する必要がある。そのため、1回のデータ伝送のために実施されうる最大のトグル回数は、データ“1111b”を伝送する場合の4回である。更に、16種類のデータの伝送のために実施されるトグル回数は合計32回である。したがって、データ伝送のために実施される平均のトグル回数は2回(すなわち32回/16種類)である。
それに対して、図6−図8の実施形態に係る半導体記憶装置は、4本のDRFバス3に対して、1本のDR1111Fバス23を追加して配置し、次に示されるように、DRFバス3及びDR1111Fバス23にトグル動作を実施させるよう構成される。
DR1111Fバス23は、4本のDRFバス3の間に配置される。DR1111Fバス23は、従来システムでデータ伝送が実施されるとき、4本のDRFバス3全てがトグル動作を実施する必要のある場合にのみ、トグル動作を実施するよう構成される。更に、その際に、従来トグル動作を実施するべきであった4本のDRFバス3は全てトグル動作を実施しないように構成される。
なお、GDRFバス6及びGDR1111Fバス24は、DRFバス3及びDR1111Fバス23と同様に配置され、同様にトグル動作の回数を減少させるようにデータが伝送される。
すなわち、IOバス13にデータ“1111b”が入力される場合のみ、DR1111Fバス23はトグル動作を実施させられ、それ以外は、DR1111Fバス23はHigh状態で維持されるように構成される。それに対して、IOバス13にデータ“1111b”が入力される場合、DRFバス3は、トグル動作を実施しないようにされる。IOバス13に他のデータが入力される場合、動作は従来システムと変わらないままである。つまり、IOバス13にデータ“1111b”が入力されるとき、4本のDRFバス3にトグル動作を実施させる代わりに、1本のDR1111Fバス23にトグル動作を実施させる。
DRFバス3及びDR1111Fバス23にトグル動作を実施させることによって、1回のデータ伝送のために実施されうる最大のトグル回数は、データ“1110b”“1101b”“1011b”及び“0111b”を伝送する場合の3回である。更に、16種類のデータ伝送のために実施されるトグル回数の合計は29回である。したがって、実施される平均のトグル回数は1.8125回(すなわち29回/16種類)である。
つまり、図6−図8の実施形態に係る半導体記憶装置においては、1回のデータ伝送のために実施されうる最大のトグル回数が4回から3回に減少する。したがって、その消費電力は、最大消費電力においては、25%低減される。
更に、図6−図8の実施形態に係る半導体記憶装置においては、実施される平均のトグル回数が2回から1.8125回に減少する。したがって、その消費電力は、平均消費電力においては、約9%低減される。
このようなトグル動作を実現させるための方法を図7を参照して説明する。
図6−図8に示される実施形態に係るエンコード部20は、図7に示されるようにAND回路とNOR回路を接続することによって実現されうる。図7に示される回路は単なる一実施例であり、所望の動作を実施するよう自由に変形されうる。
図7の上段から示される5つの論理回路の出力は、それぞれ、DRFバス3の第0ビット(第1本目)であるDRF<0>、DRFバス3の第1ビット(第2本目)であるDRF<1>、DR1111Fバス23の第0ビットであるDR1111F<0>、DRFバス3の第2ビット(第3本目)であるDRF<2>、及びDRFバス3の第3ビット(第4本目)であるDRF<3>に接続される。
続いて、上から一段目の論理回路の動作を説明する。一段目のNOR回路は、IOFバス14(すなわちLIOFノード18)の第0ビット(第1本目)すなわちLIOF<0>の入力と、IOバス13(すなわちLIOノード17)の第1、第2、第3ビット(第2、第3、第4本目)すなわちLIO<1>、LIO<2>、及びLIO<3>のAND演算結果の入力とを受け取る。
その結果、LIO<1>、LIO<2>、 及びLIO<3>のANDが“0”である、つまりどれかが“0”である場合、IOFバス14の第0ビットの出力、つまり“0”に対応するトグル動作か、或いは“1”に対応するHigh状態かがそのままDRFバス3に伝送される。つまり、IOFバス14が“0”の場合にはDRFバス3はトグル動作を実施させられ、IOFバス14が“1”の場合にはDRFバス3はHigh状態で維持される。
それに対して、LIO<1>、LIO<2>、及びLIO<3>のANDが“1”である、つまり全てが“1”である場合、IOFバス14が“0”か或いは“1”かにかかわらず、DRFバス3はHigh状態で維持される。つまり、トグル動作によって表される状態は伝送されない。
この構成によって、IOバス13に“1111b”以外のデータが入力される場合、IOFバス14のトグル動作を伝送することによってDRFバス3にトグル動作を実施させ、IOバス13にデータ“1111b”が入力される場合、DRFバス3にトグル動作を実施しないようにさせることが可能となる。
なお、上から二段目、四段目、五段目の論理回路の動作は、上から一段目の論理回路の動作と同様である。したがって説明はここでは省略される。
続いて、上から三段目の論理回路を説明する。上から三段目の論理回路であるNOR回路は、IOFバス14(すなわちLIOFノード18)の第0ビットから第3ビット(第1本目から第4本目)すなわちLIOF<0>、LIOF<1>、LIOF<2>、及びLIOF<3>の入力を受け取る。
その結果、LIOF<0>、LIOF<1>、LIOF<2>、及びLIOF<3>に“0”が入力され結果としてトグル動作を実施させる場合にのみ、DR1111Fバス23はトグル動作を実施させられる。この構成によって、IOバス13に“1111b”が入力される場合に、DR1111Fバス23にトグル動作を実施させることが可能となる。
なお、データセンスアンプ部15に含まれる、データセンスアンプブロック16及びデータセンスアンプ選択部21の構成及び動作は、第一の実施形態と同様であるため、ここでは説明は省略される。
上述されたような、図7に示されるエンコード部20の構成及び動作によって、図6に示されるようなデータの変換を実現し、データを伝送する際に実施されるトグル動作の回数を減少させることが可能となる。したがって、この構成によって半導体記憶装置の消費電力の低減化を実現することが可能となる。
更に、本発明の第二の実施形態に係る半導体記憶装置のエンコード部20は、従来のエンコード部と比較してゲート段数が増加しない。つまり、従来のエンコード部は、図7の論理回路部分がインバータ回路によって置換されるよう構成されるため、それと比較して、本発明の第二の実施形態に係るエンコード部20はゲート段数が増加しない。したがって、従来のデータ伝送と比較して、エンコード部20はほとんどスピードペナルティがなく、伝送速度の遅延が起こらないと特徴づけられる。
図8は、図6及び図7に示される本発明の実施形態に係る半導体記憶装置のデコード部22を示す図である。図8に示される回路は単なる一実施例であり、所望の動作を実施するよう自由に変形されてもよい。
アレイブロック2のデータセンスアンプ部15内のデータセンスアンプブロック16から出力されたデータは、上述されたようにエンコード部20及びデータセンスアンプ選択部21を介して、図6に示されるようにエンコードされ、DRFバス3及びDR1111Fバス23へと伝送される。その後、データはデータマルチプレクサ部5を介してGDRFバス6及びGDR1111Fバス24へ伝送される。このようにして伝送されたデータは、最終的にラッチマルチプレクサ部8によって受け取られ、更にDQバッファ部9へと送られる。
デコード部22はラッチマルチプレクサ部8内に、含まれる。
本発明の第二の実施形態に係る半導体記憶装置に含まれるデコード部22は、デコードする、すなわちエンコード部20によってエンコードされ、DRFバス3、DR1111Fバス23、GDRFバス6及びGDR1111Fバス24を介して伝送された第二のデータを、もとのトグル動作によって示される状態のデータ(第一のデータ、すなわちエンコードされる前のデータ)に変換する機能を有する。デコード部22は、データをラッチして出力する機能をも有する。
GDRFバス6及びGDR1111Fバス24のデータは、図8に示されるようにNANDフリップフロップ回路(ラッチ回路)に入力される。図面の上から一段目のNANDフリップフロップ回路は、GDRFバス6の第0ビット(第1本目)すなわちGDRF<0>、及びGDR1111Fバス24の第0ビットすなわちGDR1111F<0>の入力を受け取る。そのうち、GDR1111F<0>がHigh状態にあるとき、GDRF<0>がトグル動作の場合に、トグル動作によって表される情報を伝送することによってデータが出力される。それに対して、GDR1111F<0>がトグル動作の状態にあるとき、GDRF<0>の状態にかかわらず、トグル動作によって表される情報を伝送することによってデータが出力される。
つまり、少なくともGDRF<0>或いはGDR1111F<0>のどちらかがトグル動作の状態である場合、トグル動作によって表される状態を伝送することによってデータが出力される。この際、デコード部22の出力側D<0>は、False側の代わりにTrue側を出力として使用するため、トグル動作で表される状態が伝送される場合、D<0>は“1”である。
なお、上から二段目、三段目、四段目のNANDフリップフロップ回路の動作は、上述された、上から一段目のNANDフリップフロップ回路の動作と同様である。したがって、ここでは説明は省略される。
上述されたような動作をすることによって、DRFバス3、DR1111Fバス23、GDRFバス6及びGDR1111Fバス24を介して伝送されたデータを、エンコードされる前のトグル動作によって表される状態のデータに変換することが可能となる。
本発明の第二の実施形態に係る半導体記憶装置は、デコード部22に対してステートマシンから“inSel”と呼ばれる制御信号を入力し、それによってデータをラッチし、“Outsel”と呼ばれる制御信号を入力し、それによってデータを出力するよう構成される。このため、図8に示されるデコード部22は、データをラッチするためのNANDフリップフロップ回路を含んでいる。
更に、デコード部22に対してステートマシンから、データをリセットするための“rst”と呼ばれる制御信号を入力することによって、ラッチされたデータをリセットする動作を開始する。
図8に示されるデコード部22は、従来のデコード部と比較してゲート段数が増加しない。つまり、従来のデコード部は、図8に示されるNANDフリップフロップ回路を構成するNANDに二入力を有するよう構成される。図8に示されるデコード部22はNANDに三入力を有するため従来のデコード部とは異なるがゲート段数は増加しない。したがって、デコード部22は、従来のデータ伝送と比較したとき、スピードペナルティが少なく、伝送速度の遅延が少ないと特徴づけられる。
なお、本発明の第二の実施形態は、4本のDRFバス3に対して、1本のDR1111Fバス23を追加し、4本のGDRFバス6に対して1本のGDR1111Fバス24を追加する構成を例示することによって説明されている。しかしながら、DRFバス及びGDRFバスの本数に対して、それぞれ追加されるDR1111Fバス及びGDR1111Fバスの本数は、本実施形態で例示された数に限定されるものではなく、自由に変更されてもよい。更に、それに関連して、エンコード部及びデコード部の構成及び機能が自由に変更されてもよい。増加が可能なエリアの面積に従って、追加されるDR1111Fバス及びGDR1111Fバスの本数を変化させることが可能である。
次に、図9、図10、及び図11を参照して、本発明の他の実施形態について説明する。
図9−図11の実施形態に係る半導体記憶装置の構成は、データの伝送をするために配置される、DRFバス3及びDR1111Fバス23、及びGDRFバス6及びGDR1111Fバス24の構成が異なることを除いて、基本的には図1−図5に示された実施形態に係る半導体記憶装置と同様である。
DR1111Fバス23及びGDR1111Fバス24は、データ伝送時に実施されるデータバスのトグル動作の回数を減少させる目的で新たに追加された第二読み出しバスである。第一の実施形態は、2本のDRFバス3に対してその間に1本のDR11Fバス4を追加し、同様に2本のGDRFバス6に対してその間に1本のGDR11Fバス7を追加するように構成された。
それに対して、図9−図11に示される実施形態は、DRFバス3に対してその間に3本のDR1111Fバス23を追加し、同様に4本のGDRFバス6に対してその間に3本のGDR1111Fバス24を追加するよう構成される。
更に詳細には、DRFバス3の第0ビット(第1本目)と、DRFバス3の第1ビット(第2本目)のグループに対して、DR1111Fバス23の第0ビット(第1本目)として1本のDR1111F<0>が追加され、DRFバス3の第2ビット(第3本目)とDRFバス3の第3ビット(第4本目)のグループに対して、DR1111Fバス23の第1ビット(第2本目)として1本のDR1111F<1>が追加される。更に、DRFバスの第0、第1、第2、第3ビット(第1、第2、第3、第4本目)に対して、DR1111Fバス23の第2ビット(第3本目)として1本のDR1111F<2>が追加される。つまり、合計、3本のDR1111Fバス23が4本のDRFバス3の配置に対して、追加される。
このような構成によって、従来システムでデータ伝送が実施された場合、DRFバス3の第0ビットと第1ビットの2ビットがトグル動作を実施する必要のある場合にのみ、その間に配置されているDR1111Fバス23の第0ビットであるDR1111F<0>がトグル動作を実施させられる。更に、従来システムでデータ伝送が実施された場合、DRFバス3の第2ビットと第3ビットの2ビットがトグル動作を実施する必要のある場合にのみ、その間に配置されているDR1111Fバス23の第1ビットであるDR1111F<1>がトグル動作を実施させられる。更に、この際、従来トグル動作を実施させるべきであった両側のDRFバス3はトグル動作を実施しないように構成される。
更に、従来方式でデータ伝送が実施された場合、DRFバス3の4本の線全て、すなわち、第0ビットから第3ビットまでにトグル動作を実施させる必要のある場合にのみ、DR1111Fバス23の第2ビットであるDR1111F<2>はトグル動作を実施させられる。更に、この際、従来トグル動作を実施させるべきであった全てのDRFバス3だけでなく、DR1111F<0>或いはDRF1111F<1>も全てトグル動作をさせないように構成される。
更に、GDRFバス6についても、3本のGDR1111Fバス24が、4本のGDRFバス6の間に追加される。このような構成にすることによって、DRFバス3及びDR1111Fバス23の場合と同様な方法でトグル動作の回数を減少させる。
図9−図11の実施形態に係る半導体記憶装置においては、データの読み出し方法(すなわちセンス方法)は第一の実施形態と同様である。すなわち、アレイブロック2のメモリセル部11内のメモリセルからデータを読み出すために、センスアンプ部12がデータを検出することから開始し、IOバス13及びIOFバス14を介してデータセンスアンプ部15のデータセンスアンプブロック16がデータを増幅するまでの一連の動作は図1−図5の実施形態の動作と同様である。したがって、ここでは説明は省略される。
図9−図11の実施形態に係る半導体記憶装置は、図9に示される第二のデータへの変換を、図10に示されるエンコード部20によって実現し、消費電力の低減化を実現するよう構成される。
図9は、本発明の第三の実施形態に係る半導体記憶装置で伝送されるデータ及び消費電力を示す図である。
IO<3:0>はIOバス13に入力されるデータを表す。“3:0”は第3ビットから第0ビットまで計4ビットという意味である。図9は、IOバス13へ入力されたデータがDRFバス3で伝送されるとき、DRFバス3の電位の状態(High状態か或いはトグル動作か)を示す。図10に示される、IO<0>、IO<1>、IO<2>、及びIO<3>は、図9に示されるIO<3:0>に対応する。
まず、図6の場合に説明されたように、従来の半導体記憶装置においては、IOバス13に“0”が入力される場合、DRFバス3はHigh状態で維持され、一方、IOバス13に“1”が入力される場合、DRFバス3はトグル動作を実施する必要がある。したがって、1回のデータ伝送のために実施されうる最大のトグル回数は、データ“1111b”を伝送するための4回である。更に、16種類のデータの伝送のために実施されるトグル回数が合計32回である。したがって、実施される平均のトグル回数は2回(すなわち32回/16種類)である。
それに対して、図9−図11の実施形態に係る半導体記憶装置は、4本のDRFバス3に対して、3本のDR1111Fバス23を追加し、次に示されるように、DRFバス3及びDR1111Fバス23にトグル動作を実施させるように構成される。
まず、IOバス13にデータ“1111b”が入力される場合のみDR1111F<2>のバスにトグル動作を実施させ、それ以外はHigh状態を維持させるように構成する。
更に、従来システムでデータ伝送が実施された場合、DRF<0>及びDRF<1>のバスの両方がトグル動作を実施する必要のある場合にのみ、DR1111F<0>のバスにトグル動作を実施させ、その際にはDRF<0>或いはDRF<1>はどちらもトグル動作を実施しないように構成される。それ以外のデータがIOバス13に入力される場合は、DR1111F<0>はHigh状態を維持する。
更に、DR1111F<1>のバスは、従来システムでデータ伝送が実施された場合、DRF<2>及びDRF<3>のバスの両方がトグル動作を実施する必要のある場合にのみトグル動作を実施させられ、その際には、DRF<2>及びDRF<3>はどちらもトグル動作を実施しない。それ以外のデータがIOバス13に入力される場合は、DR1111F<1>はHigh状態を維持する。
ここで、DR1111F<2>がトグル動作を実施させられる場合、DR1111F<0>及びDR1111F<1>は両方ともトグル動作を実施しない。
なお、GDRFバス6及びGDR1111Fバス24は、DRFバス3及びDR1111Fバス23と同様に配置され、実施されるトグル動作の回数は同様な方法で減少し、データが伝送される。
上述されたように、DRFバス3及びDR1111Fバス23がトグル動作を実施することによって、1回のデータ伝送のために実施される最大のトグル回数は、データ“0101b”“1010b”“0110b”“0111b”“1001b”“1011b”“1101b”及び“1110b”を伝送する場合における2回である。更に、16種類のデータ伝送のために実施されるトグル回数は合計23回である。したがって、実施される平均のトグル回数は1.4375回(すなわち23回/16種類)である。
つまり、本発明の第三の実施形態に係る半導体記憶装置においては、1回のデータ伝送のために実施される最大のトグル回数が4回から2回に減少する。したがって、その消費電力は、最大消費電力において50%低減される。
更に、図9−図11の実施形態に係る半導体記憶装置においては、実施される平均のトグル回数が2回から1.4375回に減少する。したがって、その消費電力は、平均消費電力において約28%低減される。
続いて、図10を参照して、このようなトグル動作を実現させるための方法を説明する。
データセンスアンプ部15において使用される図9−図11の実施形態に係るエンコード部20は、図10に示されるように、AND回路及びNOR回路を使用することによって実現されうる。図10に示される回路は単なる一実施例であり、所望の動作を実施するよう自由に変形されてもよい。
図10のエンコード部20に示される7つの論理回路の出力は、その上段から、それぞれDRFバス3の第0ビット及び第1ビット(第1本目及び第2本目)であるDRF<0>及びDRF<1>、DR1111Fバス23の第0ビット(第1本目)であるDR1111F<0>、DR1111Fバス23の第2ビット(第3本目)であるDR1111F<2>、DR1111Fバス23の第1ビット(第2本目)であるDR1111F<1>、続いて、DRFバス3の第2ビット及び第3ビット(第3本目及び第4本目)であるDRF<2>、及びDRF<3>に接続される。
なお、上から一段目及び二段目のNOR回路の動作は、図3の上段及び下段のNOR回路の動作と同様である。したがって、ここでは説明は省略される。
更に、上から六段目及び七段目のNOR回路の動作は、図3の上段及び下段のNOR回路の動作と同様である。したがって、ここでは説明は省略される。
このような回路を構成することによって、例えば、上から一段目に示されるNOR回路の場合、LIO<1>が“0”である場合に、IOFバス14の第0ビットの出力をそのままDRFバス3に伝送する。つまり、IOFバス14が“0”の場合DRFバス3はトグル動作を実施させられ、一方、IOFバス14が“1”の場合DRFバス3はHigh状態で維持される。
一方、LIO<0>が“1”である場合、IOFバス14が“0”か或いは“1”かにかかわらず、DRFバス3はHigh状態で維持される。つまり、トグル動作によって表される状態は伝送されない。
続いて、上から三段目の論理回路の動作を説明する。上から三段目のNOR回路は、IOFバス14(すなわちLIOFノード18)の第0ビットすなわちLIOF<0>、及び第1ビットすなわちLIOF<1>の入力と、IOバス13(すなわちLIOノード17)の第2ビット、及び第3ビットであるLIO<2>及びLIO<3>のAND演算結果の入力と、を受け取る。その結果、LIO<2>、或いはLIO<3>の少なくともどちらかが“0”であるとき、LIOF<0>及びLIOF<1>がともにトグル動作の場合に、トグル動作によって表される状態はDR1111F<0>へと伝送され、それによってトグル動作を実施させる。
それに対して、LIO<2>、及びLIO<3>のANDが“1”である、つまり、その両方が“1”であるとき、LIOF<0>及びLIOF<1>の状態にかかわらず、DR1111F<0>バスはHigh状態で維持される。つまり、トグル動作によって表される状態は伝送されない。
このような構成によって、IOバス13に“1111b”が入力される場合にはDR1111F<0>にトグル動作を実施させないよう制御することを可能とし、それ以外の場合で、DR1111F<0>を制御するため、IOバス13の第0ビット及び第1ビットに両方“1”が入力される場合には、この構成がトグル動作を実施することを可能とする。
なお、上から五段目の論理回路の動作は、上述された上から三段目の論理回路の動作と同様である。したがって、ここでは説明は省略される。
続いて、上から四段目の論理回路を説明する。上から四段目の論理回路であるNOR回路は、IOFバス14(すなわちLIOFノード18)の第0ビットから第3ビットのLIOF<0>、LIOF<1>、LIOF<2>、及びLIOF<3>の入力を受け取る。
その結果、LIOF<0>、LIOF<1>、LIOF<2>、及びLIOF<3>に“0”が入力されトグル動作が必要な場合にのみ、DR1111Fバス23の第2ビット、すなわちDR1111F<2>にトグル動作を実施させる。
この構成によって、IOバス13にデータ“1111b”が入力される場合に、DR1111Fバス23の第2ビット、すなわちDR1111F<2>にトグル動作を実施させることが可能となる。
なお、図11に示されるデータセンスアンプ部15に含まれる、データセンスアンプブロック16及びデータセンスアンプ選択部21の構成及び動作は、図1−図5の実施形態の構成及び動作と同様である。したがって、ここでは説明は省略される。
図10に示されるエンコード部20を構成及び動作は、図9に示されるようなデータの変換を実現し、データを伝送するとき時に実施されるバスのトグル動作の回数を減少させることを可能にする。したがって、半導体記憶装置の消費電力の低減化を実現することが可能となる。
更に、図9−図11の実施形態に係る半導体記憶装置に含まれるエンコード部20は、従来のエンコード部と比較してゲート段数が増加しない。つまり、従来のエンコード部は、図10の論理回路部分がインバータ回路で置換されるよう構成されるが、それと比較して、図9−図11の実施形態に係るエンコード部20はゲート段数が増加しない。したがって、従来のデータ伝送と比較してスピードペナルティが少なく、伝送速度の遅延が少ないと特徴づけられる。
図11は、図6−図9の実施形態に係る半導体記憶装置のデータセンスアンプ部15において使用されるデコード部22を示す図である。図11に示される回路は一実施例であり、所望の動作を実施するよう自由に変形されてもよい。
アレイブロック2のデータセンスアンプ部15内のデータセンスアンプブロック16から出力されたデータは、上述されたように、エンコード部20及びデータセンスアンプ選択部21を介して、図9に示されるようにエンコードされ、その後DRFバス3及びDR1111Fバス23へと伝送される。その後、データはデータマルチプレクサ部5を介してGDRFバス6及びGDR1111Fバス24へ伝送される。このようにして伝送されるデータは、最終的にラッチマルチプレクサ部8によって受け取られ、更にDQバッファ部9へと送られる。
図9−図11の実施形態に係る半導体記憶装置に含まれるデコード部22は、デコードする、すなわちエンコード部20によってエンコードされ、DRFバス3、DR1111Fバス23、GDRFバス6及びGDR1111Fバス24を介して伝送された第二のデータを、もとのトグル動作によって示される状態のデータ(第一のデータすなわちエンコードされる前のデータ)に変換する機能を有する。デコード部22は、データをラッチして出力する機能をも有する。
GDRFバス6及びGDR1111Fバス24のデータは、図11に示されるようにNANDフリップフロップ回路(ラッチ回路)に入力される。図面の上から一段目のNANDフリップフロップ回路は、GDRFバス6の第0ビット(第1本目)すなわちGDRF<0>の入力、及びGDR1111Fバス24の第0ビット及び第2ビット(第1本目及び第3本目)すなわちGDR1111F<0>及びGDR1111F<2>の入力を受け取る。そのうち、GDR1111F<0>及びGDR1111F<2>が両方ともHigh状態にあるとき、GDRF<0>がトグル動作の場合に、トグル動作によって表される情報を伝送することによってデータが出力される。それに対して、GDR1111F<0>或いはGDR1111F<2>の少なくとも一方がトグル動作の状態であるときは、GDRF<0>の状態にかかわらず、トグル動作によって表される情報を伝送することによってデータが出力される。
つまり、少なくともGDRF<0>、GDR1111F<0>或いはGDR1111F<2>のうちのいずれかが“0”である、つまりトグル動作を実施する場合、トグル動作によって表される状態を伝送することによってデータが出力される。この際、デコード部22の出力側D<0>はFalse側の代わりにTrue側を出力として使用する。したがって、トグル動作によって表される状態が伝送される場合、D<0>は“1”である。
なお、上から二段目、三段目、四段目のNANDフリップフロップ回路の動作は、上述された上から一段目のNANDフリップフロップ回路の動作と同様である。したがって、ここでは説明は省略される。
上述されたような動作をすることによって、DRFバス3、DR1111Fバス23、GDRFバス6及びGDR1111Fバス24を介して伝送されたデータを、エンコードされる前のトグル動作によって表される状態のデータに変換することが可能となる。
図9−図11の実施形態に係る半導体記憶装置は、デコード部22に対してステートマシンから“inSel”と呼ばれる制御信号を入力し、それによってデータをラッチし、“Outsel”と呼ばれる制御信号を入力し、それによってデータを出力するよう構成される。このため、図11に示されるデコード部22は、データをラッチするためNANDフリップフロップ回路を含んでいる。
更に、デコード部22に対してステートマシンから、データをリセットするための“rst”と呼ばれる制御信号を入力し、ラッチされたデータをリセットする動作を開始する。
更に、図11においては、図9−図11の実施形態に係る半導体記憶装置のデコード部22は、従来のデコード部と比較してゲート段数が増加しない。つまり、従来のデコード部は、図11に示されるNANDフリップフロップ回路を構成するNANDに二入力を有するよう構成される。本発明の第三の実施形態に係るデコード部22はNANDに四入力を有するため従来のデコード部とは異なるがゲート段数は増加しない。したがって、デコード部22は、従来のデータ伝送と比較したとき、スピードペナルティが少なく、伝送速度の遅延が少ないと特徴づけられる。
続いて、図12及び図13を参照して、本発明の他の実施形態に係る半導体記憶装置を説明する。
図13は、本発明の第四の実施形態に係る半導体記憶装置のデータバスの配置を示す図である。
図12及び図13の実施形態に係る半導体記憶装置の構成は、基本的には図1に示された実施形態に係る半導体記憶装置の構成と同様である。しかしながら、データの伝送をするための、DRFバス3及びデータ書き込みFalse(DWF)バス25、及びGDRFバス6及びグローバルデータ書き込みFalse(GDWF)バス26に相違点がある。
つまり、図1に示される実施形態は、DRFバス3に対して第二読み出しバスとしてDR11Fバス4を追加し、更にGDRFバス6に対して第二読み出しバスとしてGDR11Fバス7を追加するように構成される。それに対して、図12及び図13の実施形態は、バスを新たに追加する代わりに、データの書き込み用にもともと備えられている書き込みバスであるDWFバス25及びGDWFバス26を双方向バスとして利用することで特徴づけられる。
一般的に半導体記憶装置のDRFバス3とDWFバス25は、シールドを提供する目的で交互に配置される。つまり、データの読み出しをするとき、1本目と3本目のDRFバス3がトグル動作を実施させられる場合、そのバスの間に存在する2本目のDRFバス3がカップリングによって影響を受ける結果として電位が変動すると、データの誤りの原因となる。したがって、以下に記述されるような対策が講じられる。つまり、それぞれのDRFバス3の間にDWFバス25が前もって配置され、データの読み出しの間、DWFバス25は接地或いはVccの電位に保持される。データの読み出し及び書き込みは同時には起こらないため、読み出しの時には書き込み用のDWFバス25がシールドとして機能し、書き込みの時には読み出し用のDRFバス3がシールドとして機能して、それによってデータ伝送の際の誤りを減少させるように設計がなされる。
図12及び図13の実施形態に係る半導体記憶装置は、図13に示されるように、DRFバス3及びDWFバス25、及びGDRFバス6及びGDWFバス26を全て並行して配置し、DWFバス25及びGDWFバス26を、データ伝送時に実施されるデータバスのトグル動作の回数を減少させる目的で使用するように構成される。
つまり、図1の実施形態に係る半導体記憶装置の、DR11Fバス4の代わりにDWFバス25が使用され、GDRFバス6の代わりにGDWFバス26が使用される。
GDWFバス26のある点において、GDWFバス制御部27が備えられる。本発明の第四の実施形態に係る半導体記憶装置は、GDWFバス制御部に27によってGDWFバス26を双方向の伝送に利用することが可能である。
例えば、読み出し動作を実施する場合、GDWFバス制御部27は、ステートマシンからRead信号の入力を受け取り、GDWFバス26をGDRFバス6と同一方向へ駆動し、書き込み方向と逆に駆動するように制御する。この構成によって、GDWFバス26を読み出し方向へデータを伝送するために使用することが可能となる。
例えば、書き込み動作を実施する場合、GDWFバス制御部27は、ステートマシンからRead信号の入力を受け取らず、GDWFバス26をGDRFバス6と同一方向へは駆動しない。この構成によって、GDWFバス26を書き込み方向へデータを伝送するために使用することが可能となる。
上記の説明を除いて、第四の実施例に係る半導体記憶装置の構成、動作及び機能は図1に示された実施形態に係る半導体記憶装置の構成、動作及び機能と同様である。したがって、ここでは説明は省略される。
更に、図12及び図13の実施形態に係る半導体記憶装置に含まれるエンコード部、及びデコード部の構成、動作及び機能は、図3及び図5に示された実施形態に係る半導体記憶装置のエンコード部及びデコード部の構成、動作及び機能と同様である。したがって、ここでは説明は省略される。
一方、実施されるトグル動作の回数を減少させるために実施される第二のデータへの変換と、その変換の結果として低減される消費電力に関する説明は、本発明の第一の実施形態の場合(図4参照)と同様である。したがって、ここでは説明は省略される。
上述されたような半導体記憶装置を構成することによって、データバスを新たに追加することなく、すなわち、チップ面積の拡大があったとしてもごくわずかで、DRFバス及びGDRFバスのトグル動作の数を減少させ、それによって半導体記憶装置のデータ伝送時の消費電力を低減させることが可能となる。
以上、詳細に説明されたような半導体記憶装置を構成することによって、読み出し用のデータバス以外のデータバスをデータ伝送に利用し、それによって、実施されるトグル動作の回数を減少させ、読み出し動作を実施する際のデータ伝送時の消費電力を低減させることが可能となる。
本明細書においては、本発明に係る特定の実施形態が例示の目的で説明されてきたが、前述されたことから、本発明の概念および範囲を逸脱することなく種々の変形がなされてもよいことを理解されたい。したがって、本発明は付随する請求項以外によって限定されることがない。
本発明に係る実施形態は、付随する図面に関して言及され、以下の詳細な説明からより明らかになるであろう。
図1は、本発明の実施形態に係る半導体記憶装置のブロック図である。
図2は、図1に示される実施形態に係る半導体記憶装置のデータバスの配置を示す図である。
図3は、図1に示される半導体記憶装置実施形態において使用されうる、エンコード部を含むデータセンスアンプ部の実施形態を示す図である。
図4は、図1に示される実施形態に係る半導体記憶装置で伝送されるデータ及び消費電力を示す図である。
図5は、図1或いは図12に示される半導体記憶装置におけるラッチマルチプレクサ部において使用されるデコード部の実施形態を示す図である。
図6は、本発明の他の実施形態に係る半導体記憶装置で伝送されるデータ及び消費電力を示す図である。
図7は、図1に示される半導体記憶装置実施形態において使用されうるデータセンスアンプ部の他の実施形態を示す図である。
図8は、図1或いは図12に示される半導体記憶装置におけるラッチマルチプレクサ部において使用されるデコード部の実施形態を示す図である。
図9は、本発明の他の実施形態に係る半導体記憶装置で伝送されるデータ及び消費電力を示す図である。
図10は、図1に示される半導体記憶装置実施形態において使用されうるデータセンスアンプ部の他の実施形態を示す図である。
図11は、図1或いは図12に示される半導体記憶装置実施形態におけるラッチマルチプレクサ部において使用されるデコード部の実施形態を示す図である。
図12は、本発明の他の実施形態に係る半導体記憶装置のブロック図である。
図13は、図12に示される実施形態に係る半導体記憶装置のデータバスの配置を示す図である。
Claims (25)
- 半導体記憶装置であって、
第一のデータのための複数の第一のデータバスと、
前記第一のデータを第二のデータへと変換するため前記第一のデータバスに接続されるエンコード部であって、前記第二のデータの複数のトグル動作の前記数が前記第一のデータにおける複数のトグル動作の前記数よりも小さくなるようにする、エンコード部と、
前記第二のデータを伝送するため前記第一のデータバスに接続される第二のデータバスと、を含む、
ことを特徴とする半導体記憶装置。 - 前記第二のデータバスは、書き込みデータを伝送するための書き込みデータバスを含む、
ことを特徴とする請求項1に係る半導体記憶装置。 - 前記第二のデータを、第三のデータに変換するためのデコード部を更に含む、
ことを特徴とする請求項1に係る半導体記憶装置。 - 前記第一のデータバスは、その全てが前記エンコード部に接続される複数のデータ線の複数のグループに分割される、
ことを特徴とする請求項1に係る半導体記憶装置。 - 前記エンコード部は、複数のデータ線の前記複数のグループのうちの2つに接続される、
ことを特徴とする請求項4に係る半導体記憶装置。 - 前記第二のデータバスは、書き込みデータを伝送するための書き込みバスである、
ことを特徴とする請求項5に係る半導体記憶装置。 - 前記第一のデータは、複数のデータビット及び対応する相補的な複数のデータビットを含み、前記第二のデータは、シングルエンドのデータを含み、前記エンコード部は、
入力が前記第一のデータの前記複数のデータビットの第一番目と、前記対応する相補的なデータビットであり、出力が前記第二のデータの第一ビットである第一の否定論理和回路と、
入力が前記第一のデータの前記第一のデータビットと、前記第一のデータビットとは異なる第二のデータビットに対応する相補的なデータビットであり、出力が前記第二のデータの第二のビットである第二の否定論理和回路と、
入力が、前記第一のデータの第一のデータビットに対応する前記相補的なデータビットと、第二のデータビットに対応する前記相補的なデータビットであり、出力が前記第二のデータの第三のビットである、第三の否定論理和回路と、
を含み、
前記複数の否定論理和回路のうちの一つに対する前記複数の入力のうちの少なくとも一つが第一の論理レベルを有するとき、前記エンコード回路は、前記第一のデータの前記第一及び第二のビットのトグルに応じて、前記第二のデータの前記第一及び第二のビットをトグルするよう動作可能であり、前記複数の否定論理和回路のうちの一つに対する両方の入力が前記第一の論理レベルとは異なる第二の論理レベルを有するとき、前記エンコード回路は、前記第一のデータの前記第一及び第二のビットのトグルに応じて前記第二のデータの前記第一及び第二のビットのトグルを抑制するよう動作可能である、
ことを特徴とする請求項1に係る半導体記憶装置。 - 前記第一のデータは4個のデータビット及び4個の対応する相補的なデータビットを含み、前記第二のデータは、それぞれが前記第一のデータの前記4個のデータビットの組合せを含む5個のシングルエンドのビットを含み、前記エンコード部は、
入力が前記第一のデータの第一のデータビットに対応する相補的なデータビットと前記第一のデータの前記第二、第三及び第四のデータビットの論理積であり、出力が前記第二のデータの前記第一のビットである、第一の否定論理和回路と、
入力が前記第一のデータの前記第二のデータビットに対応する相補的なデータビットと前記第一のデータの前記第一、第三及び第四のデータビットの論理積であり、出力が前記第二のデータの前記第二のビットである、第二の否定論理和回路と、
入力が前記第一のデータの前記第三のデータビットに対応する相補的なデータビットと前記第一のデータの前記第一、第二及び第四のデータビットの論理積であり、出力が前記第二のデータの前記第三のビットである、第三の否定論理和回路と、
入力が前記第一のデータの前記第四のデータビットに対応する相補的なデータビットと前記第一のデータの前記第一、第二及び第三のデータビットの論理積であり、出力が前記第二のデータの前記第四のビットである、第四の否定論理和回路と、
入力が前記第一、第二、第三及び第四のデータビットに対応する相補的なデータビットであり、出力が前記第二のデータの前記第五のビットである、第五の否定論理和回路と、
を含み、
前記複数の否定論理和回路のうちのすべてに対する前記複数の入力のうちの少なくとも一つが第一の論理レベルを有するとき、前記エンコード回路は、前記第一のデータのトグルに応じて前記第二のデータをトグルするよう動作可能であり、前記複数の否定論理和回路のすべてに対する入力の両方が前記第一の論理レベルとは異なる第二の論理レベルを有するとき、前記エンコード回路は、前記第一のデータのトグルに応じて前記第二のデータのトグルを抑制するよう動作可能である、
ことを特徴とする請求項1に係る半導体記憶装置。 - 前記第一のデータは、4個のデータビット及び4個の対応する相補的なデータビットを含み、前記第二のデータは、それぞれが前記第一のデータの前記4個のデータビットの組合せを含む、シングルエンドの複数のデータビットの4個のデータビットを含み、前記エンコード部は、
入力が前記第一のデータの前記複数のデータビットのうちの第一に対応する相補的なデータビットと、前記第一のデータの前記複数のデータビットのうちの第二であり、出力が前記第二のデータバスの第一本目の線に適用される、第一の否定論理和回路と、
入力が前記第一のデータの前記第一のデータビットと、前記第一のデータの前記第二のデータビットに対応する相補的なデータビットであり、出力が前記第二のデータバスの第二本目の線に適用される、第二の否定論理和回路と、
入力が前記第一のデータの第三のビットに対応する相補的なデータビットと前記第一のデータの前記複数のデータビットのうちの第四であり、出力が前記第二のデータバスの第三本目の線に適用される、第三の否定論理和回路と、
入力が前記第一のデータの前記第三のデータビットと、前記第一のデータの前記第四のデータビットに対応する相補的なデータビットであり、出力が前記第二のデータバスの第四目の線に適用される、第四の否定論理和回路と、
入力が前記第一のデータの前記第三及び第四のビットの論理積と、前記第一のデータの前記第一のデータビットに対応する前記相補的なデータビットと、前記第一のデータの前記第二のデータビットに対応する前記相補的なデータビットであり、出力が前記第二のデータバスの第五本目に適用される、第五の否定論理和回路と、
入力が前記第一のデータの前記第一及び第二のデータビットの論理積と、前記第一のデータの前記第三のデータビットに対応する前記相補的なデータビットと、前記第一のデータの前記第四のデータビットに対応する前記相補的なデータビットであり、出力が前記第二のデータバスの第六本目の線に適用される、第六の否定論理和回路と、
入力が、前記第一のデータの前記第一、第二、第三及び第四のデータビットにそれぞれ対応する前記相補的な複数のデータビットであり、出力が前記第二のデータバスの第七本目の線に適用される、第七の否定論理和回路と、
を含み、
前記複数の否定論理和回路の一つに対する前記複数の入力のうちの少なくとも一つが第一の論理レベルを有するとき、前記エンコード回路は前記第一のデータのトグルに応じて前記第二のデータをトグルするよう動作可能であり、全ての前記複数の否定論理和回路に対する前記複数の入力が前記第一の論理レベルとは異なる第二の論理レベルを有するとき、前記エンコード回路は前記第一のデータのトグルに応じて前記第二のデータのトグルを抑制するよう動作可能である、
ことを特徴とする請求項1に係る半導体記憶装置。 - 前記第二のデータは複数のシングルエンドの複数のデータビットの3ビットを含み、前記第三のデータは2ビットを含み、前記デコード部は、
入力が前記第二のデータの前記複数のビットの第一番目と前記第二のデータの前記複数のビットのうちの第三番目であり、出力が前記第三のデータの前記複数のビットのうちの第一番目である、第一の否定論理積ラッチ回路と、
入力が前記第二のデータのうちの第二のビットと、前記第二のデータのうちの前記第三のビットであり、出力が前記第三のデータの前記複数のビットのうちの第二番目である、第二の否定論理積ラッチ回路と、
を含む、
ことを特徴とする請求項3に係る半導体記憶装置。 - 前記第二のデータは5個のシングルエンドのビットを含み、前記第三のデータは4個のビットを含み、前記デコード部は、
入力が前記第二のデータの前記複数のビットのうちの第一番目と第五番目であり、出力が前記第三のデータの前記複数のビットのうちの第一番目である、第一の否定論理積ラッチ回路と、
入力が前記第二のデータの前記複数のビットのうちの第二番目と、前記第二のデータの前記第五のビットであり、出力が前記第三のデータの前記複数のビットのうちの第二番目である、第二の否定論理積ラッチ回路と、
入力が前記第二のデータの前記複数のビットのうちの第三番目と前記第二のデータの前記第五のビットであり、出力が前記第三のデータの前記複数のビットのうちの第三番目である、第三の否定論理積ラッチ回路と、
入力が前記第二のデータの前記複数のビットのうちの第四番目と前記第二のデータの前記第五のビットであり、出力が前記第三のデータの前記複数のビットのうちの第四番目である、第四の否定論理積ラッチ回路と、を含む、
ことを特徴とする請求項3に係る半導体記憶装置。 - 前記第二のデータは7個のシングルエンドのビットを含み、前記第三のデータは4個のビットを含み、前記デコード部は、
入力が前記第二のデータの前記複数のビットのうちの第一番目、第五番目及び第七番目であり、出力が前記第三のデータの第一のビットである、第一の否定論理積ラッチ回路と、
入力が前記第二のデータの第二のビットと前記第二のデータの前記第五番目及び第七番目のビットであり、出力が前記第三のデータの第二のビットである、第二の否定論理積ラッチ回路と、
入力が前記第二のデータの前記複数のデータビットのうちの第三番目及び第六番目と前記第二のデータの前記第七のビットであり、出力が前記第三のデータの第三のビットである、第三の否定論理積ラッチ回路と、
入力が前記第二のデータの第四のビットと前記第二のデータの前記第六及び前記第七のビットであり、出力が前記第三のデータの第四のビットである、第四の否定論理積ラッチ回路と、を含む、
ことを特徴とする請求項3に係る半導体記憶装置。 - 前記半導体記憶装置は、揮発性半導体データ記憶装置を含む、
ことを特徴とする請求項1に係る半導体記憶装置。 - 前記半導体記憶装置は、ダイナミックランダムアクセスメモリ(DRAM)を含む、
ことを特徴とする請求項13に係る半導体記憶装置。 - 前記半導体記憶装置は、シンクロナスダイナミックランダムアクセスメモリ(SDRAM)を含む、
ことを特徴とする請求項14に係る半導体記憶装置。 - 請求項15の前記半導体データ記憶装置は、ダブルデータレート(DDR)によってデータを伝送するよう動作可能である、
ことを特徴とする請求項15に係る半導体記憶装置。 - メモリデバイスであって、
複数のメモリセルのアレイと、
複数のメモリセルの前記アレイ近傍に配置され、前記複数のメモリセルに接続され、前記複数のメモリセルから受け取られる第一のデータを第二のデータに変換するよう動作可能である、エンコード部であって、前記第二のデータの複数のトグル動作の前記数が前記第一のデータにおける複数のトグル動作の前記数よりも小さくなるようにする、エンコード部と、
前記エンコード部から離れて配置され、バスを介して前記エンコード部に接続されるデコード部であって、前記デコード部は前記第二のデータを第三のデータに変換するよう動作可能であり、前記第三のデータが前記第一のデータとほぼ同一になるようにする、
ことを特徴とするメモリデバイス。 - 前記第二のデータの少なくとも1ビットは、前記第一のデータの複数のビットの組合せから生成される、
ことを特徴とする請求項17に記載のメモリデバイス。 - 前記第三のデータの少なくとも1ビットは、前記第二のデータの複数のビットの組合せから生成される、
ことを特徴とする請求項18に記載のメモリデバイス。 - 第一のデータの複数のビットをエンコードする方法であって、
それぞれが第一のデータの複数の前記ビットのうちのそれぞれの一つと、第一のデータの複数の前記ビットとの組み合わせから生成される第二のデータの複数のビットを生成するステップを含み、複数のデータビットの前記組み合わせは、前記第二のデータの複数のトグル動作の前記数が前記第一のデータにおける複数のトグル動作の前記数よりも小さくなるように選択される、
ことを特徴とする方法。 - 前記第二のデータは、
それぞれが、前記第一のデータのそれぞれのビットと、前記第一のデータの第一の複数のビットとから生成される複数のデータビットの第一のグループと、
それぞれが、前記第一のデータのそれぞれのビットと、前記第一のデータの第二の複数のビットとから生成される複数のデータビットの第二のグループであって、前記第一のデータの前記第二の複数のビットは、前記第一のデータの前記第一の複数のビットとは少なくとも部分的に異なる、複数のデータビットの第二のグループと、を含む、
ことを特徴とする請求項20に記載の方法。 - メモリアレイからメモリデバイスの複数のデータバス端子へとデータを接続する方法であって、
データの複数のビットを前記アレイから前記アレイに隣接する位置においてエンコードするステップであって、前記エンコードされたデータの複数のトグル動作の前記数が前記アレイからの前記データにおける複数のトグル動作の前記数よりも小さくなるような、ステップと、
前記複数のデータバス端子近傍の前記位置へ前記エンコードされたデータを伝送するステップと、
前記エンコードされたデータを前記アレイからの前記データに対応するデータへと変換することによって、前記複数のデータバス端子近傍の前記エンコードされたデータをデコードするステップと、
を含む方法。 - 前記アレイからのデータの複数のビットをエンコードする前記動作は、前記アレイからのデータの前記複数のビットを、それぞれが前記アレイからのデータの前記複数のビットのうちのそれぞれの一つと、前記アレイからのデータの前記複数のビットとの組み合わせに基づく、エンコードされた複数のビットへと変換するステップを含む、
ことを特徴とする請求項22に記載の方法。 - 前記アレイからの前記データは、相補的な複数のデータビットを含み、前記アレイからのデータの複数のビットをエンコードする前記動作は、前記アレイからの前記データを、それぞれが前記相補的な複数のビットのそれぞれの組の組合せに基づく複数のエンコードされたビットへと変換するステップを含む、
ことを特徴とする請求項22に記載の方法。 - 前記エンコードされたデータをデコードする前記動作は、前記エンコードされたデータの複数のビットを、それぞれが前記エンコードされた複数のビットのうちのそれぞれの一つと、前記エンコードされたデータの複数のビットとの組み合わせに基づく、デコードされた複数のビットへと変換するステップを含む、
ことを特徴とする請求項22に記載の方法。
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