JP2009170078A - データバス電力低減化半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置のデータ伝送時におけるデータバスのトグル動作よる消費電力を低減する。
【解決手段】ＤＲＦバス、ＤＲ１１Ｆバス、ＧＤＲＦバス、及びＧＤＲ１１Ｆバスを含み、ＤＲＦバス及びＤＲ１１Ｆバス、並びにＧＤＲＦバス及びＧＤＲ１１Ｆバスは、データ伝送時に実施されるデータバスのトグル動作の回数を減少させる目的で、並行して配置される。ＤＲ１１Ｆバスは、データ伝送が従来システムで実施された場合に両側のＤＲＦバスがトグル動作を実施させられる場合にのみ、ＤＲ１１Ｆバスにトグル動作を実施させるように追加される。
【選択図】図２

Description

本発明は、半導体記憶装置に係り、少なくとも一つの実施形態において、特にその消費電力低減のための技術に関する。

半導体集積回路技術の急速な進歩、及び半導体素子の高集積化に関連して、一般にメモリと呼ばれる半導体情報記憶素子の大容量化を目指して、技術革新が進んでいる。

近年、容量がギガバイト単位にまで大容量化するダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関連して問題となっていることは、読み出し動作、或いは書き込み動作を実施する過程においてデータが伝送される際に消費電力が増大していることである。消費電力増大の一要因は、データを伝送するためのデータバスの延長に起因する。

一般的な半導体記憶装置においては、チップの大部分はメモリセルによって占められるため、データバスは周辺部分に配置されなければならない構成となり、結果としてデータバスの長さが非常に長くなる。更に、近年の半導体記憶装置の容量に比例してチップサイズが拡大するのにしたがって、データの伝送距離、すなわちデータバスの長さは、ますます長くなる傾向にある。

半導体記憶装置の中で、データの読み出し及び書き込みのインターフェイスであるデータ（ＤＱ）バッファは、チップ内で一箇所にまとめて配置される。データを伝送するときには、入力及び出力データは、メモリセルからセンスアンプを介して検出され、その後、入力／出力線を通してデータセンスアンプまで伝送される。データセンスアンプの出力は、ローカルデータバスを介して伝送される。更に、ローカルデータバスはある点においてマルチプレクサによってグローバルデータバスにまとめられる。このようにして、データはグローバルデータバスを介してＤＱバッファまで伝送される。

現在、ＤＲＡＭ、特にシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）には、ダブルデータレート（ＤＤＲ）システムでのデータ伝送が広く利用されている。ＤＤＲシステムとは、一回の読み出し／書き込みコマンドに応じて、連続したデータを読み出す、或いは書き込むシステムである。例えば、それぞれのシステムにおいて実施される連続的なデータ処理回数は、ＤＤＲでは２回、ＤＤＲ２では４回、及びＤＤＲ３では８回である。更に、ＤＱバッファの数は、それぞれの半導体記憶装置によって４個から、８個、１６個、３２個などに変化する。

一実施例として、１６個のＤＱバッファを含む半導体記憶装置がＤＤＲ３システムでデータを伝送する場合には、連続したデータが１６個のＤＱバッファに８回伝送される。したがって、必要とされるデータバスの数（すなわち、データバス幅）は１２８である。

更に、データを伝送するときには、データバスのトグル動作が必要とされる。トグル動作とは、プレチャージ状態にあるデータバスをある電位から０ボルトに変化させる動作のことを指す。例えば、“１”のデータを伝送するためにデータバスのトグル動作が必要とされ、“０”のデータを伝送するためにデータバスのプレチャージ状態が維持される必要がある場合を想定する。この場合においては、“０”のデータの伝送のためには、半導体記憶装置は電力を消費しない。しかしながら、“１”のデータの伝送のためには、データバスの電位を０ボルトまで降下させるため、トグル動作が使用され、その後、再度プレチャージ状態の電位まで電位が上昇するという一連の動作が必要となる。この一連の動作が、上述されたような多数のかつ、非常に長いデータバスによって実施されると、電力消費は非常に大きくなり、このことが近年の半導体記憶装置の大容量化に伴い主要な問題となっている。

したがって、半導体記憶装置の電力消費を低減させるための従来技術の一つは、電流センス増幅器（ＣＳＡ）を利用する。例えば、半導体記憶装置でのデータ伝送における電力消費を低減させるために、ＤＱバッファまで伝送されるデータは、ＣＳＡ及びＶＳＡ（電圧センス増幅器）を用いることによって増幅される。このようにＣＳＡを利用することによって、トグル動作を実施するときに遷移させる電位差を最小にすることが可能となり、それによって、データ伝送のために使用される電力消費を低減することができる。

しかしながら、この方法には、次のような問題点が残されている。第一の問題点は、ＣＳＡの電力消費が大きいことである。幾つかの場合においては、配置されるＣＳＡの数を減少させることによってこの問題が対処されている。しかしながら、この方法では、ある限度以下に消費電力を低減させることは困難である。

第二の問題点は、ノイズ耐性が小さいことである。伝送距離が長くなるほど、ノイズ耐性は減少し、これによって、より大きな電位差を伴う電流の適用が必要とされる。すなわち、長距離のデータ伝送が必要とされる大容量のデバイスに適用する場合には、消費電力を低減させることが困難になることが問題である。

図１は、本発明の第一の実施形態に係る半導体記憶装置のブロック図である。半導体記憶装置は、アレイブロック２、ＤＲＦ（データ読み出しＦａｌｓｅ）バス３、ＤＲ１１Ｆバス４、データマルチプレクサ部（Ｄａｔａ Ｍｕｘ）５、ＧＤＲＦ（グローバルデータ読み出しＦａｌｓｅ）バス６、ＧＤＲ１１Ｆバス７、ラッチマルチプレクサ部（Ｌａｔｃｈ Ｍｕｘ）８、及びＤＱバッファ部９を含む。

半導体記憶装置１は、一実施例として複数のアレイブロック２を含み、それぞれのアレイブロック２は、一つ以上のメモリセル部（複数のメモリセル）１１、センスアンプ（ＳＡ）部１２、入力／出力（ＩＯ）バス１３、入力／出力Ｆａｌｓｅ（ＩＯＦ）バス１４、及びデータセンスアンプ（ＤＳＡ）部１５を含んでいる。更に、メモリセル部１１は一つ以上のメモリセルを含む。

図２は、図１の実施形態に係る半導体記憶装置のデータバスの配置を示す図である。

図２に示されるように、第一読み出しバスであるＤＲＦバス３、及び第二読み出しバスであるＤＲ１１Ｆバス４はお互いに並行して配置される。ＤＲ１１Ｆバス４は、第一のデータを第二のデータへと変換した後にデータ伝送時に実施されるべきデータバスのトグル動作の回数を減少させる目的で、新たに追加されたデータ読み出しのために使用されるバスである。

１本のＤＲ１１Ｆバス４が、２本のＤＲＦバス３に対して、その間に追加される。後述されるように、従来システムにおいてデータ伝送が実施される場合であれば両側のＤＲＦバス３がトグル動作を実施する必要のある場合にのみ、ＤＲ１１Ｆバス４に、トグル動作を実施させるように構成される。その際には、従来トグル動作が実施されるはずだった両側のＤＲＦバス３にトグル動作を実施させないように構成される。

ＧＤＲＦバス６についても同様に、１本の追加ＧＤＲ１１Ｆバス７が、２本のＧＤＲＦバス６に対して、その間に配置される。従来システムにおいてデータ伝送が実施される場合であれば両側のＧＤＲＦバス６がトグル動作を実施する必要のある場合にのみ、ＧＤＲ１１Ｆバス７に、トグル動作を実施させるように構成される。その際には、従来トグル動作が実施されるはずだった両側のＧＤＲＦバス６をトグル動作を実施させないように構成される。

図１に関して、まず、データはアレイブロック２から読み出され、最終的にラッチマルチプレクサ部８及びＤＱバッファ部９まで伝送される。その際に、ＤＲＦバス３及びＤＲ１１Ｆバス４によって伝送される信号は、データマルチプレクサ部５を介してまとめられ、その後、それぞれＧＤＲＦバス６及びＧＤＲ１１Ｆバス７を介して、ラッチマルチプレクサ部８に伝送される。伝送されるデータがラッチされ、その後、半導体記憶装置のレイテンシー期間待った後にラッチマルチプレクサ部８によって出力される。このようにして、最終的には、データは入力／出力のインターフェイスであるＤＱバッファ部９まで伝送される。

ラッチマルチプレクサ部８は、パイプとも呼ばれ、ファーストインファーストアウト（ＦＩＦＯ）メモリとマルチプレクサとを組み合わせた役割を実施するものと考えてよい。すなわち、１６個のＤＱバッファ部を含む半導体記憶装置がＤＤＲ３システムにおいてデータを伝送する場合では、１２８ビットのデータが一度に伝送される。ラッチマルチプレクサ部８は、そのデータをラッチしていったん格納し、その後、半導体記憶装置のレイテンシー期間待った後に、所定の順序（すなわちバースト転送の順序）で出力する機能を有する。ここで、レイテンシー期間とは、データの出力要求から開始して実際に出力されるまでの遅延時間のことを指している。

なお、本発明の実施形態に係る半導体記憶装置１に含まれるＤＱバッファ部９の数は半導体記憶装置によって変わり、その数は×８、×１６、×３２等のように表される。例えば、×８のデバイスの場合には、８個のＤＱバッファ部９が半導体記憶装置に配置されるということを示す。

ここでＤＲＦバス３及びＤＲ１１Ｆバス４は、ローカルデータリードバスとも呼ばれるものである。

続いて、Ｆａｌｓｅを示す、ＤＲＦバス３、ＤＲ１１Ｆバス４、ＧＤＲＦバス６及びＧＤＲ１１Ｆバス７のＦの意味を説明する。

データの読み出しにおいては、個々のバスは、標準（すなわち待ち受け）状態として“１”の状態を示すある電位にプレチャージされる状態にされている。バスの状態が “１”によって表されるプレチャージ状態から“０”の状態を示す電位（０ボルト）に遷移する場合、すなわちトグル動作が検出される場合には、バスは“１”のデータ（以下‘“１”データ’とも表される）を伝送したものと仮定される。つまり、トグル動作を検出する場合に“０”のデータ（以下‘“０”データ’とも表される）を伝送すると定義されている“Ｔｒｕｅ”のバスとは逆に、反転データを伝送するように定義されているバスには、“Ｆａｌｓｅ”を意味する“Ｆ”が付けられている。

なお、本実施形態は、ＤＲＦバス３、ＤＲ１１Ｆバス４、ＧＤＲＦバス６、ＧＤＲ１１Ｆバス７がデータを伝送するものとして説明されるが、これは任意であり、“Ｔｒｕｅ”バスであるＤＲバス、ＤＲ１１バス、ＧＤＲバス、ＧＤＲ１１バスがデータを伝送してもよい。

更に、ＧＤＲＦバス６及びＧＤＲ１１Ｆバス７には、インバータ１０が接続される。この構成においては、読み出されたデータを長距離にわたって伝送する際に、データの波形整形が必要となる。すなわち、インバータ１０は、データのバッファの機能を有する。ＧＤＲＦバス６及びＧＤＲ１１Ｆバス７上にそれぞれ配置されるインバータ１０の数が偶数である場合には、伝送後の波形は読み出された状態を保持している。それに対して、そこに配置されるインバータ１０の数が奇数である場合には、伝送後の波形は、反転された状態となる。したがって、例えば、ラッチマルチプレクサ部８のインターフェイス部であるデコード部２２（図５参照）をＮＯＲ回路によって構成するなどの、何らかの変形が必要とされる。つまり、図５に示されるデコード部２２の回路は単なる一実施例であり、所望の動作を実施するよう変形されてもよい。

データマルチプレクサ部５は、複数のＤＲＦバス３をＧＤＲＦバス６にまとめ、更に、複数のＤＲ１１Ｆバス４をＧＤＲ１１Ｆバス７にまとめる機能を有する。一実施例として、待ち受け状態の時に出力側のデータバスがプレチャージされた状態であれば、データマルチプレクサ部５は、“１”データを伝送するために、そのデータバスを“０”ボルト（すなわち“０”データを示す状態）へと遷移させることのみ必要とされる。したがって、例えば、データマルチプレクサ部５は、ＮＡＮＤ回路とインバータ回路を組み合わせることによって容易に実現できる。

図３は、図１の半導体記憶装置の実施形態において使用される半導体記憶装置のエンコード部２０を含む一実施形態に係るデータセンスアンプ部１５の図である。エンコード部２０は、データセンスアンプブロック１６に接続され、実施されるべきデータバスのトグル動作の回数を減少させるようにエンコードする機能を有する。更に、データセンスアンプ選択部２１が、エンコード部２０に接続される。データセンスアンプ選択部２１は、使用されないデータセンスアンプブロック１６及びエンコード部２０をＤＲＦバス３に接続しないよう、（この図面には示されていない）ステートマシンからのイネーブル信号（Ｅｎ）による制御を受けることによって、ＤＲＦバス３とエンコード部２０との間の接続部分をハイインピーダンスにする機能を有する。

以下、図１から図３を参照することによって、データの読み出し動作を詳細に説明する。

半導体記憶装置１に、ステートマシンから、センスアンプ部１２をアクティブにするアクティブコマンドが入力された後、リードコマンドが与えられると、ワード線及びカラム選択線により選択されたアレイブロック２のメモリセル部１１内のメモリセルからデータが読み出される。

メモリセルは、例えば、１個のトランジスタと１個のキャパシタンスから構成され、トランジスタのゲートにワード線が接続され、トランジスタのドレインにはビット線が接続されて、その構成はメモリセルのアレイを含む。

ここでは一実施例として、キャパシタンスに電荷を蓄積している状態がメモリセルが“１”データを格納しているものと定義され、キャパシタンスに電荷を蓄積していない状態がメモリセルが“０”データを格納しているものと定義されている、と仮定する。

メモリセルに格納されたデータ（すなわち第一のデータ）をセンスアンプ部１２が検出するため、まずアクティブコマンドの入力により、選択されたメモリセルに接続されるワード線の電位が上昇する。それによって、メモリセルのトランジスタを導通状態にする。これによって、データ“１”が格納されている場合には、メモリセルのキャパシタンスに蓄積された電荷がビット線に放出され、結果としてビット線の電位が基準電圧よりわずかに上昇する。一方、データ“０”が格納されている場合には、ビット線に蓄積されている電荷がメモリセルのキャパシタンスに流れ込む。その結果としてビット線の電位が基準電圧よりわずかに下降する。センスアンプ部１２は、Ｖｃｃ／２を基準電圧として使用することによってビット線の微小な電位変化を検出して増幅する。ここで、Ｖｃｃは電源電圧である。なお、基準電圧は、選択されていないビット線の電位を利用している。上述されたようにして、基準電圧として利用されるビット線の電位と、選択されたビット線の電位とが、センスアンプ部１２に入力され、その電位差が増幅される。

上述されたように、データを検出するためアクティブコマンドがステートマシンから入力されると、数ナノ秒から十数ナノ秒が経過した後、ステートマシンはリードコマンドの入力を許容する。この待ち時間の間、センスアンプ部１２は、微小な電位変化として検出されたデータを増幅して“１”或いは“０”に完全にスプリットされた状態にする。リードコマンドはカラム選択信号の入力によってデータの読み出し動作を実施するコマンドである。

この状態でカラム選択信号が入力することによって、カラム選択トランジスタのゲートに対して電圧を印加してカラム選択トランジスタを導通状態にし、センスアンプ１２によって増幅されたデータをＩＯバス１３、及びＩＯＦバス１４へと出力する。カラム選択トランジスタにおいては、そのゲートにカラム選択信号線が接続され、ドレイン或いはソースのいずれかに、ビット線或いはＩＯバス１３（若しくはＩＯＦバス１４）が接続される。ＩＯバス１３、及びＩＯＦバス１４は、二本で一組のディファレンシャルなバスとして構成され、待ち受け状態においてはＶｃｃの電位にプレチャージされる。センスアンプ部１２によってデータ“０”が検出された（すなわち、電位が０ボルトに降下している）一方のビット線に接続されている、ＩＯバス１３或いはＩＯＦバス１４のうちのいずれか一方の電位は、カラム選択信号の入力と同時に下降する。この電位の下降はデータセンスアンプ部１５によって検出され、その後、更なるデータ伝送が実施される。

ここで、ディファレンシャルシステムとは、データバスの駆動システムの一つであり、２本の信号線、すなわちＴｒｕｅとＦａｌｓｅの線においてデータを伝送する方式のことである。例えば、Ｔｒｕｅ信号線の電圧がＦａｌｓｅ信号線の電圧より高い場合データ“１”の伝送が可能であり、一方、電圧が低い場合データ“０”の伝送が可能であるとする。これに対して、従来のシングルエンドシステムは、１本の信号線上でその状態に従ってデータ“１”及びデータ“０”を伝送している。ディファレンシャルシステムはシングルエンドシステムと比較して、機構が複雑なためコストが高いが、ディファレンシャルシステムには、接地して基準電位を設ける必要がなく、また、信号が減衰しないという特徴がある。

上述されたように、カラム選択信号の入力によって、ＩＯバス１３及びＩＯＦバス１４のうち、センスアンプ部１２によってデータ“０”が検出された、一方のバスの電位が下降する。したがって、データセンスアンプ部１５は電位の下降を更に増幅する。つまり、データセンスアンプ部１５はＩＯバス１３、及びＩＯＦバス１４からデータ入力を受け取り、そのうちのデータ“０”が伝送されるバスの電位下降が検出されたら、ローカル入力／出力（ＬＩＯ）ノード１７、及びローカル入力／出力Ｆａｌｓｅ（ＬＩＯＦ）ノード１８のうち、電位が“０”に下降したバスに接続されているノードに“０”を、もう一方のノードに“１”を割り当てる。データセンスアンプ部１５にデータが入力される時点において既に、ＩＯバス１３、或いはＩＯＦバス１４に、“１”か“０”のいずれかは検出されているが、その２本のバスのうち“０”状態のバスの電位が完全に“０”ボルトに下降するまでには長い時間を要する。したがって、あるレベルまでどちらか一方のバスが下降した時点でデータセンスアンプ部１５によってセンシングし、ＬＩＯノード１７及びＬＩＯＦノード１８にデータを割り当てることによって、高速にデータを検出することが可能となる。この時点において、読み出されたデータはシングルエンドシステムの信号線によって伝送可能な形に変換される。

実際には、ＩＯバス１３及びＩＯＦバス１４は、多数のカラム選択トランジスタを介して多数のセンスアンプ部１２と接続されるため、長く負荷が大きい。したがって、ＩＯバス１３とＩＯＦバス１４の間に電位差が生じた時点で、データセンスアンプ部１５の入力側に備えられたトランジスタ１９は、ＩＯｓｅｌｆ信号の制御によってオフ状態とされ、それによってデータ入力を遮断する。これによって、ＩＯバス１３及びＩＯＦバス１４の負荷が遮断されるため、データセンスアンプ部１５は高速で動作することが可能になる。データセンスアンプ部１５を通った後、データはシングルエンドシステムのバスで伝送することが可能な“１”及び“０”の形に変換されている。

半導体記憶装置１には、第一のデータがシングルエンドのＤＲＦバス３及びＧＤＲＦバス６で伝送されるときに、第一のデータを第二のデータに変換し、それによってバスのトグル動作の回数を減少させるという特徴がある。

続いて図３を参照して、バスのトグル動作について説明する。データセンスアンプ部１５を通った後のデータは“１”であるか、或いは“０”であるかを、それぞれＩＯバス１３（すなわちＬＩＯノード１７）或いはＩＯＦバス１４（すなわちＬＩＯＦノード１８）の電位がＶｃｃ（すなわち“１”）か“０”ボルト（すなわち“０”）かのどちらかに対応させることによって表されている。データがＤＲＦバス３で伝送されるとき、ＩＯバス１３（すなわちＬＩＯノード１７）が“０”である場合、ＤＲＦバス３はＬＩＯＦノード１８に接続されているため、“１”データが伝送されることになり、それによって、バスの電位をＶｃｃ（すなわちＨｉｇｈ状態）に維持する。一方、ＩＯバス１３（すなわちＬＩＯノード１７）が“１”である場合、ＤＲＦバス３は“０”データを伝送することになり、結果としてＤＲＦバス３の電位をＶｃｃから０ボルト（すなわちＬｏｗ状態）に遷移させる。この遷移がトグル動作として定義される。つまり、データセンスアンプブロック１６の出力であるＬＩＯＦノード１８のトグル動作が、ＤＲＦバス３のトグル動作に対応する。

ここで、ＤＲＦバス３に“１”データが伝送される場合、ＤＲＦバス３の電位はＨｉｇｈ状態で維持されるため、電力を全く消費することなく情報を伝送することができる。

しかしながら、ＤＲＦバス３に“０”データが伝送される場合、つまりＩＯバス１３（すなわちＬＩＯノード１７）が“１”である場合、ＤＲＦバス３のトグル動作が起こり、次の読み出し動作に備えて、ＤＲＦバス３の電位をＶｃｃ（すなわちＨｉｇｈ状態）に戻す動作が続いて実施される。

これは、次の読み出し動作に備えて、電位をＶｃｃ（すなわちＨｉｇｈ状態）にするように、ＩＯバス１３及びＩＯＦバス１４がプレチャージされる必要があるために生じる。

トグル動作後のプレチャージ状態への電位の再上昇は、ディファレンシャルシステムであるＩＯバス１３とＩＯＦバス１４との組のみならず、シングルエンドシステムであるＤＲＦバス３及びＧＤＲＦバス６の組においても行われる。したがって、データセンスアンプ部１５からラッチマルチプレクサ部８までの長距離にわたってデータが伝送され、更に多数のＤＲＦバス３及びＧＤＲＦバス６にトグル動作を実施させ、続いて電位を再上昇させることになり、結果として、半導体記憶装置が非常に大きな電力を消費することになる。

したがって、本発明の一つ以上の実施形態に係る半導体記憶装置は、図４に示されるような第二のデータへの変換を、図３に示されるエンコード部を使用することによって実現するよう構成され、それによってデータ伝送時の消費電力の低減化を実現する。

図４は、本発明の実施形態に係る半導体記憶装置で伝送されるデータ及び消費電力を示す図である。

ＩＯ＜１：０＞とはＩＯバス１３に入力されるデータを示す。１：０とは第１ビットから第０ビットまで計２ビットを意味する。ＩＯバス１３へ入力されたデータがＤＲＦバス３によって伝送されるとき、ＤＲＦバス３の電位の状態（すなわちＨｉｇｈ状態か或いはトグル動作か）が図４に示される。

まず、上述されたように、従来の半導体記憶装置においては、ＩＯバス１３への“０”の入力が受け取られた場合、ＤＲＦバス３はＨｉｇｈ状態を維持し、ＩＯバス１３への“１”の入力が受け取られた場合、ＤＲＦバス３はトグル動作が実施される必要がある。そのため、１回のデータ伝送において実施されうる最大のトグル動作の回数は、データ“１１ｂ”を伝送する場合の２回である。更に、４種類のデータの伝送の際に、トグル回数の合計回数は４回実施されうるため、データ伝送において実施されうるトグル動作の平均の回数は１回（すなわち４回／４種類）である。

それに対して、半導体記憶装置１は、ＤＲ１１Ｆバス４をＤＲＦバス３に並行して配置するよう構成され、以下に説明されるように、ＤＲＦバス３及びＤＲ１１Ｆバス４はトグル動作を実施する。

図２に示されるように、ＤＲ１１Ｆバス４は、２本のＤＲＦバス３の間に配置される。ここで、従来のシステムでデータ伝送が実施されるとき、両側のＤＲＦバス３がトグル動作を実施する必要のある場合にのみ、ＤＲ１１Ｆバス４はトグル動作を実施させられる。その際に、従来トグル動作するべき必要のあった２本のＤＲＦバス３はどちらもトグル動作しないように構成される。

すなわち、ＩＯバス１３にデータ“１１ｂ”が入力される場合のみ、ＤＲ１１Ｆバス４はトグル動作を実施させられ、それ以外はＤＲ１１Ｆバス４はＨｉｇｈ状態が維持されるように構成される。それに対して、ＩＯバス１３にデータ“１１ｂ”が入力される場合、ＤＲＦバス３はトグル動作を実施しないよう構成される。一方、ＩＯバス１３にデータ“００ｂ”“０１ｂ”及び“１０ｂ”が入力される場合、動作は従来のシステムの動作と同様である。その代わりに、ＩＯバス１３にデータ“１１ｂ”が入力される場合、ＤＲ１１Ｆバス４はトグル動作を実施するよう構成される。

ＤＲＦバス３及びＤＲ１１Ｆバス４にトグル動作を実施させることによって、１回のデータ伝送における最大のトグル回数は、データ“０１ｂ”“１０ｂ”及び“１１ｂ”を伝送する場合の１回である。４種類のデータ伝送の際に実施されるトグル回数の合計が３回であるため、平均のトグル回数は０．７５回（すなわち３回／４種類）である。つまり、半導体記憶装置１は、１回のデータ伝送のための最大のトグル回数が２回から１回に減少するため、その消費電力を最大電力においては、５０％低減させることが可能となる。

更に、本発明の第一の実施形態に係る半導体記憶装置１は、平均のトグル回数が１回から０．７５回に減少するため、その消費電力を平均電力においては、２５％低減させることが可能となる。

なお、ＧＤＲＦバス６及びＧＤＲ１１Ｆバス７は、ＤＲＦバス３及びＤＲ１１Ｆバス４と同様に配置され、同様な方法でデータを伝送する。

次に、図３を参照して、このようなトグル動作を実現させるための方法を説明する。

本発明の第一の実施形態に係るエンコード部は、一実施例として、図３に示されるように、ＮＯＲ回路を接続することによって実現されうる。図３に示される回路は単なる一実施例であり、所望の動作を実施するよう自由に変形されうる。図３に示されるエンコード部は、第二のデータの伝送において実施されるトグル動作の回数が、第一のデータの伝送において実施されるトグル動作の回数よりも少なくなるように変換を行い、ＤＲＦバス３及びＤＲ１１Ｆバス４を介して第二のデータの伝送もまた行う。

３つのＮＯＲ回路、すなわち、上段、中段、及び下段のそれぞれの回路の出力は、それぞれＤＲＦバス３の第０ビット（第１本目）であるＤＲＦ＜０＞、ＤＲ１１Ｆバス４の第０ビットであるＤＲ１１Ｆ＜０＞、ＤＲＦバス３の第１ビット（第２本目）であるＤＲＦ＜１＞に接続される。

まず、図面の上段のＮＯＲ回路の動作を説明する。上段のＮＯＲ回路は、ＩＯＦバス１４（すなわちＬＩＯＦノード１８）の第０ビット（第１本目）すなわちＬＩＯＦ＜０＞の入力と、ＩＯバス１３（すなわちＬＩＯノード１７）の第１ビット（第２本目）すなわちＬＩＯ＜１＞の入力とを受け取る。図３に示されるＩＯ＜０＞及びＩＯ＜１＞は、図４に示されるＩＯ＜１：０＞に対応する。

その結果、ＬＩＯ＜１＞が“０”である場合、ＩＯＦバス１４の第０ビットの出力（すなわちＬＩＯＦの第０ビットの出力）、つまり“０”に対応するトグル動作か、或いは“１”に対応するＨｉｇｈ状態かが、そのままＤＲＦバス３に伝送される。すなわち、ＩＯＦバス１４が“０”のときにＤＲＦバス３はトグル動作を実施させられ、ＩＯＦバス１４が“１”のときにＤＲＦバス３はＨｉｇｈ状態において維持される。

一方、ＬＩＯ＜１＞が１である場合、ＩＯＦバス１４が“０”か“１”かにかかわらず、ＤＲＦバス３はＨｉｇｈ状態で維持される。つまり、トグル動作によって表される情報が伝送されない。

この構成によって、ＩＯバス１３にデータ“０１ｂ”が入力される場合、ＤＲＦバス３にトグル動作を実施させ、ＩＯバス１３に“００ｂ”“１０ｂ”及び“１１ｂ”すなわち“０１ｂ”以外のデータが入力される場合、ＤＲＦバス３にトグル動作を実施させないことが可能となる。

続いて、下段のＮＯＲ回路の動作を説明する。下段のＮＯＲ回路は、ＩＯＦバス１４（すなわちＬＩＯＦノード１８）の第１ビット（第２本目）すなわちＬＩＯＦ＜１＞の入力と、ＩＯバス１３（すなわちＬＩＯノード１７）の第０ビット（第１本目）すなわちＬＩＯ＜０＞の入力とを受け取る。

その結果、ＬＩＯ＜０＞が０である場合、ＩＯＦバス１４の第１ビットの出力（すなわちＬＩＯＦ＜１＞の出力）がそのままＤＲＦバス３に伝送される。つまり、ＩＯＦバス１４が“０”のときＤＲＦバス３はトグル動作を実施させられ、ＩＯＦバス１４が“１”のときにＤＲＦバス３はＨｉｇｈ状態で維持される。一方、ＬＩＯ＜０＞が“１”である場合、ＩＯＦバス１４が“０”か“１”かにかかわらず、ＤＲＦバス３はＨｉｇｈ状態で維持される。つまり、ＤＲＦバス３はトグル動作を実施させられない。この構成によって、ＩＯバス１３に“１０ｂ”が入力される場合、ＤＲＦバス３にトグル動作を実施させ、ＩＯバス１３に “００ｂ”“１０ｂ”及び“１１ｂ” すなわち“０１ｂ”以外のデータが入力される場合、ＤＲＦバス３にトグル動作を実施させないことが可能となる。

続いて、図３の中段のＮＯＲ回路を説明する。中段のＮＯＲ回路は、ＩＯＦバス１４（すなわちＬＩＯＦノード１８）の第０ビット（第１本目）すなわちＬＩＯＦ＜０＞の入力と、ＩＯＦバス１４（すなわちＬＩＯＦノード１８）の第１ビット（第２本目）すなわちＬＩＯＦ＜１＞の入力とを受け取る。その結果、ＬＩＯＦ＜０＞及びＬＩＯＦ＜１＞の両方に“０”が入力され、ＤＲ１１Ｆバス４にトグル動作を実施させる必要がある場合にのみ、ＤＲ１１Ｆバス４にトグル動作を実施させることになる。この構成によって、ＩＯバス１３に“１１ｂ”が入力される場合、ＤＲ１１Ｆバス４にトグル動作を実施させることが可能となる。

上記で説明されたような、図３に示されるエンコード部２０の構成及び動作によって、図４に示されるデータの変換を実現し、データを伝送する際に実施されるバスのトグル動作の回数を減少させることが可能となる。したがって、半導体記憶装置の消費電力の低減化を実現することが可能となる。

更に、半導体記憶装置１に含まれるエンコード部２０は、従来のエンコード部と比較してゲート段数が増加しない。つまり、従来のエンコード部は、図３のＮＯＲ回路部分がインバータ回路によって置換されるよう構成されており、従来のエンコード部と比較して、本発明の第一の実施形態に係るエンコード部２０はゲート段数が増加しない。したがって、エンコード部２０は、従来のデータ伝送と比較してスピードに関してペナルティがなく、伝送速度の遅延が起こらないと特徴づけられる。

続いて、図５を参照して、ＤＲＦバス３、ＤＲ１１Ｆバス４、ＧＤＲＦバス６、及びＧＤＲ１１Ｆバス７を介して伝送されるデータをデコードする方法について説明する。

図５は、半導体記憶装置１のデコード部２２を示す図である。図５に示される回路は単なる一実施例であり、所望の動作を実施するよう自由に変形されうる。

アレイブロック２のデータセンスアンプ部１５内のデータセンスアンプブロック１６から出力されたデータは、上述されたように、エンコード部２０及びデータセンスアンプ選択部２１を介して、図４に示されるようにエンコードされ、ＤＲＦバス３及びＤＲ１１Ｆバス４へと伝送される。その後、データはデータマルチプレクサ部５を介してＧＤＲＦバス６及びＧＤＲ１１Ｆバス７へ伝送される。このようにして伝送されたデータは、最終的にラッチマルチプレクサ部８によって受け取られ、更にＤＱバッファ部９へと送られる。

図５に示されるデコード部２２は、ラッチマルチプレクサ部８内に、含まれる。

半導体記憶装置１に含まれるデコード部２２は、デコードする、すなわちエンコード部２０によってエンコードされ、ＤＲＦバス３、ＤＲ１１Ｆバス４、ＧＤＲＦバス６及びＧＤＲ１１Ｆバス７を介して伝送された第二のデータを、もとの状態のデータ（第一のデータ、すなわちエンコードされる前のデータ）へと変換する機能を有する。デコード部２２は、データをラッチして出力する機能をも有する。

ＧＤＲＦバス６及びＧＤＲ１１Ｆバス７のデータは、図５に示されるようにＮＡＮＤフリップフロップ回路（ラッチ回路）に入力される。

まず、上段のＮＡＮＤフリップフロップ回路は、ＧＤＲＦバス６の第０ビット（第１本目）すなわちＧＤＲＦ＜０＞の入力と、ＧＤＲ１１Ｆバス７の第０ビットすなわちＧＤＲ１１Ｆ＜０＞の入力とを受け取る。そのうち、ＧＤＲ１１Ｆ＜０＞がＨｉｇｈ状態にあるとき、ＧＤＲＦ＜０＞がトグル動作の場合に、トグル動作によって表される情報を伝送することによってデータが出力される。それに対して、ＧＤＲ１１Ｆ＜０＞がトグル動作のとき、ＧＤＲＦ＜０＞の状態にかかわらず、トグル動作によって表される情報を伝送することによってデータが出力される。

つまり、少なくともＧＤＲＦ＜０＞或いはＧＤＲ１１Ｆ＜０＞のうちのどちらかが“０”である場合、トグル動作によって表される状態を伝送することによってデータが出力される。この際、デコード部２２の出力側Ｄ＜０＞は、Ｆａｌｓｅ側の代わりにＴｒｕｅ側を出力として使用するため、トグル動作によって表される状態が伝送される場合、Ｄ＜０＞は１である。

一方、下段のＮＡＮＤフリップフロップ回路は、ＧＤＲＦバス６の第１ビット（第２本目）すなわちＧＤＲＦ＜１＞の入力と、ＧＤＲ１１Ｆバス７の第０ビットすなわちＧＤＲ１１Ｆ＜０＞の入力とを受け取る。そのうち、ＧＤＲ１１Ｆ＜０＞がＨｉｇｈ状態にあるとき、ＧＤＲＦ＜１＞がトグル動作の場合に、トグル動作によって表される情報を伝送することによってデータが出力される。それに対して、ＧＤＲ１１Ｆ＜０＞がトグル動作のときは、ＧＤＲＦ＜１＞の状態にかかわらず、トグル動作によって表される情報を伝送することによってデータが出力される。

つまり、少なくともＧＤＲＦ＜１＞或いはＧＤＲ１１Ｆ＜０＞のどちらかが“０”である場合、トグル動作によって表される状態を伝送することによってデータが出力される。この際、デコード部２２の出力側Ｄ＜０＞はＦａｌｓｅ側の代わりにＴｒｕｅ側を出力として使用するため、トグル動作で表される状態が伝送される場合、Ｄ＜０＞は“１”である。

以上のような動作をすることによって、ＤＲＦバス３、ＤＲ１１Ｆバス４、ＧＤＲＦバス６、ＧＤＲ１１Ｆバス７を介して伝送されたデータをエンコードする前のトグル動作によって表される状態に変換することができる。

実際には、一度に多数のデータがＧＤＲＦバス６及びＧＤＲ１１Ｆバス７に伝送される。一実施例として、１６個のＤＱバッファ部９を含みＤＤＲ３システムを使用してデータを伝送する場合においては、１２８ビットのデータが一度に伝送される。したがって、多数のデータを一時的に格納（すなわちラッチ）して、半導体記憶装置のレイテンシー期間に依存するあるクロック数の経過後データを出力するための動作が必要とされる。

半導体記憶装置１は、デコード部２２に対してステートマシンから“ｉｎＳｅｌ”と呼ばれる制御信号を入力し、それによってデータのラッチを実施し、また、“Ｏｕｔｓｅｌ”と呼ばれる制御信号を入力し、それによってデータを出力するよう構成される。ゆえに図５に示されるデコード部２２は、データをラッチするためＮＡＮＤフリップフロップ回路を含んでいる。

データをリセットするという意味である“ｒｓｔ”と呼ばれる制御信号を入力し、それによって、ラッチされたデータをリセットする動作を実施するようにも構成される。

半導体記憶装置１に含まれるデコード部２２は、従来のデコード部と比較してゲート段数が増加しない。つまり、従来のデコード部は、図５に示されるＮＡＮＤフリップフロップ回路を構成するＮＡＮＤの二つの入力を有するよう構成される。比較して、本発明の第一の実施形態に係るデコード部２２は、ＮＡＮＤの三入力を有するように異なって構成されるがゲート段数は増加しない。したがって、従来のデータ伝送と比較すると、デコード部２２は、スピードペナルティがなく、伝送速度の遅延が起こらないと特徴づけられる。

半導体記憶装置１はＳＤＲＡＭを例示することによって説明されているが、それは任意であり、例えば、ＤＲＡＭ、及びＳＲＡＭ（スタティックランダムアクセスメモリ）のような他の揮発性半導体記憶装置でもよい。

半導体記憶装置１は、例えば、フラッシュメモリ、ＥＥＰＲＯＭ（電気的消去可能プログラマブルリードオンリーメモリ）、ＵＶＥＰＲＯＭ（紫外線消去可能プログラマブルリードオンリーメモリ）、ＦｅＲＡＭ（フェロエレクトリックランダムアクセスメモリ）、及びＭＲＡＭ（マグネトレジシティブランダムアクセスメモリ）のような不揮発性半導体記憶装置でもよい。

更に、例えば、ＤＤＲ（ダブルデータレート）システム或いは他のシステムを利用してデータが伝送されてもよい。

更に、本発明の第一の実施形態は、データを伝送する全てのデータバスに対して実施されるトグルの回数を減少させ、それによって消費電力を低減させるためにＤＲＦバスに並行してＤＲ１１Ｆバスを配置し、ＧＤＲＦバスに並行してＧＤＲ１１Ｆバスを配置するよう構成される。しかしながら、代替実施例として、部分的に、ＤＲＦバス及びＤＲ１１Ｆバスの部分で実施されるトグルの回数を減少させ、それによって消費電力を低減させる構成としてもよい。更に、代替として、データマルチプレクサ部を変形することによって、ＧＤＲＦバス及びＧＤＲ１１Ｆバスの部分で部分的に、実施されるトグルの回数を減少させ、それによって消費電力を低減させてもよい。

更に、半導体記憶装置１は、ＤＲＦバス及びＧＤＲＦバスを介してデータを伝送する場合を例示することによって説明されているが、それは任意であって、ＤＲバス及びＧＤＲバスを使用することによってデータを伝送するような代替構成であってもよい。更に、ＧＤＲＦバスに配置されるインバータの数を変更することによって、Ｔｒｕｅ側のデータを伝送するような代替構成であってもよい。更に、その際に、エンコード部及びデコード部は、所望の動作を実施するように変形されてもよい。

次に、図６、図７、図８を参照して、本発明の他の第二の実施形態について説明する。

本実施形態に係る半導体記憶装置の構成は、ＤＲＦバス３及びＤＲ１１１１Ｆバス２３、及び、ＧＤＲＦバス６及びＧＤＲ１１１１Ｆバス２４の構成が異なることを除いて基本的には、図１に示された実施形態に係る半導体記憶装置の構成と同様である。

ＤＲ１１１１Ｆバス２３及びＧＤＲ１１１１Ｆバス２４は、データ伝送時に実施されるデータバスのトグル動作の回数を減少させる目的で新たに追加される第二読み出しバスである。図１の実施形態は、２本のＤＲＦバス３の間に１本のＤＲ１１Ｆバス４を追加し、同様に２本のＧＤＲＦバス６の間に１本のＧＤＲ１１Ｆバス７を追加するよう構成された。それに対し、図６−図８の実施形態は、４本のＤＲＦバス３に対して１本のＤＲ１１１１Ｆバス２３を追加し、同様に４本のＧＤＲＦバス６に対して１本のＧＤＲ１１１１Ｆバス２４を追加するよう構成される。

４本のＤＲＦバス３の間に１本のＤＲ１１１１Ｆバス２３が追加される。ＤＲ１１１１Ｆバス２３は、データ伝送が従来システムで実施されるとき、４本のＤＲＦバス３全てがトグル動作を実施する必要のある場合にのみ、トグル動作を実施するように構成される。更に、その際に、従来トグル動作を実施するべきであった４本のＤＲＦバス３は全てトグル動作を実施しないように構成される。

ＧＤＲＦバス６に対しても同様に、４本のＧＤＲＦバス６の間に１本のＧＤＲ１１１１Ｆバス２４が追加される。ＧＤＲ１１１１Ｆバス２４は、データ伝送が従来システムで実施されるとき、４本のＧＤＲＦバス６全てがトグル動作を実施する必要のある場合にのみ、トグル動作を実施するように構成される。更に、その際に、従来トグル動作を実施するべきであった４本のＧＤＲＦバス６は全てトグル動作を実施しないように構成される。

図６−図８の実施形態の半導体記憶装置においては、データの読み出し方法（すなわちセンス方法）は、図１−図５の実施形態と同様である。すなわち、アレイブロック２のメモリセル部１１内のメモリセルからデータを読み出すために、センスアンプ部１２がデータを検出することから開始し、ＩＯバス１３及びＩＯＦバス１４を介してデータセンスアンプ部１５のデータセンスアンプブロック１６がデータを増幅するまでの一連の動作は、図１−図５の実施形態と同様であるため、ここでは説明は省略される。

図６−図８の実施形態に係る半導体記憶装置は、図６に示される第二のデータへの変換を、図７に示されるデータセンスアンプ部１５において使用されるエンコード部２０によって実現し、それによって消費電力の低減化を実現している。

図６は、本実施形態に係る半導体記憶装置で伝送されるデータ及び消費電力を示す図である。

ＩＯ＜３：０＞はＩＯバス１３へのデータ入力を示す。３：０は第３ビットから第０ビットまで計４ビットという意味である。図６は、ＩＯバス１３へのデータ入力がＤＲＦバス３で伝送されるとき、ＤＲＦバス３の電位がどのような状態であるか（すなわちＨｉｇｈ状態か或いはトグル動作か）を示す。図７に示されるＩＯ＜０＞、ＩＯ＜１＞、ＩＯ＜２＞、及びＩＯ＜３＞は、図６に示されるＩＯ＜３：０＞に対応する。

まず、従来の半導体記憶装置においては、ＩＯバス１３に“０”が入力される場合、ＤＲＦバス３はＨｉｇｈ状態を維持し、ＩＯバス１３に“１”が入力される場合、ＤＲＦバス３はトグル動作を実施する必要がある。そのため、１回のデータ伝送のために実施されうる最大のトグル回数は、データ“１１１１ｂ”を伝送する場合の４回である。更に、１６種類のデータの伝送のために実施されるトグル回数は合計３２回である。したがって、データ伝送のために実施される平均のトグル回数は２回（すなわち３２回／１６種類）である。

それに対して、図６−図８の実施形態に係る半導体記憶装置は、４本のＤＲＦバス３に対して、１本のＤＲ１１１１Ｆバス２３を追加して配置し、次に示されるように、ＤＲＦバス３及びＤＲ１１１１Ｆバス２３にトグル動作を実施させるよう構成される。

ＤＲ１１１１Ｆバス２３は、４本のＤＲＦバス３の間に配置される。ＤＲ１１１１Ｆバス２３は、従来システムでデータ伝送が実施されるとき、４本のＤＲＦバス３全てがトグル動作を実施する必要のある場合にのみ、トグル動作を実施するよう構成される。更に、その際に、従来トグル動作を実施するべきであった４本のＤＲＦバス３は全てトグル動作を実施しないように構成される。

なお、ＧＤＲＦバス６及びＧＤＲ１１１１Ｆバス２４は、ＤＲＦバス３及びＤＲ１１１１Ｆバス２３と同様に配置され、同様にトグル動作の回数を減少させるようにデータが伝送される。

すなわち、ＩＯバス１３にデータ“１１１１ｂ”が入力される場合のみ、ＤＲ１１１１Ｆバス２３はトグル動作を実施させられ、それ以外は、ＤＲ１１１１Ｆバス２３はＨｉｇｈ状態で維持されるように構成される。それに対して、ＩＯバス１３にデータ“１１１１ｂ”が入力される場合、ＤＲＦバス３は、トグル動作を実施しないようにされる。ＩＯバス１３に他のデータが入力される場合、動作は従来システムと変わらないままである。つまり、ＩＯバス１３にデータ“１１１１ｂ”が入力されるとき、４本のＤＲＦバス３にトグル動作を実施させる代わりに、１本のＤＲ１１１１Ｆバス２３にトグル動作を実施させる。

ＤＲＦバス３及びＤＲ１１１１Ｆバス２３にトグル動作を実施させることによって、１回のデータ伝送のために実施されうる最大のトグル回数は、データ“１１１０ｂ”“１１０１ｂ”“１０１１ｂ”及び“０１１１ｂ”を伝送する場合の３回である。更に、１６種類のデータ伝送のために実施されるトグル回数の合計は２９回である。したがって、実施される平均のトグル回数は１．８１２５回（すなわち２９回／１６種類）である。

つまり、図６−図８の実施形態に係る半導体記憶装置においては、１回のデータ伝送のために実施されうる最大のトグル回数が４回から３回に減少する。したがって、その消費電力は、最大消費電力においては、２５％低減される。

更に、図６−図８の実施形態に係る半導体記憶装置においては、実施される平均のトグル回数が２回から１．８１２５回に減少する。したがって、その消費電力は、平均消費電力においては、約９％低減される。

このようなトグル動作を実現させるための方法を図７を参照して説明する。

図６−図８に示される実施形態に係るエンコード部２０は、図７に示されるようにＡＮＤ回路とＮＯＲ回路を接続することによって実現されうる。図７に示される回路は単なる一実施例であり、所望の動作を実施するよう自由に変形されうる。

図７の上段から示される５つの論理回路の出力は、それぞれ、ＤＲＦバス３の第０ビット（第１本目）であるＤＲＦ＜０＞、ＤＲＦバス３の第１ビット（第２本目）であるＤＲＦ＜１＞、ＤＲ１１１１Ｆバス２３の第０ビットであるＤＲ１１１１Ｆ＜０＞、ＤＲＦバス３の第２ビット（第３本目）であるＤＲＦ＜２＞、及びＤＲＦバス３の第３ビット（第４本目）であるＤＲＦ＜３＞に接続される。

続いて、上から一段目の論理回路の動作を説明する。一段目のＮＯＲ回路は、ＩＯＦバス１４（すなわちＬＩＯＦノード１８）の第０ビット（第１本目）すなわちＬＩＯＦ＜０＞の入力と、ＩＯバス１３（すなわちＬＩＯノード１７）の第１、第２、第３ビット（第２、第３、第４本目）すなわちＬＩＯ＜１＞、ＬＩＯ＜２＞、及びＬＩＯ＜３＞のＡＮＤ演算結果の入力とを受け取る。

その結果、ＬＩＯ＜１＞、ＬＩＯ＜２＞、 及びＬＩＯ＜３＞のＡＮＤが“０”である、つまりどれかが“０”である場合、ＩＯＦバス１４の第０ビットの出力、つまり“０”に対応するトグル動作か、或いは“１”に対応するＨｉｇｈ状態かがそのままＤＲＦバス３に伝送される。つまり、ＩＯＦバス１４が“０”の場合にはＤＲＦバス３はトグル動作を実施させられ、ＩＯＦバス１４が“１”の場合にはＤＲＦバス３はＨｉｇｈ状態で維持される。

それに対して、ＬＩＯ＜１＞、ＬＩＯ＜２＞、及びＬＩＯ＜３＞のＡＮＤが“１”である、つまり全てが“１”である場合、ＩＯＦバス１４が“０”か或いは“１”かにかかわらず、ＤＲＦバス３はＨｉｇｈ状態で維持される。つまり、トグル動作によって表される状態は伝送されない。

この構成によって、ＩＯバス１３に“１１１１ｂ”以外のデータが入力される場合、ＩＯＦバス１４のトグル動作を伝送することによってＤＲＦバス３にトグル動作を実施させ、ＩＯバス１３にデータ“１１１１ｂ”が入力される場合、ＤＲＦバス３にトグル動作を実施しないようにさせることが可能となる。

なお、上から二段目、四段目、五段目の論理回路の動作は、上から一段目の論理回路の動作と同様である。したがって説明はここでは省略される。

続いて、上から三段目の論理回路を説明する。上から三段目の論理回路であるＮＯＲ回路は、ＩＯＦバス１４（すなわちＬＩＯＦノード１８）の第０ビットから第３ビット（第１本目から第４本目）すなわちＬＩＯＦ＜０＞、ＬＩＯＦ＜１＞、ＬＩＯＦ＜２＞、及びＬＩＯＦ＜３＞の入力を受け取る。

その結果、ＬＩＯＦ＜０＞、ＬＩＯＦ＜１＞、ＬＩＯＦ＜２＞、及びＬＩＯＦ＜３＞に“０”が入力され結果としてトグル動作を実施させる場合にのみ、ＤＲ１１１１Ｆバス２３はトグル動作を実施させられる。この構成によって、ＩＯバス１３に“１１１１ｂ”が入力される場合に、ＤＲ１１１１Ｆバス２３にトグル動作を実施させることが可能となる。

なお、データセンスアンプ部１５に含まれる、データセンスアンプブロック１６及びデータセンスアンプ選択部２１の構成及び動作は、第一の実施形態と同様であるため、ここでは説明は省略される。

上述されたような、図７に示されるエンコード部２０の構成及び動作によって、図６に示されるようなデータの変換を実現し、データを伝送する際に実施されるトグル動作の回数を減少させることが可能となる。したがって、この構成によって半導体記憶装置の消費電力の低減化を実現することが可能となる。

更に、本発明の第二の実施形態に係る半導体記憶装置のエンコード部２０は、従来のエンコード部と比較してゲート段数が増加しない。つまり、従来のエンコード部は、図７の論理回路部分がインバータ回路によって置換されるよう構成されるため、それと比較して、本発明の第二の実施形態に係るエンコード部２０はゲート段数が増加しない。したがって、従来のデータ伝送と比較して、エンコード部２０はほとんどスピードペナルティがなく、伝送速度の遅延が起こらないと特徴づけられる。

図８は、図６及び図７に示される本発明の実施形態に係る半導体記憶装置のデコード部２２を示す図である。図８に示される回路は単なる一実施例であり、所望の動作を実施するよう自由に変形されてもよい。

アレイブロック２のデータセンスアンプ部１５内のデータセンスアンプブロック１６から出力されたデータは、上述されたようにエンコード部２０及びデータセンスアンプ選択部２１を介して、図６に示されるようにエンコードされ、ＤＲＦバス３及びＤＲ１１１１Ｆバス２３へと伝送される。その後、データはデータマルチプレクサ部５を介してＧＤＲＦバス６及びＧＤＲ１１１１Ｆバス２４へ伝送される。このようにして伝送されたデータは、最終的にラッチマルチプレクサ部８によって受け取られ、更にＤＱバッファ部９へと送られる。

デコード部２２はラッチマルチプレクサ部８内に、含まれる。

本発明の第二の実施形態に係る半導体記憶装置に含まれるデコード部２２は、デコードする、すなわちエンコード部２０によってエンコードされ、ＤＲＦバス３、ＤＲ１１１１Ｆバス２３、ＧＤＲＦバス６及びＧＤＲ１１１１Ｆバス２４を介して伝送された第二のデータを、もとのトグル動作によって示される状態のデータ（第一のデータ、すなわちエンコードされる前のデータ）に変換する機能を有する。デコード部２２は、データをラッチして出力する機能をも有する。

ＧＤＲＦバス６及びＧＤＲ１１１１Ｆバス２４のデータは、図８に示されるようにＮＡＮＤフリップフロップ回路（ラッチ回路）に入力される。図面の上から一段目のＮＡＮＤフリップフロップ回路は、ＧＤＲＦバス６の第０ビット（第１本目）すなわちＧＤＲＦ＜０＞、及びＧＤＲ１１１１Ｆバス２４の第０ビットすなわちＧＤＲ１１１１Ｆ＜０＞の入力を受け取る。そのうち、ＧＤＲ１１１１Ｆ＜０＞がＨｉｇｈ状態にあるとき、ＧＤＲＦ＜０＞がトグル動作の場合に、トグル動作によって表される情報を伝送することによってデータが出力される。それに対して、ＧＤＲ１１１１Ｆ＜０＞がトグル動作の状態にあるとき、ＧＤＲＦ＜０＞の状態にかかわらず、トグル動作によって表される情報を伝送することによってデータが出力される。

つまり、少なくともＧＤＲＦ＜０＞或いはＧＤＲ１１１１Ｆ＜０＞のどちらかがトグル動作の状態である場合、トグル動作によって表される状態を伝送することによってデータが出力される。この際、デコード部２２の出力側Ｄ＜０＞は、Ｆａｌｓｅ側の代わりにＴｒｕｅ側を出力として使用するため、トグル動作で表される状態が伝送される場合、Ｄ＜０＞は“１”である。

なお、上から二段目、三段目、四段目のＮＡＮＤフリップフロップ回路の動作は、上述された、上から一段目のＮＡＮＤフリップフロップ回路の動作と同様である。したがって、ここでは説明は省略される。

上述されたような動作をすることによって、ＤＲＦバス３、ＤＲ１１１１Ｆバス２３、ＧＤＲＦバス６及びＧＤＲ１１１１Ｆバス２４を介して伝送されたデータを、エンコードされる前のトグル動作によって表される状態のデータに変換することが可能となる。

本発明の第二の実施形態に係る半導体記憶装置は、デコード部２２に対してステートマシンから“ｉｎＳｅｌ”と呼ばれる制御信号を入力し、それによってデータをラッチし、“Ｏｕｔｓｅｌ”と呼ばれる制御信号を入力し、それによってデータを出力するよう構成される。このため、図８に示されるデコード部２２は、データをラッチするためのＮＡＮＤフリップフロップ回路を含んでいる。

更に、デコード部２２に対してステートマシンから、データをリセットするための“ｒｓｔ”と呼ばれる制御信号を入力することによって、ラッチされたデータをリセットする動作を開始する。

図８に示されるデコード部２２は、従来のデコード部と比較してゲート段数が増加しない。つまり、従来のデコード部は、図８に示されるＮＡＮＤフリップフロップ回路を構成するＮＡＮＤに二入力を有するよう構成される。図８に示されるデコード部２２はＮＡＮＤに三入力を有するため従来のデコード部とは異なるがゲート段数は増加しない。したがって、デコード部２２は、従来のデータ伝送と比較したとき、スピードペナルティが少なく、伝送速度の遅延が少ないと特徴づけられる。

なお、本発明の第二の実施形態は、４本のＤＲＦバス３に対して、１本のＤＲ１１１１Ｆバス２３を追加し、４本のＧＤＲＦバス６に対して１本のＧＤＲ１１１１Ｆバス２４を追加する構成を例示することによって説明されている。しかしながら、ＤＲＦバス及びＧＤＲＦバスの本数に対して、それぞれ追加されるＤＲ１１１１Ｆバス及びＧＤＲ１１１１Ｆバスの本数は、本実施形態で例示された数に限定されるものではなく、自由に変更されてもよい。更に、それに関連して、エンコード部及びデコード部の構成及び機能が自由に変更されてもよい。増加が可能なエリアの面積に従って、追加されるＤＲ１１１１Ｆバス及びＧＤＲ１１１１Ｆバスの本数を変化させることが可能である。

次に、図９、図１０、及び図１１を参照して、本発明の他の実施形態について説明する。

図９−図１１の実施形態に係る半導体記憶装置の構成は、データの伝送をするために配置される、ＤＲＦバス３及びＤＲ１１１１Ｆバス２３、及びＧＤＲＦバス６及びＧＤＲ１１１１Ｆバス２４の構成が異なることを除いて、基本的には図１−図５に示された実施形態に係る半導体記憶装置と同様である。

ＤＲ１１１１Ｆバス２３及びＧＤＲ１１１１Ｆバス２４は、データ伝送時に実施されるデータバスのトグル動作の回数を減少させる目的で新たに追加された第二読み出しバスである。第一の実施形態は、２本のＤＲＦバス３に対してその間に１本のＤＲ１１Ｆバス４を追加し、同様に２本のＧＤＲＦバス６に対してその間に１本のＧＤＲ１１Ｆバス７を追加するように構成された。

それに対して、図９−図１１に示される実施形態は、ＤＲＦバス３に対してその間に３本のＤＲ１１１１Ｆバス２３を追加し、同様に４本のＧＤＲＦバス６に対してその間に３本のＧＤＲ１１１１Ｆバス２４を追加するよう構成される。

更に詳細には、ＤＲＦバス３の第０ビット（第１本目）と、ＤＲＦバス３の第１ビット（第２本目）のグループに対して、ＤＲ１１１１Ｆバス２３の第０ビット（第１本目）として１本のＤＲ１１１１Ｆ＜０＞が追加され、ＤＲＦバス３の第２ビット（第３本目）とＤＲＦバス３の第３ビット（第４本目）のグループに対して、ＤＲ１１１１Ｆバス２３の第１ビット（第２本目）として１本のＤＲ１１１１Ｆ＜１＞が追加される。更に、ＤＲＦバスの第０、第１、第２、第３ビット（第１、第２、第３、第４本目）に対して、ＤＲ１１１１Ｆバス２３の第２ビット（第３本目）として１本のＤＲ１１１１Ｆ＜２＞が追加される。つまり、合計、３本のＤＲ１１１１Ｆバス２３が４本のＤＲＦバス３の配置に対して、追加される。

このような構成によって、従来システムでデータ伝送が実施された場合、ＤＲＦバス３の第０ビットと第１ビットの２ビットがトグル動作を実施する必要のある場合にのみ、その間に配置されているＤＲ１１１１Ｆバス２３の第０ビットであるＤＲ１１１１Ｆ＜０＞がトグル動作を実施させられる。更に、従来システムでデータ伝送が実施された場合、ＤＲＦバス３の第２ビットと第３ビットの２ビットがトグル動作を実施する必要のある場合にのみ、その間に配置されているＤＲ１１１１Ｆバス２３の第１ビットであるＤＲ１１１１Ｆ＜１＞がトグル動作を実施させられる。更に、この際、従来トグル動作を実施させるべきであった両側のＤＲＦバス３はトグル動作を実施しないように構成される。

更に、従来方式でデータ伝送が実施された場合、ＤＲＦバス３の４本の線全て、すなわち、第０ビットから第３ビットまでにトグル動作を実施させる必要のある場合にのみ、ＤＲ１１１１Ｆバス２３の第２ビットであるＤＲ１１１１Ｆ＜２＞はトグル動作を実施させられる。更に、この際、従来トグル動作を実施させるべきであった全てのＤＲＦバス３だけでなく、ＤＲ１１１１Ｆ＜０＞或いはＤＲＦ１１１１Ｆ＜１＞も全てトグル動作をさせないように構成される。

更に、ＧＤＲＦバス６についても、３本のＧＤＲ１１１１Ｆバス２４が、４本のＧＤＲＦバス６の間に追加される。このような構成にすることによって、ＤＲＦバス３及びＤＲ１１１１Ｆバス２３の場合と同様な方法でトグル動作の回数を減少させる。

図９−図１１の実施形態に係る半導体記憶装置においては、データの読み出し方法（すなわちセンス方法）は第一の実施形態と同様である。すなわち、アレイブロック２のメモリセル部１１内のメモリセルからデータを読み出すために、センスアンプ部１２がデータを検出することから開始し、ＩＯバス１３及びＩＯＦバス１４を介してデータセンスアンプ部１５のデータセンスアンプブロック１６がデータを増幅するまでの一連の動作は図１−図５の実施形態の動作と同様である。したがって、ここでは説明は省略される。

図９−図１１の実施形態に係る半導体記憶装置は、図９に示される第二のデータへの変換を、図１０に示されるエンコード部２０によって実現し、消費電力の低減化を実現するよう構成される。

図９は、本発明の第三の実施形態に係る半導体記憶装置で伝送されるデータ及び消費電力を示す図である。

ＩＯ＜３：０＞はＩＯバス１３に入力されるデータを表す。“３：０”は第３ビットから第０ビットまで計４ビットという意味である。図９は、ＩＯバス１３へ入力されたデータがＤＲＦバス３で伝送されるとき、ＤＲＦバス３の電位の状態（Ｈｉｇｈ状態か或いはトグル動作か）を示す。図１０に示される、ＩＯ＜０＞、ＩＯ＜１＞、ＩＯ＜２＞、及びＩＯ＜３＞は、図９に示されるＩＯ＜３：０＞に対応する。

まず、図６の場合に説明されたように、従来の半導体記憶装置においては、ＩＯバス１３に“０”が入力される場合、ＤＲＦバス３はＨｉｇｈ状態で維持され、一方、ＩＯバス１３に“１”が入力される場合、ＤＲＦバス３はトグル動作を実施する必要がある。したがって、１回のデータ伝送のために実施されうる最大のトグル回数は、データ“１１１１ｂ”を伝送するための４回である。更に、１６種類のデータの伝送のために実施されるトグル回数が合計３２回である。したがって、実施される平均のトグル回数は２回（すなわち３２回／１６種類）である。

それに対して、図９−図１１の実施形態に係る半導体記憶装置は、４本のＤＲＦバス３に対して、３本のＤＲ１１１１Ｆバス２３を追加し、次に示されるように、ＤＲＦバス３及びＤＲ１１１１Ｆバス２３にトグル動作を実施させるように構成される。

まず、ＩＯバス１３にデータ“１１１１ｂ”が入力される場合のみＤＲ１１１１Ｆ＜２＞のバスにトグル動作を実施させ、それ以外はＨｉｇｈ状態を維持させるように構成する。

更に、従来システムでデータ伝送が実施された場合、ＤＲＦ＜０＞及びＤＲＦ＜１＞のバスの両方がトグル動作を実施する必要のある場合にのみ、ＤＲ１１１１Ｆ＜０＞のバスにトグル動作を実施させ、その際にはＤＲＦ＜０＞或いはＤＲＦ＜１＞はどちらもトグル動作を実施しないように構成される。それ以外のデータがＩＯバス１３に入力される場合は、ＤＲ１１１１Ｆ＜０＞はＨｉｇｈ状態を維持する。

更に、ＤＲ１１１１Ｆ＜１＞のバスは、従来システムでデータ伝送が実施された場合、ＤＲＦ＜２＞及びＤＲＦ＜３＞のバスの両方がトグル動作を実施する必要のある場合にのみトグル動作を実施させられ、その際には、ＤＲＦ＜２＞及びＤＲＦ＜３＞はどちらもトグル動作を実施しない。それ以外のデータがＩＯバス１３に入力される場合は、ＤＲ１１１１Ｆ＜１＞はＨｉｇｈ状態を維持する。

ここで、ＤＲ１１１１Ｆ＜２＞がトグル動作を実施させられる場合、ＤＲ１１１１Ｆ＜０＞及びＤＲ１１１１Ｆ＜１＞は両方ともトグル動作を実施しない。

なお、ＧＤＲＦバス６及びＧＤＲ１１１１Ｆバス２４は、ＤＲＦバス３及びＤＲ１１１１Ｆバス２３と同様に配置され、実施されるトグル動作の回数は同様な方法で減少し、データが伝送される。

上述されたように、ＤＲＦバス３及びＤＲ１１１１Ｆバス２３がトグル動作を実施することによって、１回のデータ伝送のために実施される最大のトグル回数は、データ“０１０１ｂ”“１０１０ｂ”“０１１０ｂ”“０１１１ｂ”“１００１ｂ”“１０１１ｂ”“１１０１ｂ”及び“１１１０ｂ”を伝送する場合における２回である。更に、１６種類のデータ伝送のために実施されるトグル回数は合計２３回である。したがって、実施される平均のトグル回数は１．４３７５回（すなわち２３回／１６種類）である。

つまり、本発明の第三の実施形態に係る半導体記憶装置においては、１回のデータ伝送のために実施される最大のトグル回数が４回から２回に減少する。したがって、その消費電力は、最大消費電力において５０％低減される。

更に、図９−図１１の実施形態に係る半導体記憶装置においては、実施される平均のトグル回数が２回から１．４３７５回に減少する。したがって、その消費電力は、平均消費電力において約２８％低減される。

続いて、図１０を参照して、このようなトグル動作を実現させるための方法を説明する。

データセンスアンプ部１５において使用される図９−図１１の実施形態に係るエンコード部２０は、図１０に示されるように、ＡＮＤ回路及びＮＯＲ回路を使用することによって実現されうる。図１０に示される回路は単なる一実施例であり、所望の動作を実施するよう自由に変形されてもよい。

図１０のエンコード部２０に示される７つの論理回路の出力は、その上段から、それぞれＤＲＦバス３の第０ビット及び第１ビット（第１本目及び第２本目）であるＤＲＦ＜０＞及びＤＲＦ＜１＞、ＤＲ１１１１Ｆバス２３の第０ビット（第１本目）であるＤＲ１１１１Ｆ＜０＞、ＤＲ１１１１Ｆバス２３の第２ビット（第３本目）であるＤＲ１１１１Ｆ＜２＞、ＤＲ１１１１Ｆバス２３の第１ビット（第２本目）であるＤＲ１１１１Ｆ＜１＞、続いて、ＤＲＦバス３の第２ビット及び第３ビット（第３本目及び第４本目）であるＤＲＦ＜２＞、及びＤＲＦ＜３＞に接続される。

なお、上から一段目及び二段目のＮＯＲ回路の動作は、図３の上段及び下段のＮＯＲ回路の動作と同様である。したがって、ここでは説明は省略される。

更に、上から六段目及び七段目のＮＯＲ回路の動作は、図３の上段及び下段のＮＯＲ回路の動作と同様である。したがって、ここでは説明は省略される。

このような回路を構成することによって、例えば、上から一段目に示されるＮＯＲ回路の場合、ＬＩＯ＜１＞が“０”である場合に、ＩＯＦバス１４の第０ビットの出力をそのままＤＲＦバス３に伝送する。つまり、ＩＯＦバス１４が“０”の場合ＤＲＦバス３はトグル動作を実施させられ、一方、ＩＯＦバス１４が“１”の場合ＤＲＦバス３はＨｉｇｈ状態で維持される。

一方、ＬＩＯ＜０＞が“１”である場合、ＩＯＦバス１４が“０”か或いは“１”かにかかわらず、ＤＲＦバス３はＨｉｇｈ状態で維持される。つまり、トグル動作によって表される状態は伝送されない。

続いて、上から三段目の論理回路の動作を説明する。上から三段目のＮＯＲ回路は、ＩＯＦバス１４（すなわちＬＩＯＦノード１８）の第０ビットすなわちＬＩＯＦ＜０＞、及び第１ビットすなわちＬＩＯＦ＜１＞の入力と、ＩＯバス１３（すなわちＬＩＯノード１７）の第２ビット、及び第３ビットであるＬＩＯ＜２＞及びＬＩＯ＜３＞のＡＮＤ演算結果の入力と、を受け取る。その結果、ＬＩＯ＜２＞、或いはＬＩＯ＜３＞の少なくともどちらかが“０”であるとき、ＬＩＯＦ＜０＞及びＬＩＯＦ＜１＞がともにトグル動作の場合に、トグル動作によって表される状態はＤＲ１１１１Ｆ＜０＞へと伝送され、それによってトグル動作を実施させる。

それに対して、ＬＩＯ＜２＞、及びＬＩＯ＜３＞のＡＮＤが“１”である、つまり、その両方が“１”であるとき、ＬＩＯＦ＜０＞及びＬＩＯＦ＜１＞の状態にかかわらず、ＤＲ１１１１Ｆ＜０＞バスはＨｉｇｈ状態で維持される。つまり、トグル動作によって表される状態は伝送されない。

このような構成によって、ＩＯバス１３に“１１１１ｂ”が入力される場合にはＤＲ１１１１Ｆ＜０＞にトグル動作を実施させないよう制御することを可能とし、それ以外の場合で、ＤＲ１１１１Ｆ＜０＞を制御するため、ＩＯバス１３の第０ビット及び第１ビットに両方“１”が入力される場合には、この構成がトグル動作を実施することを可能とする。

なお、上から五段目の論理回路の動作は、上述された上から三段目の論理回路の動作と同様である。したがって、ここでは説明は省略される。

続いて、上から四段目の論理回路を説明する。上から四段目の論理回路であるＮＯＲ回路は、ＩＯＦバス１４（すなわちＬＩＯＦノード１８）の第０ビットから第３ビットのＬＩＯＦ＜０＞、ＬＩＯＦ＜１＞、ＬＩＯＦ＜２＞、及びＬＩＯＦ＜３＞の入力を受け取る。

その結果、ＬＩＯＦ＜０＞、ＬＩＯＦ＜１＞、ＬＩＯＦ＜２＞、及びＬＩＯＦ＜３＞に“０”が入力されトグル動作が必要な場合にのみ、ＤＲ１１１１Ｆバス２３の第２ビット、すなわちＤＲ１１１１Ｆ＜２＞にトグル動作を実施させる。

この構成によって、ＩＯバス１３にデータ“１１１１ｂ”が入力される場合に、ＤＲ１１１１Ｆバス２３の第２ビット、すなわちＤＲ１１１１Ｆ＜２＞にトグル動作を実施させることが可能となる。

なお、図１１に示されるデータセンスアンプ部１５に含まれる、データセンスアンプブロック１６及びデータセンスアンプ選択部２１の構成及び動作は、図１−図５の実施形態の構成及び動作と同様である。したがって、ここでは説明は省略される。

図１０に示されるエンコード部２０を構成及び動作は、図９に示されるようなデータの変換を実現し、データを伝送するとき時に実施されるバスのトグル動作の回数を減少させることを可能にする。したがって、半導体記憶装置の消費電力の低減化を実現することが可能となる。

更に、図９−図１１の実施形態に係る半導体記憶装置に含まれるエンコード部２０は、従来のエンコード部と比較してゲート段数が増加しない。つまり、従来のエンコード部は、図１０の論理回路部分がインバータ回路で置換されるよう構成されるが、それと比較して、図９−図１１の実施形態に係るエンコード部２０はゲート段数が増加しない。したがって、従来のデータ伝送と比較してスピードペナルティが少なく、伝送速度の遅延が少ないと特徴づけられる。

図１１は、図６−図９の実施形態に係る半導体記憶装置のデータセンスアンプ部１５において使用されるデコード部２２を示す図である。図１１に示される回路は一実施例であり、所望の動作を実施するよう自由に変形されてもよい。

アレイブロック２のデータセンスアンプ部１５内のデータセンスアンプブロック１６から出力されたデータは、上述されたように、エンコード部２０及びデータセンスアンプ選択部２１を介して、図９に示されるようにエンコードされ、その後ＤＲＦバス３及びＤＲ１１１１Ｆバス２３へと伝送される。その後、データはデータマルチプレクサ部５を介してＧＤＲＦバス６及びＧＤＲ１１１１Ｆバス２４へ伝送される。このようにして伝送されるデータは、最終的にラッチマルチプレクサ部８によって受け取られ、更にＤＱバッファ部９へと送られる。

図９−図１１の実施形態に係る半導体記憶装置に含まれるデコード部２２は、デコードする、すなわちエンコード部２０によってエンコードされ、ＤＲＦバス３、ＤＲ１１１１Ｆバス２３、ＧＤＲＦバス６及びＧＤＲ１１１１Ｆバス２４を介して伝送された第二のデータを、もとのトグル動作によって示される状態のデータ（第一のデータすなわちエンコードされる前のデータ）に変換する機能を有する。デコード部２２は、データをラッチして出力する機能をも有する。

ＧＤＲＦバス６及びＧＤＲ１１１１Ｆバス２４のデータは、図１１に示されるようにＮＡＮＤフリップフロップ回路（ラッチ回路）に入力される。図面の上から一段目のＮＡＮＤフリップフロップ回路は、ＧＤＲＦバス６の第０ビット（第１本目）すなわちＧＤＲＦ＜０＞の入力、及びＧＤＲ１１１１Ｆバス２４の第０ビット及び第２ビット（第１本目及び第３本目）すなわちＧＤＲ１１１１Ｆ＜０＞及びＧＤＲ１１１１Ｆ＜２＞の入力を受け取る。そのうち、ＧＤＲ１１１１Ｆ＜０＞及びＧＤＲ１１１１Ｆ＜２＞が両方ともＨｉｇｈ状態にあるとき、ＧＤＲＦ＜０＞がトグル動作の場合に、トグル動作によって表される情報を伝送することによってデータが出力される。それに対して、ＧＤＲ１１１１Ｆ＜０＞或いはＧＤＲ１１１１Ｆ＜２＞の少なくとも一方がトグル動作の状態であるときは、ＧＤＲＦ＜０＞の状態にかかわらず、トグル動作によって表される情報を伝送することによってデータが出力される。

つまり、少なくともＧＤＲＦ＜０＞、ＧＤＲ１１１１Ｆ＜０＞或いはＧＤＲ１１１１Ｆ＜２＞のうちのいずれかが“０”である、つまりトグル動作を実施する場合、トグル動作によって表される状態を伝送することによってデータが出力される。この際、デコード部２２の出力側Ｄ＜０＞はＦａｌｓｅ側の代わりにＴｒｕｅ側を出力として使用する。したがって、トグル動作によって表される状態が伝送される場合、Ｄ＜０＞は“１”である。

なお、上から二段目、三段目、四段目のＮＡＮＤフリップフロップ回路の動作は、上述された上から一段目のＮＡＮＤフリップフロップ回路の動作と同様である。したがって、ここでは説明は省略される。

上述されたような動作をすることによって、ＤＲＦバス３、ＤＲ１１１１Ｆバス２３、ＧＤＲＦバス６及びＧＤＲ１１１１Ｆバス２４を介して伝送されたデータを、エンコードされる前のトグル動作によって表される状態のデータに変換することが可能となる。

図９−図１１の実施形態に係る半導体記憶装置は、デコード部２２に対してステートマシンから“ｉｎＳｅｌ”と呼ばれる制御信号を入力し、それによってデータをラッチし、“Ｏｕｔｓｅｌ”と呼ばれる制御信号を入力し、それによってデータを出力するよう構成される。このため、図１１に示されるデコード部２２は、データをラッチするためＮＡＮＤフリップフロップ回路を含んでいる。

更に、デコード部２２に対してステートマシンから、データをリセットするための“ｒｓｔ”と呼ばれる制御信号を入力し、ラッチされたデータをリセットする動作を開始する。

更に、図１１においては、図９−図１１の実施形態に係る半導体記憶装置のデコード部２２は、従来のデコード部と比較してゲート段数が増加しない。つまり、従来のデコード部は、図１１に示されるＮＡＮＤフリップフロップ回路を構成するＮＡＮＤに二入力を有するよう構成される。本発明の第三の実施形態に係るデコード部２２はＮＡＮＤに四入力を有するため従来のデコード部とは異なるがゲート段数は増加しない。したがって、デコード部２２は、従来のデータ伝送と比較したとき、スピードペナルティが少なく、伝送速度の遅延が少ないと特徴づけられる。

続いて、図１２及び図１３を参照して、本発明の他の実施形態に係る半導体記憶装置を説明する。

図１３は、本発明の第四の実施形態に係る半導体記憶装置のデータバスの配置を示す図である。

図１２及び図１３の実施形態に係る半導体記憶装置の構成は、基本的には図１に示された実施形態に係る半導体記憶装置の構成と同様である。しかしながら、データの伝送をするための、ＤＲＦバス３及びデータ書き込みＦａｌｓｅ（ＤＷＦ）バス２５、及びＧＤＲＦバス６及びグローバルデータ書き込みＦａｌｓｅ（ＧＤＷＦ）バス２６に相違点がある。

つまり、図１に示される実施形態は、ＤＲＦバス３に対して第二読み出しバスとしてＤＲ１１Ｆバス４を追加し、更にＧＤＲＦバス６に対して第二読み出しバスとしてＧＤＲ１１Ｆバス７を追加するように構成される。それに対して、図１２及び図１３の実施形態は、バスを新たに追加する代わりに、データの書き込み用にもともと備えられている書き込みバスであるＤＷＦバス２５及びＧＤＷＦバス２６を双方向バスとして利用することで特徴づけられる。

一般的に半導体記憶装置のＤＲＦバス３とＤＷＦバス２５は、シールドを提供する目的で交互に配置される。つまり、データの読み出しをするとき、１本目と３本目のＤＲＦバス３がトグル動作を実施させられる場合、そのバスの間に存在する２本目のＤＲＦバス３がカップリングによって影響を受ける結果として電位が変動すると、データの誤りの原因となる。したがって、以下に記述されるような対策が講じられる。つまり、それぞれのＤＲＦバス３の間にＤＷＦバス２５が前もって配置され、データの読み出しの間、ＤＷＦバス２５は接地或いはＶｃｃの電位に保持される。データの読み出し及び書き込みは同時には起こらないため、読み出しの時には書き込み用のＤＷＦバス２５がシールドとして機能し、書き込みの時には読み出し用のＤＲＦバス３がシールドとして機能して、それによってデータ伝送の際の誤りを減少させるように設計がなされる。

図１２及び図１３の実施形態に係る半導体記憶装置は、図１３に示されるように、ＤＲＦバス３及びＤＷＦバス２５、及びＧＤＲＦバス６及びＧＤＷＦバス２６を全て並行して配置し、ＤＷＦバス２５及びＧＤＷＦバス２６を、データ伝送時に実施されるデータバスのトグル動作の回数を減少させる目的で使用するように構成される。

つまり、図１の実施形態に係る半導体記憶装置の、ＤＲ１１Ｆバス４の代わりにＤＷＦバス２５が使用され、ＧＤＲＦバス６の代わりにＧＤＷＦバス２６が使用される。

ＧＤＷＦバス２６のある点において、ＧＤＷＦバス制御部２７が備えられる。本発明の第四の実施形態に係る半導体記憶装置は、ＧＤＷＦバス制御部に２７によってＧＤＷＦバス２６を双方向の伝送に利用することが可能である。

例えば、読み出し動作を実施する場合、ＧＤＷＦバス制御部２７は、ステートマシンからＲｅａｄ信号の入力を受け取り、ＧＤＷＦバス２６をＧＤＲＦバス６と同一方向へ駆動し、書き込み方向と逆に駆動するように制御する。この構成によって、ＧＤＷＦバス２６を読み出し方向へデータを伝送するために使用することが可能となる。

例えば、書き込み動作を実施する場合、ＧＤＷＦバス制御部２７は、ステートマシンからＲｅａｄ信号の入力を受け取らず、ＧＤＷＦバス２６をＧＤＲＦバス６と同一方向へは駆動しない。この構成によって、ＧＤＷＦバス２６を書き込み方向へデータを伝送するために使用することが可能となる。

上記の説明を除いて、第四の実施例に係る半導体記憶装置の構成、動作及び機能は図１に示された実施形態に係る半導体記憶装置の構成、動作及び機能と同様である。したがって、ここでは説明は省略される。

更に、図１２及び図１３の実施形態に係る半導体記憶装置に含まれるエンコード部、及びデコード部の構成、動作及び機能は、図３及び図５に示された実施形態に係る半導体記憶装置のエンコード部及びデコード部の構成、動作及び機能と同様である。したがって、ここでは説明は省略される。

一方、実施されるトグル動作の回数を減少させるために実施される第二のデータへの変換と、その変換の結果として低減される消費電力に関する説明は、本発明の第一の実施形態の場合（図４参照）と同様である。したがって、ここでは説明は省略される。

上述されたような半導体記憶装置を構成することによって、データバスを新たに追加することなく、すなわち、チップ面積の拡大があったとしてもごくわずかで、ＤＲＦバス及びＧＤＲＦバスのトグル動作の数を減少させ、それによって半導体記憶装置のデータ伝送時の消費電力を低減させることが可能となる。

以上、詳細に説明されたような半導体記憶装置を構成することによって、読み出し用のデータバス以外のデータバスをデータ伝送に利用し、それによって、実施されるトグル動作の回数を減少させ、読み出し動作を実施する際のデータ伝送時の消費電力を低減させることが可能となる。

本明細書においては、本発明に係る特定の実施形態が例示の目的で説明されてきたが、前述されたことから、本発明の概念および範囲を逸脱することなく種々の変形がなされてもよいことを理解されたい。したがって、本発明は付随する請求項以外によって限定されることがない。

本発明に係る実施形態は、付随する図面に関して言及され、以下の詳細な説明からより明らかになるであろう。
図１は、本発明の実施形態に係る半導体記憶装置のブロック図である。 図２は、図１に示される実施形態に係る半導体記憶装置のデータバスの配置を示す図である。 図３は、図１に示される半導体記憶装置実施形態において使用されうる、エンコード部を含むデータセンスアンプ部の実施形態を示す図である。 図４は、図１に示される実施形態に係る半導体記憶装置で伝送されるデータ及び消費電力を示す図である。 図５は、図１或いは図１２に示される半導体記憶装置におけるラッチマルチプレクサ部において使用されるデコード部の実施形態を示す図である。 図６は、本発明の他の実施形態に係る半導体記憶装置で伝送されるデータ及び消費電力を示す図である。 図７は、図１に示される半導体記憶装置実施形態において使用されうるデータセンスアンプ部の他の実施形態を示す図である。 図８は、図１或いは図１２に示される半導体記憶装置におけるラッチマルチプレクサ部において使用されるデコード部の実施形態を示す図である。 図９は、本発明の他の実施形態に係る半導体記憶装置で伝送されるデータ及び消費電力を示す図である。 図１０は、図１に示される半導体記憶装置実施形態において使用されうるデータセンスアンプ部の他の実施形態を示す図である。 図１１は、図１或いは図１２に示される半導体記憶装置実施形態におけるラッチマルチプレクサ部において使用されるデコード部の実施形態を示す図である。 図１２は、本発明の他の実施形態に係る半導体記憶装置のブロック図である。 図１３は、図１２に示される実施形態に係る半導体記憶装置のデータバスの配置を示す図である。

Claims (25)

1. 半導体記憶装置であって、
   第一のデータのための複数の第一のデータバスと、
   前記第一のデータを第二のデータへと変換するため前記第一のデータバスに接続されるエンコード部であって、前記第二のデータの複数のトグル動作の前記数が前記第一のデータにおける複数のトグル動作の前記数よりも小さくなるようにする、エンコード部と、
   前記第二のデータを伝送するため前記第一のデータバスに接続される第二のデータバスと、を含む、
   ことを特徴とする半導体記憶装置。
2. 前記第二のデータバスは、書き込みデータを伝送するための書き込みデータバスを含む、
   ことを特徴とする請求項１に係る半導体記憶装置。
3. 前記第二のデータを、第三のデータに変換するためのデコード部を更に含む、
   ことを特徴とする請求項１に係る半導体記憶装置。
4. 前記第一のデータバスは、その全てが前記エンコード部に接続される複数のデータ線の複数のグループに分割される、
   ことを特徴とする請求項１に係る半導体記憶装置。
5. 前記エンコード部は、複数のデータ線の前記複数のグループのうちの２つに接続される、
   ことを特徴とする請求項４に係る半導体記憶装置。
6. 前記第二のデータバスは、書き込みデータを伝送するための書き込みバスである、
   ことを特徴とする請求項５に係る半導体記憶装置。
7. 前記第一のデータは、複数のデータビット及び対応する相補的な複数のデータビットを含み、前記第二のデータは、シングルエンドのデータを含み、前記エンコード部は、
   入力が前記第一のデータの前記複数のデータビットの第一番目と、前記対応する相補的なデータビットであり、出力が前記第二のデータの第一ビットである第一の否定論理和回路と、
   入力が前記第一のデータの前記第一のデータビットと、前記第一のデータビットとは異なる第二のデータビットに対応する相補的なデータビットであり、出力が前記第二のデータの第二のビットである第二の否定論理和回路と、
   入力が、前記第一のデータの第一のデータビットに対応する前記相補的なデータビットと、第二のデータビットに対応する前記相補的なデータビットであり、出力が前記第二のデータの第三のビットである、第三の否定論理和回路と、
   を含み、
   前記複数の否定論理和回路のうちの一つに対する前記複数の入力のうちの少なくとも一つが第一の論理レベルを有するとき、前記エンコード回路は、前記第一のデータの前記第一及び第二のビットのトグルに応じて、前記第二のデータの前記第一及び第二のビットをトグルするよう動作可能であり、前記複数の否定論理和回路のうちの一つに対する両方の入力が前記第一の論理レベルとは異なる第二の論理レベルを有するとき、前記エンコード回路は、前記第一のデータの前記第一及び第二のビットのトグルに応じて前記第二のデータの前記第一及び第二のビットのトグルを抑制するよう動作可能である、
   ことを特徴とする請求項１に係る半導体記憶装置。
8. 前記第一のデータは４個のデータビット及び４個の対応する相補的なデータビットを含み、前記第二のデータは、それぞれが前記第一のデータの前記４個のデータビットの組合せを含む５個のシングルエンドのビットを含み、前記エンコード部は、
   入力が前記第一のデータの第一のデータビットに対応する相補的なデータビットと前記第一のデータの前記第二、第三及び第四のデータビットの論理積であり、出力が前記第二のデータの前記第一のビットである、第一の否定論理和回路と、
   入力が前記第一のデータの前記第二のデータビットに対応する相補的なデータビットと前記第一のデータの前記第一、第三及び第四のデータビットの論理積であり、出力が前記第二のデータの前記第二のビットである、第二の否定論理和回路と、
   入力が前記第一のデータの前記第三のデータビットに対応する相補的なデータビットと前記第一のデータの前記第一、第二及び第四のデータビットの論理積であり、出力が前記第二のデータの前記第三のビットである、第三の否定論理和回路と、
   入力が前記第一のデータの前記第四のデータビットに対応する相補的なデータビットと前記第一のデータの前記第一、第二及び第三のデータビットの論理積であり、出力が前記第二のデータの前記第四のビットである、第四の否定論理和回路と、
   入力が前記第一、第二、第三及び第四のデータビットに対応する相補的なデータビットであり、出力が前記第二のデータの前記第五のビットである、第五の否定論理和回路と、
   を含み、
   前記複数の否定論理和回路のうちのすべてに対する前記複数の入力のうちの少なくとも一つが第一の論理レベルを有するとき、前記エンコード回路は、前記第一のデータのトグルに応じて前記第二のデータをトグルするよう動作可能であり、前記複数の否定論理和回路のすべてに対する入力の両方が前記第一の論理レベルとは異なる第二の論理レベルを有するとき、前記エンコード回路は、前記第一のデータのトグルに応じて前記第二のデータのトグルを抑制するよう動作可能である、
   ことを特徴とする請求項１に係る半導体記憶装置。
9. 前記第一のデータは、４個のデータビット及び４個の対応する相補的なデータビットを含み、前記第二のデータは、それぞれが前記第一のデータの前記４個のデータビットの組合せを含む、シングルエンドの複数のデータビットの４個のデータビットを含み、前記エンコード部は、
   入力が前記第一のデータの前記複数のデータビットのうちの第一に対応する相補的なデータビットと、前記第一のデータの前記複数のデータビットのうちの第二であり、出力が前記第二のデータバスの第一本目の線に適用される、第一の否定論理和回路と、
   入力が前記第一のデータの前記第一のデータビットと、前記第一のデータの前記第二のデータビットに対応する相補的なデータビットであり、出力が前記第二のデータバスの第二本目の線に適用される、第二の否定論理和回路と、
   入力が前記第一のデータの第三のビットに対応する相補的なデータビットと前記第一のデータの前記複数のデータビットのうちの第四であり、出力が前記第二のデータバスの第三本目の線に適用される、第三の否定論理和回路と、
   入力が前記第一のデータの前記第三のデータビットと、前記第一のデータの前記第四のデータビットに対応する相補的なデータビットであり、出力が前記第二のデータバスの第四目の線に適用される、第四の否定論理和回路と、
   入力が前記第一のデータの前記第三及び第四のビットの論理積と、前記第一のデータの前記第一のデータビットに対応する前記相補的なデータビットと、前記第一のデータの前記第二のデータビットに対応する前記相補的なデータビットであり、出力が前記第二のデータバスの第五本目に適用される、第五の否定論理和回路と、
   入力が前記第一のデータの前記第一及び第二のデータビットの論理積と、前記第一のデータの前記第三のデータビットに対応する前記相補的なデータビットと、前記第一のデータの前記第四のデータビットに対応する前記相補的なデータビットであり、出力が前記第二のデータバスの第六本目の線に適用される、第六の否定論理和回路と、
   入力が、前記第一のデータの前記第一、第二、第三及び第四のデータビットにそれぞれ対応する前記相補的な複数のデータビットであり、出力が前記第二のデータバスの第七本目の線に適用される、第七の否定論理和回路と、
   を含み、
   前記複数の否定論理和回路の一つに対する前記複数の入力のうちの少なくとも一つが第一の論理レベルを有するとき、前記エンコード回路は前記第一のデータのトグルに応じて前記第二のデータをトグルするよう動作可能であり、全ての前記複数の否定論理和回路に対する前記複数の入力が前記第一の論理レベルとは異なる第二の論理レベルを有するとき、前記エンコード回路は前記第一のデータのトグルに応じて前記第二のデータのトグルを抑制するよう動作可能である、
   ことを特徴とする請求項１に係る半導体記憶装置。
10. 前記第二のデータは複数のシングルエンドの複数のデータビットの３ビットを含み、前記第三のデータは２ビットを含み、前記デコード部は、
    入力が前記第二のデータの前記複数のビットの第一番目と前記第二のデータの前記複数のビットのうちの第三番目であり、出力が前記第三のデータの前記複数のビットのうちの第一番目である、第一の否定論理積ラッチ回路と、
    入力が前記第二のデータのうちの第二のビットと、前記第二のデータのうちの前記第三のビットであり、出力が前記第三のデータの前記複数のビットのうちの第二番目である、第二の否定論理積ラッチ回路と、
    を含む、
    ことを特徴とする請求項３に係る半導体記憶装置。
11. 前記第二のデータは５個のシングルエンドのビットを含み、前記第三のデータは４個のビットを含み、前記デコード部は、
    入力が前記第二のデータの前記複数のビットのうちの第一番目と第五番目であり、出力が前記第三のデータの前記複数のビットのうちの第一番目である、第一の否定論理積ラッチ回路と、
    入力が前記第二のデータの前記複数のビットのうちの第二番目と、前記第二のデータの前記第五のビットであり、出力が前記第三のデータの前記複数のビットのうちの第二番目である、第二の否定論理積ラッチ回路と、
    入力が前記第二のデータの前記複数のビットのうちの第三番目と前記第二のデータの前記第五のビットであり、出力が前記第三のデータの前記複数のビットのうちの第三番目である、第三の否定論理積ラッチ回路と、
    入力が前記第二のデータの前記複数のビットのうちの第四番目と前記第二のデータの前記第五のビットであり、出力が前記第三のデータの前記複数のビットのうちの第四番目である、第四の否定論理積ラッチ回路と、を含む、
    ことを特徴とする請求項３に係る半導体記憶装置。
12. 前記第二のデータは７個のシングルエンドのビットを含み、前記第三のデータは４個のビットを含み、前記デコード部は、
    入力が前記第二のデータの前記複数のビットのうちの第一番目、第五番目及び第七番目であり、出力が前記第三のデータの第一のビットである、第一の否定論理積ラッチ回路と、
    入力が前記第二のデータの第二のビットと前記第二のデータの前記第五番目及び第七番目のビットであり、出力が前記第三のデータの第二のビットである、第二の否定論理積ラッチ回路と、
    入力が前記第二のデータの前記複数のデータビットのうちの第三番目及び第六番目と前記第二のデータの前記第七のビットであり、出力が前記第三のデータの第三のビットである、第三の否定論理積ラッチ回路と、
    入力が前記第二のデータの第四のビットと前記第二のデータの前記第六及び前記第七のビットであり、出力が前記第三のデータの第四のビットである、第四の否定論理積ラッチ回路と、を含む、
    ことを特徴とする請求項３に係る半導体記憶装置。
13. 前記半導体記憶装置は、揮発性半導体データ記憶装置を含む、
    ことを特徴とする請求項１に係る半導体記憶装置。
14. 前記半導体記憶装置は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、
    ことを特徴とする請求項１３に係る半導体記憶装置。
15. 前記半導体記憶装置は、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む、
    ことを特徴とする請求項１４に係る半導体記憶装置。
16. 請求項１５の前記半導体データ記憶装置は、ダブルデータレート（ＤＤＲ）によってデータを伝送するよう動作可能である、
    ことを特徴とする請求項１５に係る半導体記憶装置。
17. メモリデバイスであって、
    複数のメモリセルのアレイと、
    複数のメモリセルの前記アレイ近傍に配置され、前記複数のメモリセルに接続され、前記複数のメモリセルから受け取られる第一のデータを第二のデータに変換するよう動作可能である、エンコード部であって、前記第二のデータの複数のトグル動作の前記数が前記第一のデータにおける複数のトグル動作の前記数よりも小さくなるようにする、エンコード部と、
    前記エンコード部から離れて配置され、バスを介して前記エンコード部に接続されるデコード部であって、前記デコード部は前記第二のデータを第三のデータに変換するよう動作可能であり、前記第三のデータが前記第一のデータとほぼ同一になるようにする、
    ことを特徴とするメモリデバイス。
18. 前記第二のデータの少なくとも１ビットは、前記第一のデータの複数のビットの組合せから生成される、
    ことを特徴とする請求項１７に記載のメモリデバイス。
19. 前記第三のデータの少なくとも１ビットは、前記第二のデータの複数のビットの組合せから生成される、
    ことを特徴とする請求項１８に記載のメモリデバイス。
20. 第一のデータの複数のビットをエンコードする方法であって、
    それぞれが第一のデータの複数の前記ビットのうちのそれぞれの一つと、第一のデータの複数の前記ビットとの組み合わせから生成される第二のデータの複数のビットを生成するステップを含み、複数のデータビットの前記組み合わせは、前記第二のデータの複数のトグル動作の前記数が前記第一のデータにおける複数のトグル動作の前記数よりも小さくなるように選択される、
    ことを特徴とする方法。
21. 前記第二のデータは、
    それぞれが、前記第一のデータのそれぞれのビットと、前記第一のデータの第一の複数のビットとから生成される複数のデータビットの第一のグループと、
    それぞれが、前記第一のデータのそれぞれのビットと、前記第一のデータの第二の複数のビットとから生成される複数のデータビットの第二のグループであって、前記第一のデータの前記第二の複数のビットは、前記第一のデータの前記第一の複数のビットとは少なくとも部分的に異なる、複数のデータビットの第二のグループと、を含む、
    ことを特徴とする請求項２０に記載の方法。
22. メモリアレイからメモリデバイスの複数のデータバス端子へとデータを接続する方法であって、
    データの複数のビットを前記アレイから前記アレイに隣接する位置においてエンコードするステップであって、前記エンコードされたデータの複数のトグル動作の前記数が前記アレイからの前記データにおける複数のトグル動作の前記数よりも小さくなるような、ステップと、
    前記複数のデータバス端子近傍の前記位置へ前記エンコードされたデータを伝送するステップと、
    前記エンコードされたデータを前記アレイからの前記データに対応するデータへと変換することによって、前記複数のデータバス端子近傍の前記エンコードされたデータをデコードするステップと、
    を含む方法。
23. 前記アレイからのデータの複数のビットをエンコードする前記動作は、前記アレイからのデータの前記複数のビットを、それぞれが前記アレイからのデータの前記複数のビットのうちのそれぞれの一つと、前記アレイからのデータの前記複数のビットとの組み合わせに基づく、エンコードされた複数のビットへと変換するステップを含む、
    ことを特徴とする請求項２２に記載の方法。
24. 前記アレイからの前記データは、相補的な複数のデータビットを含み、前記アレイからのデータの複数のビットをエンコードする前記動作は、前記アレイからの前記データを、それぞれが前記相補的な複数のビットのそれぞれの組の組合せに基づく複数のエンコードされたビットへと変換するステップを含む、
    ことを特徴とする請求項２２に記載の方法。
25. 前記エンコードされたデータをデコードする前記動作は、前記エンコードされたデータの複数のビットを、それぞれが前記エンコードされた複数のビットのうちのそれぞれの一つと、前記エンコードされたデータの複数のビットとの組み合わせに基づく、デコードされた複数のビットへと変換するステップを含む、
    ことを特徴とする請求項２２に記載の方法。

Images