JP2012003826A - 半導体装置 - Google Patents

Abstract

【課題】パワーの低減とメモリアクセスの短縮を可能とする。
【解決手段】メモリセルアレイの複数の基本単位１１に共通に設けられ、書き込み及び読み出しデータが転送される双方向の第１のバス（ＲＷＢＳ）と、アドレス及び／又はコマンドを転送する第２のバス（ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ）を備え、前記複数の基本単位１１のそれぞれに設けられ、前記アドレス及び／又はコマンドを供給する複数の第１のバッファ回路１３を備える。前記基本単位１１は、前記第１のバスに接続され、書き込み用の第１のアンプ（ＷＲＩＴＥ ＡＭＰ）と読み出し用の第２のアンプ（ＤＡＴＡ ＡＭＰ）を備え、書き込みアクセスの第１の期間（＝γ）と、選択領域のメモリセル選択時間を含む第２の期間（＝α）と、読み出しアクセスの第３の期間（＝γ）をパイプライン制御単位とし、前記第１と第３の期間を第２の期間以上（γ＝α又はγ＞α）とする。
【選択図】図１０

Description

本発明は、半導体装置に関し、特に、メモリセルアレイを備えた半導体装置に関する。

近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体メモリにおいて高機能化、動作の高速化、大容量化が進むとともに、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）／ＤＤＲ２／ＤＤＲ３といったアーキテクチャーの導入によりメモリの入出力のデータバンド幅も著しく向上している。

メモリの入出力のデータバンド幅の向上のためには、メモリのＲｅａｄ（読み出し）やＷｒｉｔｅ（書き込みの）サイクル（ｔＲＣ）の向上や、メモリ内部の同時動作数（パラレル数）の向上（データ線（ＩＯ線）の多パラレル化（パラレル数を増やす）や、メモリアレイの多バンク化）による、扱い得るデータの量を向上することが必要になる。

よく知られているように、パワーＰは、式（１）で近似される。
ｎ×ｃ×ｆ×Ｖ^２
・・・・（１）

式（１）において、ｎは素子数、ｃは容量（素子によって充放電される出力負荷容量）、ｆは動作周波数、Ｖは動作電圧である。ここで、式（１）の導出について簡単に説明すると、パワーＰは、素子が出力負荷容量を充電／放電する際に消費される電力（dynamic dissipation）の平均であり、動作周波数（実際はトグル周波数）をｆ、出力負荷容量をＣ_Ｌとすると、素子の出力ＶｏｕｔがＬｏｗ（０Ｖ）からＨｉｇｈ（ＶＤＤ）へ立ち上がる時の電力と、出力ＶｏｕｔがＨｉｇｈ（ＶＤＤ）からＬｏｗ（０Ｖ）へ立ち下る時の電力の合計で与えられ、以下のように近似される（ただし、ｔｐ＝１／ｆ）。

（２）

ｎ個の素子については、式（２）をｎ倍し、各素子の容量負荷Ｃ_Ｌを共通の値ｃとすることで、式（１）が得られる。

例えば動作周波数ｆを向上することでデータバンド幅（転送効率）を倍にした場合、パワーも増加する。メモリセルアレイにおいてデータ量の向上と同時に、低消費電力化が望まれている。

なお、特許文献１には、多重メモリアクセスレイテンシー時間をサポートするメモリシステムが開示されている。図１に、特許文献１に開示されたシステムの構成を示す（特許文献１の図２Ａから引用）。これは、メモリシステムにおけるメモリ装置へのアクセスを制御するものである。メモリコントローラ２０２から近いメモリ装置のグループ（レイテンシー時間グループ１）と、遠いグループ（レイテンシー時間グループ２）に分ける。頻繁にアクセスするデータとそうでないデータをそれぞれグループ１とグループ２に振り分けることで全体のアクセスレイテンシーを短縮している。

図２は、図１の構成を、一般的なＤＲＡＭに置き換えた場合の一般的なメモリ構成を表した図である（本願発明者が作成した図である）。

図２に示すように、このメモリ（ＤＲＡＭコア）は、複数のメモリセルをアレイ状に備えたメモリセルアレイ１と、行アドレスをデコードし選択ワード線を活性化させるロウデコーダ（Ｘ ＤＥＣ）２と、列アドレスをデコードし選択されたカラム（ビット線）のＹスイッチをオンさせるカラムデコーダ（Ｙ ＤＥＣ）３と、ビット線の電位を増幅するセンスアンプ（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）／Ｙスイッチ（Ｙ Ｓｗｉｔｃｈ）４と、選択されたカラムのセンスアンプで増幅された読み出しデータを増幅してＲＷＢＳ（リードライトバス）に出力し、ＲＷＢＳ（リードライトバス）からの書き込みデータの駆動を行うデータアンプ（Ｄａｔａ Ａｍｐ）／書き込みアンプ（Ｗｒｉｔｅ Ａｍｐ）５と、アドレス、コマンド、タイミングを制御するアドレス・コマンド・タイミングコントローラ（Ａｄｄｒｅｓｓ Ｃｏｍｍａｎｄ Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）６と、ＤＲＡＭコアへの入力である内部データバス（Ｉｎｔｅｒｎａｌ Ｄａｔａ Ｂｕｓ）９に接続されたデータ端子（不図示）とＲＷＢＳ（リードライトバス）との間でメモリセルへのデータ、メモリセルからのデータの入出力機能と、データマスク端子（不図示）からのデータマスク信号によりメモリセルへの書き込みマスク制御を行うデータマスク（Ｄａｔａ Ｉ／Ｏ， Ｄａｔａ Ｍａｓｋ）７と、ＤＲＡＭコアへの入力（クロック、アドレス、コマンド）８、ＤＲＡＭコアへのデータの入出力を行う内部データバス（Ｉｎｔｅｒｎａｌ Ｄａｔａ Ｂｕｓ）９を備えている。

図３は、図２を説明するための図であり、図３は、図２の配置（レイアウト）の一例を示す図である（本願発明者が作成した図である）。図３において、メモリセルアレイ１内の領域１０は、アクセス対象のメモリセルを含むアクティブ領域（Ａｃｔｉｖｅ Ａｒｅａ）を表している。１１は、基本単位を構成するメモリセルアレイまたはメモリマクロ（システクＬＳＩ等に用いられる回路ブロック）である。メモリセルアレイの基本単位１１を、アドレス・コマンド・タイミングコントローラ６が、メモリセルアレイの基本単位１１に共通につながるアドレス／コマンド・バス（ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ）により制御することで、アクセス対象のアクティブ領域１０を選択する。データ（Ｗｒｉｔｅデータ／Ｒｅａｄデータ）は、データＩＯ部（Ｄａｔａ Ｉ／Ｏ）７から入出力され、複数のメモリセルアレイ基本単位１１に共通につながるデータバスであるリードライトバス（ＲＷＢＳ）により転送される。特に制限されるものでないが、図３では、ＤＲＡＭコアでのデータ入力をなす内部データバス（Ｉｎｔｅｒｎａｌ Ｄａｔａ Ｂｕｓ）９に接続されたデータ端子（ＤＱ端子）は３６本とされる。各データ端子の複数ビットデータ（バースト長に対応する４ビット）は、例えばデータＩＯ部（Ｄａｔａ Ｉ／Ｏ）７にてパラレルデータに変換され、リードライトバス（ＲＷＢＳ）に転送される。リードライトバス（ＲＷＢＳ）は、複数のメモリセルアレイ基本単位１１に亘って延在され、各メモリセルアレイ基本単位１１のデータアンプ（Ｄａｔａ ＡＭＰ）／ライトアンプ（Ｗｒｉｔｅ ＡＭＰ）に共通に接続されるバスである。

アレイ内のＩＯ構成は、階層化（ローカル（Ｌｏｃａｌ）ＩＯ／メイン（Ｍａｉｎ）ＩＯ）構成とされるか、非階層構成とされる。階層化構成の場合、データアンプ（Ｄａｔａ Ａｍｐ）／書き込みアンプ（Ｗｒｉｔｅ Ａｍｐ）４に接続されるＭａｉｎ ＩＯは、不図示のスイッチ回路を介して複数のＬｏｃａｌ ＩＯと接続され、各Ｌｏｃａｌ ＩＯは、カラムデコーダ（Ｙ ＤＥＣ）３で選択されオン状態とされたＹスイッチ５を介して選択されたカラムのビット線に接続される。

Ｒｅａｄ時には、ワード線がＨｉｇｈに設定されたメモリセルから読みだされたデータは、センスアンプ５で増幅され、オン状態のＹスイッチ５を介してＬｏｃａｌ ＩＯ線に伝達され、さらにＭａｉｎ ＩＯ線を介してデータアンプ（ＤａｔａＡｍｐ）４に伝達され、ＲＷＢＳに出力される。データＩＯ部７において並列データ（バースト長に対応）したデータをシリアルに変換し、データ端子からクロックに同期して内部データバス（Ｉｎｔｅｒｎａｌ Ｄａｔａ Ｂｕｓ）９に出力される（ＤＤＲではクロック信号の立ち上がりと立ち下りエッジに同期して転送される）。

Ｗｒｉｔｅ時には、内部データバス（Ｉｎｔｅｒｎａｌ Ｄａｔａ Ｂｕｓ）９に接続するデータ端子からシリアルに入力されたビットデータは、データＩＯ部７において並列化され、ＲＷＢＳを転送され、ライトアンプ（ＷｒｉｔｅＡＭＰ）４で増幅され、Ｍａｉｎ ＩＯ線、選択されたＬｏｃａｌ ＩＯ線を介し、Ｙスイッチ５がオン状態とされた選択カラムのビット線に伝達される。

データは、アドレス・コマンド・タイミングコントローラ６で制御され、選択されるメモリセルアレイ１内のアクティブ領域１０で読み出し（ＲＥＡＤ）／書き込み（ＷＲＩＴＥ）される。

図４は、図３において、アクティブ領域１０として、アドレス・コマンド・タイミングコントローラ６、データＩＯ７側からみて、遠い側が選択されたケース１（アクティブ領域１０−１）と、近い側が選択されたケース２（アクティブ領域１０−２）を示す図である。

図５は、図４のそれぞれのケース１、ケース２におけるアクセス動作を示すタイミングチャートである（本願発明者が作成した図）。図５には、コマンド（ＣＭＤ）、クロック（メモリＣＬＫ）、ケース１、２における、コマンド入力からの、アクティブ領域１０−１、１０−２に対応した制御遅延（１０−１制御遅延、１０−２制御遅延）、アクティブ領域１０−１、１０−２の選択時間（１０−１選択時間、１０−２選択時間）、アクティブ領域１０−１、１０−２に対応する出力遅延（１０−１出力遅延、１０−２出力遅延）と、α、θ、βの関係が模式的に示されている。

αはｔＲＣ（Ｒｏｗ Ｃｙｃｌｅ）、
βはｔＲＲＤ（Ｒｏｗ ｔｏ Ｒｏｗ Ｄｅｌａｙ）、
γは制御遅延、データ遅延（出力遅延）、
θはＲＥＡＤ Ｌａｔｅｎｃｙ（レイテンシー）
である。

γは、アドレス・コマンド・タイミングコントローラ６、データＩ／Ｏ部７が、メモリセルアレイのアクティブ領域１０を制御するためのアドレス／コマンド、データの設定時間(制御遅延)と、データをＲＷＢＳを介してメモリセル基本単位に転送するための遅延時間を含む。

αは、アクティブ領域のメモリセルアレイ動作に関わるサイクルである。

βは、１つのコマンド（ＣＭＤ）入力から次のコマンド（ＣＭＤ）が入力可能となる時間である。

θは、ＲＥＡＤコマンドを入力してからデータがデータ端子に出力されるまでのクロック数（レイテンシー）を表している。

図５に示すように、α＞＞γ、すなわち、αがγよりも大幅に長い。

また、α〜θ、αはレイテンシーとほぼ同等の時間である。

ところで、データのバンド幅を上げること、及び、メモリのサイクルを改善することは、レイテンシーθの改善と同義である。

図５の例では、αに占めるγの割合（時間の割合）は小さい。したがって、γ（制御遅延、出力遅延）の遅延も、γ（制御遅延、出力遅延）で消費される電力もαでの遅延、電力に比べて小さい。しかしながら、メモリセルアレイ内のＩＯ数の並列数が増加すると、例えばデータ端子からシリアル入力されるビットデータのパラレル変換等の時間等の増大により、γがαに占める割合が増大し、γで消費される電力が増大する。

これまでα、βを削減することに、アーキテクチャーの開発の主眼が置かれていた。α＝ｔＲＣ（ＲＯＷ ＣＹＣＬＥ）は、メモリセルにアクセスするためにメモリアレイが実際に動作しているサイクルを示す指標である。

一回のサイクルｔＲＣで、ＲＥＡＤ／ＷＲＩＴＥされるデータ数（アクセスするメモリセル数）により、メモリ入出力の動作周波数ｆが決まる。

特表２００８−５００６６８号公報

以下に関連技術の分析を与える。

メモリに要求される仕様として、レイテンシーも重要であるが、近年、ｔＲＣ（ＲＯＷ ＣＹＣＬＥ）を改善し、メモリセルに読み書きするデータアクセス数（効率）を向上しながら、パワーを削減すること、すなわち、ｔＲＣ（ＲＯＷ ＣＹＣＬＥ）を縮減してデータアクセス数を増やしながら、低電力（ＬＯＷ ＰＯＷＥＲ）を実現することが求められている。

図６（Ａ）、図６（Ｂ）は、メモリにおけるＷＲＩＴＥ動作、ＲＥＡＤ動作を模式的に示す図である。なお、図６は、課題を説明するために本願発明者が作成した図である。なお、図６に示す例では、バースト長（連続して入出力することができるデータの個数）＝４であり、ＢＬ０−ＢＬ３は、１回のアクセスコマンドで、４カラム分連続してＲＥＡＤ／ＷＲＩＴＥされる４ビットデータを表している。図６（Ａ）、（Ｂ）において、ＣＭＤはＷＲＩＴＥコマンド、ＲＥＡＤマンドである（なお、バンクアクティブコマンド、プリチャージコマンドは省略されている）。ＷＲＩＴＥコマンド、又はＲＥＡＤコマンドの入力により、指定されたロウアドレスに対して指定されたカラムアドレスを先頭として４つのカラムに対する４ビットデータＢＬ０−ＢＬ３の書き込み、あるいは読み出しが行われる。

図６（Ａ）では、内部データバス９からビットシリアルに供給される４ビットのＷＲＩＴＥデータＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３が１つのデータ端子からダブルデータレートで（メモリＣＬＫの立ち上がりエッジと立ち下がりエッジに同期して１クロックサイクルで２つのビットデータ）入力される。入力された４ビットデータＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３をシリアルパラレル変換して、４ビットパラレルデータとし（γの制御遅延に対応）、ＲＷＢＳに並列に転送する（γの制御遅延）。ＲＷＢＳからメモリセルアレイの基本単位１１に到着したデータ（データマスクが規定されていないビットデータ）は、ＷＲＩＴＥ ＡＭＰで増幅され、Ｍａｉｎ ＩＯ線、Ｌｏｃａｌ ＩＯ線を介して、Ｙスイッチがオンとされた選択カラムのビット線に転送され、アクティブ領域の選択セルへの書き込みが行われる（選択期間）。

図６（Ａ）に示すように、データＩＯ部７側から遠端のメモリセルアレイ基本単位１１のアクティブ領域１０−１に対する制御遅延（１０−１制御遅延）は、データＩＯ部７側から近端のメモリセルアレイ基本単位１１のアクティブ領域１０−２の制御遅延（１０−２制御遅延）よりも、時間を要する。なお、図６（Ａ）において、制御遅延の下のＢＬ０−ＢＬ３は、データ端子からシリアルに入力された４ビットデータをシリアルパラレル変換した並列４ビットデータ、１０−２選択時間の下のＢＬ０−ＢＬ３はメモリセルアレイ基本単位１１においてデータアンプから選択カラムに出力された並列４ビットデータである。

図６（Ｂ）は、バースト長４でメモリセルからデータを読み出す際の動作を説明するタイミングチャートである。データＩＯ部７側から遠端のアクティブ領域１０−１に対する制御遅延（１０−１制御遅延）は、データＩＯ部７側から近端のアクティブ領域１０−２に対する制御遅延（１０−２制御遅延）よりも時間を要する。図６（Ｂ）の選択時間（アクティブ領域１０−１、１０−２の選択時間）において、ビット線、Ｌｏｃａｌ ＩＯ線に読み出された４ビットデータは、出力遅延（アクティブ領域１０−１、１０−２に対する出力遅延）において、データＩＯ部（ＤＡＴＡ ＩＯ）７でシリアルデータに変換され、出力遅延γの終りのタイミングから４ビットのデータＢＬ０−ＢＬ３がダブルデータレートでシリアルに出力される。

ＷＲＩＴＥ及びＲＥＡＤ動作において、データＩＯ部７側から遠端メモリセル（アクティブ領域のメモリセル）の選択で特性は決まり、コマンド（ＣＭＤ）と次のコマンド（ＣＭＤ）間の期間βは３サイクルとなる。またメモリセルアレイのアクティブ領域の選択期間ｔＲＣ＝α＝３サイクルと決まる。

図５に示す例では、α＞＞γであったが、図６に示すように、高速メモリでは、αやθに対して、γの占める割合が大きくなっている。すなわち、メモリセルアレイ内のデータ転送の遅延１（Ｄａｔａ ＩＯ線や、制御信号線の遅延のγ）が占める割合が大きくなる。

特に、メモリにアクセスするサイクルα（＝ｔＲＣ）を重視する高速メモリでは、メモリセルにおけるワードやビット線、メモリセルの選択といったメモリ動作そのものの遅延２（α）に対して、遅延１（γ）が大きく見えることになる。

したがって、データ端子から入力されるデータを効率的にデータ入出力線で転送して、メモリセルにＷｒｉｔｅ／Ｒｅａｄアクセスすることと、低消費電力化と、を両立させることが必要となる。

図７は、関連技術を説明する図である（課題を説明するために本願発明者が作成した図）。図７において、データ端子（内部データバス９に接続する）数は３６本とされ、バースト長＝４とされ、ＲＷＢＳは４ビット×３６＝１４４本のデータ線を備える。１０−１、１０−２はメモリセルアレイ基本単位１１におけるアクティブ領域である。なお、図７において、ＲＯＷデコーダ（ＸＤＥＣ）は不図示とされている。ＣＯＬ ＤＥＣＯＤＥＲは、カラムアドレスをデコードするカラムコーダ（ＹＤＥＣ）である。なお、図７において、図３、図４等と同一又は同等の要素には同一の参照符号が付されている。ＣＯＬ ＤＥＣＯＤＥＲは、図３、図４のようにメモリセルアレイ基本単位内に設ける構成としてもよいことは勿論である。

図８、図９は、図７の構成におけるＷＲＩＴＥ、ＲＥＡＤ動作を説明するタイミングチャートである。図８に示すように、ＷＲＩＴＥコマンドが時間を置かず連続して入力される連続ＷＲＩＴＥにおいて、最初のＷＲＩＴＥコマンド（ＣＭＤ）から２クロックサイクルの立ち上がりエッジと立下りエッジに同期して４ビットデータＢＬ０−ＢＬ３がデータ端子に入力され、γの制御遅延において、４ビットデータＢＬ０−ＢＬ３がパラレルデータとしてＲＷＢＳを介してメモリセルアレイ基本単位のＷｒｉｔｅＡＭＰに供給される。そして制御遅延に続く選択時間）において、選択されたワード線に接続し、且つ選択されたカラムのビット線に接続するメモリセルへの書き込みが行われる。図８の例では、αは３クロックサイクルとされる。前回のコマンドに対応して入力された４ビットデータのαの後ろから２サイクルで次のコマンドに対応する４ビットデータがデータ端子からシリアルに入力される。遠端のアクセス領域の制御遅延は、近端のアクセス領域の制御遅延よりも延びる。なお、パイプライン１は、制御遅延の処理、その後の選択時間の処理を表している。

図９に示すように、ＲＥＡＤコマンドが時間を置かず連続して入力される連続ＲＥＡＤ時は、ＲＥＡＤコマンド（ＣＭＤ）入力から、θ後に、データ端子から４ビットデータがクロックの立ち上がりエッジと立ち下りエッジに同期して出力される。パイプライン１は、制御遅延と選択時間、パイプライン２は出力遅延とシリアルビットデータの出力を表している。遠端のアクセス領域の制御遅延、出力遅延は、近端のアクセス領域の制御遅延、出力遅延よりも長い。

特許文献１では、効率よくデータを読み出し、書き込みを行うために、レイテンシーパスの遅延時間に着目して、平均的なレイテンシーを短くしている。

しかしながら、平均的なレイテンシーを短くするだけでは、メモリアクセスそのもののサイクルは短くならない。また、パワーを削減するには不十分である。

したがって、本発明の目的は、パワーの低減とメモリアクセスの短縮を可能とするメモリアレイを備えた半導体装置の提供することにある。

本発明は、上記課題の少なくとも１つを解決するために、概略以下の構成とされる（ただし、これらに制限されるものではない）。

本発明によれば、書き込み及び読み出し可能なメモリセルを複数備えたメモリセルアレイが複数の基本単位からなり、
前記メモリセルアレイの複数の前記基本単位に対して共通に設けられ、書き込みデータと読み出しデータの転送が行われる第１のバスと、
前記メモリセルアレイの複数の前記基本単位に対して共通に設けられ、アドレス／コマンドを転送する第２のバスと、
前記メモリセルアレイの複数の前記基本単位のそれぞれに対応して設けられ、前記第２のバスに転送されたアドレス／コマンドを受け、複数の前記基本単位にそれぞれ供給する複数の第１のバッファ回路と、
を備え、
前記メモリセルアレイの前記基本単位は、前記第１のバスに転送されたメモリセルへの書き込みデータを受けて増幅する第１のアンプと、メモリセルからの読み出しデータを増幅し前記第１のバスに出力する第２のアンプを備え、
書き込み、読み出しアクセスに対して、前記第２のバスへ転送するアドレス／コマンドの生成、及び、書き込みアクセスにおいて前記第１のバスへ書き込みデータを用意するための制御遅延を含む第１の期間と、
前記メモリセルアレイの前記基本単位において、選択されたメモリセルへのデータの書き込み、又は、選択されたメモリセルからの読み出しが行われる選択時間を含む第２の期間と、
読み出しアクセスにおいて、前記選択時間の読み出し動作で前記第１のバスに出力された読み出しデータをデータ端子に出力するための出力遅延を含む第３の期間と、
の各期間が、パイプライン制御の単位とされ、前記第１の期間が、前記第２の期間以上の長さを有する半導体装置が提供される。本発明において、前記第３の期間が、前記第２の期間以上の長さを有する。

本発明によれば、パワーの低減とメモリアクセスの短縮を可能とするメモリアレイを備えた半導体装置を実現することができる。

特許文献１の構成を示す図である。 一般的なメモリの構成を示す図である。 関連技術を説明する図である。 関連技術を説明する図である。 関連技術のタイミングチャートである。 関連技術の課題を説明する図である。 関連技術を説明する図である。 関連技術のＷＲＩＴＥ動作を説明するタイミングチャートである。 関連技術のＲＥＡＤ動作を説明するタイミングチャートである。 本発明の第１の実施形態を説明する図である。 本発明の第１の実施形態における連続ＷＲＩＴＥ動作を説明するタイミングチャートである。 本発明の第１の実施形態における連続ＲＥＡＤ動作を説明するタイミングチャートである。 本発明の第２の実施形態を説明する図である。 本発明の第２の実施形態における連続ＷＲＩＴＥ動作を説明するタイミングチャートである。 本発明の第２の実施形態におけるＷＲＩＴＥ動作（ＷＲＩＴＥ１回）を説明するタイミングチャートである。 本発明の第２の実施形態における連続ＲＥＡＤ動作を説明するタイミングチャートである。 本発明の第２の実施形態におけるＲＥＡＤ動作（ＲＥＡＤ１回）を説明するタイミングチャートである。 本発明の第３の実施形態を説明する図である。 本発明の第３の実施形態におけるＷＲＩＴＥ動作（ＷＲＩＴＥ１回）を説明するタイミングチャートである。 本発明の第３の実施形態におけるＲＥＡＤ動作（ＲＥＡＤ１回）を説明するタイミングチャートである。 （Ａ）、（Ｂ）はデータバッファの構成とアドレス・コマンドバッファの構成を示す図である。

本発明の実施形態について図面を参照して説明する。はじめに本発明の動作原理の一つについて説明する。

本発明においては、パワー遅延積（＝Ｐ・Ｔｄ）に着目している。前述したように、パワーＰは、

（ただし、ｎは素子数、ｃは容量、ｆは動作周波数、Ｖは動作電源電圧である）で決まるが、制御遅延（出力遅延）等の遅延（遅延１）、選択時間等の遅延（遅延２）に対応させて分割して表すと、パワー遅延積Ｐ・Ｔｄは次のようになる。

・・・（３）

式（３）において、添字１は遅延１（Ｄａｔａ ＩＯのデータのシリアルパラレル変換や制御信号線の制御遅延のγ）、添字２は遅延２（サイクルα）の成分をそれぞれ表している。

パワー削減のためトレードオフできる項目を考察すると、システムからみたデータ効率の点で、メモリから出力又はメモリへ入力されるデータ数を削減することはできない。

γは、ＲＥＡＤでは、ＲＥＡＤコマンド入力からメモリセルアレイ基本単位へのアドレス、コマンドを与えるまでの遅れ（制御遅延）、あるいは、メモリセル基本単位１１からＲＷＢＳに転送された４ビットパラレルデータを受けたＤＡＴＡ ＩＯ部がシリアルデータに変換してデータ端子から出力するまでの遅れ（出力遅延）である。メモリから読み出されるビットデータの数は変わらない（バースト長）。例えばＲＥＡＤコマンドが連続する場合等、一旦、データがデータ端子に出てしまえば、データ効率はα（＝ｔＲＣ）で決まることから、システムにおいて、γを無視できる可能性がある。例えばγの時間短縮を気にせずに、その時間を延ばしても、αを短縮させることにより、データ効率を落とさないで済む可能性がある。

データ効率は、パワー遅延積Ｐ・Ｔｄとも同義であることから、パワー遅延積Ｐ・Ｔｄが一定の条件で、パワーＰを削減するには、遅延Ｔｄ（例えば遅延１のγの時間）を伸ばすことは許される可能性がある。

遅延１に関して、

のパワー項の動作周波数ｆ_１や動作電圧Ｖ_１を小さくすることで、そのパワーを削減することができる。パワーＰと遅延Ｔｄは互いに背反する項目であるため、パワーＰを例えば半分にする場合、遅延Ｔｄが２倍以上にならないことが必要になる。

メモリセルアレイのデータの入出力数を決める遅延２（サイクルα）についても、一定とするか、もしくは、さらに短縮することが求められる。

本発明においては、制御遅延（出力遅延）γに着目して、メモリセルアレイにパイプライン構成を導入することで、メモリセルへの平均的なレイテンシーをトレードオフとして、低消費電力化を図っている。すなわち、メモリアクセスのサイクル（α）を短くし、制御遅延（出力遅延）γを伸ばすことで、消費電力の削減を図るものである。

本発明においては、メモリセルへのアドレス／コマンドコントローラ、又はデータＩＯ部からのアクセスパスの近遠端の遅延パスを、パイプライン化し、メモリセルのサイクルを決めるパスを最小構成にすることでサイクル（α）を削減する。

上記特許文献１においては、βを削減するものであるのに対して、本実施形態においては、遅延１のγ（レイテンシーθ）とパワーＰをトレードオフすることで、サイクルαの期間を維持又は短縮しながら、パワーを削減する。

本発明の態様の１つにおいて、メモリセルアレイが複数の基本単位（１１）からなり、前記基本単位（１１）に対して共通に設けられ、書き込みデータと読み出しデータの転送が行われる双方向の第１のバス（ＲＷＢＳ）と、アドレス及び又はコマンドを転送する第２のバス（ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ）を備えている。さらにメモリセルアレイの複数の前記基本単位（１１）のそれぞれに対応して設けられ、前記第２のバス（ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ）に転送されたアドレス及び／又はコマンドを受け複数の前記基本単位（１１）にそれぞれ供給する複数の第１のバッファ回路（１３）を備えている。前記基本単位（１１）は、前記第１のバス（ＲＷＢＳ）に接続され、メモリセルへの書き込みデータを増幅する第１のアンプ（ＷＲＩＴＥ ＡＭＰ）とメモリセルからの読み出しデータを増幅する第２のアンプ（ＤＡＴＡ ＡＭＰ）を備えている。

本発明の態様の１つにおいて、
（Ａ）書き込み、読み出しアクセスに対して、前記第２のバス（ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ）へ転送するアドレス／コマンドの生成、及び、書き込みアクセスにおいて前記第１のバス（ＲＷＢＳ）へ書き込みデータを用意するための制御遅延を含む第１の期間（γ）と、
（Ｂ）前記メモリセルアレイの前記基本単位において、選択されたメモリセルへのデータの書き込み、又は、選択されたメモリセルからの読み出しが行われる選択時間を含む第２の期間（α）と、
（Ｃ）読み出しアクセスにおいて、前記選択時間の読み出し動作で前記第１のバス（ＲＷＢＳ）に出力された読み出しデータをデータ端子に出力するための出力遅延を含む第３の期間（γ）と、
の各期間が、パイプライン制御の単位とされる。

本発明の態様の１つにおいて、
前記第１の期間は、前記第２の期間以上の長さ（γ＝α又はγ＞α）に設定される。また、前記第３の期間が、前記第２の期間以上の長さ（γ＝α又はγ＞α）に設定される。

関連技術では、図５、図６に示すように、αにγが含まれていたが、本発明の態様によれば、関連技術のαからγを取り出して第１の期間（γ）とし、関連技術のαからγを差し引いた期間を第２の期間（α）として、第１の期間（γ）を伸ばし、第２の期間（α）を短縮し、これらの各期間を、パイプライン制御の単位として、メモリへのアクセス効率を向上させるとともに（例えば一つのコマンドに対する第１の期間（α）と後続コマンドの第１の期間（γ）とが時間的に重なる）、パワーの低減を図っている。

本発明の態様の１つにおいて、前記第１の期間（γ）及び前記第３の期間（γ）が、ともに前記第２の期間（α）と同一の長さに設定されている。

本発明の態様の別の態様において、前記第１の期間と前記第３の期間が、前記制御遅延、前記出力遅延に必要とされる時間よりも長い時間に設定されている。

本発明の態様の１つにおいて、書き込み時に、データ端子から複数のデータをシリアルに入力する時間、及び、読み出し時に、複数のデータをシリアルにデータ端子から出力する時間が、前記第２の期間（α）と同一の長さに設定されている。複数のデータは、１回のコマンドでアクセス可能なデータの個数であるバースト長に対応する。

本発明の態様の１つにおいて、前記データ端子からシリアルに入力された複数のデータをパラレルデータに変換して前記第１のバスにパラレルに転送し、前記第１のバスにパラレルに転送された複数のデータをシリアルに変換してデータ端子から出力するデータ入出力部（ＤＡＴＡ ＩＯ）を備える。

本発明の態様の１つにおいて、前記第１、第３の期間（γ）を伸ばすことで、読み出しアクセスの場合のレイテンシー（θ）を伸ばし消費電力低減を可能としている。

本発明の態様の１つにおいて、前記第１のバス（ＲＷＢＳ）において、前記第１のバス（ＲＷＢＳ）との間でデータを入出力するデータ入出力部（ＤＡＴＡ ＩＯ）から遠端側に位置する前記基本単位と近端側に位置する前記基本単位の間に、少なくとも１つのバッファ回路（１３Ａ）を備えている。

本発明の態様の１つにおいて、前記第２のバスにおいて、前記第２のバス（ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ）にアドレス／コマンドを出力するアドレス・コマンド・タイミングコントロール部（６）から遠端側に位置する前記基本単位と近端側に位置する前記基本単位の間に、少なくとも１つのバッファ回路（１３Ｂ）を備えている。

本発明の態様の１つにおいて、前記第１のバス（ＲＷＢＳ）において、相隣る前記基本単位（１１）の間に対応して前記バッファ回路（１３Ａ）を備えた構成としてもよい。

本発明の態様の１つにおいて、前記第２のバス（ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ）において、相隣る前記基本単位（１１）の間に対応してバッファ回路（１３Ｂ）を備えた構成としてもよい。以下実施形態に即して説明する。

＜実施形態１＞
図１０は、本発明の一実施形態の構成を示す図である。図１０において、図７と同一又は同等の要素には同一の参照符号が付されている。以下では、主に、図７の関連技術との相違点について説明する。

クロックに同期したパイプライン構成に適したアレイに分割し、アドレス、コマンド、タイミング信号等のアレイ制御信号と、データバスをクロック信号ＣＬＫの周期を基準に分割し、パイプライン制御することでサイクル時間（α）を短縮している。図１０に示すように、ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳに接続する双方向のアドレス／コマンド・バッファ１３と、アドレス／コマンド・バッファ１３の出力（アドレス、コマンド、タイミング信号）を受け、メモリセルアレイの基本単位１１を制御するアドレス・コマンド・サブ・コントローラ１２とを、メモリセルアレイの基本単位１１に対応させて備えている。アドレス／コマンド・バッファ１３は、パイプラインレジスタを構成するバッファである。アドレス・コマンド・サブ・コントローラ１２は、バッファ１３に保持されたアドレス、コマンドを受け、メモリセルアレイ基本単位１１に出力する。アドレス・コマンド・タイミングコントローラ６は、図７と同様、内部クロック、アドレス、コマンド生成部８からのアドレス、コマンド、内部クロックを受け、ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳに、アドレス・コマンド・タイミング信号を出力する。なお、図１０の例では、アドレス／コマンド・バッファ１３は双方向のバッファであるが、一方向性のバッファ（アドレス・コマンド・タイミングコントローラ６から）で構成する場合、図２１（Ｂ）に示すような構成としてもよい。

図１１に示す例は、α＝β＝γの２段パイプライン構成であり、ＷＲＩＴＥタイミングを割り付けた例を示す図である。

α＝ｔＲＣ（Ｒｏｗ Ｃｙｃｌｅ）
β＝ｔＲＲＤ（Ｒｏｗ ｔｏ Ｒｏｗ Ｄｅｌａｙ）
γ＝制御遅延
である。

図１１に示すように、本実施形態では、図１０のアドレス・コマンド・サブコントローラ１２の動作を、γを、αと等しくなるように伸ばしている（γ＝αの低速度動作）。

図７乃至図９を参照して説明した前記関連技術では、
γ＜＜α
であった。

これに対して、本実施形態では、γの時間を伸ばし（２クロックサイクル相等）、
γ＝α
としている。

ＷＲＩＴＥコマンド（ＣＭＤ）の入力によりバースト長４に対応した４ビットデータＢＬ０−ＢＬ３がダブルデータレートにて２クロックサイクルで入力される。次の第３、第４のクロックサイクルは、γ（制御遅延）とされ、アドレスデコード、４ビットデータＢＬ０−ＢＬ３のパラレル化、ＲＷＢＳによるメモリセルアレイ基本単位のＷＲＩＴＥ ＡＭＰへの転送等が行われる。この第３、第４のクロックサイクルでは、次のＷＲＩＴＥコマンドに対応した４ビットデータＢＬ０−ＢＬ３がデータ端子（内部データバス９）から入力される。次の２ロックサイクル（第５、第６のクロックサイクル）では、最初のコマンドＣＭＤの選択時間とされ、選択されたメモリセルへのデータの書き込みが行われる。また、２番目のコマンドに対応する４ビットデータの制御遅延に該当し、３番目のＷＲＩＴＥコマンドに対応した４ビットデータＢＬ０−ＢＬ３がデータ端子からシリアルに入力される。

図１２は、複数のＲＥＡＤコマンドが連続して入力される場合のＲＥＡＤのタイミング動作を説明するタイミング図である。図１２において、αはｔＲＣ（Ｒｏｗ Ｃｙｃｌｅ）、βはｔＲＲＤ（Ｒｏｗ ｔｏ Ｒｏｗ Ｄｅｌａｙ）、γは制御遅延（出力遅延）、θはＲＥＡＤレイレンシーである。図１２を参照すると、最初のＲＥＡＤコマンド（ＣＭＤ）入力に対して２クロックサイクル期間（制御遅延γを含む）の後、第３、第４のクロックサイクルの期間、選択時間（α）とされ、選択された４つのメモリセルからの４ビットデータのＲＷＢＳへの出力が行われる。

第５、第６のクロックサイクルは、出力遅延とされ、第７、第８のクロックサイクルで、４ビットデータＢＬ０−ＢＬ３がクロックの立ち上がりと立ち下りに同期してデータ端子からシリアルに出力される。

図１２の第３、第４のクロックサイクルの期間について、最初のＲＥＡＤコマンドに対応する選択時間（α）と、次のＲＥＡＤコマンドの制御遅延（γ）とが、タイミング的に重なる（γ＝αとしたパイプライン制御）。

第５、第６のクロックサイクルの期間、三番目のＲＥＡＤコマンドの制御遅延と、二番目のコマンドの選択時間と、最初のＲＥＡＤコマンドの出力遅延とが時間的に重なる（γ＝αとしたパイプライン制御）。

第７、第８のクロックサイクルの期間、三番目のＲＥＡＤコマンドの選択時間と、二番目のＲＥＡＤコマンドの出力遅延と、最初のＲＥＡＤコマンドの４ビットデータＢＬ０−ＢＬ３の出力が時間的に重なる（γ＝αとしたパイプライン制御）。最初のＲＥＡＤコマンドが入力されてから６サイクル（レイテンシー＝６サイクル）後にＲＥＡＤされたビットデータＢＬ０がデータ端子から出力される。

図８、図９に示した関連技術では、γは１サイクル、レイテンシーθは４サイクルである。

これに対して、本実施形態では、図１１、図１２に示すように、γは２サイクル、θは６サイクルと増加している。

一方、αは、図８、図９に示した関連技術では、３サイクルであるのに対して、本実施形態では、図１１、図１２では、２サイクルと縮減している。

本実施形態では、入出力データであるＢＬ０−ＢＬ３の充填率も向上している。

図７に示した関連技術では、ＷＲＩＴＥ時、図８に示すように、先のＷＲＩＴＥコマンドに対応してデータ端子に入力される４ビットデータＢＬ０−ＢＬ３の最後のビットデータＢＬ３と、次のＷＲＩＴＥコマンドに対応して、データ端子（内部データバス９）から入力される４ビットデータＢＬ０−ＢＬ３の最初のビットデータＢＬ０の間に１クロックサイクル分の空きがある。また、ＲＥＡＤ時、図９に示すように、先のＲＥＡＤコマンドに対するデータ端子から内部データバス９に出力されるＢＬ０−ＢＬ３の最後のビットデータと、次のＲＥＡＤコマンドに対するデータ端子から出力されるＢＬ０−ＢＬ３の最初のビットデータＢＬ０の間に１クロックサイクル分の空きがある。

これに対して、本実施形態では、図１１に示すように、連続ＷＲＩＴＥ時、先のＷＲＩＴＥコマンドに対応してデータ端子（内部データバス９）から入力される４ビットデータＢＬ０−ＢＬ３の最後のビットデータＢＬ３と、次のＷＲＩＴＥコマンドに対応してデータ端子に入力される４ビットデータＢＬ０−ＢＬ３の最初のビットデータＢＬ０の間に空きはない。また連続ＲＥＡＤ時、図９に示すように、先のＲＥＡＤコマンドに対応してデータ端子（内部データバス９）に出力されるＢＬ０−ＢＬ３の最後のビットデータと、次のＲＥＡＤコマンドに対応してデータ端子（内部データバス９）から出力されるＢＬ０−ＢＬ３の最初のビットデータＢＬ０の間に空きはない。以下の表１に関連技術（図７〜図９）と本実施形態を一覧で示す。なお、表１において、関連技術のＴｄ２（１／ｆ２）のα＝３サイクル（クロックサイクル）は、１サイクル分の制御遅延（γ）を含んでおり（図８、図９参照）、本実施形態では、このα（＝３サイクル）からγを外し、選択時間＝２サイクルとしたものである。

パワー遅延積Ｐ・Ｔが一定の場合において、遅延が２倍となると、パワーは１／２に下げることができる（理想的には電圧も１／２に低下）。γのパワー＝αのパワー、すなわち、

とし、γのパワーを関連技術の１／２とし、遅延Ｔｄを関連技術の３／２倍とした場合、パワー遅延積Ｐ・Ｔｄは、トータルで、関連技術の（１／２）×（３／２）＝３／４（＝０．７５倍）に低減される。

γのパワーがαのパワーよりも大の場合に、γのパワーの低減によるパワー遅延積の低減効果はさらに大きくなる。

アドレス・コマンド・サブ・コントローラ１２とアドレス／コマンド・バッファ１３は、遅延１と遅延２を回路的に分離する機能を担う。

＜実施形態２＞
図１３は、本発明の第２の実施形態の構成を示す図である。図１３において、図１０と同一又は同等の要素には同一の参照符号が付されている。以下では、主に、図１０との相違点について説明する。本実施形態では、アドレス・コマンド・タイミングコントローラ６、データＩＯ部７から見て遠いメモリセルアレイ基本単位と近いメモリセルアレイ基本単位に分け、その間の、ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ上にバッファ（Ｂｕｆｆｅｒ）１３Ｂ（図２１（Ｂ）の参照）、ＲＷＢＳ上にバッファ１３Ａを備えた図である。

図２１（Ａ）に示すように、双方向のデータバッファ１３Ａにおいて、ＷＲＩＴＥ Ｅｎａｂｌｅ＋アドレス空間選択論理がアクティブのとき、ＲＷＢＳ１３０のＷＲＩＴＥデータの情報を、ＲＷＢＳ１３４に通過させ、ＷＲＩＴＥ Ｅｎａｂｌｅ＋アドレス空間選択論理が非活性状態のとき、オフ状態（Ｈｉ−Ｚ）となる３ステート・バッファ回路１３１と、ＲＥＡＤ Ｅｎａｂｌｅ＋アドレス空間選択論理がアクティブのとき、ＲＷＢＳ１３４のＲＥＡＤデータをＲＷＢＳ１３０側に通過させ、ＲＥＡＤ Ｅｎａｂｌｅ＋アドレス空間選択論理が非活性状態のとき、オフ状態（Ｈｉ−Ｚ）となる３ステート・バッファ回路１３２を備えている。バッファ回路１３１の出力は、ラッチ回路１３３に接続されている。ラッチ回路１３３は、二つのインバータを備え、一方のインバータは他方のインバータの出力を入力とし、出力が他方のインバータの入力に接続されている。ＷＲＩＴＥ ＥｎａｂｌｅはＷＲＩＴＥ時に活性化され、アドレス信号が、ＲＷＢＳ１３４側に接続するメモリセルアレイ基本単位に対応する場合、アドレス空間選択論理はアクティブとされる。ＲＥＡＤ ＥｎａｂｌｅはＲＥＡＤ時に活性化され、アドレス信号が、ＲＷＢＳ１３４側に接続するメモリセルアレイ基本単位に対応する場合、アドレス空間選択論理はアクティブとされる。

図２１（Ｂ）に示すように、バッファ１３Ｂは、Ｅｎａｂｌｅ＋アドレス空間選択論理の信号が活性（アクティブ）のときに、ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳ１３７のアドレス／コマンドを出力し、Ｅｎａｂｌｅ＋アドレス空間選択論理が非活性状態のとき、オフ状態（Ｈｉ−Ｚ）となる３ステート・バッファ回路１３５を備えている。バッファ回路１３５の出力は、ラッチ回路１３６に接続されている。ラッチ回路１３６は二つのインバータを備え、一方のインバータは他方のインバータの出力を入力とし、出力が他方のインバータの入力に接続されている。Ｅｎａｂｌｅは、アクセス時に活性化され、バッファ回路１３５がアクセス対象のメモリセルアレイ基本単位に対応する場合、当該バッファ回路１３５に入力されるＥＮＡＢＬＥ＋アドレス空間選択論理はアクティブとされる。

図１３において、データＩＯ部７から遠端側に位置する上２段のメモリセルアレイ基本単位１１へのアクセスアドレス（ロウアドレス）の場合、バッファ１３Ａにおけるアドレス空間選択論理はアクティブとされる。その際、ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳに挿入されたバッファ１３Ｂも同様に、上２段のメモリセルアレイ基本単位１１へのアクセスアドレス（ロウアドレス）の場合、アドレス空間選択論理はアクティブとされる。

図１４は、図１３において、パイプラインでデータがアレイに書き込まれるタイミングを示す図である。図１４に示すように、制御遅延γを４クロックサイクルとし、ＷＲＩＴＥコマンドＣＭＤ入力から２クロックサイクルでバースト長＝４に対応した４ビットデータＢＬ０−ＢＬ３が、内部データバス９からデータ端子にシリアル入力され、第２のＷＲＩＴＥコマンドが入力される３クロック目から２クロックの制御遅延によってアドレス生成、４ビットデータのパラレル化によるＲＷＢＳへの出力が行われる。３、４クロックサイクルで２番目のＷＲＩＴＥコマンドに対応した４ビットデータが内部データバス９からデータ端子にシリアル入力される。５クロック目に３番目のＷＲＩＴＥコマンドが入力され、５、６番目のクロックで３番目のＷＲＩＴＥコマンドに対応した４ビットデータが内部データバス９からデータ端子にシリアル入力され、第２番目のＷＲＩＴＥコマンドに対応した４ビットデータのパラレル化によるＲＷＢＳへの出力が行われる。その際、１番目のＷＲＩＴＥコマンドに対応したメモリ基本単位１１のＷＲＩＴＥＡＭＰに入力されているか、データバッファ１３に保持され、遠端側のメモリ基本単位１１のＷＲＩＴＥＡＭＰに入力されているか。ＲＷＢＳへのデータバッファ１３の挿入によるパイプライン動作によって、γを２クロックサイクルから４クロックサイクルにまで伸ばしている。最初のＷＲＩＴＥコマンドに対応する４ビットデータＢＬ０−ＢＬ３は、７クロック目（最初のＷＲＩＴＥコマンド入力か６クロックサイクル後）、メモリセルアレイ基本単位１１において、選択されたカラムのビット線に転送され、選択されたセルへの書き込みが行われる。

図１５は、図１３において、ＷＲＩＴＥ１回の動作を説明するタイミングチャートである。ＷＲＩＴＥコマンドＣＭＤ入力から２クロックサイクルでバースト長＝４に対応した４ビットデータが内部データバス９からデータ端子にシリアル入力され、３、４クロックサイクルの制御遅延でアドレス生成、４ビットデータのパラレル化によるＲＷＢＳへの出力が行われ、５、６番目のクロックサイクルはパイプラインの空きとされ、７、８クロック目に選択されたカラムのビット線に転送され、選択されたセルへの書き込みが行われる。

図１６、図１７は、図１３において、５段のパイプラインでＲＥＡＤされるタイミングチャートを示している。図１６は、連続ＲＥＡＤ、図１７はＲＥＡＤ１回（単発）のタイミングチャートである。

図１６に示すように、１番目のＲＥＡＤコマンドの入力に対して１、２番目のクロックサイクルを制御遅延としアドレス等が生成され、２番目のＲＥＡＤコマンドの入力に対して３、４番目のクロックサイクルを制御遅延としアドレス等が生成され、３番目のＲＥＡＤコマンドの入力に対して５、６番目のクロックサイクルを制御遅延としアドレス等が生成される。５、６番目のクロックサイクルでは、１番目のＲＥＡＤコマンドに対する選択時間とされ、選択アドレスのメモリセルから４ビットデータＢＬ０−ＢＬ３が出力される。７、８番目のクロックサイクルで、２番目のＲＥＡＤコマンドに対する選択時間とされ、選択アドレスのメモリセルから４ビットデータＢＬ０−ＢＬ３が出力される。先の読み出しデータはバッファリングされる。また１番目のＲＥＡＤコマンドの読み出しデータの出力処理が行われる。９、１０番目のクロックサイクルで、３番目のＲＥＡＤコマンドに対する選択時間とされ、選択アドレスのメモリセルから４ビットデータＢＬ０−ＢＬ３が出力される。先の読み出しデータはバッファリングされる。また２番目のＲＥＡＤコマンドの読み出しデータの出力処理が行われる。１１クロック目から１番目のＲＥＡＤコマンドの読み出しデータがデータ端子より内部データバス９にシリアルに出力される。なお制御遅延、出力遅延ともγ＝４クロックサイクルとされる。

図１７に示すように、ＲＥＡＤコマンドが単発で入力された場合、γ＝４クロックサイクル後に選択時間とされ（Ｐｉｐｅｌｉｎｅ３）、メモリセルからのデータの読み出しが行われる（α）。その後、γ＝４クロックサイクル後に、データ端子から内部データバス９に読み出しデータが出力される（Ｐｉｐｅｌｉｎｅ４／５）

ｆ１とｆ２に関して、本実施形態では、関連技術との比で、ｆ１は１／４倍（γ→４γ）となる。γの遅延が４倍となると、そのパワーは１／４に下げることができる。ＲＥＡＤ時のレイテンシーは１０／４倍となる。なお、表２において、関連技術のＴｄ２（１／ｆ２）のα＝３サイクルは、１サイクル分の制御遅延（γ）を含んでおり（図８、図９参照）、本実施形態では、このα（＝３サイクル）からγを外し、選択時間＝２サイクルとしたものである。

＜実施形態３＞
図１８は、本発明の第３の実施形態の構成を示す図である。図１８において、図１３と同一又は同等の要素には同一の参照符号が付されている。以下では、主に、図１２との相違点について説明する。図１８を参照すると、本実施形態においては、メモリセルアレイ基本単位１１又はメモリマクロの単位で、ＡＤＤＲＥＳＳ／ＣＭＤ ＢＵＳとＲＷＢＳに、バッファ１３が挿入されている。

図１９は、本発明の第３の実施形態において、Ｗｒｉｔｅ一回（単発）、図２０は、ＲＥＡＤ一回のタイミングチャートをそれぞれ示している。

図１９に示すように、ＷＲＩＴＥコマンド（ＣＭＤ）の入力に対して１、２番目のクロックサイクルでバースト長＝４に対応した４ビットデータをデータ端子に入力し、３番目のクロックサイクルから２クロックサイクル分を制御遅延とし、アドレス生成、４ビットデータの並列化等が行われ、１１番目のクロックサイクル（γ＝８クロックサイクル）から２クロックサイクル選択時間となる（α）。

また、図２０に示すように、ＲＥＡＤコマンドの入力に対して２クロックサイクルの制御遅延によりアドレス生成等が行われ、γ＝８クロックサイクル後の２クロックサイクルで選択時間とされ、メモリセルから４ビットデータがパラレルに出力され（α）、つづいて出力遅延とされ、γ＝８クロックサイクル後の２クロックサイクルで読み出した４ビットデータが出力される。ＲＥＡＤコマンド入力からデータ端子に読み出しデータＢＬ０が出力されるまでのレイテンシーは８＋２＋８＝１８クロックサイクルである。

ｆ１とｆ２に関して、本実施形態では、関連技術との比で、ｆ１は１／８倍（γ→８γ）となり、レイテンシーは１８／４倍となる。

上記したように、本実施形態においては、メモリセルへのアクセスをパイプライン化することで、レイテンシーは伸びるが、サイクル（α）を短縮するアレイ構成を提供する。このことにより、α、βを、改善または維持をしながら、θ、γをトレードオフに低消費電力化を可能としている。γ、レイテンシーをパワーとのトレードオフに、サイクルを維持削減しながらパワーを削減する構成のメモリアレイを提供する。

なお、上記の特許文献１の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ メモリセル
２ ＲＯＷデコーダ
３ ＣＯＬデコーダ
４ Ｄａｔａ Ａｍｐ ／ Ｗｒｉｔｅ Ａｍｐ
５ センスアンプ／Ｙスイッチ
６ アドレス・コマンド・タイミング・コントローラ
７ Ｄａｔａ Ｉ／Ｏ, Ｄａｔａ Ｍａｓｋ
８ ＤＲＡＭコアへの入力（クロック、アドレス、コマンド）
９ 内部データバス（ＤＲＡＭコアへのデータ入力）
１０ アクティブ領域
１１ ＭｅｍｏｒｙＣｅｌｌの基本単位もしくは、メモリマクロ
１０−１、１０−２ アクティブ領域
１２ アドレス・コマンド・サブ・コントローラ
１３ データバッファ、アドレス／コマンド・バッファ
１３０、１３４ リードライトバス
１３１、１３２、１３５ ３ステート・バッファ（トライステート・バッファ）
１３３、１３６ ラッチ
１３７、１３８ アドレス／コマンド・バス

Claims (14)

1. 書き込み及び読み出し可能なメモリセルを複数備えたメモリセルアレイが複数の基本単位からなり、
   前記メモリセルアレイの複数の前記基本単位に対して共通に設けられ、書き込みデータと読み出しデータの転送が行われる第１のバスと、
   前記メモリセルアレイの複数の前記基本単位に対して共通に設けられ、アドレス／コマンドを転送する第２のバスと、
   前記メモリセルアレイの複数の前記基本単位のそれぞれに対応して設けられ、前記第２のバスに転送されたアドレス／コマンドを受け、複数の前記基本単位にそれぞれ供給する複数の第１のバッファ回路と、
   を備え、
   前記メモリセルアレイの前記基本単位は、前記第１のバスに転送されたメモリセルへの書き込みデータを受けて増幅する第１のアンプと、メモリセルからの読み出しデータを増幅し前記第１のバスに出力する第２のアンプを備え、
   書き込み、読み出しアクセスに対して、前記第２のバスへ転送するアドレス／コマンドの生成、及び、書き込みアクセスにおいて前記第１のバスへ書き込みデータを用意するための制御遅延を含む第１の期間と、
   前記メモリセルアレイの前記基本単位において、選択されたメモリセルへのデータの書き込み、又は、選択されたメモリセルからの読み出しが行われる選択時間を含む第２の期間と、
   読み出しアクセスにおいて、前記選択時間の読み出し動作で前記第１のバスに出力された読み出しデータをデータ端子に出力するための出力遅延を含む第３の期間と、
   の各期間が、パイプライン制御の単位とされ、
   前記第１の期間が、前記第２の期間以上の長さを有する半導体装置。
2. 前記第３の期間が、前記第２の期間以上の長さを有する請求項１記載の半導体装置。
3. 前記第１の期間と前記第３の期間がともに前記第２の期間と同一の長さを有する請求項１記載の半導体装置。
4. 書き込みアクセスにおいて、データ端子から複数のデータをシリアルに入力する期間、及び、読み出しアクセスにおいて複数のデータをシリアルにデータ端子から出力する期間が、前記第２の期間と同一の長さを有する請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記データ端子からシリアルに入力された複数のデータをパラレルデータに変換して前記第１のバスにパラレルに転送し、前記第１のバスにパラレルに転送された複数のデータをシリアルに変換してデータ端子から出力するデータ入出力部を備えた請求項４記載の半導体装置。
6. 前記第１の期間と前記第３の期間が、それぞれ前記制御遅延、前記出力遅延に必要とされる時間よりも長い時間とされ、前記第１の期間と前記第３の期間を伸ばすことで、読み出しアクセスの場合のレイテンシーを伸ばし消費電力低減を可能としている請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記第１のバスにおいて、前記第１のバスとの間でデータを入出力するデータ入出力部から遠端側に位置する前記基本単位と近端側に位置する前記基本単位の間に、少なくとも１つの第２のバッファ回路を備えている請求項１記載の半導体装置。
8. 前記第２のバスにおいて、前記第２のバスに、アドレス／コマンドを出力するアドレス・コマンド部から遠端側に位置する前記基本単位と近端側に位置する前記基本単位の間に、少なくとも１つの第３のバッファ回路を備えている請求項１記載の半導体装置。
9. 前記第１のバスにおいて、相隣る前記基本単位の間に対応して、前記第２のバッファ回路を備えている請求項７記載の半導体装置。
10. 前記第２のバスにおいて、相隣る前記基本単位の間に対応して、前記第３バッファ回路を備えている請求項８記載の半導体装置。
11. 前記第２のバッファ回路は、前記第１のバスからの書き込みデータを受け、書き込み許可制御信号とアドレス空間選択論理とにより、前記第１のバスの後段側への伝達、非伝達を制御する第１の３ステートバッファと、
    前記第１の３ステートバッファの出力が接続する前記第１のバスの前記後段側からの読み出しデータを受け、読み出し許可制御信号とアドレス空間選択論理とにより、前記第１のバスの前段側への伝達、非伝達を制御する第２の３ステートバッファと、
    前記第１の３ステートバッファの出力をラッチするラッチ回路と、
    を備えている請求項７又は９記載の半導体装置。
12. 前記第３のバッファ回路は、前記第２のバスからのアドレス／コマンドを受け、許可制御信号とアドレス空間選択論理とにより、前記第２のバスの後段側への伝達、非伝達を制御する３ステートバッファと、
    前記３ステートバッファの出力をラッチするラッチ回路と、
    を備えている請求項８又は１０記載の半導体装置。
13. 前記第１のバッファ回路と前記基本単位の間に、前記第１のバッファ回路からアドレス／コマンドを受け、前記基本単位を制御するサブ・コントローラを備えている請求項１乃至１２のいずれか１項に記載の半導体装置。
14. 前記基本単位が、前記メモリセルアレイの複数のワード線を、予め定められた本数を単位に複数のグループに分割し、前記各グループに対応させて、前記メモリセルアレイを、複数に分割した単位である請求項１乃至１３のいずれか１項に記載の半導体装置。

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