JP2002334580A - ダイナミック・ランダム・アクセス・メモリの破壊読出アーキテクチャ - Google Patents
ダイナミック・ランダム・アクセス・メモリの破壊読出アーキテクチャInfo
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G—PHYSICS
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2245—Memory devices with an internal cache buffer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 ロウおよびカラムに編成された複数のメモリ
・セルを有するダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）システムの動作を制御する方法を提供
すること。 【解決手段】 本発明の例示的実施形態では、方法に、
破壊読出モードをイネーブルするステップが含まれ、破
壊読出モードは、アドレッシングされたＤＲＡＭメモリ
・セル内に保管された情報のビットを破壊的に読み取る
ためのものである。情報の破壊的に読み取られたビット
が、一時的に一時記憶デバイスに保管される。遅延ライ
ト・バック・モードがイネーブルされ、この遅延ライト
・バック・モードは、アドレッシングされたＤＲＡＭメ
モリ・セルに後で情報のビットを復元するためのもので
ある。その後、遅延ライト・バック・モードの実行が、
一時記憶デバイス内のスペースの可用性に応じてスケジ
ューリングされる。
・セルを有するダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）システムの動作を制御する方法を提供
すること。 【解決手段】 本発明の例示的実施形態では、方法に、
破壊読出モードをイネーブルするステップが含まれ、破
壊読出モードは、アドレッシングされたＤＲＡＭメモリ
・セル内に保管された情報のビットを破壊的に読み取る
ためのものである。情報の破壊的に読み取られたビット
が、一時的に一時記憶デバイスに保管される。遅延ライ
ト・バック・モードがイネーブルされ、この遅延ライト
・バック・モードは、アドレッシングされたＤＲＡＭメ
モリ・セルに後で情報のビットを復元するためのもので
ある。その後、遅延ライト・バック・モードの実行が、
一時記憶デバイス内のスペースの可用性に応じてスケジ
ューリングされる。
Description
【０００１】
【発明の属する技術分野】本発明は、全般的には集積回
路メモリ・デバイスに関し、具体的には、ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）のアクセス
・サイクル・タイムの改善に関する。
路メモリ・デバイスに関し、具体的には、ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）のアクセス
・サイクル・タイムの改善に関する。
【０００２】
【従来の技術】サブミクロンＣＭＯＳ技術の発展が、マ
イクロプロセッサの速度の大幅な改善をもたらした。お
よそ３年ごとに４倍の割合で、マイクロプロセッサの速
度は、現在、１Ｇｈｚを超えている。これらのマイクロ
プロセッサ技術の進歩と共に、より高度なソフトウェア
およびマルチメディア・アプリケーションが現れ、アプ
リケーションのためにより多くのメモリが必要になる。
したがって、より高い密度および性能を有するより大容
量のダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）の需要が高まっている。
イクロプロセッサの速度の大幅な改善をもたらした。お
よそ３年ごとに４倍の割合で、マイクロプロセッサの速
度は、現在、１Ｇｈｚを超えている。これらのマイクロ
プロセッサ技術の進歩と共に、より高度なソフトウェア
およびマルチメディア・アプリケーションが現れ、アプ
リケーションのためにより多くのメモリが必要になる。
したがって、より高い密度および性能を有するより大容
量のダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）の需要が高まっている。
【０００３】ＤＲＡＭアーキテクチャは、より大きいメ
モリ容量を必要とするシステム要件によって駆り立てら
れて、長年にわたって進歩してきた。しかし、そのラン
ダム・アクセス時間（ｔＲＡＣ）およびそのランダム・
アクセス・サイクル・タイム（ｔＲＣ）によって表現さ
れるＤＲＡＭの速度は、類似する形で改善されてはこな
かった。その結果、ＣＰＵのクロック速度が経時的に安
定して改善されるので、ＤＲＡＭとＣＰＵの間の速度の
ギャップが広がりつつある。
モリ容量を必要とするシステム要件によって駆り立てら
れて、長年にわたって進歩してきた。しかし、そのラン
ダム・アクセス時間（ｔＲＡＣ）およびそのランダム・
アクセス・サイクル・タイム（ｔＲＣ）によって表現さ
れるＤＲＡＭの速度は、類似する形で改善されてはこな
かった。その結果、ＣＰＵのクロック速度が経時的に安
定して改善されるので、ＤＲＡＭとＣＰＵの間の速度の
ギャップが広がりつつある。
【０００４】ＤＲＡＭアレイのランダム・アクセス・サ
イクル・タイム（ｔＲＣ）は、一般に、ランダム・アク
セス動作のすべてを完了する時間を表すアレイ時定数に
よって決定される。そのような動作には、ワード線活動
化、ビット線上の信号展開、ビット線センシング、信号
ライト・バック、ワード線非活動化、およびビット線プ
リチャージが含まれる。これらの動作は、通常のＤＲＡ
Ｍアーキテクチャでは順次実行されるので、ＤＲＡＭの
転送速度または帯域幅の増加が、問題になる。
イクル・タイム（ｔＲＣ）は、一般に、ランダム・アク
セス動作のすべてを完了する時間を表すアレイ時定数に
よって決定される。そのような動作には、ワード線活動
化、ビット線上の信号展開、ビット線センシング、信号
ライト・バック、ワード線非活動化、およびビット線プ
リチャージが含まれる。これらの動作は、通常のＤＲＡ
Ｍアーキテクチャでは順次実行されるので、ＤＲＡＭの
転送速度または帯域幅の増加が、問題になる。
【０００５】
【課題を解決するための手段】上述および他の従来技術
の短所および欠陥は、ロウおよびカラムに編成された複
数のメモリ・セルを有するダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）システムの動作を制御する
方法によって克服または軽減される。本発明の例示的実
施形態では、この方法に、破壊読出モードをイネーブル
するステップが含まれ、破壊読出モードは、アドレッシ
ングされたＤＲＡＭメモリ・セルに保管された情報のビ
ットを破壊的に読み出すためのものである。破壊的に読
み出された情報のビットは、一時的に一時記憶デバイス
に保管される。遅延ライト・バック・モードがイネーブ
ルされ、この遅延ライト・バック・モードは、アドレッ
シングされたＤＲＡＭメモリ・セルに後で情報のビット
を復元するためのものである。その後、遅延ライト・バ
ック・モードの実行が、一時記憶デバイス内のスペース
の可用性に応じてスケジューリングされる。
の短所および欠陥は、ロウおよびカラムに編成された複
数のメモリ・セルを有するダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）システムの動作を制御する
方法によって克服または軽減される。本発明の例示的実
施形態では、この方法に、破壊読出モードをイネーブル
するステップが含まれ、破壊読出モードは、アドレッシ
ングされたＤＲＡＭメモリ・セルに保管された情報のビ
ットを破壊的に読み出すためのものである。破壊的に読
み出された情報のビットは、一時的に一時記憶デバイス
に保管される。遅延ライト・バック・モードがイネーブ
ルされ、この遅延ライト・バック・モードは、アドレッ
シングされたＤＲＡＭメモリ・セルに後で情報のビット
を復元するためのものである。その後、遅延ライト・バ
ック・モードの実行が、一時記憶デバイス内のスペース
の可用性に応じてスケジューリングされる。
【０００６】好ましい実施形態では、破壊読出モードの
イネーブルに、プリチャージされた相補ビット線の対で
の差動信号の展開が含まれ、このビット線の一方が、ア
ドレッシングされたＤＲＡＭメモリ・セルに結合され
る。差動信号が、ビット線の対からセンス線の対に転送
され、センス線は、その直後にビット線から分離され
る。その後、ビット線の対がプリチャージされる。
イネーブルに、プリチャージされた相補ビット線の対で
の差動信号の展開が含まれ、このビット線の一方が、ア
ドレッシングされたＤＲＡＭメモリ・セルに結合され
る。差動信号が、ビット線の対からセンス線の対に転送
され、センス線は、その直後にビット線から分離され
る。その後、ビット線の対がプリチャージされる。
【０００７】添付図面では、類似する要素に、複数の図
で類似する符号を付す。
で類似する符号を付す。
【０００８】
【発明の実施の形態】まず図１および２を参照すると、
ＣＭＯＳのクロスカップリングされたセンス増幅器（Ｓ
Ａ）を使用する従来のＤＲＡＭアレイ・アーキテクチャ
が示されている。ＤＲＡＭアレイ１００には、行列パタ
ーンに配置された複数のＤＲＡＭセル１０２が含まれ
る。各ＤＲＡＭセル１０２には、データ・ビット記憶要
素として機能する、１つの電界効果トランジスタ（ＦＥ
Ｔ）１０４および１つのキャパシタ１０６が含まれる。
従来のＤＲＡＭアレイ１００の動作は、下記の順次信号
処理ステップの説明によって最もよく理解される。 （Ａ）ビット線上（ＢＬおよびＢＬバー）での信号展開 （Ｂ）ビット線（ＢＬ）センシング （Ｃ）信号ライト・バック （Ｄ）ビット線（ＢＬ）プリチャージ動作
ＣＭＯＳのクロスカップリングされたセンス増幅器（Ｓ
Ａ）を使用する従来のＤＲＡＭアレイ・アーキテクチャ
が示されている。ＤＲＡＭアレイ１００には、行列パタ
ーンに配置された複数のＤＲＡＭセル１０２が含まれ
る。各ＤＲＡＭセル１０２には、データ・ビット記憶要
素として機能する、１つの電界効果トランジスタ（ＦＥ
Ｔ）１０４および１つのキャパシタ１０６が含まれる。
従来のＤＲＡＭアレイ１００の動作は、下記の順次信号
処理ステップの説明によって最もよく理解される。 （Ａ）ビット線上（ＢＬおよびＢＬバー）での信号展開 （Ｂ）ビット線（ＢＬ）センシング （Ｃ）信号ライト・バック （Ｄ）ビット線（ＢＬ）プリチャージ動作
【０００９】（Ａ）ビット線（ＢＬおよびＢＬバー）で
の信号展開。ＦＥＴ１０４のゲートが、ワード線（Ｗ
Ｌ）に結合される。ＷＬがロウである限り、キャパシタ
１０６が、電荷としてデータ・ビットを保持する。キャ
パシタ１０６は、「データ０」ビットの場合に０Ｖ、
「データ１」ビットの場合に所定の電圧（ＶDD）を保持
する。ビット線対（ＢＬおよびＢＬバー）は、ビット線
（ＢＬ）等化デバイス１２０によって（ΦEQ＝ハイの時
に）１／２ＶDDレベルに既にプリチャージされている。
プリチャージ動作は、ステップ（Ｄ）で説明する。ＷＬ
がハイになる時に、キャパシタ１０６が、ＦＥＴ１０４
を介して対応するビット線（ＢＬ）に結合される。しか
し、ワード線（ＷＬ）活動化の前に、ＢＬ等化デバイス
１２０が、ターン・オフされる（ΦEQ＝ロウの時に）。
したがって、キャパシタ１０６に蓄積された電荷を転送
することによって、ビット線電圧を変更することが可能
である。
の信号展開。ＦＥＴ１０４のゲートが、ワード線（Ｗ
Ｌ）に結合される。ＷＬがロウである限り、キャパシタ
１０６が、電荷としてデータ・ビットを保持する。キャ
パシタ１０６は、「データ０」ビットの場合に０Ｖ、
「データ１」ビットの場合に所定の電圧（ＶDD）を保持
する。ビット線対（ＢＬおよびＢＬバー）は、ビット線
（ＢＬ）等化デバイス１２０によって（ΦEQ＝ハイの時
に）１／２ＶDDレベルに既にプリチャージされている。
プリチャージ動作は、ステップ（Ｄ）で説明する。ＷＬ
がハイになる時に、キャパシタ１０６が、ＦＥＴ１０４
を介して対応するビット線（ＢＬ）に結合される。しか
し、ワード線（ＷＬ）活動化の前に、ＢＬ等化デバイス
１２０が、ターン・オフされる（ΦEQ＝ロウの時に）。
したがって、キャパシタ１０６に蓄積された電荷を転送
することによって、ビット線電圧を変更することが可能
である。
【００１０】（Ｂ）ビット線（ＢＬ）センシング。ＣＭ
ＯＳのクロスカップリングされたセンス増幅器（ＳＡ）
１３０が、クロック信号ΦNをロウに駆動し、クロック
信号ΦPをハイに駆動することによって、ＢＬとＢＬバ
ーの間の差動電圧を増幅する。ＣＭＯＳのクロスカップ
リングされたセンス増幅器の動作は、当技術分野で周知
であり、以下でこれ以上詳細には説明しない。
ＯＳのクロスカップリングされたセンス増幅器（ＳＡ）
１３０が、クロック信号ΦNをロウに駆動し、クロック
信号ΦPをハイに駆動することによって、ＢＬとＢＬバ
ーの間の差動電圧を増幅する。ＣＭＯＳのクロスカップ
リングされたセンス増幅器の動作は、当技術分野で周知
であり、以下でこれ以上詳細には説明しない。
【００１１】（Ｃ）信号ライト・バック。ＢＬ信号が十
分に増幅された後に、カラム選択線（ＣＳＬ）によっ
て、カラム・スイッチ・デバイス１４０を活動化する。
これによって、ＢＬ対が、ＶDDにプリチャージされたデ
ータ線対（ＤＬおよびＤＬバー）に結合される。したが
って、データ読取モード中に、差動電圧が、ＤＬ対で生
成され、この差動電圧が、第２のセンス増幅器（図示せ
ず）によってセンシングされる。書込モード動作中に、
ＢＬ対を、ＤＬ対から駆動されるデータ・パターンに応
じて「フリップ」することができる。ＢＬセンシング動
作の前に書込モードをイネーブルしてはならないことを
指摘する必要がある。というのは、書込モード（ＷＲＩ
ＴＥ）でのＢＬスイングが、信号展開中の隣接するＢＬ
（ＲＥＡＤ）にカップリング・ノイズを引き起こし、こ
れによってセンシング信号が破壊されるからである。そ
の後、ビット線電圧を、ＦＥＴ１０４を介してキャパシ
タ１０６に蓄積する。
分に増幅された後に、カラム選択線（ＣＳＬ）によっ
て、カラム・スイッチ・デバイス１４０を活動化する。
これによって、ＢＬ対が、ＶDDにプリチャージされたデ
ータ線対（ＤＬおよびＤＬバー）に結合される。したが
って、データ読取モード中に、差動電圧が、ＤＬ対で生
成され、この差動電圧が、第２のセンス増幅器（図示せ
ず）によってセンシングされる。書込モード動作中に、
ＢＬ対を、ＤＬ対から駆動されるデータ・パターンに応
じて「フリップ」することができる。ＢＬセンシング動
作の前に書込モードをイネーブルしてはならないことを
指摘する必要がある。というのは、書込モード（ＷＲＩ
ＴＥ）でのＢＬスイングが、信号展開中の隣接するＢＬ
（ＲＥＡＤ）にカップリング・ノイズを引き起こし、こ
れによってセンシング信号が破壊されるからである。そ
の後、ビット線電圧を、ＦＥＴ１０４を介してキャパシ
タ１０６に蓄積する。
【００１２】（Ｄ）ビット線（ＢＬ）プリチャージ動
作。最後に、ワード線（ＷＬ）を非活動化し、これによ
って、ＤＲＡＭセル１０２をビット線対から分離する。
したがって、データ・ビットが、キャパシタ１０６内で
維持される。その後、ＳＡ１３０が非活動化され、ＢＬ
等化デバイス１２０がＢＬを等化し、その結果、ＢＬ
が、もう一度１／２ＶDDレベルでプリチャージされる。
作。最後に、ワード線（ＷＬ）を非活動化し、これによ
って、ＤＲＡＭセル１０２をビット線対から分離する。
したがって、データ・ビットが、キャパシタ１０６内で
維持される。その後、ＳＡ１３０が非活動化され、ＢＬ
等化デバイス１２０がＢＬを等化し、その結果、ＢＬ
が、もう一度１／２ＶDDレベルでプリチャージされる。
【００１３】図２のタイミング図に、通常の「１」ビッ
ト読取とその後の「０」ビット書込の動作の例が示され
ている。信号展開ステップ（Ａ）中に、ＷＬの電圧がロ
ウからハイになる。当初は、ビット線対ＢＬおよびＢＬ
バーの両方が、前のプリチャージから１．５Ｖである
（例示のみのために、ＶDD＝３Ｖであると仮定する）。
ＷＬがハイになった後に、ＦＥＴ１０４のゲートが、タ
ーン・オンされ、これによって、キャパシタ１０６（３
Ｖ／「１」ビット電荷を蓄積されている）がＢＬに結合
される。ＢＬの電圧が、１．５Ｖから上昇し始めるが、
ＢＬバーの電圧は、１．５Ｖにとどまる。ＢＬおよびＢ
Ｌバーに接続されたＳＡ１３０が、ステップ（Ｂ）中に
イネーブルされる時に、ＢＬとＢＬバーの間の差動電圧
が、センシングされ、その後、増幅される。したがっ
て、ＢＬが、３Ｖまで駆動されるが、ＢＬバーは、０Ｖ
に駆動される。これによって、ＤＲＡＭセル１０２への
データのライトバックが可能になる。ＳＡ１３０がない
と、ＤＲＡＭセル１０２のデータは、キャパシタ１０６
がＢＬに結合される時に失われる。
ト読取とその後の「０」ビット書込の動作の例が示され
ている。信号展開ステップ（Ａ）中に、ＷＬの電圧がロ
ウからハイになる。当初は、ビット線対ＢＬおよびＢＬ
バーの両方が、前のプリチャージから１．５Ｖである
（例示のみのために、ＶDD＝３Ｖであると仮定する）。
ＷＬがハイになった後に、ＦＥＴ１０４のゲートが、タ
ーン・オンされ、これによって、キャパシタ１０６（３
Ｖ／「１」ビット電荷を蓄積されている）がＢＬに結合
される。ＢＬの電圧が、１．５Ｖから上昇し始めるが、
ＢＬバーの電圧は、１．５Ｖにとどまる。ＢＬおよびＢ
Ｌバーに接続されたＳＡ１３０が、ステップ（Ｂ）中に
イネーブルされる時に、ＢＬとＢＬバーの間の差動電圧
が、センシングされ、その後、増幅される。したがっ
て、ＢＬが、３Ｖまで駆動されるが、ＢＬバーは、０Ｖ
に駆動される。これによって、ＤＲＡＭセル１０２への
データのライトバックが可能になる。ＳＡ１３０がない
と、ＤＲＡＭセル１０２のデータは、キャパシタ１０６
がＢＬに結合される時に失われる。
【００１４】この例では「０」ビット書込が要求される
ので、ＢＬおよびＢＬバーの値が、ステップ（Ｃ）中に
「フリップ」され、ＤＬバーをハイに保ちながらＤＬを
ロウに駆動することによって、ＢＬが０Ｖに駆動され、
ＢＬバーが３Ｖに駆動される。したがって、キャパシタ
１０６は、０Ｖにプルされ、ＷＬがまだハイなのでまだ
ＢＬに結合されている。最後に、ステップ（Ｄ）で、Ｗ
Ｌが非活動化され、「０」ビットがＤＲＡＭセル１０２
に書き込まれ、ＢＬおよびＢＬバーが、もう一度１．５
Ｖにプリチャージされる。
ので、ＢＬおよびＢＬバーの値が、ステップ（Ｃ）中に
「フリップ」され、ＤＬバーをハイに保ちながらＤＬを
ロウに駆動することによって、ＢＬが０Ｖに駆動され、
ＢＬバーが３Ｖに駆動される。したがって、キャパシタ
１０６は、０Ｖにプルされ、ＷＬがまだハイなのでまだ
ＢＬに結合されている。最後に、ステップ（Ｄ）で、Ｗ
Ｌが非活動化され、「０」ビットがＤＲＡＭセル１０２
に書き込まれ、ＢＬおよびＢＬバーが、もう一度１．５
Ｖにプリチャージされる。
【００１５】このように構成された既存のアーキテクチ
ャであるＤＲＡＭアレイ１００では、上で述べた動作
（Ａ）、（Ｂ）、（Ｃ）、および（Ｄ）のすべての順次
実行に起因して、総ランダム・アクセス・サイクル・タ
イム（ｔＲＣ）を改善することが困難になる。したがっ
て、本発明の１実施形態によれば、図３および４に、Ｄ
ＲＡＭアレイ２００と、「破壊読出」アーキテクチャを
特徴とするその動作を示す関連するタイミング図が示さ
れている。例示のみのために、以下で説明する類似する
構成要素は、前に説明した構成要素と同一の符号を有す
る。
ャであるＤＲＡＭアレイ１００では、上で述べた動作
（Ａ）、（Ｂ）、（Ｃ）、および（Ｄ）のすべての順次
実行に起因して、総ランダム・アクセス・サイクル・タ
イム（ｔＲＣ）を改善することが困難になる。したがっ
て、本発明の１実施形態によれば、図３および４に、Ｄ
ＲＡＭアレイ２００と、「破壊読出」アーキテクチャを
特徴とするその動作を示す関連するタイミング図が示さ
れている。例示のみのために、以下で説明する類似する
構成要素は、前に説明した構成要素と同一の符号を有す
る。
【００１６】前に説明した要素のほかに、ＤＲＡＭアレ
イ２００には、さらに、ビット線（ＢＬ）とセンス線
（ＳＬ）の間に接続されたスイッチング・デバイス１５
０が含まれる。やはり、ＷＬがハイになる時に、キャパ
シタ１０６が、ＦＥＴ１０４を介して対応するビット線
（ＢＬ）に結合される。ＷＬ活動化の前に、ＢＬ等化デ
バイス１２０が、ターン・オフされ（ΦEQ＝ロウ）、キ
ャパシタ１０６から電荷を転送することによってＢＬ電
圧を変更することが可能になる。その後、スイッチング
・デバイス１５０が、一時的にターン・オンされて、Ｂ
Ｌ対上で展開された信号をＳＬ対に転送する。その後、
スイッチング・デバイス１５０が、ターン・オフされ、
プリチャージ動作がＢＬに対して実行される前に、ＳＬ
が、ＢＬから結合解除される。これによって、センシン
グ信号がＢＬおよびＳＬ上で展開された後に、即座に、
同時に、ＷＬ、ＢＬ、およびＢＬバーをプリチャージで
きるようになる。
イ２００には、さらに、ビット線（ＢＬ）とセンス線
（ＳＬ）の間に接続されたスイッチング・デバイス１５
０が含まれる。やはり、ＷＬがハイになる時に、キャパ
シタ１０６が、ＦＥＴ１０４を介して対応するビット線
（ＢＬ）に結合される。ＷＬ活動化の前に、ＢＬ等化デ
バイス１２０が、ターン・オフされ（ΦEQ＝ロウ）、キ
ャパシタ１０６から電荷を転送することによってＢＬ電
圧を変更することが可能になる。その後、スイッチング
・デバイス１５０が、一時的にターン・オンされて、Ｂ
Ｌ対上で展開された信号をＳＬ対に転送する。その後、
スイッチング・デバイス１５０が、ターン・オフされ、
プリチャージ動作がＢＬに対して実行される前に、ＳＬ
が、ＢＬから結合解除される。これによって、センシン
グ信号がＢＬおよびＳＬ上で展開された後に、即座に、
同時に、ＷＬ、ＢＬ、およびＢＬバーをプリチャージで
きるようになる。
【００１７】したがって、ＳＡ１３０は、「パイプライ
ン」式にＳＬとＳＬバーの間の差動電圧を増幅する。図
１から２に示された従来のアーキテクチャと異なって、
ＳＡ１３０は、データ線（ＤＬ）へのデータ・ビットの
転送だけに使用される。ＤＬからのＢＬの分離に起因し
て、ＤＲＡＭセル１０２のキャパシタ１０６の信号は、
その信号が読み出された後に破壊される（したがって、
破壊読出アーキテクチャを構成する）。その後、ＤＬに
転送されたデータ・ビットが、スタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）にコピーされる。書込
モード中に、データ・ビットが、「ライト・スルー」と
して、対応するＤＲＡＭセルに直接に書き込まれる。代
替案では、書き込まれるビットを、読み取り、読取モー
ドに類似する将来の遅延ライト・バックのためにＳＲＡ
Ｍに保管することができる。読取ビットの一部を、入力
データ・ビットによって上書きし、将来の遅延ライト・
バックのためにＳＲＡＭに保管することができる。その
ような動作によって、チップが、ビット・マスク・モー
ドまたはバイト・マスク・モードをサポートできるよう
になる。
ン」式にＳＬとＳＬバーの間の差動電圧を増幅する。図
１から２に示された従来のアーキテクチャと異なって、
ＳＡ１３０は、データ線（ＤＬ）へのデータ・ビットの
転送だけに使用される。ＤＬからのＢＬの分離に起因し
て、ＤＲＡＭセル１０２のキャパシタ１０６の信号は、
その信号が読み出された後に破壊される（したがって、
破壊読出アーキテクチャを構成する）。その後、ＤＬに
転送されたデータ・ビットが、スタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）にコピーされる。書込
モード中に、データ・ビットが、「ライト・スルー」と
して、対応するＤＲＡＭセルに直接に書き込まれる。代
替案では、書き込まれるビットを、読み取り、読取モー
ドに類似する将来の遅延ライト・バックのためにＳＲＡ
Ｍに保管することができる。読取ビットの一部を、入力
データ・ビットによって上書きし、将来の遅延ライト・
バックのためにＳＲＡＭに保管することができる。その
ような動作によって、チップが、ビット・マスク・モー
ドまたはバイト・マスク・モードをサポートできるよう
になる。
【００１８】実施されるライトスルー動作および遅延書
込動作に無関係に、ワード線（ＷＬ）によってアクセス
されるデータ・ビットのすべてが、対応するＤＲＡＭセ
ルに同時にライト・バックされる。書込モードは、信号
展開の前に開始することができ、これによって、通常は
書込モード中にこうむるｔＲＣペナルティが回避され
る。したがって、破壊読出アーキテクチャによって、シ
ステムが読取モードと書込モードのどちらであるかに無
関係に、（Ｂ）ビット線センシングおよび（Ｃ）信号ラ
イト・バックの動作ステップによって表される、総ｔＲ
Ｃの時間成分が除去される。その結果、図３から４に示
されたアーキテクチャを使用する、ランダム・アクセス
・サイクル・タイム（ｔＲＣ）の総合的な速度改善は、
通常のＤＲＡＭアーキテクチャの２倍程度になる。
込動作に無関係に、ワード線（ＷＬ）によってアクセス
されるデータ・ビットのすべてが、対応するＤＲＡＭセ
ルに同時にライト・バックされる。書込モードは、信号
展開の前に開始することができ、これによって、通常は
書込モード中にこうむるｔＲＣペナルティが回避され
る。したがって、破壊読出アーキテクチャによって、シ
ステムが読取モードと書込モードのどちらであるかに無
関係に、（Ｂ）ビット線センシングおよび（Ｃ）信号ラ
イト・バックの動作ステップによって表される、総ｔＲ
Ｃの時間成分が除去される。その結果、図３から４に示
されたアーキテクチャを使用する、ランダム・アクセス
・サイクル・タイム（ｔＲＣ）の総合的な速度改善は、
通常のＤＲＡＭアーキテクチャの２倍程度になる。
【００１９】図３から４のタイミング図には、さらに、
ステップ（Ｂ）および（Ｃ）の除去が示されている。Ｗ
Ｌがイネーブルされ、ビット線信号差が展開された後
に、ビット線が、即座にプリチャージされ、１．５Ｖに
戻される。データ・ビットの再書込またはフリップに使
用される増幅は、分離されたＳＬおよびＳＬバー信号線
で行われ、このビットが、将来の使用のためにＳＲＡＭ
に保管される。したがって、読み取られた（セルから破
壊される）データが、一時的にＳＲＡＭに保管され、必
要な場合に後にセルに再書込されるので、サイクルは、
ステップ（Ａ）および（Ｄ）の後で完了する。
ステップ（Ｂ）および（Ｃ）の除去が示されている。Ｗ
Ｌがイネーブルされ、ビット線信号差が展開された後
に、ビット線が、即座にプリチャージされ、１．５Ｖに
戻される。データ・ビットの再書込またはフリップに使
用される増幅は、分離されたＳＬおよびＳＬバー信号線
で行われ、このビットが、将来の使用のためにＳＲＡＭ
に保管される。したがって、読み取られた（セルから破
壊される）データが、一時的にＳＲＡＭに保管され、必
要な場合に後にセルに再書込されるので、サイクルは、
ステップ（Ａ）および（Ｄ）の後で完了する。
【００２０】図５を参照すると、本発明の実施形態によ
るアーキテクチャ３００が示されている。アーキテクチ
ャ３００には、所与のチップ内の、複数のＤＲＡＭアレ
イ３０２（アレイ＜０＞からアレイ＜２５５＞によって
個別に指定される）と、少なくとも１つのＳＲＡＭ３０
４が含まれる。各ＤＲＡＭアレイ３０２のサイズを、異
なるものとすることができるが、ＳＲＡＭ３０４のデー
タ・ビットの総数は、最大の個々のＤＲＡＭアレイ・サ
イズより大きくしなければならない。任意選択として、
複数のＤＲＡＭアレイ３０２を、バンクとしてグループ
化することができる。この場合に、ＳＲＡＭアレイの密
度を、複数のＤＲＡＭアレイを含むＤＲＡＭバンク・サ
イズ以上にしなければならない。例示のみのために、以
下の説明では、合計２５６個のＤＲＡＭアレイがあり、
それぞれが３２Ｋ個のセルからなると仮定する。３２Ｋ
個のセルは、それぞれが、２５６本のワード線（ＷＬ）
および１２８本のビット線（ＢＬ）対によってアクセス
される。ＳＲＡＭ３０４のアレイは、各ＤＲＡＭアレイ
３０２に類似する形（２５６本のＷＬおよび１２８本の
ＢＬ対によってアクセスされる３２Ｋ個のセルを有す
る）で編成される。
るアーキテクチャ３００が示されている。アーキテクチ
ャ３００には、所与のチップ内の、複数のＤＲＡＭアレ
イ３０２（アレイ＜０＞からアレイ＜２５５＞によって
個別に指定される）と、少なくとも１つのＳＲＡＭ３０
４が含まれる。各ＤＲＡＭアレイ３０２のサイズを、異
なるものとすることができるが、ＳＲＡＭ３０４のデー
タ・ビットの総数は、最大の個々のＤＲＡＭアレイ・サ
イズより大きくしなければならない。任意選択として、
複数のＤＲＡＭアレイ３０２を、バンクとしてグループ
化することができる。この場合に、ＳＲＡＭアレイの密
度を、複数のＤＲＡＭアレイを含むＤＲＡＭバンク・サ
イズ以上にしなければならない。例示のみのために、以
下の説明では、合計２５６個のＤＲＡＭアレイがあり、
それぞれが３２Ｋ個のセルからなると仮定する。３２Ｋ
個のセルは、それぞれが、２５６本のワード線（ＷＬ）
および１２８本のビット線（ＢＬ）対によってアクセス
される。ＳＲＡＭ３０４のアレイは、各ＤＲＡＭアレイ
３０２に類似する形（２５６本のＷＬおよび１２８本の
ＢＬ対によってアクセスされる３２Ｋ個のセルを有す
る）で編成される。
【００２１】前に述べたように、ＤＲＡＭ読取コマンド
によって、３２Ｋ個のＤＲＡＭアレイ３０２内でセンシ
ングされたデータ・ビットのすべて（１２８ｂ）が、Ｓ
ＲＡＭ３０４に読み出される。スケジューラ３０６が、
ＤＲＡＭアレイ３０２およびＳＲＡＭ３０４を制御し、
記憶し、その結果、ＳＲＡＭ３０４に保管されたデータ
・ビットが、遅延ライト・バックとして、対応するＤＲ
ＡＭアレイ３０２に正しくライト・バックされるように
する。スケジューラ３０６は、ＣＰＵ（図示せず）など
の制御側エンティティから、１６ビット・アドレス・ベ
クトル（ＡＤＤ＜０：１５＞によって指定される）と共
にコマンド信号（ＣＭＤ）を受け取る。アドレス・ベク
トルのビット８から１５（ＡＤＤ＜８：１５＞）は、選
択されたアレイのデコードに使用され、２５６個のＤＲ
ＡＭアレイ３０２の１つを表す。アドレス・ベクトルの
ビット０から７（ＡＤＤ＜０：７＞によって指定され
る）は、選択されたＤＲＡＭアレイ３０２内の個々のＷ
Ｌをデコードするのに使用される。コマンド信号（ＣＭ
Ｄ）は、読取モードまたは書込モードのいずれかに対応
する信号である。
によって、３２Ｋ個のＤＲＡＭアレイ３０２内でセンシ
ングされたデータ・ビットのすべて（１２８ｂ）が、Ｓ
ＲＡＭ３０４に読み出される。スケジューラ３０６が、
ＤＲＡＭアレイ３０２およびＳＲＡＭ３０４を制御し、
記憶し、その結果、ＳＲＡＭ３０４に保管されたデータ
・ビットが、遅延ライト・バックとして、対応するＤＲ
ＡＭアレイ３０２に正しくライト・バックされるように
する。スケジューラ３０６は、ＣＰＵ（図示せず）など
の制御側エンティティから、１６ビット・アドレス・ベ
クトル（ＡＤＤ＜０：１５＞によって指定される）と共
にコマンド信号（ＣＭＤ）を受け取る。アドレス・ベク
トルのビット８から１５（ＡＤＤ＜８：１５＞）は、選
択されたアレイのデコードに使用され、２５６個のＤＲ
ＡＭアレイ３０２の１つを表す。アドレス・ベクトルの
ビット０から７（ＡＤＤ＜０：７＞によって指定され
る）は、選択されたＤＲＡＭアレイ３０２内の個々のＷ
Ｌをデコードするのに使用される。コマンド信号（ＣＭ
Ｄ）は、読取モードまたは書込モードのいずれかに対応
する信号である。
【００２２】図５に示されたアーキテクチャ３００の１
実施形態では、ＤＲＡＭおよびＳＲＡＭのアクセスをス
ケジューリングする直接マッピング・スケジューリング
方法が企図されている。直接マッピング・スケジューリ
ング方法では、ＳＲＡＭから対応するＤＲＡＭアレイへ
のライト・バック動作は、異なるＤＲＡＭアレイからＳ
ＲＡＭにコピーされる新しいデータが同一のワード線か
ら来る時に限ってイネーブルされる。たとえば、読取動
作が、アレイ＜１＞のワード線０のデータについて実行
されるが、ＳＲＡＭに、すでに他のアレイのいずれかか
らのワード線０についてデータが保管されている場合
に、ＳＲＡＭにアレイ＜１＞のワード線０に含まれる新
しいデータを保管する前に、前に保管されたワード線０
のデータを、それが来た元のアレイにライト・バックし
なければならない。
実施形態では、ＤＲＡＭおよびＳＲＡＭのアクセスをス
ケジューリングする直接マッピング・スケジューリング
方法が企図されている。直接マッピング・スケジューリ
ング方法では、ＳＲＡＭから対応するＤＲＡＭアレイへ
のライト・バック動作は、異なるＤＲＡＭアレイからＳ
ＲＡＭにコピーされる新しいデータが同一のワード線か
ら来る時に限ってイネーブルされる。たとえば、読取動
作が、アレイ＜１＞のワード線０のデータについて実行
されるが、ＳＲＡＭに、すでに他のアレイのいずれかか
らのワード線０についてデータが保管されている場合
に、ＳＲＡＭにアレイ＜１＞のワード線０に含まれる新
しいデータを保管する前に、前に保管されたワード線０
のデータを、それが来た元のアレイにライト・バックし
なければならない。
【００２３】例示のみのために、スケジューラ３０６
は、さらに、バイトまたはビットのマスキング機能なし
で、１２８個のデータ入力およびデータ出力（ＤＲＡＭ
アレイ３０２から得られる最大個数のビットに対応す
る）をサポートする。スケジューラ３０６が、より少な
いビット数（たとえば６４ビット）、バイト・マスクま
たはビット・マスクをサポートする時には、異なるスケ
ジューリング方法が使用される。データ入力ピン（Ｄ
Ｉ）およびデータ出力ピン（ＤＯ）は、共用されないこ
とが好ましいが、この実施形態がこの形に制限されない
ことを諒解されたい。
は、さらに、バイトまたはビットのマスキング機能なし
で、１２８個のデータ入力およびデータ出力（ＤＲＡＭ
アレイ３０２から得られる最大個数のビットに対応す
る）をサポートする。スケジューラ３０６が、より少な
いビット数（たとえば６４ビット）、バイト・マスクま
たはビット・マスクをサポートする時には、異なるスケ
ジューリング方法が使用される。データ入力ピン（Ｄ
Ｉ）およびデータ出力ピン（ＤＯ）は、共用されないこ
とが好ましいが、この実施形態がこの形に制限されない
ことを諒解されたい。
【００２４】スケジューラ３０６には、さらに、タグ・
メモリ３０８が含まれ、タグ・メモリ３０８には、ＤＲ
ＡＭアレイ３０２およびＳＲＡＭ３０４に類似する２５
６本のワード線（ＷＬ）が含まれる。個々のタグ・メモ
リ３０８のセルは、対応するＷＬを活動化するためにＡ
ＤＤ＜０：７＞を介してアクセスされる。タグ・メモリ
３０８のセルは、２５６個のＤＲＡＭアレイの１つを識
別する８つのアレイ・アドレス・ビット（ＡＢ）を保管
する対応するＷＬならびにＳＲＡＭの可用性を検査する
有効ビット（ＶＢ）によって活動化される。具体的に言
うと、タグ・メモリ内のＶＢが「１」である場合に、Ｓ
ＲＡＭ３０４に、ビットＡＢによって識別される、対応
するＤＲＡＭアレイのデータ・ビットが含まれる。
メモリ３０８が含まれ、タグ・メモリ３０８には、ＤＲ
ＡＭアレイ３０２およびＳＲＡＭ３０４に類似する２５
６本のワード線（ＷＬ）が含まれる。個々のタグ・メモ
リ３０８のセルは、対応するＷＬを活動化するためにＡ
ＤＤ＜０：７＞を介してアクセスされる。タグ・メモリ
３０８のセルは、２５６個のＤＲＡＭアレイの１つを識
別する８つのアレイ・アドレス・ビット（ＡＢ）を保管
する対応するＷＬならびにＳＲＡＭの可用性を検査する
有効ビット（ＶＢ）によって活動化される。具体的に言
うと、タグ・メモリ内のＶＢが「１」である場合に、Ｓ
ＲＡＭ３０４に、ビットＡＢによって識別される、対応
するＤＲＡＭアレイのデータ・ビットが含まれる。
【００２５】好ましくは（１）タグ・アクセスおよびデ
ータ入力と、（２）ＤＲＡＭアクセスと、（３）データ
出力とを含む、３フェーズ・パイプライン・ステージ方
式が、直接マッピング・スケジューリング方法に使用さ
れる。しかし、他のパイプライン方式が企図されてい
る。
ータ入力と、（２）ＤＲＡＭアクセスと、（３）データ
出力とを含む、３フェーズ・パイプライン・ステージ方
式が、直接マッピング・スケジューリング方法に使用さ
れる。しかし、他のパイプライン方式が企図されてい
る。
【００２６】直接マッピング・スケジューリング方法を
使用するＤＲＡＭのアーキテクチャ３００の動作は、下
記の説明から理解される。まず、当初に、所定の読取コ
マンド（ＣＭＤ）によって読取モードが検出されると仮
定する。読取モードが検出された後に、下記のパイプラ
イン方式がイネーブルされる。
使用するＤＲＡＭのアーキテクチャ３００の動作は、下
記の説明から理解される。まず、当初に、所定の読取コ
マンド（ＣＭＤ）によって読取モードが検出されると仮
定する。読取モードが検出された後に、下記のパイプラ
イン方式がイネーブルされる。
【００２７】フェーズＩ：ＳＲＡＭ３０４が、その中に
ある、アドレス・ベクトルＡＤＤ＜０：７＞によって識
別される特定のＷＬからのデータ・ビットの検査を即座
に開始する。具体的に言うと、タグ・メモリ３０８内の
対応するＷＬが、入力アドレス・ベクトル（ＡＤＤ＜
０：７＞）にも従って、アクセスされる。有効ビット
（ＶＢ）およびアドレス・ビットＡＢが、タグ・メモリ
３０８から同時に読み出される。タグ・メモリ３０８
が、将来のアクセスのためにビットＡＢ（ＡＢ＝ＡＤＤ
＜８：１５＞をセットすることによって）およびＶＢ
（ＶＢ＝１をセットすることによって）を更新する。ス
ケジューラ３０６内に配置されたコントローラ３１０
が、有効ビット（ＶＢ）の状態を検査する。
ある、アドレス・ベクトルＡＤＤ＜０：７＞によって識
別される特定のＷＬからのデータ・ビットの検査を即座
に開始する。具体的に言うと、タグ・メモリ３０８内の
対応するＷＬが、入力アドレス・ベクトル（ＡＤＤ＜
０：７＞）にも従って、アクセスされる。有効ビット
（ＶＢ）およびアドレス・ビットＡＢが、タグ・メモリ
３０８から同時に読み出される。タグ・メモリ３０８
が、将来のアクセスのためにビットＡＢ（ＡＢ＝ＡＤＤ
＜８：１５＞をセットすることによって）およびＶＢ
（ＶＢ＝１をセットすることによって）を更新する。ス
ケジューラ３０６内に配置されたコントローラ３１０
が、有効ビット（ＶＢ）の状態を検査する。
【００２８】フェーズＩＩ：ＶＢ＝０の場合に、ＳＲＡ
Ｍ３０４に、データ・ビットが含まれない（読取ミス／
ライト・バックなし）。これによって、ＤＲＡＭアレイ
読取アクセス・モードがイネーブルされる。コントロー
ラ３１０が、ＡＤＤ＜０：１５＞を介して対応するＤＲ
ＡＭアレイ読取動作を活動化し、それに続いてＡＤＤ＜
０：７＞を介してＳＲＡＭアレイ書込動作を活動化す
る。したがって、アドレッシングされたＤＲＡＭアレイ
内の活動化されたＷＬに結合されたすべてのデータ・ビ
ットが、この第２のパイプライン・フェーズ中にＳＲＡ
Ｍ３０４にコピーされる。データ・ビットは、読取バッ
ファ３１２にもコピーされる。ＶＢ＝１の場合には、Ｓ
ＲＡＭ３０４に、前にアクセスされたＤＲＡＭアレイ３
０２からのデータ・ビットが含まれる。コントローラ３
１０は、アドレス・ビットＡＢがＡＤＤ＜８：１５＞の
ビットと同一であるか否かを検出する。この検出が、第
１パイプライン・フェーズで行われることに留意された
い。アドレス・ビットが一致する場合（読取ヒット）、
コントローラ３１０は、この第２パイプライン・フェー
ズでＤＲＡＭアレイ読取動作をイネーブルしない。第１
パイプライン・ステージでＳＲＡＭ３０４から読み取ら
れたデータ・ビットが、読取バッファ３１２にコピーさ
れる。
Ｍ３０４に、データ・ビットが含まれない（読取ミス／
ライト・バックなし）。これによって、ＤＲＡＭアレイ
読取アクセス・モードがイネーブルされる。コントロー
ラ３１０が、ＡＤＤ＜０：１５＞を介して対応するＤＲ
ＡＭアレイ読取動作を活動化し、それに続いてＡＤＤ＜
０：７＞を介してＳＲＡＭアレイ書込動作を活動化す
る。したがって、アドレッシングされたＤＲＡＭアレイ
内の活動化されたＷＬに結合されたすべてのデータ・ビ
ットが、この第２のパイプライン・フェーズ中にＳＲＡ
Ｍ３０４にコピーされる。データ・ビットは、読取バッ
ファ３１２にもコピーされる。ＶＢ＝１の場合には、Ｓ
ＲＡＭ３０４に、前にアクセスされたＤＲＡＭアレイ３
０２からのデータ・ビットが含まれる。コントローラ３
１０は、アドレス・ビットＡＢがＡＤＤ＜８：１５＞の
ビットと同一であるか否かを検出する。この検出が、第
１パイプライン・フェーズで行われることに留意された
い。アドレス・ビットが一致する場合（読取ヒット）、
コントローラ３１０は、この第２パイプライン・フェー
ズでＤＲＡＭアレイ読取動作をイネーブルしない。第１
パイプライン・ステージでＳＲＡＭ３０４から読み取ら
れたデータ・ビットが、読取バッファ３１２にコピーさ
れる。
【００２９】しかし、アドレス・ビットが一致しない
（読取ミス／ライト・バック）場合には、コントローラ
３１０が、アドレス・ベクトルＡＤＤ＜０：１５＞を用
いて識別される対応するＤＲＡＭアレイ３０２のＤＲＡ
Ｍ読取アクセス・モードをイネーブルする。対応するＤ
ＲＡＭアレイ３０２からのデータ・ビットが、ＳＲＡＭ
３０４および読取バッファ３１２にコピーされる。それ
と同時に、コントローラ３１０が、アドレス・ビットＡ
Ｂによって識別される対応するＤＲＡＭアレイ３０２へ
のＳＲＡＭ３０４からのＤＲＡＭライト・バックをイネ
ーブルする。第１パイプライン・ステージでＳＲＡＭ３
０４から読み取られたデータ・ビットが、アドレス・ビ
ットＡＢおよびアドレス・ベクトルＡＤＤ＜０：７＞に
よって識別される対応するＤＲＡＭアレイ３０２にライ
ト・バックされる。デュアル・ポートＳＲＡＭが、この
同時読取書込動作に使用されることが好ましい。
（読取ミス／ライト・バック）場合には、コントローラ
３１０が、アドレス・ベクトルＡＤＤ＜０：１５＞を用
いて識別される対応するＤＲＡＭアレイ３０２のＤＲＡ
Ｍ読取アクセス・モードをイネーブルする。対応するＤ
ＲＡＭアレイ３０２からのデータ・ビットが、ＳＲＡＭ
３０４および読取バッファ３１２にコピーされる。それ
と同時に、コントローラ３１０が、アドレス・ビットＡ
Ｂによって識別される対応するＤＲＡＭアレイ３０２へ
のＳＲＡＭ３０４からのＤＲＡＭライト・バックをイネ
ーブルする。第１パイプライン・ステージでＳＲＡＭ３
０４から読み取られたデータ・ビットが、アドレス・ビ
ットＡＢおよびアドレス・ベクトルＡＤＤ＜０：７＞に
よって識別される対応するＤＲＡＭアレイ３０２にライ
ト・バックされる。デュアル・ポートＳＲＡＭが、この
同時読取書込動作に使用されることが好ましい。
【００３０】フェーズＩＩＩ：データ・ビットが、読取
バッファ３１２からデータ出力ピン（ＤＯ）に読み出さ
れる。
バッファ３１２からデータ出力ピン（ＤＯ）に読み出さ
れる。
【００３１】ここで、所定の書込コマンドによって書込
モードが検出されると仮定する。書込モードが検出され
る時には、もう１つのパイプライン方式がイネーブルさ
れる。
モードが検出されると仮定する。書込モードが検出され
る時には、もう１つのパイプライン方式がイネーブルさ
れる。
【００３２】フェーズＩ：データ入力ピン（ＤＩ）の書
込データ・ビットが、書込バッファ３１４に置かれる。
それと同時に、タグ・メモリ３０８の対応するＷＬが、
入力アドレス・ベクトル（ＡＤＤ＜０：７＞）に従って
アクセスされる。タグ・メモリ３０８が、将来のアクセ
スのために、アドレス・ビットＡＢ（ＡＢ＝ＡＤＤ＜
７：１５＞をセットすることによって）およびＶＢ（Ｖ
Ｂ＝１をセットすることによって）を更新する。あらか
じめ、コントローラ３１０が、有効ビット（ＶＢ）の状
態を検査する。
込データ・ビットが、書込バッファ３１４に置かれる。
それと同時に、タグ・メモリ３０８の対応するＷＬが、
入力アドレス・ベクトル（ＡＤＤ＜０：７＞）に従って
アクセスされる。タグ・メモリ３０８が、将来のアクセ
スのために、アドレス・ビットＡＢ（ＡＢ＝ＡＤＤ＜
７：１５＞をセットすることによって）およびＶＢ（Ｖ
Ｂ＝１をセットすることによって）を更新する。あらか
じめ、コントローラ３１０が、有効ビット（ＶＢ）の状
態を検査する。
【００３３】フェーズＩＩ：ＶＢ＝０の場合には、ＳＲ
ＡＭ３０４に、データ・ビットが含まれない（書込ミス
／ライト・バックなし）。したがって、コントローラ３
１０は、ＳＲＡＭ３０４が、第１パイプライン・フェー
ズ中に書込バッファ３１４に置かれたデータ・ビットを
保管できるようにする。ＶＢ＝１の場合には、ＳＲＡＭ
３０４に、あるデータ・ビットが含まれる。コントロー
ラ３１０は、ＡＢ内のビットが、ＡＤＤ＜７：１５＞の
ビットと同一であるか否かを検出する。読取モードと同
様に、書込モード検出も、第１パイプライン・ステージ
で行われる。アドレス・ビットが一致する（書込ヒッ
ト）場合には、ＳＲＡＭ３０４の対応するデータ・ビッ
トが上書きされる。
ＡＭ３０４に、データ・ビットが含まれない（書込ミス
／ライト・バックなし）。したがって、コントローラ３
１０は、ＳＲＡＭ３０４が、第１パイプライン・フェー
ズ中に書込バッファ３１４に置かれたデータ・ビットを
保管できるようにする。ＶＢ＝１の場合には、ＳＲＡＭ
３０４に、あるデータ・ビットが含まれる。コントロー
ラ３１０は、ＡＢ内のビットが、ＡＤＤ＜７：１５＞の
ビットと同一であるか否かを検出する。読取モードと同
様に、書込モード検出も、第１パイプライン・ステージ
で行われる。アドレス・ビットが一致する（書込ヒッ
ト）場合には、ＳＲＡＭ３０４の対応するデータ・ビッ
トが上書きされる。
【００３４】しかし、アドレス・ビットが一致しない
（書込ミス／ライト・バック）場合には、前に保管され
たデータ・ビットが、対応するＤＲＡＭアレイ３０２に
転送される（以下では、遅延ライト・バックと称する）
間に、書込バッファ３１４のデータ・ビットが、ＳＲＡ
Ｍ３０４に書き込まれる。ＳＲＡＭ３０４内に新しいデ
ータを保管するために、タグ・メモリ３０８を更新しな
ければならない。代替案では、ＳＲＡＭ３０４に書き込
まず、タグ・メモリ３０８を更新せずに、書込バッファ
３１４のデータ・ビットを、ライト・スルーとしてＤＲ
ＡＭコアに直接にライト・バックすることができる（以
下ではライト・スルーと称する）。ライト・スルーの前
に、ＳＲＡＭに、対応するＤＲＡＭコアの古いデータ・
ビットが含まれる場合に、タグ・メモリ内のＶＢに０を
上書きしなければならない。しかし、ＳＲＡＭに、この
ライト・スルーに関係しない別のＤＲＡＭコアのデータ
・ビットが含まれる場合には、データ・ビットおよび有
効ビットＶＢを、そのままに保たなければならない。
（書込ミス／ライト・バック）場合には、前に保管され
たデータ・ビットが、対応するＤＲＡＭアレイ３０２に
転送される（以下では、遅延ライト・バックと称する）
間に、書込バッファ３１４のデータ・ビットが、ＳＲＡ
Ｍ３０４に書き込まれる。ＳＲＡＭ３０４内に新しいデ
ータを保管するために、タグ・メモリ３０８を更新しな
ければならない。代替案では、ＳＲＡＭ３０４に書き込
まず、タグ・メモリ３０８を更新せずに、書込バッファ
３１４のデータ・ビットを、ライト・スルーとしてＤＲ
ＡＭコアに直接にライト・バックすることができる（以
下ではライト・スルーと称する）。ライト・スルーの前
に、ＳＲＡＭに、対応するＤＲＡＭコアの古いデータ・
ビットが含まれる場合に、タグ・メモリ内のＶＢに０を
上書きしなければならない。しかし、ＳＲＡＭに、この
ライト・スルーに関係しない別のＤＲＡＭコアのデータ
・ビットが含まれる場合には、データ・ビットおよび有
効ビットＶＢを、そのままに保たなければならない。
【００３５】フェーズＩＩＩ：動作なし。
【００３６】図６は、上で説明した直接マッピング・ス
ケジューリング方法を使用するＤＲＡＭおよびＳＲＡＭ
のアレイ動作の例を示すデータ・フロー図である。例と
して、ＤＲＡＭアレイ３０２のうちの２つだけ（アレイ
＜０＞およびアレイ＜１＞）を使用して、８つの順次ク
ロック・サイクル中に受け取られる下記のコマンドを示
す。 １ ＤＲＡＭアレイ０、ワード線０への書込（Ｗ ０、０） ２ ＤＲＡＭアレイ１、ワード線０への書込（Ｗ １、０） ３ ＤＲＡＭアレイ０、ワード線１への書込（Ｗ ０、１） ４ ＤＲＡＭアレイ１、ワード線１への書込（Ｗ １、１） ５ ＤＲＡＭアレイ０、ワード線０からの読取（Ｒ ０、０） ６ ＤＲＡＭアレイ１、ワード線０からの読取（Ｒ １、０） ７ ＤＲＡＭアレイ０、ワード線１からの読取（Ｒ ０、１） ８ ＤＲＡＭアレイ１、ワード線１からの読取（Ｒ １、１）
ケジューリング方法を使用するＤＲＡＭおよびＳＲＡＭ
のアレイ動作の例を示すデータ・フロー図である。例と
して、ＤＲＡＭアレイ３０２のうちの２つだけ（アレイ
＜０＞およびアレイ＜１＞）を使用して、８つの順次ク
ロック・サイクル中に受け取られる下記のコマンドを示
す。 １ ＤＲＡＭアレイ０、ワード線０への書込（Ｗ ０、０） ２ ＤＲＡＭアレイ１、ワード線０への書込（Ｗ １、０） ３ ＤＲＡＭアレイ０、ワード線１への書込（Ｗ ０、１） ４ ＤＲＡＭアレイ１、ワード線１への書込（Ｗ １、１） ５ ＤＲＡＭアレイ０、ワード線０からの読取（Ｒ ０、０） ６ ＤＲＡＭアレイ１、ワード線０からの読取（Ｒ １、０） ７ ＤＲＡＭアレイ０、ワード線１からの読取（Ｒ ０、１） ８ ＤＲＡＭアレイ１、ワード線１からの読取（Ｒ １、１）
【００３７】図示の例では、好ましい実施形態の「遅延
ライト・バック」実施形態が、書込モードに使用され
る。
ライト・バック」実施形態が、書込モードに使用され
る。
【００３８】第１クロック・サイクル中に、ＤＲＡＭア
レイ０のワード線０にデータを書き込むコマンドが受け
取られる。入力ピンＤＩに送られる（Ｗ ０、０）のデ
ータは、当初は、細い実線の矢印によって示されるよう
に、書込バッファ３１４に保管される。当初は、ＳＲＡ
Ｍ３０４に、前にデータ・ビットが含まれず、したがっ
て、（Ｗ ０、０）データを、次のパイプライン・フェ
ーズ（クロック・サイクル）中にＳＲＡＭ３０４に保管
することができると仮定する。第２クロック・サイクル
中に、ＤＲＡＭアレイ１、ワード線０に関する書込コマ
ンドが受け取られる。（Ｗ ０、０）データが、書込バ
ッファ３１４からシフトされ、ＳＲＡＭ３０４に書き込
まれる。それと同時に、（Ｗ １、０）データが、細い
破線の矢印によって示されるように、書込バッファ３１
４に保管される。
レイ０のワード線０にデータを書き込むコマンドが受け
取られる。入力ピンＤＩに送られる（Ｗ ０、０）のデ
ータは、当初は、細い実線の矢印によって示されるよう
に、書込バッファ３１４に保管される。当初は、ＳＲＡ
Ｍ３０４に、前にデータ・ビットが含まれず、したがっ
て、（Ｗ ０、０）データを、次のパイプライン・フェ
ーズ（クロック・サイクル）中にＳＲＡＭ３０４に保管
することができると仮定する。第２クロック・サイクル
中に、ＤＲＡＭアレイ１、ワード線０に関する書込コマ
ンドが受け取られる。（Ｗ ０、０）データが、書込バ
ッファ３１４からシフトされ、ＳＲＡＭ３０４に書き込
まれる。それと同時に、（Ｗ １、０）データが、細い
破線の矢印によって示されるように、書込バッファ３１
４に保管される。
【００３９】第３クロック・サイクル中に、ＤＲＡＭア
レイ０、ワード線１に関する書込コマンドが受け取られ
る。やはり、（Ｗ ０、１）データが、太い破線の矢印
によって示されるように、書込バッファ３１４に移動さ
れる。しかし、ＳＲＡＭ３０４のワード線０に、既にデ
ータが含まれる（（Ｗ ０、０）から）ので、ＳＲＡＭ
は、即座に（Ｗ ０、０）データを対応するＤＲＡＭア
レイに書き込み、その結果、前に第２クロック・サイク
ル中に書込バッファ３１４に入力された（Ｗ１、０）デ
ータを保管できるようにしなければならない。したがっ
て、この第３クロック・サイクルの終りに、ＤＲＡＭア
レイ０に、（Ｗ ０、０）データが含まれ、ＳＲＡＭ３
０４に、（Ｗ １、０）データが含まれ、書込バッファ
３１４に、（Ｗ ０、１）データが含まれる。
レイ０、ワード線１に関する書込コマンドが受け取られ
る。やはり、（Ｗ ０、１）データが、太い破線の矢印
によって示されるように、書込バッファ３１４に移動さ
れる。しかし、ＳＲＡＭ３０４のワード線０に、既にデ
ータが含まれる（（Ｗ ０、０）から）ので、ＳＲＡＭ
は、即座に（Ｗ ０、０）データを対応するＤＲＡＭア
レイに書き込み、その結果、前に第２クロック・サイク
ル中に書込バッファ３１４に入力された（Ｗ１、０）デ
ータを保管できるようにしなければならない。したがっ
て、この第３クロック・サイクルの終りに、ＤＲＡＭア
レイ０に、（Ｗ ０、０）データが含まれ、ＳＲＡＭ３
０４に、（Ｗ １、０）データが含まれ、書込バッファ
３１４に、（Ｗ ０、１）データが含まれる。
【００４０】第４クロック・サイクル中に、ＤＲＡＭア
レイ１、ワード線１に関する書込コマンドが受け取られ
る。やはり、このデータは、太い実線の矢印によって示
されるように、まず書込バッファ３１４に保管される。
しかし、この時に、ＳＲＡＭ３０４のワード線１がクリ
アされているので、このクロック・サイクルでＤＲＡＭ
への即座のライト・バックが行われないことに留意され
たい。その代わりに、（Ｗ １、０）データが、第３ク
ロック・サイクル中に保管されるのと同様に、（Ｗ
０、１）データが、ＳＲＡＭ３０４に保管される。
レイ１、ワード線１に関する書込コマンドが受け取られ
る。やはり、このデータは、太い実線の矢印によって示
されるように、まず書込バッファ３１４に保管される。
しかし、この時に、ＳＲＡＭ３０４のワード線１がクリ
アされているので、このクロック・サイクルでＤＲＡＭ
への即座のライト・バックが行われないことに留意され
たい。その代わりに、（Ｗ １、０）データが、第３ク
ロック・サイクル中に保管されるのと同様に、（Ｗ
０、１）データが、ＳＲＡＭ３０４に保管される。
【００４１】第５クロック・サイクルを参照すると、Ｄ
ＲＡＭアレイ０、ワード線０に関する読取コマンドが受
け取られる（最初に第１クロック・サイクルで入力され
た（Ｗ ０、０）データが、第３クロック・サイクル中
にＤＲＡＭアレイ０に書き込まれたことを想起された
い）。上で説明したパイプライン方式に沿って説明を続
けると、ＳＲＡＭ３０４内の（Ｗ ０、１）データが、
ＤＲＡＭアレイ０、ワード線１に書き込まれる。これ
は、ＳＲＡＭ３０４のワード線１が、書込バッファ３１
４からの（Ｗ １、１）データの保管に必要になるから
である。
ＲＡＭアレイ０、ワード線０に関する読取コマンドが受
け取られる（最初に第１クロック・サイクルで入力され
た（Ｗ ０、０）データが、第３クロック・サイクル中
にＤＲＡＭアレイ０に書き込まれたことを想起された
い）。上で説明したパイプライン方式に沿って説明を続
けると、ＳＲＡＭ３０４内の（Ｗ ０、１）データが、
ＤＲＡＭアレイ０、ワード線１に書き込まれる。これ
は、ＳＲＡＭ３０４のワード線１が、書込バッファ３１
４からの（Ｗ １、１）データの保管に必要になるから
である。
【００４２】第６クロック・サイクル中に、ＤＲＡＭア
レイ１、ワード線０に関する読取コマンドが受け取られ
る。ＳＲＡＭのワード線０が、前のクロック・サイクル
中に要求された（Ｒ ０、０）データの保管に必要なの
で、要求されたばかりの（Ｗ１、０）データが、最終的
にＤＲＡＭアレイ１、ワード線０に書き込まれる。その
後、ＤＲＡＭアレイ０、ワード線０に含まれるデータ
が、そこから読み取られ、ＳＲＡＭ３０４と読取バッフ
ァ３１２の両方に保管される。やはり、破壊読出アーキ
テクチャに起因して、ＳＲＡＭに（Ｗ ０、０）データ
も保管される。というのは、ある時点で、これをＤＲＡ
Ｍアレイ０、ワード線０に再ライト・バックしなければ
ならないからである。
レイ１、ワード線０に関する読取コマンドが受け取られ
る。ＳＲＡＭのワード線０が、前のクロック・サイクル
中に要求された（Ｒ ０、０）データの保管に必要なの
で、要求されたばかりの（Ｗ１、０）データが、最終的
にＤＲＡＭアレイ１、ワード線０に書き込まれる。その
後、ＤＲＡＭアレイ０、ワード線０に含まれるデータ
が、そこから読み取られ、ＳＲＡＭ３０４と読取バッフ
ァ３１２の両方に保管される。やはり、破壊読出アーキ
テクチャに起因して、ＳＲＡＭに（Ｗ ０、０）データ
も保管される。というのは、ある時点で、これをＤＲＡ
Ｍアレイ０、ワード線０に再ライト・バックしなければ
ならないからである。
【００４３】第７クロック・サイクルを参照すると、Ｄ
ＲＡＭアレイ０、ワード線１に関する読取コマンドが受
け取られる。前の読取コマンドがＤＲＡＭアレイ１、ワ
ード線０のデータに関するものであったことを想起する
と、ＳＲＡＭワード線０が必要になる。したがって、
（Ｗ ０、０）データが、場所を空けるために即座にＤ
ＲＡＭアレイ０、ワード線０に再ライト・バックされ
る。それと同時に、ＤＲＡＭアレイ１、ワード線０のデ
ータが、そこからＳＲＡＭ３０４と読取バッファ３１２
の両方に読み取られる。ＤＲＡＭアレイ０、ワード線０
から読み取られたデータは、そこにライト・バックされ
たばかりであるが、前に読取バッファ３１２にも保管さ
れており、データ出力ピンＤＯを介して送出される。
ＲＡＭアレイ０、ワード線１に関する読取コマンドが受
け取られる。前の読取コマンドがＤＲＡＭアレイ１、ワ
ード線０のデータに関するものであったことを想起する
と、ＳＲＡＭワード線０が必要になる。したがって、
（Ｗ ０、０）データが、場所を空けるために即座にＤ
ＲＡＭアレイ０、ワード線０に再ライト・バックされ
る。それと同時に、ＤＲＡＭアレイ１、ワード線０のデ
ータが、そこからＳＲＡＭ３０４と読取バッファ３１２
の両方に読み取られる。ＤＲＡＭアレイ０、ワード線０
から読み取られたデータは、そこにライト・バックされ
たばかりであるが、前に読取バッファ３１２にも保管さ
れており、データ出力ピンＤＯを介して送出される。
【００４４】最後に、第８クロック・サイクル中に、Ｄ
ＲＡＭアレイ１、ワード線１に関する読取コマンドが受
け取られる。ＳＲＡＭのワード線１が、前の（Ｒ ０、
１）コマンドからのデータを保持するのに必要なので、
要求されたばかりの（Ｗ １、１）データが、最終的に
ＤＲＡＭアレイ１、ワード線１に書き込まれる。その
後、ＤＲＡＭアレイ０、ワード線１からの要求されたデ
ータが、ＳＲＡＭ３０４および読取バッファ３１２に読
み込まれ、それと同時に、読取バッファ３１２に前に保
管されたデータが、データ出力ピンＤＯを介して出力さ
れる。
ＲＡＭアレイ１、ワード線１に関する読取コマンドが受
け取られる。ＳＲＡＭのワード線１が、前の（Ｒ ０、
１）コマンドからのデータを保持するのに必要なので、
要求されたばかりの（Ｗ １、１）データが、最終的に
ＤＲＡＭアレイ１、ワード線１に書き込まれる。その
後、ＤＲＡＭアレイ０、ワード線１からの要求されたデ
ータが、ＳＲＡＭ３０４および読取バッファ３１２に読
み込まれ、それと同時に、読取バッファ３１２に前に保
管されたデータが、データ出力ピンＤＯを介して出力さ
れる。
【００４５】前述から、破壊読出でのライト・バック動
作全体が、直接マップ・スケジューリングを使用して実
現されることがわかる。さらに、ＳＲＡＭアレイ・サイ
ズが、最大のＤＲＡＭアレイ・サイズ以上なので、同一
のアレイが継続的にアクセスされる場合であっても、Ｓ
ＲＡＭオーバーフローが発生しない。やはり、データ入
力ピン（ＤＩ）およびデータ出力ピン（ＤＯ）は、この
例で共用されないことが好ましいが、他の構成が企図さ
れている。
作全体が、直接マップ・スケジューリングを使用して実
現されることがわかる。さらに、ＳＲＡＭアレイ・サイ
ズが、最大のＤＲＡＭアレイ・サイズ以上なので、同一
のアレイが継続的にアクセスされる場合であっても、Ｓ
ＲＡＭオーバーフローが発生しない。やはり、データ入
力ピン（ＤＩ）およびデータ出力ピン（ＤＯ）は、この
例で共用されないことが好ましいが、他の構成が企図さ
れている。
【００４６】図７を参照すると、代替のスケジューリン
グの方法５００の実施形態が、流れ図によって示されて
いる。方法５００は、判断ブロック５０２から開始さ
れ、読取コマンドが検出された、書込コマンドが検出さ
れた、またはコマンドが検出されなかったのいずれであ
るかが判定される。たとえば、読取コマンドが検出され
た場合には、方法５００は、判断ブロック５０４に進ん
で、ＳＲＡＭに「ヒット」または「ミス」のどちらがあ
るかを判定する。「ヒット」は、読み出されるデータ
が、すでにＳＲＡＭアドレスの１つに含まれることを意
味し、「ミス」は、データがＳＲＡＭ内にないことを意
味する。「ミス」の場合には、ブロック５０６で、読み
出されるデータが、対応するＤＲＡＭアレイからアクセ
スされ、使用可能な最下位のＳＲＡＭアドレスにコピー
される。その後、ブロック５０８で、ＳＲＡＭからデー
タを読み取る。その一方で、「ヒット」の場合には、デ
ータが既にＳＲＡＭ内にあり、方法５００は、直接にブ
ロック５０８に進む。
グの方法５００の実施形態が、流れ図によって示されて
いる。方法５００は、判断ブロック５０２から開始さ
れ、読取コマンドが検出された、書込コマンドが検出さ
れた、またはコマンドが検出されなかったのいずれであ
るかが判定される。たとえば、読取コマンドが検出され
た場合には、方法５００は、判断ブロック５０４に進ん
で、ＳＲＡＭに「ヒット」または「ミス」のどちらがあ
るかを判定する。「ヒット」は、読み出されるデータ
が、すでにＳＲＡＭアドレスの１つに含まれることを意
味し、「ミス」は、データがＳＲＡＭ内にないことを意
味する。「ミス」の場合には、ブロック５０６で、読み
出されるデータが、対応するＤＲＡＭアレイからアクセ
スされ、使用可能な最下位のＳＲＡＭアドレスにコピー
される。その後、ブロック５０８で、ＳＲＡＭからデー
タを読み取る。その一方で、「ヒット」の場合には、デ
ータが既にＳＲＡＭ内にあり、方法５００は、直接にブ
ロック５０８に進む。
【００４７】判断ブロック５０２で、書込コマンドが検
出される場合には、方法５００は、判断ブロック５１２
に進む。ここで、やはりＳＲＡＭの「ヒット」または
「ミス」のどちらがあるかを判定する。「ミス」の後に
（ライト・バック・ノード５１０に進むほかに）、方法
は、ブロック５１４および５１６の両方に進む。ブロッ
ク５１４で、存在するすべてのデータ・ビットを、対応
するＤＲＡＭから読み取る。それと同時に、ブロック５
１６で、書き込まれる新しいデータを、書込バッファに
送る。その後、ブロック５１８で、ＤＲＡＭからの読取
データと書込バッファからの書込データをマージし、使
用可能な最下位のＳＲＡＭアドレスに保管する。マージ
されたデータが、対応するＤＲＡＭ例に即座に書き込ま
れるのではなく、ＳＲＡＭに保管５１８されることに留
意されたい。
出される場合には、方法５００は、判断ブロック５１２
に進む。ここで、やはりＳＲＡＭの「ヒット」または
「ミス」のどちらがあるかを判定する。「ミス」の後に
（ライト・バック・ノード５１０に進むほかに）、方法
は、ブロック５１４および５１６の両方に進む。ブロッ
ク５１４で、存在するすべてのデータ・ビットを、対応
するＤＲＡＭから読み取る。それと同時に、ブロック５
１６で、書き込まれる新しいデータを、書込バッファに
送る。その後、ブロック５１８で、ＤＲＡＭからの読取
データと書込バッファからの書込データをマージし、使
用可能な最下位のＳＲＡＭアドレスに保管する。マージ
されたデータが、対応するＤＲＡＭ例に即座に書き込ま
れるのではなく、ＳＲＡＭに保管５１８されることに留
意されたい。
【００４８】読取コマンド、書込コマンド、またはコマ
ンドなし（ＮＰ）のどれが検出されたかに無関係に、方
法５００は、最終的に、ライト・バック・ノード５１０
に進み、判断ブロック５２０で、ライト・バック判定を
行う。判断ブロック５２０のライト・バック判定では、
ＳＲＡＭにデータ（ライトバックのために使用可能なＤ
ＲＡＭにライト・バックされる）があるかどうかを判定
する。対応するＤＲＡＭにライト・バックすることがで
きるデータがない場合には、この時点ではこれ以上の動
作は行われない。その一方で、ライトバックに使用可能
なデータ・ビットがある場合には、そこに保管された
（読取動作または書込動作のいずれかから）最も古いデ
ータが、ブロック５２２で、正しいＤＲＡＭアレイにラ
イト・バックされる／書き込まれる。
ンドなし（ＮＰ）のどれが検出されたかに無関係に、方
法５００は、最終的に、ライト・バック・ノード５１０
に進み、判断ブロック５２０で、ライト・バック判定を
行う。判断ブロック５２０のライト・バック判定では、
ＳＲＡＭにデータ（ライトバックのために使用可能なＤ
ＲＡＭにライト・バックされる）があるかどうかを判定
する。対応するＤＲＡＭにライト・バックすることがで
きるデータがない場合には、この時点ではこれ以上の動
作は行われない。その一方で、ライトバックに使用可能
なデータ・ビットがある場合には、そこに保管された
（読取動作または書込動作のいずれかから）最も古いデ
ータが、ブロック５２２で、正しいＤＲＡＭアレイにラ
イト・バックされる／書き込まれる。
【００４９】図８から１０に、図７で説明した方法の実
施形態の好ましいパイプライン図を示す。図８に示され
ているように、ＤＲＡＭアレイ読取アクセス動作は、４
つのパイプライン・ステージすなわち、アドレス・ベク
トルＡＤＤ＜０：１５＞に関するコマンド検出およびア
ドレス・デコーディング（ＣＯＭ−ＤＥＣ）６０２と、
ＷＬ活動化および信号展開（ＷＬ−ＳＩＧＤＥＶ）６０
４と、データ・ビットをセンシングし、ＳＲＡＭおよび
データ読取バッファに転送する、ＳＡ活動化およびＳＲ
ＡＭデータ・コピー（ＳＡ−ＳＲＡＭ）６０６と、ＳＲ
ＡＭからのＤＱ読取（ＳＲＡＭ−ＤＯ）６０８に分割さ
れる。一連のコマンド（番号０から４）が、各連続する
クロック・パルス（垂直の破線によって示される）でパ
イプラインを通って進行するので、図示されている。
施形態の好ましいパイプライン図を示す。図８に示され
ているように、ＤＲＡＭアレイ読取アクセス動作は、４
つのパイプライン・ステージすなわち、アドレス・ベク
トルＡＤＤ＜０：１５＞に関するコマンド検出およびア
ドレス・デコーディング（ＣＯＭ−ＤＥＣ）６０２と、
ＷＬ活動化および信号展開（ＷＬ−ＳＩＧＤＥＶ）６０
４と、データ・ビットをセンシングし、ＳＲＡＭおよび
データ読取バッファに転送する、ＳＡ活動化およびＳＲ
ＡＭデータ・コピー（ＳＡ−ＳＲＡＭ）６０６と、ＳＲ
ＡＭからのＤＱ読取（ＳＲＡＭ−ＤＯ）６０８に分割さ
れる。一連のコマンド（番号０から４）が、各連続する
クロック・パルス（垂直の破線によって示される）でパ
イプラインを通って進行するので、図示されている。
【００５０】前に説明した直接マッピング方法の実施形
態とは異なって、ＳＲＡＭ３０４では、前に保管された
データ・ビットが含まれない最下位アドレスのデータ・
セルにデータ・ビットが保管される。ＤＲＡＭアレイ
が、第３パイプライン・ステージでＢＬおよびＷＬのプ
リチャージ動作を開始することに留意されたい。第４パ
イプライン・ステージで、データ・ビットが、読取デー
タ・バッファからデータ出力ピンに送られ、これによっ
て、４（クロック・サイクル）の読取待ち時間がもたら
される。
態とは異なって、ＳＲＡＭ３０４では、前に保管された
データ・ビットが含まれない最下位アドレスのデータ・
セルにデータ・ビットが保管される。ＤＲＡＭアレイ
が、第３パイプライン・ステージでＢＬおよびＷＬのプ
リチャージ動作を開始することに留意されたい。第４パ
イプライン・ステージで、データ・ビットが、読取デー
タ・バッファからデータ出力ピンに送られ、これによっ
て、４（クロック・サイクル）の読取待ち時間がもたら
される。
【００５１】図９では、ＤＲＡＭアレイ書込モードに、
さらに、最初のコマンド検出から１の書込待ち時間を有
する、データ入力ピン（ＤＩ）からのデータ入力パイプ
ライン・ステージが含まれる。やはり、ＤＲＡＭアレイ
書込モードの最初のパイプライン・ステージは、図８の
ＤＲＡＭアレイ読取アクセス・モードの場合と同様に、
コマンド検出およびアドレス・デコーディング（ＣＯＭ
−ＤＥＣ）６０２である。第２パイプライン・ステージ
は、やはりＤＲＡＭアレイ読取アクセス・モードに類似
する、ＷＬ活動化および信号展開（ＷＬ−ＳＩＧＤＥ
Ｖ）６０４である。しかし、第２パイプライン・ステー
ジに、１の書込待ち時間を有する、データ入力ピンから
書き込みバッファへのデータ入力ステージ（ＤＩ）６１
０が含まれる。任意選択として、データ・ビットを、第
１パイプライン・ステージで書込バッファに取り出すこ
とができ、０の書込待ち時間をサポートするためにディ
ジタル的に遅延させることができる。第３パイプライン
・ステージでは、データ・ビットが、センス増幅器から
ＳＲＡＭに転送（ＳＡ−ＳＲＡＭ）６１２されるが、一
部のデータ・ビットを、データ書込バッファに取り出さ
れたデータ・ビットによって上書き（ＤＩ−ＳＲＡＭ）
６１４することができる。たとえば、６４本のデータ入
力ピンを有するＤＲＡＭアレイが、１２８ビットを転送
すると仮定すると、１２８ビットのうちの６４ビットが
上書きされる。任意選択として、いくつかのビットの上
書き機能（たとえば６４ビットのうちの８ビット）を、
バイト・マスク・コマンドまたはビット・マスク・コマ
ンドを使用することによって禁止することができる。こ
れらのデータ・ビット処理は、ＳＲＡＭ書込モードの前
にイネーブルされる。したがって、ＳＲＡＭには、デー
タ入力もしくはバイト・マスク機能またはビット・マス
ク機能について処理済みのデータ・ビットが保管され
る。ＤＲＡＭアレイ読取アクセス・モードに類似して、
ＳＲＡＭアレイでは、ライト・バックのために前に保管
されたデータ・ビットを含まない最下位アドレスのデー
タ・セルにデータ・ビットが保管される。
さらに、最初のコマンド検出から１の書込待ち時間を有
する、データ入力ピン（ＤＩ）からのデータ入力パイプ
ライン・ステージが含まれる。やはり、ＤＲＡＭアレイ
書込モードの最初のパイプライン・ステージは、図８の
ＤＲＡＭアレイ読取アクセス・モードの場合と同様に、
コマンド検出およびアドレス・デコーディング（ＣＯＭ
−ＤＥＣ）６０２である。第２パイプライン・ステージ
は、やはりＤＲＡＭアレイ読取アクセス・モードに類似
する、ＷＬ活動化および信号展開（ＷＬ−ＳＩＧＤＥ
Ｖ）６０４である。しかし、第２パイプライン・ステー
ジに、１の書込待ち時間を有する、データ入力ピンから
書き込みバッファへのデータ入力ステージ（ＤＩ）６１
０が含まれる。任意選択として、データ・ビットを、第
１パイプライン・ステージで書込バッファに取り出すこ
とができ、０の書込待ち時間をサポートするためにディ
ジタル的に遅延させることができる。第３パイプライン
・ステージでは、データ・ビットが、センス増幅器から
ＳＲＡＭに転送（ＳＡ−ＳＲＡＭ）６１２されるが、一
部のデータ・ビットを、データ書込バッファに取り出さ
れたデータ・ビットによって上書き（ＤＩ−ＳＲＡＭ）
６１４することができる。たとえば、６４本のデータ入
力ピンを有するＤＲＡＭアレイが、１２８ビットを転送
すると仮定すると、１２８ビットのうちの６４ビットが
上書きされる。任意選択として、いくつかのビットの上
書き機能（たとえば６４ビットのうちの８ビット）を、
バイト・マスク・コマンドまたはビット・マスク・コマ
ンドを使用することによって禁止することができる。こ
れらのデータ・ビット処理は、ＳＲＡＭ書込モードの前
にイネーブルされる。したがって、ＳＲＡＭには、デー
タ入力もしくはバイト・マスク機能またはビット・マス
ク機能について処理済みのデータ・ビットが保管され
る。ＤＲＡＭアレイ読取アクセス・モードに類似して、
ＳＲＡＭアレイでは、ライト・バックのために前に保管
されたデータ・ビットを含まない最下位アドレスのデー
タ・セルにデータ・ビットが保管される。
【００５２】図１０を参照すると、対応するＤＲＡＭア
レイが、ＳＲＡＭに前に保管されたデータ・ビットをラ
イト・バックするのに使用可能である時に、遅延ライト
バック・パイプラインをイネーブルすることができる。
第１パイプライン・ステージは、コマンド検出およびア
ドレス・デコーディング・ステージ（ＣＯＭ−ＤＥＣ）
６０２であり、これは、やはり、他の２つのパイプライ
ンに類似する。この第１パイプライン・ステージ中に、
スケジューラが、対応するＤＲＡＭアレイが第２パイプ
ライン・ステージに使用可能であるか否かを判定する。
第２パイプライン・ステージで読み取られるＤＲＡＭデ
ータについて、所与の時点で、多くとも１つのＤＲＡＭ
アレイだけが使用不能であることに留意されたい。コマ
ンドが与えられない場合には、すべてのＤＲＡＭアレイ
が、ＤＲＡＭライト・バックに使用可能である。スケジ
ューラは、まず、ライト・バックのために前に保管され
たデータ・ビットを含む最下位アドレスのデータ・セル
内のデータ・ビットを判定する。その後、スケジューラ
は、ＤＲＡＭアレイが第２パイプライン・ステージでの
ライト・バックに使用可能であるか否かを判定する。Ｄ
ＲＡＭアレイが使用可能でないと判定される場合には、
スケジューラは、前にライト・バック動作のために保管
されたデータ・ビットを含む次に下位のアドレスのデー
タ・セルを選択する。これらの検出およびスケジューリ
ングは、第１パイプライン・ステージで行われる。実際
のライト・バック動作（ＷＬ−Ｗｒｉｔｅ Ｂａｃｋ）
６１６は、このスケジューリングに従って、第２パイプ
ライン・ステージでイネーブルされる。
レイが、ＳＲＡＭに前に保管されたデータ・ビットをラ
イト・バックするのに使用可能である時に、遅延ライト
バック・パイプラインをイネーブルすることができる。
第１パイプライン・ステージは、コマンド検出およびア
ドレス・デコーディング・ステージ（ＣＯＭ−ＤＥＣ）
６０２であり、これは、やはり、他の２つのパイプライ
ンに類似する。この第１パイプライン・ステージ中に、
スケジューラが、対応するＤＲＡＭアレイが第２パイプ
ライン・ステージに使用可能であるか否かを判定する。
第２パイプライン・ステージで読み取られるＤＲＡＭデ
ータについて、所与の時点で、多くとも１つのＤＲＡＭ
アレイだけが使用不能であることに留意されたい。コマ
ンドが与えられない場合には、すべてのＤＲＡＭアレイ
が、ＤＲＡＭライト・バックに使用可能である。スケジ
ューラは、まず、ライト・バックのために前に保管され
たデータ・ビットを含む最下位アドレスのデータ・セル
内のデータ・ビットを判定する。その後、スケジューラ
は、ＤＲＡＭアレイが第２パイプライン・ステージでの
ライト・バックに使用可能であるか否かを判定する。Ｄ
ＲＡＭアレイが使用可能でないと判定される場合には、
スケジューラは、前にライト・バック動作のために保管
されたデータ・ビットを含む次に下位のアドレスのデー
タ・セルを選択する。これらの検出およびスケジューリ
ングは、第１パイプライン・ステージで行われる。実際
のライト・バック動作（ＷＬ−Ｗｒｉｔｅ Ｂａｃｋ）
６１６は、このスケジューリングに従って、第２パイプ
ライン・ステージでイネーブルされる。
【００５３】図１１は、図８から１０に示されたパイプ
ライン方式に関して、図７の方法の内部動作と外部動作
を比較するタイミング図である。図１１では、「Ａｘｙ
ｚ」指定の「ｘｙｚ」が、ＤＲＡＭアレイ（０または
１）、コマンド（Ｒ＝読取、Ｗ＝書込、Ｂ＝ライト・バ
ック）、およびアドレスを表す。たとえば、指定Ａ０Ｒ
０は、読取モード・コマンドが、アレイ０のアドレス０
について検出されたことを意味し、指定Ａ０Ｗ７は、書
込モード・コマンドが、アレイ０のアドレス７について
検出されたことを意味する。さらに、指定Ａ１Ｂ９は、
ライト・バック・モードが、アレイ１のアドレス９につ
いて検出されたことを意味する。
ライン方式に関して、図７の方法の内部動作と外部動作
を比較するタイミング図である。図１１では、「Ａｘｙ
ｚ」指定の「ｘｙｚ」が、ＤＲＡＭアレイ（０または
１）、コマンド（Ｒ＝読取、Ｗ＝書込、Ｂ＝ライト・バ
ック）、およびアドレスを表す。たとえば、指定Ａ０Ｒ
０は、読取モード・コマンドが、アレイ０のアドレス０
について検出されたことを意味し、指定Ａ０Ｗ７は、書
込モード・コマンドが、アレイ０のアドレス７について
検出されたことを意味する。さらに、指定Ａ１Ｂ９は、
ライト・バック・モードが、アレイ１のアドレス９につ
いて検出されたことを意味する。
【００５４】ＤＲＡＭコマンドは、クロック（ＣＬＫ）
と同期化されたアドレス・ストローブ（ＡＤＳ）および
書込イネーブル（ＷＥ）と、アレイ状況によって検出さ
れる。具体的に言うと、ＡＤＳがハイの場合に、ノー・
オペレーション・コマンド（ＮＰ）が検出される。ＡＤ
Ｓがロウの場合に、ＤＲＡＭは、パイプライン内に示さ
れたアドレス（ＡＤＤ）を受け入れる。ＷＥがハイの場
合に、読取モードがイネーブルされ、データ・ビット
が、４の読取待ち時間でデータ出力ピン（ＤＯ）に出力
される。ＷＥがロウの場合に、書込モードがイネーブル
され、データ・ビットが、１の書込待ち時間でデータ入
力ピン（ＤＩ）から入力される。しかし、前のスケジュ
ーリング実施形態で述べたように、追加のデータ入力パ
イプライン・ステージを追加することによって、０の書
込モード待ち時間を使用することができる。
と同期化されたアドレス・ストローブ（ＡＤＳ）および
書込イネーブル（ＷＥ）と、アレイ状況によって検出さ
れる。具体的に言うと、ＡＤＳがハイの場合に、ノー・
オペレーション・コマンド（ＮＰ）が検出される。ＡＤ
Ｓがロウの場合に、ＤＲＡＭは、パイプライン内に示さ
れたアドレス（ＡＤＤ）を受け入れる。ＷＥがハイの場
合に、読取モードがイネーブルされ、データ・ビット
が、４の読取待ち時間でデータ出力ピン（ＤＯ）に出力
される。ＷＥがロウの場合に、書込モードがイネーブル
され、データ・ビットが、１の書込待ち時間でデータ入
力ピン（ＤＩ）から入力される。しかし、前のスケジュ
ーリング実施形態で述べたように、追加のデータ入力パ
イプライン・ステージを追加することによって、０の書
込モード待ち時間を使用することができる。
【００５５】対応するアレイでのライト・バック動作
は、次の条件の１つが検出される時にスケジューリング
される：（１）ＮＰ、（２）ＳＲＡＭヒット、または
（３）他のアレイの活動化。たとえば、クロック・サイ
クル−１に検出されるＡ０Ｒ０コマンドが、アレイ１の
ライト・バック動作（Ａ１Ｂ９）のトリガになる。クロ
ック・サイクル１に検出されるＡ１Ｒ３コマンドが、ア
レイ０のライト・バック動作（Ａ０Ｂ０）のトリガにな
る。クロック・サイクル２に検出されるＮＰコマンド
が、アレイ０のライト・バック動作（Ａ０Ｂ７）のトリ
ガになる。その後、クロック・サイクル３に検出される
Ａ０Ｒ５コマンドが、アレイ１のライト・バック動作
（Ａ１Ｂ３）のトリガになる。
は、次の条件の１つが検出される時にスケジューリング
される：（１）ＮＰ、（２）ＳＲＡＭヒット、または
（３）他のアレイの活動化。たとえば、クロック・サイ
クル−１に検出されるＡ０Ｒ０コマンドが、アレイ１の
ライト・バック動作（Ａ１Ｂ９）のトリガになる。クロ
ック・サイクル１に検出されるＡ１Ｒ３コマンドが、ア
レイ０のライト・バック動作（Ａ０Ｂ０）のトリガにな
る。クロック・サイクル２に検出されるＮＰコマンド
が、アレイ０のライト・バック動作（Ａ０Ｂ７）のトリ
ガになる。その後、クロック・サイクル３に検出される
Ａ０Ｒ５コマンドが、アレイ１のライト・バック動作
（Ａ１Ｂ３）のトリガになる。
【００５６】最後に、図１２に、図７から１１に示した
方法を実施する例示的なＤＲＡＭセルの構造８００の概
略を示す。構造８００には、セル８０２、ＢＬ等化器
（ＥＱ）８０４、センス増幅器（ＳＡ）８０６、および
書込ドライバ（ＷＤ）８０８が含まれる。ＮＭＯＳマル
チプレクサ（ＭＵＸ）８１０も、破壊読出パイプライン
動作のためにＢＬ対からＳＬ対への間の結合に使用され
る。読取モードまたは書込モードが検出された時に、ワ
ード線（ＷＬ）がハイになる。これは、やはり、ＢＬ対
上の信号の展開をもたらす。その後、ＷＬが非活動化さ
れ、等化器（ＥＱ）が、同時に、信号がＢＬ対上で展開
されてビット線を再チャージした直後に、ターン・オン
する。この信号展開フェーズでは、パルス信号ＲＥが、
周期的にＭＵＸをターン・オンし、ＢＬ対をＳＬ対に結
合する。ＢＬ対とＳＬ対の間の信号転送は、ＳＬ容量が
非常に小さいので、高速である。パルス信号ＲＥがロウ
になる時に、ＳＡ８０６が、ＳＬセンシングを開始す
る。直接センシング方式が使用されることが好ましい
が、他のセンシング方式が企図されている（センシング
方式に関する追加情報は、参照によって本明細書に組み
込まれる、ナガイ（Takeshi Nagai）他著、「A 17 ns,
4Mb CMOS DRAM」、IEEE Journal of Solid-State Circu
its, Vol. 26, No. 11, pp. 1538-1543、１９９１年１
１月に記載されている）。
方法を実施する例示的なＤＲＡＭセルの構造８００の概
略を示す。構造８００には、セル８０２、ＢＬ等化器
（ＥＱ）８０４、センス増幅器（ＳＡ）８０６、および
書込ドライバ（ＷＤ）８０８が含まれる。ＮＭＯＳマル
チプレクサ（ＭＵＸ）８１０も、破壊読出パイプライン
動作のためにＢＬ対からＳＬ対への間の結合に使用され
る。読取モードまたは書込モードが検出された時に、ワ
ード線（ＷＬ）がハイになる。これは、やはり、ＢＬ対
上の信号の展開をもたらす。その後、ＷＬが非活動化さ
れ、等化器（ＥＱ）が、同時に、信号がＢＬ対上で展開
されてビット線を再チャージした直後に、ターン・オン
する。この信号展開フェーズでは、パルス信号ＲＥが、
周期的にＭＵＸをターン・オンし、ＢＬ対をＳＬ対に結
合する。ＢＬ対とＳＬ対の間の信号転送は、ＳＬ容量が
非常に小さいので、高速である。パルス信号ＲＥがロウ
になる時に、ＳＡ８０６が、ＳＬセンシングを開始す
る。直接センシング方式が使用されることが好ましい
が、他のセンシング方式が企図されている（センシング
方式に関する追加情報は、参照によって本明細書に組み
込まれる、ナガイ（Takeshi Nagai）他著、「A 17 ns,
4Mb CMOS DRAM」、IEEE Journal of Solid-State Circu
its, Vol. 26, No. 11, pp. 1538-1543、１９９１年１
１月に記載されている）。
【００５７】センシング結果は、好ましくはＤＲＡＭア
レイ上に配置される、階層データ線（ＭＤＱ）８１２を
介してＳＲＡＭに転送される（階層データ線に関する追
加情報は、参照によって本明細書に組み込まれる、キリ
ハタ（Toshiaki Kirihata）他著「Fault-Tolerant Desi
gns for 256Mb DRAM」、IEEE Journal of Solid-State
Circuits, Vol. 31, No. 4, pp. 558-566、１９９６年
４月に記載されている）。信号ライト・バック動作のた
めに、ＷＬがハイになる。同時に、信号ライト・バック
（ＷＲＴＢＡＣＫ）がハイになり、ＭＤＱデータ・パタ
ーンに応じて、ＢＬおよびＢＬバーを強制的にハイおよ
びロウ（またはロウおよびハイ）にする。１ページ内の
すべてのＢＬが、書込ドライバ８０８によって強制され
てＢＬ−ＢＬバー結合効果に起因するデータ・ビット破
壊が回避されるので、レイト・ライト・ペナルティはな
い。ＢＬスイングは、通常の書込のフルＢＬ電圧スイン
グの半分にされ、ライト・バック速度がさらに改善され
る。ＷＬが非活動化され、信号がセルにライト・バック
された直後に、等化器（ＥＱ）がターン・オンする。図
１２の実施形態では、単一データ・レート同期ＤＱイン
ターフェースが仮定されているが、本発明は、この構成
に制限されない。プロトコルに、インターフェースに関
するダブル・データ・レート・プロトコルも含めること
ができ、また、バースト読取および書込動作を含めるこ
とができる。
レイ上に配置される、階層データ線（ＭＤＱ）８１２を
介してＳＲＡＭに転送される（階層データ線に関する追
加情報は、参照によって本明細書に組み込まれる、キリ
ハタ（Toshiaki Kirihata）他著「Fault-Tolerant Desi
gns for 256Mb DRAM」、IEEE Journal of Solid-State
Circuits, Vol. 31, No. 4, pp. 558-566、１９９６年
４月に記載されている）。信号ライト・バック動作のた
めに、ＷＬがハイになる。同時に、信号ライト・バック
（ＷＲＴＢＡＣＫ）がハイになり、ＭＤＱデータ・パタ
ーンに応じて、ＢＬおよびＢＬバーを強制的にハイおよ
びロウ（またはロウおよびハイ）にする。１ページ内の
すべてのＢＬが、書込ドライバ８０８によって強制され
てＢＬ−ＢＬバー結合効果に起因するデータ・ビット破
壊が回避されるので、レイト・ライト・ペナルティはな
い。ＢＬスイングは、通常の書込のフルＢＬ電圧スイン
グの半分にされ、ライト・バック速度がさらに改善され
る。ＷＬが非活動化され、信号がセルにライト・バック
された直後に、等化器（ＥＱ）がターン・オンする。図
１２の実施形態では、単一データ・レート同期ＤＱイン
ターフェースが仮定されているが、本発明は、この構成
に制限されない。プロトコルに、インターフェースに関
するダブル・データ・レート・プロトコルも含めること
ができ、また、バースト読取および書込動作を含めるこ
とができる。
【００５８】好ましい実施形態に関して本発明を説明し
てきたが、当業者は、本発明の範囲から逸脱せずに、さ
まざまな変更を行うことができ、同等物によってその要
素を置換することができることを諒解するであろう。さ
らに、本発明の本質的な範囲から逸脱せずに、本発明の
教示に対する多数の変更を、特定の情況または材料に適
合させるために行うことができる。したがって、本発明
が、本発明の実行のために企図された最良の態様として
開示された特定の実施形態に制限されるのではなく、本
発明に、請求項の範囲に含まれるすべての実施形態が含
まれることが意図されている。
てきたが、当業者は、本発明の範囲から逸脱せずに、さ
まざまな変更を行うことができ、同等物によってその要
素を置換することができることを諒解するであろう。さ
らに、本発明の本質的な範囲から逸脱せずに、本発明の
教示に対する多数の変更を、特定の情況または材料に適
合させるために行うことができる。したがって、本発明
が、本発明の実行のために企図された最良の態様として
開示された特定の実施形態に制限されるのではなく、本
発明に、請求項の範囲に含まれるすべての実施形態が含
まれることが意図されている。
【００５９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００６０】（１）ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）システムの動作を制御する方法で
あって、前記ＤＲＡＭシステムが、ロウおよびカラムに
編成された複数のメモリ・セルを有し、破壊読出モード
をイネーブルするステップであって、前記破壊読出モー
ドが、アドレッシングされたＤＲＡＭメモリ・セル内に
保管された情報のビットを破壊的に読み取るためのもの
である、ステップと、情報の前記破壊的に読み取られた
ビットを、一時記憶デバイスに一時的に保管するステッ
プと、遅延ライト・バック・モードをイネーブルするス
テップであって、前記遅延ライト・バック・モードが、
前記アドレッシングされたＤＲＡＭメモリ・セルに後で
情報の前記ビットを復元するためのものである、ステッ
プと、前記遅延ライト・バック・モードの実行をスケジ
ューリングするステップであって、前記スケジューリン
グが、前記一時記憶デバイス内のスペースの可用性に依
存する、ステップとを含む方法。 （２）破壊読出モードをイネーブルする前記ステップ
が、さらに、プリチャージされた相補ビット線の対上で
差動信号を展開するステップであって、前記ビット線の
１つが、前記アドレッシングされたＤＲＡＭメモリ・セ
ルに結合される、ステップと、ビット線の前記対からセ
ンス線の対へ前記差動信号を転送し、その直後に前記ビ
ット線から前記センス線を分離するステップと、ビット
線の前記対をプリチャージするステップとを含む、上記
（１）に記載の方法。 （３）ビット線の前記対上の前記差動信号が、前記個々
のメモリ・セルに結合されたワード線が活動化される時
に展開される、上記（２）に記載の方法。 （４）前記一時記憶デバイスが、スタティック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）を含む、上記（１）
に記載の方法。 （５）前記ＳＲＡＭが、前記アドレッシングされたＤＲ
ＡＭメモリ・セルに書き込まれる情報を一時的に保管す
る、上記（４）に記載の方法。 （６）前記ＳＲＡＭが、前記アドレッシングされたＤＲ
ＡＭメモリ・セルのアドレスに対応するＳＲＡＭアドレ
スに情報を一時的に保管する、上記（５）に記載の方
法。 （７）前記ＤＲＡＭシステムのランダム・アクセス・サ
イクル・タイムが、前記遅延ライト・バック・モードの
前記イネーブルを含まない、上記（１）に記載の方法。 （８）前記ＤＲＡＭシステムのランダム・アクセス・サ
イクル・タイムが、前記破壊読出モードの前記イネーブ
ルだけを含む、上記（７）に記載の方法。 （９）前記ＳＲＡＭが、既にそこに含まれる情報のほか
に一時的に情報を保管することができない場合に、遅延
ライト・バック・モードが実行される、上記（５）に記
載の方法。 （１０）複数のＤＲＡＭアレイを含む破壊読出ＤＲＡＭ
アーキテクチャでライト・バック動作をスケジューリン
グする方法であって、動作コマンドを受け取るステップ
と、前記動作コマンドが、それによって参照されるアド
レッシングされたＤＲＡＭアレイからのデータの読出を
もたらす読取コマンドと、それによって参照されるアド
レッシングされたＤＲＡＭアレイへのデータの書込をも
たらす書込コマンドとのどちらであるかを判定するステ
ップと、前記動作コマンドのどちらを受け取ったかに無
関係に、ライト・バック動作を実行しなければならない
かどうかを判定するステップであって、前記ライト・バ
ック動作が、ＳＲＡＭ内の特定のアドレスに一時的に保
管されたデータを書き込むことを含む、ステップとを含
む方法。 （１１）読取コマンドに応答して、前記ＳＲＡＭ内の特
定のアドレスを検査して、そこに含まれるデータ・ビッ
トが既にあるかどうかを調べるステップであって、前記
特定のアドレスが、データが読み出される前記アドレッ
シングされたＤＲＡＭアレイと同一のアドレスに対応す
る、ステップをさらに含み前記ＳＲＡＭ内の前記特定の
アドレスに、データが含まれない場合に、ライト・バッ
ク動作が実行されない上記（１０）に記載の方法。 （１２）前記ＳＲＡＭ内の前記特定のアドレスに、デー
タが含まれる場合に、どのＤＲＡＭアレイが、前記ＳＲ
ＡＭ内の前記特定のアドレスに含まれる前記データに対
応するかが判定され、前記ＳＲＡＭ内の前記特定のアド
レスに含まれる前記データに対応する前記ＤＲＡＭアレ
イが、データが読み出される前記ＤＲＡＭアレイと一致
する場合に、ライト・バック動作が実行されず、前記Ｓ
ＲＡＭ内の前記特定のアドレスに含まれる前記データに
対応する前記ＤＲＡＭアレイが、データが読み出される
前記ＤＲＡＭアレイと一致しない場合に、ライト・バッ
ク動作が実行される上記（１１）に記載の方法。 （１３）前記ＳＲＡＭ内の前記特定のアドレスに、デー
タが含まれない場合に、データが読み出される前記ＤＲ
ＡＭアレイ内の前記データ・ビットが、前記ＳＲＡＭに
コピーされ、そこからの出力のために読取バッファにも
コピーされる上記（１２）に記載の方法。 （１４）前記ＳＲＡＭ内の前記特定のアドレスに、デー
タが含まれず、前記ＳＲＡＭ内の前記特定のアドレスに
含まれる前記データに対応する前記ＤＲＡＭアレイが、
データが読み出されるＤＲＡＭアレイと一致する場合
に、前記ＳＲＡＭ内の前記特定のアドレス内の前記デー
タ・ビットが、そこからの出力のために読取バッファに
コピーされる上記（１２）に記載の方法。 （１５）前記ＳＲＡＭ内の前記特定のアドレスに、デー
タが含まれ、前記ＳＲＡＭ内の前記特定のアドレスに含
まれる前記データに対応する前記ＤＲＡＭアレイが、デ
ータが読み出される前記ＤＲＡＭアレイと一致しない場
合に、前記ＳＲＡＭ内の前記特定のアドレス内の前記デ
ータ・ビットが、前記ＳＲＡＭ内の前記特定のアドレス
に含まれる前記データに対応する前記ＤＲＡＭアレイに
ライト・バックされ、データが読み出される前記ＤＲＡ
Ｍアレイからの前記データ・ビットが、前記ＳＲＡＭ内
の前記特定のアドレスにコピーされ、そこからの出力の
ために読取バッファにもコピーされる上記（１２）に記
載の方法。 （１６）書込コマンドに応答して、前記ＳＲＡＭ内の特
定のアドレスを検査して、そこに含まれるデータ・ビッ
トが既にあるかどうかを調べるステップであって、前記
特定のアドレスが、データが書き込まれる前記アドレッ
シングされたＤＲＡＭアレイと同一のアドレスに対応す
る、ステップをさらに含み、前記ＳＲＡＭ内の前記特定
のアドレスに、まだデータが含まれない場合に、ライト
・バック動作が実行されず、書込バッファに含まれるデ
ータ・ビットが、前記ＳＲＡＭ内の前記特定のアドレス
に保管される上記（１０）に記載の方法。 （１７）前記ＳＲＡＭ内の前記特定のアドレスに、デー
タが含まれる場合に、どのＤＲＡＭアレイが、前記ＳＲ
ＡＭ内の前記特定のアドレスに含まれる前記データに対
応するかが判定され、前記ＳＲＡＭ内の前記特定のアド
レスに含まれる前記データに対応する前記ＤＲＡＭアレ
イが、データが書き込まれる前記ＤＲＡＭアレイと一致
する場合に、前記書込バッファに含まれる前記データ・
ビットが、前記ＳＲＡＭ内の前記特定のアドレスに書き
込まれ、前記ＳＲＡＭ内の前記特定のアドレスに含まれ
る前記データに対応する前記ＤＲＡＭアレイが、データ
が書き込まれる前記ＤＲＡＭアレイと一致しない場合
に、ライト・バック動作が実行される上記（１６）に記
載の方法。 （１８）前記ライト・バック動作が、さらに、前記書込
バッファに含まれる前記データ・ビットを、データが書
き込まれる前記ＤＲＡＭアレイに直接コピーするステッ
プを含む、上記（１７）に記載の方法。 （１９）前記ライト・バック動作が、さらに、前記ＳＲ
ＡＭ内の前記特定のアドレスに含まれる前記データを、
前記ＳＲＡＭ内の前記特定のアドレスに含まれる前記デ
ータに対応する前記ＤＲＡＭアレイにコピーするステッ
プと、前記書込バッファに含まれる前記データ・ビット
を前記ＳＲＡＭにコピーするステップとを含む、上記
（１７）に記載の方法。 （２０）複数のＤＲＡＭアレイを含む破壊読出ＤＲＡＭ
アーキテクチャでライト・バック動作をスケジューリン
グする方法であって、動作コマンドを受け取るステップ
と、前記動作コマンドが、それによって参照されるアド
レッシングされたＤＲＡＭアレイからのデータの読出を
もたらす読取コマンドと、それによって参照されるアド
レッシングされたＤＲＡＭアレイへのデータの書込をも
たらす書込コマンドと、ノー・オペレーション・コマン
ドとのどれであるかを判定するステップと、前記動作コ
マンドのどれを受け取ったかに無関係に、ライト・バッ
ク判定を実行するステップであって、前記ライト・バッ
ク判定が、前記複数のＤＲＡＭアレイの１つにライト・
バックされる、ＳＲＡＭ内に一時的に保管されたデータ
があるかどうかを判定する、ステップと、前記複数のＤ
ＲＡＭアレイの１つにライト・バックされる、前記ＳＲ
ＡＭ内に一時的に保管されたデータがある場合に、ライ
ト・バックのために前記ＳＲＡＭ内に保管された最も古
いデータを選択するステップとを含む方法。 （２１）読取コマンドが検出された場合に、読み取られ
るデータが既に前記ＳＲＡＭに含まれるかどうかを判定
するステップをさらに含む、上記（２０）に記載の方
法。 （２２）前記読み取られるデータが、既に前記ＳＲＡＭ
内に含まれる場合に、前記データを前記ＳＲＡＭから出
力し、前記読み取られるデータが、既に前記ＳＲＡＭ内
に含まれてはいない場合に、前記アドレッシングされた
アレイから前記ＳＲＡＭに前記データをコピーし、その
後、前記データを前記ＳＲＡＭから出力する上記（２
１）に記載の方法。 （２３）書込コマンドが検出された場合に、書き込まれ
るデータが既に前記ＳＲＡＭ内に含まれるかどうかを判
定するステップを含む、上記（２０）に記載の方法。 （２４）前記書き込まれるデータが、既に前記ＳＲＡＭ
内に含まれる場合に、前記ライト・バック判定に直接に
進み、前記読み取られるデータが、既に前記ＳＲＡＭ内
に含まれない場合に、前記アドレッシングされたアレイ
内に保管されたデータを読み取り、前記書き込まれるデ
ータを書込バッファに保管し、前記アドレッシングされ
たアレイから読み取られたデータを前記書込バッファ内
の前記書き込まれるデータとマージし、これによってマ
ージされたデータ・ビットを構成し、前記マージされた
データ・ビットを前記ＳＲＡＭに保管し、前記ライト・
バック判定に進む上記（２３）に記載の方法。 （２５）マスク機能を実施するステップであって、前記
マスク機能が、前記マージされたデータ・ビットの１つ
または複数が前記ＳＲＡＭに書き込まれることを選択的
に禁止することができる、ステップをさらに含む、上記
（２４）に記載の方法。 （２６）前記ライト・バック判定が、さらに、前記ＳＲ
ＡＭ内の前記最も古い保管されたデータに対応する前記
ＤＲＡＭアレイの可用性を検査するステップと、前記Ｓ
ＲＡＭ内の前記最も古い保管されたデータに対応する前
記ＤＲＡＭアレイが使用不能である場合に、ライト・バ
ックのために前記ＳＲＡＭ内に保管された次の最も古い
データを選択するステップとを含む、上記（２０）に記
載の方法。 （２７）前記ＳＲＡＭからの前記データの前記出力が、
前記読取コマンドが検出された時から４クロック・サイ
クル以内に達成される上記（２２）に記載の方法。 （２８）前記ＳＲＡＭへの前記マージされたデータ・ビ
ットの前記保管が、前記書込コマンドが検出された時か
ら２クロック・サイクル以内に達成される上記（２４）
に記載の方法。 （２９）前記ライト・バックが、前記動作コマンドが検
出された時から１クロック・サイクル以内に達成される
上記（２６）に記載の方法。 （３０）ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）構造であって、その中に情報の１ビットを
保管することができる、個々のメモリ・セルと、前記メ
モリ・セルに取外し可能に結合されたビット線であっ
て、さらに、前記メモリ・セルに関して受け取られる動
作コマンドの前に当初にプリチャージされる、ビット線
と、前記ビット線に取外し可能に結合された信号線であ
って、前記ビット線上で当初に生成される信号を受け取
り、前記ビット線が、前記信号がその上で当初に生成さ
れた時にもはやプリチャージされない、信号線と、前記
信号線に取外し可能に結合されたデータ線とを含み、前
記信号線が、前記メモリ・セルから読み取られたデータ
・ビットを、前記データ線へ、前記ビット線がもう一度
プリチャージされるのと同時に、送出することができる
ＤＲＡＭ構造。 （３１）前記信号線に結合されたセンス増幅器であっ
て、前記ビット線が前記メモリ・セルに結合された後
に、前記ビット線上で当初に生成される前記信号を増幅
する、センス増幅器をさらに含む、上記（３０）に記載
のＤＲＡＭ構造。 （３２）前記メモリ・セルに結合されたワード線であっ
て、前記メモリ・セルを前記ビット線に結合することが
できる、ワード線をさらに含む、上記（３１）に記載の
ＤＲＡＭ構造。 （３３）前記センス増幅器が、前記ビット線が前記信号
線から結合解除された後に、前記信号線上の前記信号を
増幅する、上記（３１）に記載のＤＲＡＭ構造。 （３４）前記データ・ビットが、前記メモリ・セルから
破壊的に読み取られ、前記データ・ビットが、さらに、
一時記憶要素に一時的に保管され、前記データ・ビット
を、前記ビット線がもう一度プリチャージされた後に前
記メモリ・セルにライト・バックすることができる上記
（３０）に記載のＤＲＡＭ構造。 （３５）相補ビット線の対であって、等しい電圧までチ
ャージされ、相補ビット線の前記対の１つが、前記メモ
リ・セルに取外し可能に結合される、相補ビット線の対
をさらに含み、前記メモリ・セルが、相補ビット線の前
記対の前記１つに結合される時に、前記センス増幅器
が、相補ビット線の前記対の間の差動電圧を増幅する上
記（３４）に記載のＤＲＡＭ構造。 （３６）前記一時記憶要素が、スタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）を含む、上記（３４）
に記載のＤＲＡＭ構造。 （３７）ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）構造であって、ロウおよびカラムに編成さ
れた複数の個々のメモリ・セルであって、メモリ・セル
の各カラムが、対応するワード線に結合され、メモリ・
セルの各ロウが、相補ビット線の対の１つのビット線に
取外し可能に結合される、複数の個々のメモリ・セル
と、相補ビット線の前記対を等しい電圧値までプリチャ
ージする等化器と、ビット線の選択された対を信号線の
対に取外し可能に結合するマルチプレクサと、信号線の
前記対を介して、ビット線の前記選択された対から一時
記憶デバイスへデータを転送することができるデータ線
とを含むＤＲＡＭ構造。 （３８）ビット線の前記選択された対上で生成される信
号を増幅するセンス増幅器をさらに含む、上記（３７）
に記載のＤＲＡＭ構造。 （３９）ビット線の前記選択された対上で生成される前
記信号が、ビット線の前記選択された対が信号線の前記
対から結合解除された後に増幅される上記（３８）に記
載のＤＲＡＭ構造。 （４０）ビット線の前記対に結合された書込ドライバの
対であって、前記個々のメモリ・セルの１つまたは複数
から読み取られたデータをそこにライト・バックできる
ようにする、書込ドライバの対をさらに含む、上記（３
７）に記載のＤＲＡＭ構造。 （４１）ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）アーキテクチャであって、複数のＤＲＡＭ
アレイと、前記複数のＤＲＡＭアレイと通信する一時メ
モリ・ストレージ・デバイスであって、前記複数のＤＲ
ＡＭアレイから読み取られ、それに書き込まれるデータ
を一時的に保管する、一時メモリ・ストレージ・デバイ
スと、前記一時メモリ・ストレージ・デバイス内に保管
されたデータを、前記複数のＤＲＡＭアレイにライト・
バックしなければならない時を判定する、スケジューラ
とを含むＤＲＡＭアーキテクチャ。 （４２）前記スケジューラが、さらに、それへの入力と
して動作コマンドおよびアドレス・ベクトルを受け取る
コントローラと、タグ・メモリとを含み、前記タグ・メ
モリが、前記アドレス・ベクトルを保管することがで
き、前記動作コマンドが、前記コントローラに、前記複
数のＤＲＡＭアレイの１つに関する読取動作または書込
動作をイネーブルさせる上記（４１）に記載のＤＲＡＭ
アーキテクチャ。 （４３）前記アドレス・ベクトルが、前記複数のＤＲＡ
Ｍアレイ内の特定のＤＲＡＭアレイを参照し、前記アド
レス・ベクトルが、さらに、前記特定のＤＲＡＭアレイ
内の特定のワード線を参照する上記（４２）に記載のＤ
ＲＡＭ構造。 （４４）前記一時メモリ・ストレージ・デバイスが、ス
タティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
であり、前記ＳＲＡＭが、その中に複数のワード線を含
み、前記ワード線の数が、前記複数のＤＲＡＭアレイの
最大のものに含まれるワード線の数より大きい、上記
（４３）に記載のＤＲＡＭ構造。 （４５）前記動作コマンドおよびアドレス・ベクトルの
受取時に、前記スケジューラが、前記ＳＲＡＭ内で前記
アドレス・ベクトル内で識別される前記ＳＲＡＭ内の前
記特定のワード線に、データがあるかどうかを判定する
上記（４４）に記載のＤＲＡＭ構造。 （４６）前記ＳＲＡＭに結合された読取バッファと、前
記ＳＲＡＭに結合された書込バッファとをさらに含む、
上記（４５）に記載のＤＲＡＭ構造。 （４７）前記タグ・メモリが、さらに、有効ビットを保
管し、前記有効ビットが、前記ＳＲＡＭに前記アドレス
・ベクトルに対応するデータが含まれるかどうかを判定
する、上記（４２）に記載のＤＲＡＭ構造。 （４８）前記コントローラが、さらに、ビット／バイト
・マスキング機能を生成する、上記（４１）に記載のＤ
ＲＡＭ構造。 （４９）前記スケジューラが、直接マッピング・スケジ
ューリング方法を含む、上記（４１）に記載のＤＲＡＭ
構造。 （５０）前記スケジューラが、ライトスルー・スケジュ
ーリング方法を含む、上記（４１）に記載のＤＲＡＭ構
造。
・メモリ（ＤＲＡＭ）システムの動作を制御する方法で
あって、前記ＤＲＡＭシステムが、ロウおよびカラムに
編成された複数のメモリ・セルを有し、破壊読出モード
をイネーブルするステップであって、前記破壊読出モー
ドが、アドレッシングされたＤＲＡＭメモリ・セル内に
保管された情報のビットを破壊的に読み取るためのもの
である、ステップと、情報の前記破壊的に読み取られた
ビットを、一時記憶デバイスに一時的に保管するステッ
プと、遅延ライト・バック・モードをイネーブルするス
テップであって、前記遅延ライト・バック・モードが、
前記アドレッシングされたＤＲＡＭメモリ・セルに後で
情報の前記ビットを復元するためのものである、ステッ
プと、前記遅延ライト・バック・モードの実行をスケジ
ューリングするステップであって、前記スケジューリン
グが、前記一時記憶デバイス内のスペースの可用性に依
存する、ステップとを含む方法。 （２）破壊読出モードをイネーブルする前記ステップ
が、さらに、プリチャージされた相補ビット線の対上で
差動信号を展開するステップであって、前記ビット線の
１つが、前記アドレッシングされたＤＲＡＭメモリ・セ
ルに結合される、ステップと、ビット線の前記対からセ
ンス線の対へ前記差動信号を転送し、その直後に前記ビ
ット線から前記センス線を分離するステップと、ビット
線の前記対をプリチャージするステップとを含む、上記
（１）に記載の方法。 （３）ビット線の前記対上の前記差動信号が、前記個々
のメモリ・セルに結合されたワード線が活動化される時
に展開される、上記（２）に記載の方法。 （４）前記一時記憶デバイスが、スタティック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）を含む、上記（１）
に記載の方法。 （５）前記ＳＲＡＭが、前記アドレッシングされたＤＲ
ＡＭメモリ・セルに書き込まれる情報を一時的に保管す
る、上記（４）に記載の方法。 （６）前記ＳＲＡＭが、前記アドレッシングされたＤＲ
ＡＭメモリ・セルのアドレスに対応するＳＲＡＭアドレ
スに情報を一時的に保管する、上記（５）に記載の方
法。 （７）前記ＤＲＡＭシステムのランダム・アクセス・サ
イクル・タイムが、前記遅延ライト・バック・モードの
前記イネーブルを含まない、上記（１）に記載の方法。 （８）前記ＤＲＡＭシステムのランダム・アクセス・サ
イクル・タイムが、前記破壊読出モードの前記イネーブ
ルだけを含む、上記（７）に記載の方法。 （９）前記ＳＲＡＭが、既にそこに含まれる情報のほか
に一時的に情報を保管することができない場合に、遅延
ライト・バック・モードが実行される、上記（５）に記
載の方法。 （１０）複数のＤＲＡＭアレイを含む破壊読出ＤＲＡＭ
アーキテクチャでライト・バック動作をスケジューリン
グする方法であって、動作コマンドを受け取るステップ
と、前記動作コマンドが、それによって参照されるアド
レッシングされたＤＲＡＭアレイからのデータの読出を
もたらす読取コマンドと、それによって参照されるアド
レッシングされたＤＲＡＭアレイへのデータの書込をも
たらす書込コマンドとのどちらであるかを判定するステ
ップと、前記動作コマンドのどちらを受け取ったかに無
関係に、ライト・バック動作を実行しなければならない
かどうかを判定するステップであって、前記ライト・バ
ック動作が、ＳＲＡＭ内の特定のアドレスに一時的に保
管されたデータを書き込むことを含む、ステップとを含
む方法。 （１１）読取コマンドに応答して、前記ＳＲＡＭ内の特
定のアドレスを検査して、そこに含まれるデータ・ビッ
トが既にあるかどうかを調べるステップであって、前記
特定のアドレスが、データが読み出される前記アドレッ
シングされたＤＲＡＭアレイと同一のアドレスに対応す
る、ステップをさらに含み前記ＳＲＡＭ内の前記特定の
アドレスに、データが含まれない場合に、ライト・バッ
ク動作が実行されない上記（１０）に記載の方法。 （１２）前記ＳＲＡＭ内の前記特定のアドレスに、デー
タが含まれる場合に、どのＤＲＡＭアレイが、前記ＳＲ
ＡＭ内の前記特定のアドレスに含まれる前記データに対
応するかが判定され、前記ＳＲＡＭ内の前記特定のアド
レスに含まれる前記データに対応する前記ＤＲＡＭアレ
イが、データが読み出される前記ＤＲＡＭアレイと一致
する場合に、ライト・バック動作が実行されず、前記Ｓ
ＲＡＭ内の前記特定のアドレスに含まれる前記データに
対応する前記ＤＲＡＭアレイが、データが読み出される
前記ＤＲＡＭアレイと一致しない場合に、ライト・バッ
ク動作が実行される上記（１１）に記載の方法。 （１３）前記ＳＲＡＭ内の前記特定のアドレスに、デー
タが含まれない場合に、データが読み出される前記ＤＲ
ＡＭアレイ内の前記データ・ビットが、前記ＳＲＡＭに
コピーされ、そこからの出力のために読取バッファにも
コピーされる上記（１２）に記載の方法。 （１４）前記ＳＲＡＭ内の前記特定のアドレスに、デー
タが含まれず、前記ＳＲＡＭ内の前記特定のアドレスに
含まれる前記データに対応する前記ＤＲＡＭアレイが、
データが読み出されるＤＲＡＭアレイと一致する場合
に、前記ＳＲＡＭ内の前記特定のアドレス内の前記デー
タ・ビットが、そこからの出力のために読取バッファに
コピーされる上記（１２）に記載の方法。 （１５）前記ＳＲＡＭ内の前記特定のアドレスに、デー
タが含まれ、前記ＳＲＡＭ内の前記特定のアドレスに含
まれる前記データに対応する前記ＤＲＡＭアレイが、デ
ータが読み出される前記ＤＲＡＭアレイと一致しない場
合に、前記ＳＲＡＭ内の前記特定のアドレス内の前記デ
ータ・ビットが、前記ＳＲＡＭ内の前記特定のアドレス
に含まれる前記データに対応する前記ＤＲＡＭアレイに
ライト・バックされ、データが読み出される前記ＤＲＡ
Ｍアレイからの前記データ・ビットが、前記ＳＲＡＭ内
の前記特定のアドレスにコピーされ、そこからの出力の
ために読取バッファにもコピーされる上記（１２）に記
載の方法。 （１６）書込コマンドに応答して、前記ＳＲＡＭ内の特
定のアドレスを検査して、そこに含まれるデータ・ビッ
トが既にあるかどうかを調べるステップであって、前記
特定のアドレスが、データが書き込まれる前記アドレッ
シングされたＤＲＡＭアレイと同一のアドレスに対応す
る、ステップをさらに含み、前記ＳＲＡＭ内の前記特定
のアドレスに、まだデータが含まれない場合に、ライト
・バック動作が実行されず、書込バッファに含まれるデ
ータ・ビットが、前記ＳＲＡＭ内の前記特定のアドレス
に保管される上記（１０）に記載の方法。 （１７）前記ＳＲＡＭ内の前記特定のアドレスに、デー
タが含まれる場合に、どのＤＲＡＭアレイが、前記ＳＲ
ＡＭ内の前記特定のアドレスに含まれる前記データに対
応するかが判定され、前記ＳＲＡＭ内の前記特定のアド
レスに含まれる前記データに対応する前記ＤＲＡＭアレ
イが、データが書き込まれる前記ＤＲＡＭアレイと一致
する場合に、前記書込バッファに含まれる前記データ・
ビットが、前記ＳＲＡＭ内の前記特定のアドレスに書き
込まれ、前記ＳＲＡＭ内の前記特定のアドレスに含まれ
る前記データに対応する前記ＤＲＡＭアレイが、データ
が書き込まれる前記ＤＲＡＭアレイと一致しない場合
に、ライト・バック動作が実行される上記（１６）に記
載の方法。 （１８）前記ライト・バック動作が、さらに、前記書込
バッファに含まれる前記データ・ビットを、データが書
き込まれる前記ＤＲＡＭアレイに直接コピーするステッ
プを含む、上記（１７）に記載の方法。 （１９）前記ライト・バック動作が、さらに、前記ＳＲ
ＡＭ内の前記特定のアドレスに含まれる前記データを、
前記ＳＲＡＭ内の前記特定のアドレスに含まれる前記デ
ータに対応する前記ＤＲＡＭアレイにコピーするステッ
プと、前記書込バッファに含まれる前記データ・ビット
を前記ＳＲＡＭにコピーするステップとを含む、上記
（１７）に記載の方法。 （２０）複数のＤＲＡＭアレイを含む破壊読出ＤＲＡＭ
アーキテクチャでライト・バック動作をスケジューリン
グする方法であって、動作コマンドを受け取るステップ
と、前記動作コマンドが、それによって参照されるアド
レッシングされたＤＲＡＭアレイからのデータの読出を
もたらす読取コマンドと、それによって参照されるアド
レッシングされたＤＲＡＭアレイへのデータの書込をも
たらす書込コマンドと、ノー・オペレーション・コマン
ドとのどれであるかを判定するステップと、前記動作コ
マンドのどれを受け取ったかに無関係に、ライト・バッ
ク判定を実行するステップであって、前記ライト・バッ
ク判定が、前記複数のＤＲＡＭアレイの１つにライト・
バックされる、ＳＲＡＭ内に一時的に保管されたデータ
があるかどうかを判定する、ステップと、前記複数のＤ
ＲＡＭアレイの１つにライト・バックされる、前記ＳＲ
ＡＭ内に一時的に保管されたデータがある場合に、ライ
ト・バックのために前記ＳＲＡＭ内に保管された最も古
いデータを選択するステップとを含む方法。 （２１）読取コマンドが検出された場合に、読み取られ
るデータが既に前記ＳＲＡＭに含まれるかどうかを判定
するステップをさらに含む、上記（２０）に記載の方
法。 （２２）前記読み取られるデータが、既に前記ＳＲＡＭ
内に含まれる場合に、前記データを前記ＳＲＡＭから出
力し、前記読み取られるデータが、既に前記ＳＲＡＭ内
に含まれてはいない場合に、前記アドレッシングされた
アレイから前記ＳＲＡＭに前記データをコピーし、その
後、前記データを前記ＳＲＡＭから出力する上記（２
１）に記載の方法。 （２３）書込コマンドが検出された場合に、書き込まれ
るデータが既に前記ＳＲＡＭ内に含まれるかどうかを判
定するステップを含む、上記（２０）に記載の方法。 （２４）前記書き込まれるデータが、既に前記ＳＲＡＭ
内に含まれる場合に、前記ライト・バック判定に直接に
進み、前記読み取られるデータが、既に前記ＳＲＡＭ内
に含まれない場合に、前記アドレッシングされたアレイ
内に保管されたデータを読み取り、前記書き込まれるデ
ータを書込バッファに保管し、前記アドレッシングされ
たアレイから読み取られたデータを前記書込バッファ内
の前記書き込まれるデータとマージし、これによってマ
ージされたデータ・ビットを構成し、前記マージされた
データ・ビットを前記ＳＲＡＭに保管し、前記ライト・
バック判定に進む上記（２３）に記載の方法。 （２５）マスク機能を実施するステップであって、前記
マスク機能が、前記マージされたデータ・ビットの１つ
または複数が前記ＳＲＡＭに書き込まれることを選択的
に禁止することができる、ステップをさらに含む、上記
（２４）に記載の方法。 （２６）前記ライト・バック判定が、さらに、前記ＳＲ
ＡＭ内の前記最も古い保管されたデータに対応する前記
ＤＲＡＭアレイの可用性を検査するステップと、前記Ｓ
ＲＡＭ内の前記最も古い保管されたデータに対応する前
記ＤＲＡＭアレイが使用不能である場合に、ライト・バ
ックのために前記ＳＲＡＭ内に保管された次の最も古い
データを選択するステップとを含む、上記（２０）に記
載の方法。 （２７）前記ＳＲＡＭからの前記データの前記出力が、
前記読取コマンドが検出された時から４クロック・サイ
クル以内に達成される上記（２２）に記載の方法。 （２８）前記ＳＲＡＭへの前記マージされたデータ・ビ
ットの前記保管が、前記書込コマンドが検出された時か
ら２クロック・サイクル以内に達成される上記（２４）
に記載の方法。 （２９）前記ライト・バックが、前記動作コマンドが検
出された時から１クロック・サイクル以内に達成される
上記（２６）に記載の方法。 （３０）ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）構造であって、その中に情報の１ビットを
保管することができる、個々のメモリ・セルと、前記メ
モリ・セルに取外し可能に結合されたビット線であっ
て、さらに、前記メモリ・セルに関して受け取られる動
作コマンドの前に当初にプリチャージされる、ビット線
と、前記ビット線に取外し可能に結合された信号線であ
って、前記ビット線上で当初に生成される信号を受け取
り、前記ビット線が、前記信号がその上で当初に生成さ
れた時にもはやプリチャージされない、信号線と、前記
信号線に取外し可能に結合されたデータ線とを含み、前
記信号線が、前記メモリ・セルから読み取られたデータ
・ビットを、前記データ線へ、前記ビット線がもう一度
プリチャージされるのと同時に、送出することができる
ＤＲＡＭ構造。 （３１）前記信号線に結合されたセンス増幅器であっ
て、前記ビット線が前記メモリ・セルに結合された後
に、前記ビット線上で当初に生成される前記信号を増幅
する、センス増幅器をさらに含む、上記（３０）に記載
のＤＲＡＭ構造。 （３２）前記メモリ・セルに結合されたワード線であっ
て、前記メモリ・セルを前記ビット線に結合することが
できる、ワード線をさらに含む、上記（３１）に記載の
ＤＲＡＭ構造。 （３３）前記センス増幅器が、前記ビット線が前記信号
線から結合解除された後に、前記信号線上の前記信号を
増幅する、上記（３１）に記載のＤＲＡＭ構造。 （３４）前記データ・ビットが、前記メモリ・セルから
破壊的に読み取られ、前記データ・ビットが、さらに、
一時記憶要素に一時的に保管され、前記データ・ビット
を、前記ビット線がもう一度プリチャージされた後に前
記メモリ・セルにライト・バックすることができる上記
（３０）に記載のＤＲＡＭ構造。 （３５）相補ビット線の対であって、等しい電圧までチ
ャージされ、相補ビット線の前記対の１つが、前記メモ
リ・セルに取外し可能に結合される、相補ビット線の対
をさらに含み、前記メモリ・セルが、相補ビット線の前
記対の前記１つに結合される時に、前記センス増幅器
が、相補ビット線の前記対の間の差動電圧を増幅する上
記（３４）に記載のＤＲＡＭ構造。 （３６）前記一時記憶要素が、スタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）を含む、上記（３４）
に記載のＤＲＡＭ構造。 （３７）ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）構造であって、ロウおよびカラムに編成さ
れた複数の個々のメモリ・セルであって、メモリ・セル
の各カラムが、対応するワード線に結合され、メモリ・
セルの各ロウが、相補ビット線の対の１つのビット線に
取外し可能に結合される、複数の個々のメモリ・セル
と、相補ビット線の前記対を等しい電圧値までプリチャ
ージする等化器と、ビット線の選択された対を信号線の
対に取外し可能に結合するマルチプレクサと、信号線の
前記対を介して、ビット線の前記選択された対から一時
記憶デバイスへデータを転送することができるデータ線
とを含むＤＲＡＭ構造。 （３８）ビット線の前記選択された対上で生成される信
号を増幅するセンス増幅器をさらに含む、上記（３７）
に記載のＤＲＡＭ構造。 （３９）ビット線の前記選択された対上で生成される前
記信号が、ビット線の前記選択された対が信号線の前記
対から結合解除された後に増幅される上記（３８）に記
載のＤＲＡＭ構造。 （４０）ビット線の前記対に結合された書込ドライバの
対であって、前記個々のメモリ・セルの１つまたは複数
から読み取られたデータをそこにライト・バックできる
ようにする、書込ドライバの対をさらに含む、上記（３
７）に記載のＤＲＡＭ構造。 （４１）ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）アーキテクチャであって、複数のＤＲＡＭ
アレイと、前記複数のＤＲＡＭアレイと通信する一時メ
モリ・ストレージ・デバイスであって、前記複数のＤＲ
ＡＭアレイから読み取られ、それに書き込まれるデータ
を一時的に保管する、一時メモリ・ストレージ・デバイ
スと、前記一時メモリ・ストレージ・デバイス内に保管
されたデータを、前記複数のＤＲＡＭアレイにライト・
バックしなければならない時を判定する、スケジューラ
とを含むＤＲＡＭアーキテクチャ。 （４２）前記スケジューラが、さらに、それへの入力と
して動作コマンドおよびアドレス・ベクトルを受け取る
コントローラと、タグ・メモリとを含み、前記タグ・メ
モリが、前記アドレス・ベクトルを保管することがで
き、前記動作コマンドが、前記コントローラに、前記複
数のＤＲＡＭアレイの１つに関する読取動作または書込
動作をイネーブルさせる上記（４１）に記載のＤＲＡＭ
アーキテクチャ。 （４３）前記アドレス・ベクトルが、前記複数のＤＲＡ
Ｍアレイ内の特定のＤＲＡＭアレイを参照し、前記アド
レス・ベクトルが、さらに、前記特定のＤＲＡＭアレイ
内の特定のワード線を参照する上記（４２）に記載のＤ
ＲＡＭ構造。 （４４）前記一時メモリ・ストレージ・デバイスが、ス
タティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
であり、前記ＳＲＡＭが、その中に複数のワード線を含
み、前記ワード線の数が、前記複数のＤＲＡＭアレイの
最大のものに含まれるワード線の数より大きい、上記
（４３）に記載のＤＲＡＭ構造。 （４５）前記動作コマンドおよびアドレス・ベクトルの
受取時に、前記スケジューラが、前記ＳＲＡＭ内で前記
アドレス・ベクトル内で識別される前記ＳＲＡＭ内の前
記特定のワード線に、データがあるかどうかを判定する
上記（４４）に記載のＤＲＡＭ構造。 （４６）前記ＳＲＡＭに結合された読取バッファと、前
記ＳＲＡＭに結合された書込バッファとをさらに含む、
上記（４５）に記載のＤＲＡＭ構造。 （４７）前記タグ・メモリが、さらに、有効ビットを保
管し、前記有効ビットが、前記ＳＲＡＭに前記アドレス
・ベクトルに対応するデータが含まれるかどうかを判定
する、上記（４２）に記載のＤＲＡＭ構造。 （４８）前記コントローラが、さらに、ビット／バイト
・マスキング機能を生成する、上記（４１）に記載のＤ
ＲＡＭ構造。 （４９）前記スケジューラが、直接マッピング・スケジ
ューリング方法を含む、上記（４１）に記載のＤＲＡＭ
構造。 （５０）前記スケジューラが、ライトスルー・スケジュ
ーリング方法を含む、上記（４１）に記載のＤＲＡＭ構
造。
【図１】既存の単一のＤＲＡＭ構造の概略図である。
【図２】図１のＤＲＡＭ構造に関連する順次処理ステッ
プを示すタイミング図である。
プを示すタイミング図である。
【図３】本発明の実施形態による、破壊読出／遅延書込
機能を有する例示的ＤＲＡＭ構造の概略図である。
機能を有する例示的ＤＲＡＭ構造の概略図である。
【図４】図３のＤＲＡＭ構造に関連するタイミング図で
ある。
ある。
【図５】本発明の実施形態による、破壊読出／遅延書込
機能を使用するＤＲＡＭ制御アーキテクチャのブロック
図である。
機能を使用するＤＲＡＭ制御アーキテクチャのブロック
図である。
【図６】図５のＤＲＡＭシステムの動作を制御する方法
の１実施形態の例を示すデータ・フロー図である。
の１実施形態の例を示すデータ・フロー図である。
【図７】図６に示された方法の代替実施形態を示す流れ
図である。
図である。
【図８】図７の実施形態のコマンド・パイプライン図で
ある。
ある。
【図９】図７の実施形態のコマンド・パイプライン図で
ある。
ある。
【図１０】図７の実施形態のコマンド・パイプライン図
である。
である。
【図１１】図７の方法の内部動作と外部動作を比較する
タイミング図である。
タイミング図である。
【図１２】図７から１１に示された方法を実施する例示
的ＤＲＡＭセル構造の概略図である。
的ＤＲＡＭセル構造の概略図である。
３００ アーキテクチャ ３０２ ＤＲＡＭアレイ ３０４ ＳＲＡＭ ３０６ スケジューラ ３０８ タグ・メモリ ３１０ コントローラ ３１２ 読取バッファ ３１４ 書込バッファ
フロントページの続き (72)発明者 トシアキ・キリハタ アメリカ合衆国12603 ニューヨーク州ポ ーキプシー ミスティー・リッジ・サーク ル 10 (72)発明者 サン・フー・ドン アメリカ合衆国78733 テキサス州オース チン コレオプシス・ドライブ 10617 (72)発明者 ホワジョーン・オー アメリカ合衆国78750 テキサス州オース チン レーメンズ・スパイスティーアール 8629 (72)発明者 マシュー・ワーデマン アメリカ合衆国96769 ハワイ州マカワオ ケハウ・プレイス 1123 Ｆターム(参考） 5B015 HH01 JJ24 KB92 PP07 5M024 AA44 BB30 BB35 CC68 KK32 PP01 PP02 PP03 PP07 PP10
Claims (50)
- 【請求項１】ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）システムの動作を制御する方法であっ
て、前記ＤＲＡＭシステムが、ロウおよびカラムに編成
された複数のメモリ・セルを有し、 破壊読出モードをイネーブルするステップであって、前
記破壊読出モードが、アドレッシングされたＤＲＡＭメ
モリ・セル内に保管された情報のビットを破壊的に読み
取るためのものである、ステップと、 情報の前記破壊的に読み取られたビットを、一時記憶デ
バイスに一時的に保管するステップと、 遅延ライト・バック・モードをイネーブルするステップ
であって、前記遅延ライト・バック・モードが、前記ア
ドレッシングされたＤＲＡＭメモリ・セルに後で情報の
前記ビットを復元するためのものである、ステップと、 前記遅延ライト・バック・モードの実行をスケジューリ
ングするステップであって、前記スケジューリングが、
前記一時記憶デバイス内のスペースの可用性に依存す
る、ステップとを含む方法。 - 【請求項２】破壊読出モードをイネーブルする前記ステ
ップが、さらに、 プリチャージされた相補ビット線の対上で差動信号を展
開するステップであって、前記ビット線の１つが、前記
アドレッシングされたＤＲＡＭメモリ・セルに結合され
る、ステップと、 ビット線の前記対からセンス線の対へ前記差動信号を転
送し、その直後に前記ビット線から前記センス線を分離
するステップと、 ビット線の前記対をプリチャージするステップとを含
む、請求項１に記載の方法。 - 【請求項３】ビット線の前記対上の前記差動信号が、前
記個々のメモリ・セルに結合されたワード線が活動化さ
れる時に展開される、請求項２に記載の方法。 - 【請求項４】前記一時記憶デバイスが、スタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）を含む、請求
項１に記載の方法。 - 【請求項５】前記ＳＲＡＭが、前記アドレッシングされ
たＤＲＡＭメモリ・セルに書き込まれる情報を一時的に
保管する、請求項４に記載の方法。 - 【請求項６】前記ＳＲＡＭが、前記アドレッシングされ
たＤＲＡＭメモリ・セルのアドレスに対応するＳＲＡＭ
アドレスに情報を一時的に保管する、請求項５に記載の
方法。 - 【請求項７】前記ＤＲＡＭシステムのランダム・アクセ
ス・サイクル・タイムが、前記遅延ライト・バック・モ
ードの前記イネーブルを含まない、請求項１に記載の方
法。 - 【請求項８】前記ＤＲＡＭシステムのランダム・アクセ
ス・サイクル・タイムが、前記破壊読出モードの前記イ
ネーブルだけを含む、請求項７に記載の方法。 - 【請求項９】前記ＳＲＡＭが、既にそこに含まれる情報
のほかに一時的に情報を保管することができない場合
に、遅延ライト・バック・モードが実行される、請求項
５に記載の方法。 - 【請求項１０】複数のＤＲＡＭアレイを含む破壊読出Ｄ
ＲＡＭアーキテクチャでライト・バック動作をスケジュ
ーリングする方法であって、 動作コマンドを受け取るステップと、 前記動作コマンドが、 それによって参照されるアドレッシングされたＤＲＡＭ
アレイからのデータの読出をもたらす読取コマンドと、 それによって参照されるアドレッシングされたＤＲＡＭ
アレイへのデータの書込をもたらす書込コマンドとのど
ちらであるかを判定するステップと、 前記動作コマンドのどちらを受け取ったかに無関係に、
ライト・バック動作を実行しなければならないかどうか
を判定するステップであって、前記ライト・バック動作
が、ＳＲＡＭ内の特定のアドレスに一時的に保管された
データを書き込むことを含む、ステップとを含む方法。 - 【請求項１１】読取コマンドに応答して、前記ＳＲＡＭ
内の特定のアドレスを検査して、そこに含まれるデータ
・ビットが既にあるかどうかを調べるステップであっ
て、前記特定のアドレスが、データが読み出される前記
アドレッシングされたＤＲＡＭアレイと同一のアドレス
に対応する、ステップをさらに含み前記ＳＲＡＭ内の前
記特定のアドレスに、データが含まれない場合に、ライ
ト・バック動作が実行されない請求項１０に記載の方
法。 - 【請求項１２】前記ＳＲＡＭ内の前記特定のアドレス
に、データが含まれる場合に、どのＤＲＡＭアレイが、
前記ＳＲＡＭ内の前記特定のアドレスに含まれる前記デ
ータに対応するかが判定され、 前記ＳＲＡＭ内の前記特定のアドレスに含まれる前記デ
ータに対応する前記ＤＲＡＭアレイが、データが読み出
される前記ＤＲＡＭアレイと一致する場合に、ライト・
バック動作が実行されず、 前記ＳＲＡＭ内の前記特定のアドレスに含まれる前記デ
ータに対応する前記ＤＲＡＭアレイが、データが読み出
される前記ＤＲＡＭアレイと一致しない場合に、ライト
・バック動作が実行される請求項１１に記載の方法。 - 【請求項１３】前記ＳＲＡＭ内の前記特定のアドレス
に、データが含まれない場合に、データが読み出される
前記ＤＲＡＭアレイ内の前記データ・ビットが、前記Ｓ
ＲＡＭにコピーされ、そこからの出力のために読取バッ
ファにもコピーされる請求項１２に記載の方法。 - 【請求項１４】前記ＳＲＡＭ内の前記特定のアドレス
に、データが含まれず、前記ＳＲＡＭ内の前記特定のア
ドレスに含まれる前記データに対応する前記ＤＲＡＭア
レイが、データが読み出されるＤＲＡＭアレイと一致す
る場合に、前記ＳＲＡＭ内の前記特定のアドレス内の前
記データ・ビットが、そこからの出力のために読取バッ
ファにコピーされる請求項１２に記載の方法。 - 【請求項１５】前記ＳＲＡＭ内の前記特定のアドレス
に、データが含まれ、前記ＳＲＡＭ内の前記特定のアド
レスに含まれる前記データに対応する前記ＤＲＡＭアレ
イが、データが読み出される前記ＤＲＡＭアレイと一致
しない場合に、前記ＳＲＡＭ内の前記特定のアドレス内
の前記データ・ビットが、前記ＳＲＡＭ内の前記特定の
アドレスに含まれる前記データに対応する前記ＤＲＡＭ
アレイにライト・バックされ、 データが読み出される前記ＤＲＡＭアレイからの前記デ
ータ・ビットが、前記ＳＲＡＭ内の前記特定のアドレス
にコピーされ、そこからの出力のために読取バッファに
もコピーされる請求項１２に記載の方法。 - 【請求項１６】書込コマンドに応答して、前記ＳＲＡＭ
内の特定のアドレスを検査して、そこに含まれるデータ
・ビットが既にあるかどうかを調べるステップであっ
て、前記特定のアドレスが、データが書き込まれる前記
アドレッシングされたＤＲＡＭアレイと同一のアドレス
に対応する、ステップをさらに含み、前記ＳＲＡＭ内の
前記特定のアドレスに、まだデータが含まれない場合
に、ライト・バック動作が実行されず、書込バッファに
含まれるデータ・ビットが、前記ＳＲＡＭ内の前記特定
のアドレスに保管される請求項１０に記載の方法。 - 【請求項１７】前記ＳＲＡＭ内の前記特定のアドレス
に、データが含まれる場合に、どのＤＲＡＭアレイが、
前記ＳＲＡＭ内の前記特定のアドレスに含まれる前記デ
ータに対応するかが判定され、 前記ＳＲＡＭ内の前記特定のアドレスに含まれる前記デ
ータに対応する前記ＤＲＡＭアレイが、データが書き込
まれる前記ＤＲＡＭアレイと一致する場合に、前記書込
バッファに含まれる前記データ・ビットが、前記ＳＲＡ
Ｍ内の前記特定のアドレスに書き込まれ、 前記ＳＲＡＭ内の前記特定のアドレスに含まれる前記デ
ータに対応する前記ＤＲＡＭアレイが、データが書き込
まれる前記ＤＲＡＭアレイと一致しない場合に、ライト
・バック動作が実行される請求項１６に記載の方法。 - 【請求項１８】前記ライト・バック動作が、さらに、 前記書込バッファに含まれる前記データ・ビットを、デ
ータが書き込まれる前記ＤＲＡＭアレイに直接コピーす
るステップを含む、請求項１７に記載の方法。 - 【請求項１９】前記ライト・バック動作が、さらに、 前記ＳＲＡＭ内の前記特定のアドレスに含まれる前記デ
ータを、前記ＳＲＡＭ内の前記特定のアドレスに含まれ
る前記データに対応する前記ＤＲＡＭアレイにコピーす
るステップと、 前記書込バッファに含まれる前記データ・ビットを前記
ＳＲＡＭにコピーするステップとを含む、請求項１７に
記載の方法。 - 【請求項２０】複数のＤＲＡＭアレイを含む破壊読出Ｄ
ＲＡＭアーキテクチャでライト・バック動作をスケジュ
ーリングする方法であって、 動作コマンドを受け取るステップと、 前記動作コマンドが、 それによって参照されるアドレッシングされたＤＲＡＭ
アレイからのデータの読出をもたらす読取コマンドと、 それによって参照されるアドレッシングされたＤＲＡＭ
アレイへのデータの書込をもたらす書込コマンドと、 ノー・オペレーション・コマンドとのどれであるかを判
定するステップと、 前記動作コマンドのどれを受け取ったかに無関係に、ラ
イト・バック判定を実行するステップであって、前記ラ
イト・バック判定が、前記複数のＤＲＡＭアレイの１つ
にライト・バックされる、ＳＲＡＭ内に一時的に保管さ
れたデータがあるかどうかを判定する、ステップと、 前記複数のＤＲＡＭアレイの１つにライト・バックされ
る、前記ＳＲＡＭ内に一時的に保管されたデータがある
場合に、ライト・バックのために前記ＳＲＡＭ内に保管
された最も古いデータを選択するステップとを含む方
法。 - 【請求項２１】読取コマンドが検出された場合に、読み
取られるデータが既に前記ＳＲＡＭに含まれるかどうか
を判定するステップをさらに含む、請求項２０に記載の
方法。 - 【請求項２２】前記読み取られるデータが、既に前記Ｓ
ＲＡＭ内に含まれる場合に、前記データを前記ＳＲＡＭ
から出力し、 前記読み取られるデータが、既に前記ＳＲＡＭ内に含ま
れてはいない場合に、前記アドレッシングされたアレイ
から前記ＳＲＡＭに前記データをコピーし、その後、前
記データを前記ＳＲＡＭから出力する請求項２１に記載
の方法。 - 【請求項２３】書込コマンドが検出された場合に、書き
込まれるデータが既に前記ＳＲＡＭ内に含まれるかどう
かを判定するステップを含む、請求項２０に記載の方
法。 - 【請求項２４】前記書き込まれるデータが、既に前記Ｓ
ＲＡＭ内に含まれる場合に、前記ライト・バック判定に
直接に進み、 前記読み取られるデータが、既に前記ＳＲＡＭ内に含ま
れない場合に、 前記アドレッシングされたアレイ内に保管されたデータ
を読み取り、 前記書き込まれるデータを書込バッファに保管し、 前記アドレッシングされたアレイから読み取られたデー
タを前記書込バッファ内の前記書き込まれるデータとマ
ージし、これによってマージされたデータ・ビットを構
成し、 前記マージされたデータ・ビットを前記ＳＲＡＭに保管
し、 前記ライト・バック判定に進む請求項２３に記載の方
法。 - 【請求項２５】マスク機能を実施するステップであっ
て、前記マスク機能が、前記マージされたデータ・ビッ
トの１つまたは複数が前記ＳＲＡＭに書き込まれること
を選択的に禁止することができる、ステップをさらに含
む、請求項２４に記載の方法。 - 【請求項２６】前記ライト・バック判定が、さらに、 前記ＳＲＡＭ内の前記最も古い保管されたデータに対応
する前記ＤＲＡＭアレイの可用性を検査するステップ
と、 前記ＳＲＡＭ内の前記最も古い保管されたデータに対応
する前記ＤＲＡＭアレイが使用不能である場合に、ライ
ト・バックのために前記ＳＲＡＭ内に保管された次の最
も古いデータを選択するステップとを含む、請求項２０
に記載の方法。 - 【請求項２７】前記ＳＲＡＭからの前記データの前記出
力が、前記読取コマンドが検出された時から４クロック
・サイクル以内に達成される請求項２２に記載の方法。 - 【請求項２８】前記ＳＲＡＭへの前記マージされたデー
タ・ビットの前記保管が、前記書込コマンドが検出され
た時から２クロック・サイクル以内に達成される請求項
２４に記載の方法。 - 【請求項２９】前記ライト・バックが、前記動作コマン
ドが検出された時から１クロック・サイクル以内に達成
される請求項２６に記載の方法。 - 【請求項３０】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）構造であって、 その中に情報の１ビットを保管することができる、個々
のメモリ・セルと、 前記メモリ・セルに取外し可能に結合されたビット線で
あって、さらに、前記メモリ・セルに関して受け取られ
る動作コマンドの前に当初にプリチャージされる、ビッ
ト線と、 前記ビット線に取外し可能に結合された信号線であっ
て、前記ビット線上で当初に生成される信号を受け取
り、前記ビット線が、前記信号がその上で当初に生成さ
れた時にもはやプリチャージされない、信号線と、 前記信号線に取外し可能に結合されたデータ線とを含
み、前記信号線が、前記メモリ・セルから読み取られた
データ・ビットを、前記データ線へ、前記ビット線がも
う一度プリチャージされるのと同時に、送出することが
できるＤＲＡＭ構造。 - 【請求項３１】前記信号線に結合されたセンス増幅器で
あって、前記ビット線が前記メモリ・セルに結合された
後に、前記ビット線上で当初に生成される前記信号を増
幅する、センス増幅器をさらに含む、請求項３０に記載
のＤＲＡＭ構造。 - 【請求項３２】前記メモリ・セルに結合されたワード線
であって、前記メモリ・セルを前記ビット線に結合する
ことができる、ワード線をさらに含む、請求項３１に記
載のＤＲＡＭ構造。 - 【請求項３３】前記センス増幅器が、前記ビット線が前
記信号線から結合解除された後に、前記信号線上の前記
信号を増幅する、請求項３１に記載のＤＲＡＭ構造。 - 【請求項３４】前記データ・ビットが、前記メモリ・セ
ルから破壊的に読み取られ、 前記データ・ビットが、さらに、一時記憶要素に一時的
に保管され、 前記データ・ビットを、前記ビット線がもう一度プリチ
ャージされた後に前記メモリ・セルにライト・バックす
ることができる請求項３０に記載のＤＲＡＭ構造。 - 【請求項３５】相補ビット線の対であって、等しい電圧
までチャージされ、相補ビット線の前記対の１つが、前
記メモリ・セルに取外し可能に結合される、相補ビット
線の対をさらに含み、前記メモリ・セルが、相補ビット
線の前記対の前記１つに結合される時に、前記センス増
幅器が、相補ビット線の前記対の間の差動電圧を増幅す
る請求項３４に記載のＤＲＡＭ構造。 - 【請求項３６】前記一時記憶要素が、スタティック・ラ
ンダム・アクセス・メモリ（ＳＲＡＭ）を含む、請求項
３４に記載のＤＲＡＭ構造。 - 【請求項３７】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）構造であって、 ロウおよびカラムに編成された複数の個々のメモリ・セ
ルであって、メモリ・セルの各カラムが、対応するワー
ド線に結合され、メモリ・セルの各ロウが、相補ビット
線の対の１つのビット線に取外し可能に結合される、複
数の個々のメモリ・セルと、 相補ビット線の前記対を等しい電圧値までプリチャージ
する等化器と、 ビット線の選択された対を信号線の対に取外し可能に結
合するマルチプレクサと、 信号線の前記対を介して、ビット線の前記選択された対
から一時記憶デバイスへデータを転送することができる
データ線とを含むＤＲＡＭ構造。 - 【請求項３８】ビット線の前記選択された対上で生成さ
れる信号を増幅するセンス増幅器をさらに含む、請求項
３７に記載のＤＲＡＭ構造。 - 【請求項３９】ビット線の前記選択された対上で生成さ
れる前記信号が、ビット線の前記選択された対が信号線
の前記対から結合解除された後に増幅される請求項３８
に記載のＤＲＡＭ構造。 - 【請求項４０】ビット線の前記対に結合された書込ドラ
イバの対であって、前記個々のメモリ・セルの１つまた
は複数から読み取られたデータをそこにライト・バック
できるようにする、書込ドライバの対をさらに含む、請
求項３７に記載のＤＲＡＭ構造。 - 【請求項４１】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）アーキテクチャであって、 複数のＤＲＡＭアレイと、 前記複数のＤＲＡＭアレイと通信する一時メモリ・スト
レージ・デバイスであって、前記複数のＤＲＡＭアレイ
から読み取られ、それに書き込まれるデータを一時的に
保管する、一時メモリ・ストレージ・デバイスと、 前記一時メモリ・ストレージ・デバイス内に保管された
データを、前記複数のＤＲＡＭアレイにライト・バック
しなければならない時を判定する、スケジューラとを含
むＤＲＡＭアーキテクチャ。 - 【請求項４２】前記スケジューラが、さらに、 それへの入力として動作コマンドおよびアドレス・ベク
トルを受け取るコントローラと、 タグ・メモリとを含み、前記タグ・メモリが、前記アド
レス・ベクトルを保管することができ、 前記動作コマンドが、前記コントローラに、前記複数の
ＤＲＡＭアレイの１つに関する読取動作または書込動作
をイネーブルさせる請求項４１に記載のＤＲＡＭアーキ
テクチャ。 - 【請求項４３】前記アドレス・ベクトルが、前記複数の
ＤＲＡＭアレイ内の特定のＤＲＡＭアレイを参照し、 前記アドレス・ベクトルが、さらに、前記特定のＤＲＡ
Ｍアレイ内の特定のワード線を参照する請求項４２に記
載のＤＲＡＭ構造。 - 【請求項４４】前記一時メモリ・ストレージ・デバイス
が、スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）であり、前記ＳＲＡＭが、その中に複数のワード
線を含み、前記ワード線の数が、前記複数のＤＲＡＭア
レイの最大のものに含まれるワード線の数より大きい、
請求項４３に記載のＤＲＡＭ構造。 - 【請求項４５】前記動作コマンドおよびアドレス・ベク
トルの受取時に、前記スケジューラが、前記ＳＲＡＭ内
で前記アドレス・ベクトル内で識別される前記ＳＲＡＭ
内の前記特定のワード線に、データがあるかどうかを判
定する請求項４４に記載のＤＲＡＭ構造。 - 【請求項４６】前記ＳＲＡＭに結合された読取バッファ
と、 前記ＳＲＡＭに結合された書込バッファとをさらに含
む、請求項４５に記載のＤＲＡＭ構造。 - 【請求項４７】前記タグ・メモリが、さらに、有効ビッ
トを保管し、前記有効ビットが、前記ＳＲＡＭに前記ア
ドレス・ベクトルに対応するデータが含まれるかどうか
を判定する、請求項４２に記載のＤＲＡＭ構造。 - 【請求項４８】前記コントローラが、さらに、ビット／
バイト・マスキング機能を生成する、請求項４１に記載
のＤＲＡＭ構造。 - 【請求項４９】前記スケジューラが、直接マッピング・
スケジューリング方法を含む、請求項４１に記載のＤＲ
ＡＭ構造。 - 【請求項５０】前記スケジューラが、ライトスルー・ス
ケジューリング方法を含む、請求項４１に記載のＤＲＡ
Ｍ構造。
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