DE10246790B4 - Integrierter Speicher - Google Patents

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Abstract

Integrierter Speicher – mit einem Speicherzellenfeld (11 bis 14) zur Speicherung von Daten, – mit einer Zugriffssteuerung (3, 5) zur Steuerung eines Zugriffs auf das Speicherzellenfeld zum Lesen oder Schreiben von Daten des Speicherzellenfeldes anhand eines Taktsignals (CLK), – mit einem Datenpfad (6), der mit dem Speicherzellenfeld (11 bis 14) verbunden ist und der mindestens zwei Datenleitungen (61, 62) zum Versorgen des Speicherzellenfeldes mit Daten aufweist, – bei dem die Zugriffssteuerung (3, 5) in einer ersten Betriebsart des Speichers derart auf das Speicherzellenfeld (11 bis 14) zugreift, dass ein zu schreibendes Datum (D1) eines Zugriffszyklus mit einer Schreiblatenz (GL1, GL2) in das Speicherzellenfeld eingeschrieben wird, wobei an eine (61) der mindestens zwei Datenleitungen abhängig von einer steigenden Flanke des Taktsignals (CLK) Daten bereitgestellt werden und an eine andere (62) der mindestens zwei Datenleitungen abhängig von einer fallenden Flanke des Taktsignals (CLK) Daten bereitgestellt werden, – bei dem die Zugriffssteuerung (3, 5) in einer zweiten Betriebsart des Speichers derart auf das Speicherzellenfeld (11 bis 14) zugreift, dass ein zu schreibendes Datum (D1) eines Zugriffszyklus ohne die Schreiblatenz der ersten Betriebsart zeitgleich mit dem Anliegen eines Schreibbefehls (WRITE) in das Speicherzellenfeld eingeschrieben wird, wobei an die eine (61) und die andere (62) der mindestens zwei Datenleitungen gleichzeitig das gleiche Datum (D1) bereitgestellt wird.

Description

  • Die vorliegende Erfindung betrifft einen integrierten Speicher mit einem Speicherzellenfeld zur Speicherung von Daten und mit einer Zugriffssteuerung zur Steuerung eines Zugriffs auf das Speicherzellenfeld zum Lesen oder Schreiben von Daten des Speicherzellenfeldes.
  • Integrierte Speicher, insbesondere sogenannte DRAMs (Dynamic Random Access Memories) in sogenannter Double-Data-Rate-Architektur (DDR DRAM) weisen vergleichsweise hohe Schalt- und Zugriffsgeschwindigkeiten auf. Derartige integrierte Speicher weisen im allgemeinen ein Taktsignal zur Steuerung des Betriebsablaufs des Speichers auf. Im Gegensatz zu sogenannten Single-Data-Rate-DRAMs werden bei DDR DRAMs innerhalb eines Taktzyklus wenigstens zwei Datenpakete ausgegeben oder eingeschrieben, nämlich ein erstes Datenpaket mit der steigenden Flanke des Taktsignals und ein zweites Datenpaket mit der fallenden Flanke des Taktsignals.
  • Derartige DDR DRAMs sind typischerweise in einer sogenannten Prefetch-Architektur konzipiert, um die hohe Datenrate gewährleisten zu können. In einer Prefetch-Architektur werden Daten aus unterschiedlichen Bereichen des Speicherzellenfeldes, beispielsweise Daten unterschiedlicher Speicherbänke, parallel aus dem Speicherzellenfeld einem Schreib-Lese-Verstärker und anschließend einer Ausgabeschaltung zugeführt. Die auszugebenden Daten werden nach der Bewertung durch den Schreib-Lese-Verstärker in einem Ausgangsregister zwischengespeichert, um dann anschließend die parallel empfangenen Daten seriell innerhalb eines Taktzyklus über einen sogenannten Off-Chip-Driver auszugeben. Die Datenausgabe erfolgt demzufolge mit der doppelten Taktrate.
  • Eine analoge Betriebsweise wird bei einem Schreibzugriff eines DDR DRAMs durchgeführt. Um dem Speicher genügend Zeit zu geben, die Schreibdaten zu empfangen und aufzubereiten, ist im allgemeinen eine sogenannte Schreiblatenz (Write latency) als Verzögerungszeit definiert. Erst nach dieser Schreiblatenz werden die Schreibdaten intern von den Empfängerschaltkreisen über den Datenpfad in das Speicherzellenfeld geschrieben. Für die Schreiblatenz werden, je nach Typ des DDR DRAMs, beispielsweise mindestens zwei zusätzliche Taktzyklen oder mindestens drei zusätzliche Taktzyklen definiert. Zwischen dem Senden eines Schreibbefehls beispielsweise eines angeschlossenen Controllers und dem Schreiben eines ersten Datenwertes in das Speicherzellenfeld verstreicht also eine Verzögerungszeit in Höhe der Schreiblatenz.
  • Insbesondere in einem Testbetrieb eines integrierten Speichers ist es erforderlich, das gesamte Speicherzellenfeld sequentiell mit Daten zu beschreiben. Der Speicher wird dabei herkömmlicherweise unter verschiedenen Betriebsbedingungen getestet. Hierzu werden vorgegebene Datenwerte in sämtliche Speicherzellen des Speicherzellenfeldes eingeschrieben und anschließend wieder ausgelesen, um mit den vorgegebenen Datenwerten verglichen zu werden. Ein Fehler wird festgestellt, wenn der ausgelesene Datenwert vom eingeschriebenen Datenwert abweicht. Da bei Beschreiben von größeren Teilen oder des gesamten Speicherzellenfeldes die standardgemäß vorgegebene Schreiblatenz wiederholt abzuwarten ist, ist die Testzeit des zu testenden integrierten Speichers vergleichsweise lang.
  • In der DE 195 07 562 A1 ist eine synchrone Halbleiterspeichervorrichtung mit einer Schreiblatenzsteuerfunktion beschrieben. Die Schreiblatenz ist variabel einstellbar, um verschiedene Benutzeranforderungen zu erfüllen, ohne komplizierte zusätzliche Schaltkreise zu benutzen. Der Schreiblatenzwert kann ”0”, ”1” oder ”2” betragen und ist programmierbar entsprechend einem Signal, das sich auf einen Brtriebsmode der Halbleiterspeichervorrichtung bezieht.
  • Gemäß der DE 101 01 036 A1 können Speichervorrichtungen in einer DDR-Betriebsart oder SDR-Betriebsart arbeiten. Bei der ausführlich beschriebenen DDR-Betriebsart werden Fenstersignale relativ zu einem Strobe-Freigabesignal erzeugt, die während einer Testbetriebsart verwendet werden können.
  • Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Speicher, insbesondere in Double-Data-Rate-Architektur, bereitzustellen, mit dem in einer von einem Normalbetrieb abweichenden Betriebsphase eine beschleunigte Betriebsweise ermöglicht ist, die insbesondere für einen Testbetrieb des Speichers geeignet ist.
  • Diese Aufgabe wird durch einen integrierten Speicher gemäß Patentanspruch 1 gelöst.
  • Der integrierte Speicher, insbesondere in Form eines Speichers in Double-Data-Rate-Architektur, weist eine Zugriffssteuerung auf, die in einer ersten Betriebsart derart auf das Speicherzellenfeld zugreift, daß ein erstes zu schreibendes Datum eines Zugriffszyklus mit einer Schreiblatenz in das Speicherzellenfeld eingeschrieben wird. Diese erste Betriebsart ist insbesondere ein Normalbetrieb des Speichers. In einer zweiten Betriebsart greift die Zugriffssteuerung des Speichers derart auf das Speicherzellenfeld zu, daß ein erstes zu schreibendes Datum eines Zugriffszyklus ohne die Schreiblatenz der ersten Betriebsart demgegenüber beschleunigt in das Speicherzellenfeld eingeschrieben wird. Diese zweite Betriebsart ist insbesondere ein Testbetrieb des Speichers, bei dem Teile oder das gesamte Speicherzellenfeld nacheinander mit Daten beschrieben werden.
  • Gemäß der Erfindung ist demnach die Zugriffssteuerung in zwei unterschiedlichen Betriebsarten unterschiedlich betreibbar. In der ersten Betriebsart wird ein Speicherzugriff insbesondere konform mit einer Double-Data-Rate-Spezifikation durchgeführt, das heißt zwischen dem Anlegen eines Schreibbefehls und dem Schreiben eines ersten zu schreibenden Datums in das Speicherzellenfeld wird die Schreiblatenz gemäß Spezifikation eingehalten. In der zweiten Betriebsart erfolgt der Speicherzugriff insbesondere konform mit einer Single-Data-Rate-Spezifikation, wobei ein erstes zu schreibendes Datum ohne die Schreiblatenz des Normalbetriebs demgegenüber früher in das Speicherzellenfeld eingeschrieben wird. Damit wird ein beschleunigtes Einschreiben von Datenwerten in der zweiten Betriebsart ermöglicht.
  • Dieser Modus ist insbesondere für den Testfall vorteilhaft, da hier im allgemeinen die gleichen Daten in unterschiedliche Bereiche des Speicherzellenfeldes eingeschrieben werden. Das bedeutet, durch das Beschreiben des Zellenfeldes mit gleichen Bitmustern im Testbetrieb können die Datenwerte ohne weitere interne Verzögerung noch in dem gleichen Taktzyklus, in dem sie vom Speicherchip empfangen werden, ins Zellenfeld geschrieben werden. Dadurch wird ein ununterbrochener Datenstrom für den Testfall ermöglicht.
  • In einem erfindungsgemäßen Speicher arbeitet die Zugriffssteuerung in der zweiten Betriebsart in einem zu einer Single-Data-Rate-Spezifikation konformen Modus, bei dem mit dem Anlegen eines Schreibbefehls ein erstes zu schreibendes Datum zeitgleich mit dem Anliegen des Schreibbefehls in das Speicherzellenfeld eingeschrieben wird. Damit werden die Datenwerte sofort mit dem Schreibbefehl ohne weitere Verzögerung in das Speicherzellenfeld eingeschrieben analog zur Single-Data-Rate-Spezifikation. Die Datenwerte können hierbei von extern angelegt oder auch über interne Register, die von extern insbesondere mit Testdaten beschreibbar sind, generiert werden. Es wird hierzu in der Zugriffssteuerung eine abgewandelte Steuerlogik vorgesehen, um alle für das Einschreiben von Datenwerten notwendigen internen Steuersignale in der gleichen zeitlichen Abfolge wie bei einem SDR DRAM zu erzeugen. Der Datendurchsatz erfolgt dann innerhalb eines Bursts kontinuierlich mit jeweils einem Datum pro steigender Taktflanke.
  • Mit der vorliegenden Erfindung ist vorteilhaft eine Zeitersparnis von mehreren Taktzyklen pro Schreibzugriff insbesondere in einem Testbetrieb des Speichers ermöglicht. Da in einem solchen Betriebsmodus ein Schreibbefehl sehr häufig abgegeben werden muß, kann sich die Zeitersparnis beispielsweise für einen 128 Mbit Speicher mit Burst-Länge 8 bei einem einmaligen vollständigen Beschreiben des Speicherzellenfeldes auf bis zu 150 ms (oder 45%) und mehr summieren. Bei niedrigeren Burst-Längen erhöht sich die Zeitersparnis entsprechend. Bei einem sogenannten 2-fach March-Test werden noch 19% und bei einem sogenannten 3-fach March-Test 12% der Testzeit eingespart. Da bei solchen Tests Schreibvorgänge innerhalb eines Tests oder gar Testflows sehr oft wiederholt werden, führt die Erfindung zu einer signifikanten Testzeitersparnis, die bei manchen Tests, wie bei einem sogenannten Basic-Screen-Test, ca. 27% und bei einem sogenannten Retentiontest ca. 13% betragen. Für den sogenannten Gesamtflow des Tests werden damit Einsparungen im Bereich von 10 bis 20% erwartet. Dies bedeutet eine deutliche Testzeitersparnis und damit eine deutliche Kostensenkung gegenüber herkömmlichen Testpraktiken.
  • Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren näher erläutert. Es zeigen
  • 1 eine schematische Darstellung einer Ausführungsform eines integrierten Speichers,
  • 2 ein Signaldiagramm eines SDR DRAMs im Normalbetrieb,
  • 3 ein Signaldiagramm eines ersten DDR DRAM-Typs im Normalbetrieb,
  • 4 ein Signaldiagramm eines zweiten DDR DRAM-Typs im Normalbetrieb,
  • 5 ein Signaldiagramm des ersten DDR DRAM-Typs im Testbetrieb gemäß der Erfindung,
  • 6 ein Signaldiagramm des zweiten DDR DRAM-Typs im Testbetrieb gemäß der Erfindung,
  • 7 eine Ausführungsform eines integrierten Speichers gemäß der Erfindung,
  • 8 eine weitere Ausführungsform eines integrierten Speichers gemäß der Erfindung.
  • 1 zeigt eine schematische Darstellung einer Ausführungsform eines integrierten Speichers. Der Speicher 1 weist einen Kommandodecoder 2 auf, der Befehlssignale CMD und ein Taktsignal CLK empfängt. Mit dem Befehlsdecoder 2 ist eine Steuerlogik 3 verbunden, die Steuersignale CTL an eine Bankkontrollogik 5 weitergibt. Weiterhin weist der Speicher 1 einen Adreßempfänger 4 auf, der Adreßsignale ADR empfängt. Vom Adreßempfänger 4 werden Spaltenadressen CADR und Reihenadressen RADR an die Bankkontrollogik 5 ausgegeben. Weiterhin wird eine Bankadresse BADR an einen Bankmultiplexer 7 weitergeleitet. Dieser Bankmultiplexer 7 ist einerseits mit dem Speicherzellenfeld verbunden, das in die Speicherbänke 11 bis 14 unterteilt ist. Andererseits ist der Bankmultiplexer 7 mit dem Datenpfad 6 verbunden, über den Datensignale DQ über mehrere I/O-Pads empfangen und ausgegeben werden. Weiterhin ist eine Testlogik 8 vorgesehen, die von einem Testmodussignal TM angesteuert wird. Dieses Testmodussignal TM dient außerdem zur Steuerung der Bankkontrollogik 5, um diese zwischen mehreren Betriebsarten umzuschalten.
  • In 2 ist ein Signaldiagramm eines SDR DRAMs im Normalbetrieb dargestellt, in den 3 und 4 sind jeweilige Signaldiagramme von zwei unterschiedlichen Typen von DDR DRAMs gezeigt. Im folgenden wird beispielhaft anhand der Signaldiagramme der 2 bis 4 ein Schreibzugriff näher beschrieben. Hierbei werden in allen Beispielen Schreibdaten mit einer Burst-Länge 8 in das Speicherzellenfeld eingeschrieben.
  • Zunächst wird ein Aktivierungskommando mit den Befehlssignalen CMD in den Speicher eingelesen. Weiterhin wird eine Reihenadresse RADR in Form einer Wortleitungsadresse an den entsprechenden Adreßpins zum Empfang durch den Adreßempfänger 4 angelegt. Die Steuerlogik 3 dekodiert das Aktivierungskommando und sendet ein entsprechendes Aktivierungs-Steuersignal an die Bankkontrollogik 5. In der Bankkontrollogik 5 wird mittels des Aktivierungs-Steuersignals und den anliegenden Wortleitungsadressen eine Wortleitung einer der Speicherbänke 11 bis 14 aktiviert. Im weiteren Verlauf wird in der Steuerlogik 3 ein Schreibbefehl WRITE decodiert und ein entsprechendes Schreib-Steuersignal an die Bankkontrollogik 5 weitergeleitet. An den Adreßpins liegt inzwischen eine Spaltenadresse CADR an. Durch die Bankkontrollogik 5 wird mittels des Schreib-Steuersignals und der angelegten Spaltenadresse CADR eine Spaltenauswahlleitung aktiviert. Die beispielsweise von einem externen Controller mit dem Schreibbefehl angelegten Daten DQ werden nun in das Speicherzellenfeld geschrieben.
  • In 2 ist das Timing eines SDR DRAMs dargestellt. Hierbei werden die extern angelegten Daten DQ mit einem ununterbrochenen Schreiben von acht Datenwerten D1 bis D8 zu jeder steigenden Taktflanke des Taktsignals CLK, ohne eine Schreiblatenz zu Beginn des Zugriffs, in das Speicherzellenfeld geschrieben. Die letztlich durch den Bankmultiplexer 7 in das Speicherzellenfeld geschriebenen Daten sind mit DA bezeichnet.
  • In den 3 und 4 sind jeweilige Timing-Signaldiagramme von unterschiedlichen Typen von DDR DRAMs beim Schreibzugriff gezeigt. Derartige Speicher sind typischerweise in einer Prefetch-Architektur konzipiert, wobei Datenwerte seriell über den externen Anschluß empfangen werden und parallel in unterschiedliche Bereiche des Speicherzellenfeldes eingeschrieben werden. Hierbei werden die externen Daten jeweils mit der steigenden und fallenden Taktflanke des Taktsignals CLK übertragen. Die empfangenen Daten DQ werden für eine gewisse Zeit zwischengespeichert und nach einer Schreiblatenz in das Speicherzellenfeld eingeschrieben. Im Beispiel gemäß 3 beträgt die Gesamt-Schreiblatenz GL1 zwei Taktzyklen, im Beispiel nach 4 beträgt die Gesamt-Schreiblatenz GL2 drei Taktzyklen. Die Datenwerte, die mit der steigenden Taktflanke übertragen werden, werden auch als sogenannte Even-Daten (z. B. D1e) bezeichnet, die mit der fallenden Taktflanke übertragenen Datenwerte als sogenannte Odd-Daten (z. B. D1o). Nach Empfang dieser Datenwerte werden Even- und Odd-Daten als Schreibdaten DA parallel in das Speicherzellenfeld eingeschrieben. Der Speicher gemäß dem Signaldiagramm nach 3 wird in sogenannter 2-fach Prefetch-Architektur betrieben, der Speicher gemäß dem Signaldiagramm nach 4 in 4-fach Prefetch-Architektur.
  • In den 5 und 6 sind jeweilige Signaldiagramme dargestellt, die den Betriebsablauf der beiden oben genannten DDR DRAM Typen in einem Testbetrieb verdeutlichen. Hierbei wird der Speicherzugriff insbesondere durch die Bankkontrollogik 5, die das Testmodussignal TM empfängt, derart gesteuert, daß das jeweils als erstes zu schreibende Datum D1 ohne die Schreiblatenz des Normalbetriebs (2 bis 4) demgegenüber beschleunigt in das Speicherzellenfeld eingeschrieben wird. Insbesondere wird das Datum D1 zeitgleich mit dem Anliegen des Schreibbefehls mit der steigenden Flanke des Taktsignals CLK in das Speicherzellenfeld eingeschrieben. Damit entfällt die anhand der 3 und 4 dargestellte Gesamt-Schreiblatenz beim Einschreiben der Daten im Testbetrieb. Die Schreibdaten werden sofort mit dem Schreibbefehl ohne weitere Verzögerung ins Speicherzellenfeld eingeschrieben analog der SDR-Spezifikation.
  • In 7 ist grobschematisch eine Ausführungsform eines integrierten Speichers gemäß der Erfindung gezeigt. Über den externen Anschluß 30 in Form eines I/O-Pads wird ein Datensignal DQ empfangen. Der Datenpfad 6 weist zwei Datenleitungen 61 und 62 auf, wobei die Datenleitung 61 beispielsweise eine sogenannte Even-Datenleitung und die Datenleitung 62 eine sogenannte Odd-Datenleitung darstellt. Diese Datenleitungen sind mit dem Bankmultiplexer 7 verbunden, der über die Datenleitungen 71 bis 74 jeweils parallel Even- und Odd-Daten in das Speicherzellenfeld einschreibt. Weiterhin ist ein erster Multiplexer 21 vorgesehen, der zwischen den Anschluß 30 und den Datenpfad 6 geschaltet ist. Hierbei sind die Datenleitungen 61 und 62 des Datenpfades 6 über den Multiplexer 21 in der Normalbetriebsart alternativ mit dem externen Anschluß 30 verbindbar. Das heißt, über den Anschluß 30 empfangene serielle Daten DQ werden wechselweise bei steigender und fallender Flanke auf die Datenleitungen 61 beziehungsweise 62 verteilt. Der Multiplexer 21 wird vom Steuersignal S angesteuert.
  • In dem Datenpfad 6 ist erfindungsgemäß zwischen dem Multiplexer 21 und dem Bankmultiplexer 7 ein zweiter Multiplexer 22 vorgesehen, der über das Testmodussignal TM angesteuert wird. Hierbei werden die Datenleitungen 61 und 62 über den Multiplexer 22 im Normalbetrieb mit dem ersten Multiplexer 21 verbunden (gezeigte Schalterstellung), in der Testbetriebsart werden die Datenleitungen 61 und 62 parallel mit dem externen Anschluß 30 verbunden. Mit dem zusätzlichen Multiplexer 22 ist es ermöglicht, ein zu schreibendes Datum zur selben Zeit auf die beiden Datenleitungen 61 und 62 zu legen.
  • In 8 ist eine weitere Ausführungsform eines integrierten Speichers gemäß der Erfindung gezeigt. Bei dieser Ausführungsform ist ein zusätzliches Register 9 vorgesehen, in dem beispielsweise ein Testdatenbit für den Testbetrieb gespeichert werden kann. Mit Hilfe dieses Registers ist es möglich, beim Schreibzugriff ohne zusätzliche Schreiblatenz in das Speicherzellenfeld zu schreiben, da der Registerinhalt schon vor dem eigentlichen Schreibvorgang von extern programmiert wird und somit bereits frühzeitig zur Verfügung steht. Im Testbetrieb wird das im Register 9 gespeicherte Testdatenbit beispielsweise in alle Speicherzellen des Speicherzellenfeldes eingeschrieben.
  • Dieses Register 9 ist mit einem dritten Multiplexer 23 verbunden, der außerdem mit dem externen Anschluß 30 verbunden ist. Der Multiplexer 23 wird vom Testmodussignal TM2 angesteuert, der Multiplexer 22 vom Testmodussignal TM1. Der Multiplexer 23 dient dazu, die Datenleitungen 61 und 62 im Testbetrieb parallel mit dem Register 9 oder parallel mit dem externen Anschluß 30 zu verbinden. Das heißt, es kann über die Multiplexer 22 und 23 im Testbetrieb entschieden werden, ob auf beiden Datenleitungen 61 und 62 gleichzeitig ein Datum DQ am externen Anschluß 30 oder das Testdatenbit des Registers 9 anliegt.
  • Bezugszeichenliste
    • 1
    Speicher
    2
    Kommandodecoder
    3
    Steuerlogik
    4
    Adreßempfänger
    5
    Bankkontrollogik
    6
    Datenpfad
    7
    Bankmultiplexer
    8
    Testlogik
    9
    Register
    11-14
    Speicherbank
    21–23
    Multiplexer
    30
    externer Anschluß
    61, 62
    Datenleitungen
    71–74
    Datenleitungen
    TM
    Testmodussignal
    TM1–TM2
    Testmodussignal
    CTL
    Steuersignale
    CADR
    Spaltenadresse
    RADR
    Reihenadresse
    BADR
    Bankadresse
    DQ
    Datensignal
    DA
    Datensignal
    ADR
    Adreßsignal
    CMD
    Befehlssignal
    CLK
    Taktsignal
    WRITE
    Schreibbefehl
    S
    Steuersignal
    GL1, GL2
    Gesamt-Schreiblatenz

Claims (5)

  1. Integrierter Speicher – mit einem Speicherzellenfeld (11 bis 14) zur Speicherung von Daten, – mit einer Zugriffssteuerung (3, 5) zur Steuerung eines Zugriffs auf das Speicherzellenfeld zum Lesen oder Schreiben von Daten des Speicherzellenfeldes anhand eines Taktsignals (CLK), – mit einem Datenpfad (6), der mit dem Speicherzellenfeld (11 bis 14) verbunden ist und der mindestens zwei Datenleitungen (61, 62) zum Versorgen des Speicherzellenfeldes mit Daten aufweist, – bei dem die Zugriffssteuerung (3, 5) in einer ersten Betriebsart des Speichers derart auf das Speicherzellenfeld (11 bis 14) zugreift, dass ein zu schreibendes Datum (D1) eines Zugriffszyklus mit einer Schreiblatenz (GL1, GL2) in das Speicherzellenfeld eingeschrieben wird, wobei an eine (61) der mindestens zwei Datenleitungen abhängig von einer steigenden Flanke des Taktsignals (CLK) Daten bereitgestellt werden und an eine andere (62) der mindestens zwei Datenleitungen abhängig von einer fallenden Flanke des Taktsignals (CLK) Daten bereitgestellt werden, – bei dem die Zugriffssteuerung (3, 5) in einer zweiten Betriebsart des Speichers derart auf das Speicherzellenfeld (11 bis 14) zugreift, dass ein zu schreibendes Datum (D1) eines Zugriffszyklus ohne die Schreiblatenz der ersten Betriebsart zeitgleich mit dem Anliegen eines Schreibbefehls (WRITE) in das Speicherzellenfeld eingeschrieben wird, wobei an die eine (61) und die andere (62) der mindestens zwei Datenleitungen gleichzeitig das gleiche Datum (D1) bereitgestellt wird.
  2. Integrierter Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Zugriffssteuerung (3, 5) in der zweiten Betriebsart des Speichers derart auf das Speicherzellenfeld (11 bis 14) zugreift, daß ein erstes das zu schreibendes Datum (D1) mit der steigenden Flanke des Taktsignals in das Speicherzellenfeld eingeschrieben wird.
  3. Integrierter Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Speicher weiterhin aufweist: – einen externen Anschluß (30) zum Empfang von Datensignalen (DQ), – einen ersten Multiplexer (21) zwischen dem externen Anschluß (30) und dem Datenpfad (6), wobei die mindestens zwei Datenleitungen (61, 62) des Datenpfades über den ersten Multiplexer in der ersten Betriebsart alternativ mit dem externen Anschluß verbindbar sind, – einen zweiten Multiplexer (22) in dem Datenpfad (6) zwischen dem ersten Multiplexer (21) und dem Speicherzellenfeld (11 bis 14), wobei die Datenleitungen (61, 62) über den zweiten Multiplexer (22) in der ersten Betriebsart mit dem ersten Multiplexer (21) und in der zweiten Betriebsart parallel mit dem externen Anschluß (30) verbindbar sind.
  4. Integrierter Speicher nach Anspruch 3, dadurch gekennzeichnet, daß – der Speicher ein von extern beschreibbares Register (9) und einen dritten Multiplexer (23) aufweist, der mit dem Register (9) und mit dem externen Anschluß (30) verbunden ist, – die mindestens zwei Datenleitungen (61, 62) über den zweiten und dritten Multiplexer (22, 23) in der zweiten Betriebsart parallel mit dem Register (9) oder parallel mit dem externen Anschluß (30) verbindbar sind.
  5. Integrierter Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Betriebsart ein Normalbetrieb des Speichers und die zweite Betriebsart ein Testbetrieb des Speichers ist.
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