DE10146149B4 - Schaltungsanordnung zum Empfang eines Datensignals - Google Patents
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Abstract
Schaltungsanordnung zum Empfang eines Datensignals (DQ), umfassend:
– einen ersten Anschluß (11) zum Empfang des Datensignals (DQ)
– einen zweiten Anschluß (12) zum Empfang eines ersten Taktsignals (DQS);
– einen Eingangspuffer (13), der dem ersten Anschluß (11) nachgeschaltet ist;
– ein taktsteuerbares Speicherelement (17), das dem Eingangspuffer (13) nachgeschaltet ist;
– einen dem Speicherelement (17) nachgeschalteten Ausgangsanschluß (22), an dem das empfangene Datensignal (DRWDL) anliegt;
– einen ersten Multiplexer (14), über den wahlweise in einer ersten Einstellung das erste Taktsignal (DQS) und in einer zweiten Einstellung ein zweites Taktsignal (CLK) dem Eingangspuffer (13) zur Taktsteuerung zuführbar ist;
– einen schaltbaren Signalpfad (23), durch den das Speicherelement (17) überbrückt wird, wenn der erste Multiplexer (14) die zweite Einstellung aufweist, wobei der Ausgangsanschluß (22) an den Ausgang des Signalpfads (23) gekoppelt ist.
– einen ersten Anschluß (11) zum Empfang des Datensignals (DQ)
– einen zweiten Anschluß (12) zum Empfang eines ersten Taktsignals (DQS);
– einen Eingangspuffer (13), der dem ersten Anschluß (11) nachgeschaltet ist;
– ein taktsteuerbares Speicherelement (17), das dem Eingangspuffer (13) nachgeschaltet ist;
– einen dem Speicherelement (17) nachgeschalteten Ausgangsanschluß (22), an dem das empfangene Datensignal (DRWDL) anliegt;
– einen ersten Multiplexer (14), über den wahlweise in einer ersten Einstellung das erste Taktsignal (DQS) und in einer zweiten Einstellung ein zweites Taktsignal (CLK) dem Eingangspuffer (13) zur Taktsteuerung zuführbar ist;
– einen schaltbaren Signalpfad (23), durch den das Speicherelement (17) überbrückt wird, wenn der erste Multiplexer (14) die zweite Einstellung aufweist, wobei der Ausgangsanschluß (22) an den Ausgang des Signalpfads (23) gekoppelt ist.
Description
- Die Erfindung betrifft eine Schaltungsanordnung zum Empfang eines Datensignals, die einen ersten Anschluß zum Empfang des Datensignals sowie einen zweiten Anschluß zum Empfang eines ersten Taktsignals sowie einen Eingangspuffer, der dem ersten Anschluß nachgeschaltet ist, umfaßt.
- Bei integrierten Halbleiterschaltungen, die taktsynchron arbeiten, sind Datensignale synchron zum Empfangstakt zu empfangen. Bei taktsynchron betriebenen Halbleiterspeichern, sogenannten SDRAM (Synchronous Dynamic Random Access Memories), insbesondere solchen, die nach dem Double Data Rate-Prinzip (DDR) arbeiten, ist gemäß einer Standardisierung nach JEDEC ein Datensignal DQS vorgesehen, zu dem taktsynchron die Datensignale am Eingangspuffer des Halbleiterspeichers bewertet werden. Das Datensignal ist während der steigenden und der fallenden Flanke des DQS-Signals gültig. Um dem Chip während des Normalbetriebs genügend Zeit zur Auswertung des DQS-Signals und damit zum Aufnehmen und Weiterverarbeiten, insbesondere zum Zwischenspeichern oder Latchen der Daten zu geben, ist eine Zeitspanne tDQSS vorgesehen worden. Wenn dem DDR SDRAM ein Schreibbefehl zum Empfangen von in den Speicherzellen abzuspeichernden Daten mitgeteilt wird, muß die Zeit tDQSS verstreichen, bis schließlich die Daten gültig an die Eingangsanschlüsse des Halbleiterspeichers angelegt werden dürfen.
- In
3 ist ein Zeitdiagramm für ein DDR SDRAM herkömmlicher Art gezeigt. Ergänzend wird auf die Literaturstelle Design Line der Firma Micron Technology Incorporated, Band 8, Ausgabe3 , drittes Quartal1999 , mit dem Titel "DDR SDRAM Functionality and Controller Read Data Capture" verwiesen. Die Betriebsabläufe im Halbleiterspeicher werden in Abhängigkeit vom Taktsignal CLK gesteuert. Ein Lesebefehl33 des Befehlssignals CMD wird zu einer steigenden Flanke30 des Betriebstakts CLK ausgewertet. Das oben beschriebene DQS-Signal weist die erste steigende Flanke zu einer um einen Betriebs-takt verzögerten Flanke31 auf. Erst jetzt können Datenwerte DQ zur steigenden und fallenden Flanke des DQS-Signals eingelesen werden. Die Datenwerte werden schaltungsintern zu einer größeren Wortbreite zusammengesetzt und an eine Datenleitung, die an sekundäre, das Speicherzellenfeld versorgende Leseverstärker angeschlossen ist, weitergeleitet. Diese Daten DRWDL liegen schließlich um eine weitere Taktperiode des Betriebstakts CLK verzögert zur nächsten steigenden Flanke32 gültig am sekundären Leseverstärker eingangs des Speicherzellenfelds vor. Dieser Betriebsablauf ist aufgrund der standardgemäßen Vorgabe von DDR SDRAMs einzuhalten. Zwischen dem Senden eines Schreibbefehls33 des Befehlssignals CMD und dem Anlegen des ersten Datenwerts34 verstreicht also die Verzögerungszeit tDQSS von mindestens einer Taktperiode; mindestens zwei Taktperioden35 verstreichen, bis ein Datenwort36 über das Signal DRWDL an das Speicherzellenfeld angelegt werden kann. - Insbesondere im Testbetrieb des Halbleiterspeichers ist es erforderlich, daß das gesamte Speicherzellenfeld sequentiell mit Daten beschrieben werden muß. Der Halbleiterspeicher wird dabei herkömmlicherweise unter verschiedenen Betriebsbedingungen getestet. Hierzu werden vorgegebene Datenwerte in sämtliche Speicherzellen des Speicherzellenfelds eingeschrieben und anschließend wieder ausgelesen, um mit den vorgegebenen Datenwerten verglichen zu werden. Ein Fehler wird festgestellt, wenn der ausgelesene vom eingeschriebenen Datenwert abweicht. Da beim Beschreiben von größeren Teilen oder des gesamten Speicherzellenfelds die standardgemäß vorgegebene Verzögerungszeit tDQSS sehr oft wiederholt abzuwarten ist, entsteht eine beträchtliche Betriebsverzögerung.
- In der
DE 198 39 105 A1 ist ein Halbleiterspeicher beschrieben, der eine Schaltungsanordnung zum Empfang eines Datensignals aufweist. Es ist ein erster Anschluß vorgesehen, um das Datensignal zu empfangen, sowie ein zweiter Anschluß, um ein Taktsignal zu empfangen. Ein Data Strobe-Signal wird chipintern in einer Steuerungseinrichtung aus dem zugeführten Systemtakt erzeugt. Datenwerte des Datensignals stehen taktsynchron mit dem Data Strobe-Signal zur Verfügung. - Eine Aufgabe der Erfindung besteht darin, eine Schaltungsanordnung anzugeben, bei der einerseits standardgemäß vorgegebene Spezifikationen beim Einlesen von Datenwerten eingehalten werden, aber andererseits umschaltbar ein beschleunigtes Einlesen von Datenwerten ermöglicht wird. Eine spezielle Aufgabe der Erfindung besteht darin, insbesondere für Halbleiterspeicher des Typs DDR SDRAMs, eine Möglichkeit zur Beschleunigung des Einlesens anzugeben, die für den Testfall geeignet ist.
- Gemäß der Erfindung werden die genannten Aufgaben gelöst durch eine Schaltungsanordnung zum Empfang eines Datensignals, umfassend:
- – einen ersten Anschluß zum Empfang des Datensignals;
- – einen zweiten Anschluß zum Empfang eines ersten Taktsignals;
- – einen Eingangspuffer, der dem ersten Anschluß nachgeschaltet ist;
- – ein taktsteuerbares Speicherelement, das dem Eingangspuffer nachgeschaltet ist;
- – einen dem Speicherelement nachgeschalteten Ausgangsanschluß, an dem das empfangene Datensignal anliegt;
- – einen ersten Multiplexer, über den wahlweise in einer ersten Einstellung das erste Taktsignal und in einer zweiten Einstellung ein zweites Taktsignal dem Eingangspuffer zur Taktsteuerung zuführbar ist;
- – einen schaltbaren Signalpfad, durch den das Speicherelement überbrückt wird, wenn der erste Multiplexer die zweite Einstellung aufweist, wobei der Ausgangsanschluß an den Ausgang des Signalpfads gekoppelt ist.
- Bei der Schaltungsanordnung gemäß der Erfindung wird in einem durch das Steuersignal einstellbaren Betriebszustand, beispielsweise den Testbetrieb, das Abwarten der Verzögerungszeit tDQSS abgeschaltet. Statt dessen wird ein bereitgestellter Datenwert parallel mit dem Anliegen des Schreibbefehls bei der gleichen Flanke des Betriebstaktsignals eingelesen. Allenfalls erforderlich ist, daß der Betriebstakt nicht zu hoch gewählt wird, damit die synchrone Betriebsweise eingehalten werden kann.
- So wird der eingangsseitige Datenpuffer, der im Normalbetrieb vom DQS-Signal taktweise gesteuert wird, im erfindungsgemäßen Testbetrieb direkt vom Betriebstakt CLK gesteuert. Da der Betriebstakt CLK kontinuierlich, dauerhaft vorliegt, kann ein angelegter Datenwert DQ sofort mit der nächsten steigenden Flanke des Betriebstakts CLK erfaßt werden. Darüber hinaus wird ein zusätzlich vorgesehener Datenspeicher, der im Normalbetrieb von einem eigenen Steuersignal freigeschaltet wird, im erfindungsgemäßen Testbetrieb überbrückt. Hierzu sind eingangs- und ausgangsseitig am Datenspeicher angeordnete Demultiplexer bzw. Multiplexer vorgesehen. Sämtliche Umschalter oder Multiplexer/Demultiplexer werden gemeinsam vom Steuersignal, das den Testbetrieb einstellt, angesteuert. Der Ausgang der Schaltungsanordnung ist gegebenenfalls unter Zwischenschaltung zusätzlicher Logik, die Datenwerte reorganisiert, an die verschiedenen Segmente des Speicherzellenfelds gekoppelt.
- Durch den zusätzlichen, relativ geringen Schaltungsaufwand wird einerseits ein standardgemäßes Betriebsverhalten und das Einhalten von standardgemäßen Spezifikationen gewährleistet. Andererseits kann der Testbetrieb, welcher nur dem Hersteller des Halbleiterspeichers, nicht aber dem Anwender zugänglich ist, bezüglich des Einlesens von Datenwerten wesentlich beschleunigt werden.
- Nachfolgend wird die Erfindung anhand der in der Zeichnung dargestellten Figuren näher erläutert. Es zeigen:
-
1 ein Blockschaltbild einer Schaltungsanordnung gemäß der Erfindung; -
2 ein Signaldiagramm von in der Schaltungsanordnung der1 vorkommenden Signalen während des Testbetriebs; und -
3 ein Signaldiagramm von in der1 vorkommenden Signalen während des Normalbetriebs, wie bereits eingangs erläutert. - Die Schaltung in
1 zeigt einen Anschluß11 zur Zuführung von Datensignalen. Beispielsweise ist der Anschluß11 eine metallisierte Anschlußfläche an der Oberfläche des Halbleiterchips, ein sogenanntes Pad. Der Anschluß12 ist das Anschlußpad für das DQS(Data Strobe)-Signal. Ein über das DQ-Pad11 eingegebenes Datenbit wird in einer Eingangspufferschaltung oder einem DQ-Receiver13 zwischengespeichert. Der Taktanschluß des DQ-Receivers13 wird von dem über das DQS-Pad12 eingegebenen DQS-Signal angesteuert. Zum Empfang des DQS-Signals ist dem DQS-Pad12 ein DQS-Receiver15 nachgeschaltet. Ein Speicherelement17 ist dem DQ-Receiver13 nachgeschaltet und dient zur weiteren Zwischenspeicherung des empfangenen Datensignals. Das Daten-Latch17 wird von einem Steuersignal WCTRL (3 ) freigeschaltet. Schließlich sorgt eine Logikschaltung18 für die Aufteilung der empfangenen Datenwerte auf verschiedene Chipsegmente. Der Ausgangsanschluß22 schließlich führt zum Speicherzellenfeld und wird dort beispielsweise an die sekundären Leseverstärker angelegt. Die sekundären Leseverstärker sind über Sammelleitungen mit primären Leseverstärkern verbunden, die ihrerseits wieder die Bitleitungen treiben, an denen die Speicherzellen angeschlossen sind. Eine Steuerungseinrichtung10 , beispielsweise ein chipexterner Speichercontroller, stellt den Betriebstakt CLK bereit, liefert mehrere Datensignalleitungen umfassende Betriebsbefehle CMD, beispielsweise Schreiben oder Lesen oder Refresh oder einen Befehl zum Umschalten in den Testmodus, und liefert schließlich das DQS-Signal, welches am DQS-Pad12 eingegeben wird. Insoweit entspricht die beschriebene Schaltung der -
1 einer herkömmlichen, in einem DDR SDRAM angeordneten Eingangsschaltung für Datensignale. - Gemäß der Erfindung ist ein Multiplexer
14 vorgesehen sowie ein Demultiplexer19 sowie ein weiterer Multiplexer20 in geeigneter Einbindung in den Signalpfad und mit entsprechender Ansteuerung durch ein oder mehrere Testmodesignale TM. Der erste Multiplexer14 ist eingangsseitig einerseits mit dem DQS-Receiver15 verbunden sowie andererseits mit einem Anschluß16 , an dem der Betriebstakt CLK eingespeist wird. Ausgangsseitig steuert der Multiplexer14 den Takteingang des DQ-Receivers13 an. Der Demultiplexer19 ist eingangsseitig mit dem Ausgang des DQ-Receivers13 verbunden. Ausgangsseitig ist der Demultiplexer19 mit dem Daten-Latch17 verbunden. Der Multiplexer20 ist eingangsseitig einerseits mit dem Ausgang des Daten-Latches17 verbunden. Andererseits ist der Multiplexer20 eingangsseitig mit dem anderen Ausgang des Demultiplexers19 verbunden. Schließlich steuert der Multiplexer20 ausgangsseitig die Logikeinrichtung18 an. Sämtliche Steueranschlüsse der Multiplexer/Demultiplexer14 ,19 ,20 werden von dem den Testmode angebenden Steuersignal TM am Anschluß21 angesteuert. Es versteht sich, daß auch verschiedene Steuersignale verwendet werden können. - Zur Ansteuerung der Multiplexer/Demultiplexer
14 ,19 ,20 ist es alternativ möglich, jeweils verschiedene Steuersignale zu verwenden. So können die Multiplexer/Demultiplexer durch verschiedene Testmode-Steuersignale geschaltet werden. Zumindest ist die Bedingung einzuhalten, daß während der Abarbeitung eines Schreibkommandos der Multiplexer14 sich in derjenigen Einstellung befindet, bei der der Takt am Anschluß16 an den D2-Receiver angelegt wird und der Bypass23 aktiviert ist. - Im in
2 dargestellten Testbetrieb, dann, wenn das Steuersignal TM aktiv ist, wird beispielsweise ein Schreibbefehl27 über das Befehlssteuersignal CMD eingegeben und zur steigenden Flanke25 des Taktsignals CLK bewertet. Gleichzeitig kann ein Datenbit26 des Datensignals DQ angelegt werden, da der DQ-Receiver13 über den Multiplexer14 und den Anschluß16 mit dem Taktsignal CLK gesteuert wird. Das Ausgangssignal des DQ-Receivers13 wird unter Umgehung des Daten-Latches17 über den Signalpfad23 , der den Ausgang des Demultiplexers19 mit dem einen Eingang des Multiplexers20 verbindet, direkt an den Eingang der Logikeinrichtung19 und die Datenleitung22 weitergeleitet. Bereits zur steigenden Flanke25 des Taktsignals CLK liegt ein gültiger Datenwert des am Anschluß22 anliegenden Datensignals DRWDL vor. Gegenüber dem in3 für den Normalbetrieb dargestellten Signalablauf wird die zwei Taktperioden des Betriebstakts CLK umfassende Verzögerung35 gespart. Vielmehr liegt bei der Erfindung ein am DQ-Pad11 eingegebener Datenwert taktsynchron mit der ersten steigenden Flanke des Betriebstakts CLK am Anschluß22 vor. Am Eingang des Halbleiterspeichers kann daher das Datensignal DQ bereits mit dem Anlegen eines Schreibbefehls27 gültig bereitgestellt werden. - Die Multiplexer und Demultiplexer
14 ,19 ,20 können mit Transfer-Gates realisiert werden, die vom Steuersignal TM entsprechend angesteuert werden. - Bei einem Schreibzugriff während des Testbetriebs können also bis zu zwei Takte gespart werden. Für einen Halbleiterspeicher mit einer Speicherkapazität von 128 Mbit kann unter bestimmten Zugriffsarten für das vollständige Beschreiben des Speicherzellenfeldes eine Ersparnis bis zu 300 ms erreicht werden. Da solche Schreibvorgänge für das komplette Speicherzellenfeld innerhalb eines individuellen Tests oder im gesamten Testablauf relativ oft wiederholt werden, führt die Erfindung zu einer signifikanten Ersparnis an Testzeit.
-
- 10
- Steuerschaltung
- 11
- Anschluß für ein Datensignal, DQ-Pad
- 12
- Anschluß für ein Taktsignal, DQS-Pad
- 13
- Eingangspuffer, DQ-Receiver
- 14
- Multiplexer
- 15
- DQ-Receiver
- 16
- Eingangsanschluß
- 17
- Speicherelement, Daten-Latch
- 18
- Logikeinrichtung
- 19
- Demultiplexer
- 20
- Multiplexer
- 21
- Steuersignalanschluß
- 22
- Ausgangsanschluß
- 24
- Speicherzellenfeld
- 241
- Speicherzelle
- 25
- Flanke
- 27
- Schreibbefehl
- 26
- Datenwert
- 30, 31, 32
- Flanke
- 33
- Schreibbefehl
- 37
- Flanke
- 34
- Datenwert
- 36
- Datenwert
- 35
- Zeitverzögerung
- CLK
- Taktsignal
- CMD
- Befehlssignal
- DQ
- Datensignal
- DRWDL
- Datensignal
- DQS
- Steuersignal, Data-Strobe-Signal
- tDQSS
- Zeitverzögerung
Claims (7)
- Schaltungsanordnung zum Empfang eines Datensignals (DQ), umfassend: – einen ersten Anschluß (
11 ) zum Empfang des Datensignals (DQ) – einen zweiten Anschluß (12 ) zum Empfang eines ersten Taktsignals (DQS); – einen Eingangspuffer (13 ), der dem ersten Anschluß (11 ) nachgeschaltet ist; – ein taktsteuerbares Speicherelement (17 ), das dem Eingangspuffer (13 ) nachgeschaltet ist; – einen dem Speicherelement (17 ) nachgeschalteten Ausgangsanschluß (22 ), an dem das empfangene Datensignal (DRWDL) anliegt; – einen ersten Multiplexer (14 ), über den wahlweise in einer ersten Einstellung das erste Taktsignal (DQS) und in einer zweiten Einstellung ein zweites Taktsignal (CLK) dem Eingangspuffer (13 ) zur Taktsteuerung zuführbar ist; – einen schaltbaren Signalpfad (23 ), durch den das Speicherelement (17 ) überbrückt wird, wenn der erste Multiplexer (14 ) die zweite Einstellung aufweist, wobei der Ausgangsanschluß (22 ) an den Ausgang des Signalpfads (23 ) gekoppelt ist. - Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Datensignalpfad (
23 ) einen Demultiplexer (19 ) umfaßt, der eingangsseitig mit einem Ausgang des Eingangspuffers (13 ) und ausgangsseitig mit dem Speicherelement (17 ) gekoppelt ist, und einen weiteren Multiplexer (20 ) umfaßt, der eingangsseitig einerseits mit dem Speicherelement (17 ) und andererseits mit einem Ausgang des Demultiplexers (19 ) gekoppelt ist. - Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der erste und der weitere Multiplexer (
14 ,20 ) sowie der Demultiplexer (19 ) jeweils vom gleichen Steuersignal (TM) steuerbar sind. - Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das zweite Taktsignal (CLK) über einen weiteren Eingangsanschluß (
16 ) bereitbestellt wird. - Schaltungsanordnung nach Anspruch 4, gekennzeichnet durch Schaltungsmittel (
10 ), durch die eine steigende Flanke (37 ) des ersten Taktsignals (DQS) mindestens um eine Taktperiode des zweiten Taktsignals (CLK) verzögert nach einer steigenden Flanke (30 ) des zweiten Taktsignals (CLK) erzeugt wird, wenn während der steigenden Flanke (30 ) des zweiten Taktsignals (CLK) ein Lesebefehl (33 , CMD) erzeugt wird. - Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß ein Speicherzellenfeld (
24 ) mit Speicherzellen (241 ) zum Speichern von Datenwerten vorgesehen ist und daß der Ausgangsanschluß (22 ) mit dem Speicherzellenfeld (24 ) gekoppelt ist, um Datenwerte zu empfangen. - Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Schaltungsanordnung eine Normalbetriebsart und eine Testbetriebsart aufweist, daß während der Testbetriebsart ein Funktionstest durchführbar ist, und daß das Steuersignal (TM) zum Einstellen der Testbetriebsart dient.
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