DE19909671B4

DE19909671B4 - Halbleiterspeicherbauelement

Info

Publication number: DE19909671B4
Application number: DE19909671A
Authority: DE
Inventors: Ho-Cheol Lee; Kyung-woo Nam
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1998-09-01
Filing date: 1999-03-05
Publication date: 2013-04-11
Anticipated expiration: 2019-03-06
Also published as: US6108244A; KR100301046B1; KR20000018316A; TW455767B; JP2000076848A; GB2341253B; GB2341253A; DE19909671A1; GB9905513D0

Abstract

Halbleiterspeicherbauelement mit – einem Speicherzellenfeld (31), – einem ersten Anschluss (DQ), – einem Dateneingabepuffer (33) zum Puffern von über den ersten Anschluss empfangenen Daten und Übertragen der gepufferten Daten zum Speicherzellenfeld synchron mit einem ersten Taktsignal (CLK1), – einem ersten Datenausgabepuffer (35) zum Puffern von aus dem Speicherzellenfeld abgegebenen Daten und zum Ausgeben der gepufferten Daten nach außen über den ersten Anschluss synchron mit dem ersten Taktsignal, – einem Register (36) zum temporären Speichern der vom Speicherzellenfeld (31) abgegebenen Daten, – einem zweiten Anschluss (SDQ), – einem zweiten Datenausgabepuffer (37) zum Puffern von aus dem Register abgegebenen Daten und Abgeben der gepufferten Daten über den zweiten Anschluss nach außen synchron mit einem zweiten Taktsignal (CLK2), – einem zwischen das Speicherzellenfeld (31) und den Dateneingabepuffer (33) eingeschleiften Schreibtreiber (32) zum Empfangen der vom Dateneingabepuffer abgegebenen Daten und Übertragen der empfangenen Daten zum Speicherzellenfeld...

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement, insbesondere zur Verwendung als Graphikspeicherbauelement hoher Geschwindigkeit.
Während ein konventionelles Halbleiterspeicherbauelement lediglich Speicher- und Lesefunktionen für Bilddaten beinhaltet, muss ein Graphikspeicherbauelement neben Datenspeicher- und Datenlesefunktionen periodisch eine Bildschirmauffrischfunktion ausführen. Deshalb wird, da das Graphikspeicherbauelement eine höhere Betriebsgeschwindigkeit haben muss als der herkömmliche Speicherbauelementtyp, als Graphikspeicherbauelement üblicherweise ein synchrones Hochgeschwindigkeits-DRAM verwendet.
1 zeigt ein schematisches Blockdiagramm eines Dateneingabe-/Datenausgabepfades eines herkömmlichen synchronen DRAM. Das herkömmliche synchrone DRAM von 1 beinhaltet ein Speicherzellenfeld 11, einen Schreibtreiber 13, einen Dateneingabepuffer 15, einen Lesetreiber 17 und einen Datenausgabepuffer 19.
Wenn nach einer Zeilenaktivierung ein Schreibbefehl erfolgt, puffert der mit einer ansteigenden Flanke eines Taktsignals CLK synchronisierte Dateneingabepuffer 15 Daten, die über einen Anschluß DQ empfangen werden, d. h. über einen Eingabe-/Ausgabeanschluß, und überträgt diese auf eine Dateneingabeleitung DI. Als nächstes empfängt der Schreibtreiber 13 ein Ausgangssignal vom Dateneingabepuffer 15, das über die Dateneingabeleitung DI übertragen wird, und überträgt dieses auf eine Dateneingabe-/Datenausgabeleitung I/O. Die zur Dateneingabe-/Datenausgabeleitung I/O übertragenen Daten werden in eine Speicherzelle des Speicherzellenfeldes 11 geschrieben.
Entsprechend werden, wenn nach einer Zeilenaktivierung ein Lesebefehl erfolgt, Daten aus dem Speicherzellenfeld 11 auf die Dateneingabe-/Datenausgabeleitung I/O übertragen, der Lesetreiber 17 empfängt die auf die Dateneingabe-/Datenausgabeleitung I/O übertragenen Daten und überträgt diese auf eine Datenausgabeleitung DO. Dann puffert der mit einer ansteigenden Flanke des Taktsignals CLK synchronisierte Datenausgabepuffer 19 die auf die Datenausgabeleitung DO übertragenen Daten und gibt die gepufferten Daten über den Anschluß DQ nach außen ab.
2 zeigt ein Zeitsteuerungsdiagramm eines Lesevorgangs des in 1 gezeigten, herkömmlichen synchronen DRAM. Wie aus 2 ersichtlich, ändern sich die Daten, die am Anschluß DQ synchron mit der ansteigenden Flanke des Taktsignals CLK abgegeben werden. In jüngerer Zeit wurde als Antwort auf die Anforderung nach höheren Betriebsfrequenzen ein synchrones DRAM mit Doppeldatenrate (DDR) entwickelt, bei dem Daten synchron mit den ansteigenden und fallenden Flanken des Taktsignals CLK abgegeben werden. Das synchrone DDR-DRAM vermag die Datenrate gegenüber derjenigen des in 1 gezeigten, herkömmlichen synchronen DRAM zu verdoppeln.
Wenn jedoch das synchrone DRAM als ein Graphikspeicherbauelement verwendet wird, werden die Datenspeicher- und Datenlesefunktionen sowie die Bildschirmauffrischfunktion über einen einzelnen Anschluß durchgeführt, was die Graphikprozeßgeschwindigkeit aufgrund einer begrenzten Betriebsgeschwindigkeit herabsetzt. Während ein herkömmlicher Doppelanschlussspeicher, wie ein DRAM mit erweiterter Datenausgabe (EDO), Dateneingabe- und Datenausgabevorgänge parallel über zwei Anschlüsse ausführt, ist die Betriebsgeschwindigkeit konstruktionsbedingt sehr gering. Selbst wenn somit ein herkömmliches Doppelanschluss-Speicherbauelement als Grafikspeicherbauelement verwendet wird, ist die Grafikprozessgeschwindigkeit noch immer niedrig.
Die Patentschrift US 5.343.425 offenbart ein Mehrport-Halbleiterspeicherbauelement mit einem Speicherzellenfeld, einem Random-Port mit einem zugehörigen ersten Dateneingabe-/Datenausgabepuffer, eine seriellen Port mit einem zugehörigen zweiten Dateneingabe-/Datenausgabepuffer und einem Datenregister zwischen dem Speicherzellenfeld und dem zweiten Dateneingabe-/Datenausgabepuffer.
Weitere, insbesondere auch für Grafikanwendungen ausgelegte Halbleiterspeicherbauelemente sind in der Patentschrift EP 0 324 470 B1 und dem Zeitschriftenaufsatz D. Bursky, Graphics-Optimized DRAMs Deliver Top-Notch Performance, Electronic Design, 23.03.1998, Seite 89 offenbart.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementes der eingangs genannten Art zugrunde, mit dem sich eine verbesserte Grafikprozessgeschwindigkeit bereitstellen lässt.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelementes mit den Merkmalen des Anspruchs 1 oder 4. Das dadurch definierte synchrone Halbleiterspeicherbauelement hoher Geschwindigkeit besitzt einen Doppelanschluss und kann als Grafikspeicherbauelement verwendet werden, da über den ersten Anschluss Lese- und Schreibvorgänge für Bilddaten ausgeführt werden können, während über den zweiten Anschluss gleichzeitig der Bildschirmauffrischvorgang durchgeführt werden kann. Auf diese Weise lässt sich die Grafikprozessgeschwindigkeit erhöhen. Da außerdem die Ausgabedaten des zweiten Datenausgabepuffers mit den ansteigenden und fallenden Flanken des zweiten Taktsignals synchronisiert sind, kann der Bildschirmauffrischvorgang mit hoher Geschwindigkeit erfolgen.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Eine vorteilhafte, nachfolgend beschriebene Ausführungsform der Erfindung sowie das zu deren besserem Verständnis oben beschriebene, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein schematisches Blockdiagramm eines Dateneingabe-/Datenausgabepfads eines herkömmlichen synchronen DRAM,
2 ein Zeitsteuerungsdiagramm eines Lesevorgangs des in 1 gezeigten, herkömmlichen synchronen DRAM,
3 ein schematisches Blockdiagramm eines Dateneingabe-/ Datenausgabepfads eines erfindungsgemäßen synchronen Speicherbauelementes hoher Geschwindigkeit mit Doppelanschluß und
4 ein Zeitsteuerungsdiagramm eines Lesevorgangs des in 3 gezeigten, synchronen DRAM hoher Geschwindigkeit mit Doppelanschluß.
Nachfolgend werden unter Bezugnahme auf die beigefügten Zeichnungen die Struktur und die Funktionsweise eines erfinsynchronen DRAM hoher Geschwindigkeit mit einem Doppelanschluß erläutert.
Das in 3 blockdiagrammatisch dargestellte, synchrone DRAM mit Doppelanschluß beinhaltet ein Speicherzellenfeld 31, einen Schreibtreiber 32, einen Dateneingabepuffer 33, einen Lesetreiber 34, einen ersten Datenausgabepuffer 34, ein Register 36, einen zweiten Datenausgabepuffer 37, einen ersten Anschluß DQ und einen zweiten Anschluß SDQ.
Wenn nach einer Zeilenaktivierung ein Schreibbefehl angelegt wird, puffert der mit einer ansteigenden Flanke eines ersten Taktsignals CLK1 synchronisierte Dateneingabepuffer 33 Daten, die über den ersten Anschluß DQ, d. h. einen ersten Eingabe/Ausgabe-Anschluß, empfangen werden, und überträgt die Daten zu einer Dateneingabeleitung DI. Als nächstes empfängt der Schreibtreiber 32 die vom Dateneingabepuffer 33 abgegebenen und über die Dateneingabeleitung DI übertragenen Daten und überträgt diese zu einer Dateneingabe-/Datenausgabeleitung I/O. Die zur Dateneingabe-/Datenausgabeleitung I/O übertragenen Daten werden in eine Speicherzelle des Speicherzellenfeldes 31 geschrieben.
Entsprechend werden, wenn nach einer Zeilenaktivierung ein Lesebefehl angelegt wird, Daten aus dem Speicherzellenfeld 31 der Lesetreiber 34 empfängt die auf die Dateneingabe- / der Schreibtreiber 34 empfängt die auf die Dateneingabe-/Datenausgabeleitung I/O übertragenen Daten und übrträgt diese auf eine Datenausgabeleitung DO. Dann puffert der mit einer ansteigenden Flanke des ersten Taktsignals CLK1 synchronisierte erste Datenausgabepuffer 35 die über die Datenausgabeleitung DO übertragenen Daten und gibt die gepufferten Daten über den ersten Anschluß DQ nach außen ab.
Speziell werden, wenn nach einer Zeilenaktivierung ein Befehl zum Lesen von Daten über den zweiten Anschluß SDQ angelegt wird, wie im Fall des Lesens von Daten über den ersten Anschluß DQ Daten aus dem Speicherzellenfeld 31 auf die Dateneingabe-/Datenausgabeleitung I/O übertragen, und der Lesetreiber 34 empfängt die auf die Dateneingabe-/Datenausgabeleitung I/O übertragenen Daten und überträgt diese zur Datenausgabeleitung DO. Als nächstes speichert das Register 36 temporär die zur Datenausgabeleitung DO übertragenen Daten. Das Register 36 ist so gebaut, daß seriell auf dieses zugegriffen werden kann. Dann puffert der mit den ansteigenden und fallenden Flanken eines zweiten Taktsignals CLK2 synchronisierte, zweite Datenausgabepuffer 37 die vom Register 36 abgegebenen Daten und gibt die gepufferten Daten nach außen über den zweiten Anschluß SDQ ab.
Hierbei wird, wenn die Daten über den zweiten Anschluß SDQ gelesen werden, die doppelte Menge an über den ersten Anschluß DQ gelesenen Daten zuvor aus dem Speicherzellenfeld 31 zur Datenausgabeleitung DO geholt. Das zweite Taktsignal CLK2 besitzt einen von demjenigen des ersten Taktsignals CLK1 verschiedenen Taktzyklus und ist mit dem ersten Taktsignal CLK1 nicht synchronisiert. Jedoch kann bei Bedarf das erste Taktsignal CLK1 als das zweite Taktsignal CLK2 verwendet werden.
4 zeigt ein Zeitsteuerungsdiagramm eines Lesevorgangs des in 3 dargestellten, synchronen DRAM hoher Geschwindigkeit mit Doppelanschluß, wobei gleiche erste und zweite Taktsignale CLK1 und CLK2 verwendet sind. Wenn im Beispiel von 4 ein Lesebefehl READ angelegt wird, ändern sich die am ersten Anschluß DQ abgegebenen Daten synchron mit einer ansteigenden Flanke des ersten Taktsignals CLK1. Wenn über den zweiten Anschluß SDQ ein Lesebefehl SREAD zum Lesen von Daten angelegt wird, ändern sich die am zweiten Anschluß SDQ abgegebenen Daten synchron mit ansteigenden und fallenden Flanken des zweiten Taktsignals CLK2. Folglich wird, wenn das in 3 dargestellte, synchrone DRAM hoher Geschwindigkeit mit Doppelanschluß als Grafikspeicherbauelement verwendet wird, der Schreibvorgang für Bilddaten über den ersten Anschluß DQ, den Dateneingabepuffer 33 und den Schreibtreiber 32 ausgeführt. Der Lesevorgang für Bilddaten wird durch den Lesetreiber 34, den ersten Datenausgabepuffer 35 und den ersten Anschluß DQ ausgeführt.
Speziell werden während eines Bildschirmauffrischvorgangs die Daten aus dem Speicherzellenfeld 31 temporär in einem Speicherort vorbestimmter Kapazität, d. h. im Register 36, gespeichert, und dann werden die im Register 36 gespeicherten Daten während des Bildschirmauffrischvorgangs über den zweiten Datenausgabepuffer 37 und den zweiten Anschluß SDQ abgegeben. Hierbei kann, indem das vom ersten Taktsignal CLK1 verschiedene und mit diesem nicht synchronisierte, zweite Taktsignal CLK2 verwendet wird, der Bildschirmauffrischvorgang asynchron sowohl zum Datenschreibvorgang als auch zum Datenlesevorgang ausgeführt werden.
Da somit der Bildschirmauffrischvorgang und die Datenschreib- und Datenlesevorgänge parallel über verschiedene Anschlüsse durchgeführt werden, kann die Grafikprozeßgeschwindigkeit erhöht werden. Da außerdem die Ausgabedaten des zweiten Datenausgabepuffers 37 mit den ansteigenden und fallenden Flanken des zweiten Taktsignals CLK2 synchronisiert sind, kann der Bildschirmauffrischvorgang mit hoher Geschwindigkeit durchgeführt werden.
Wie oben beschrieben kann somit die Grafikprozeßgeschwindigkeit beträchtlich gesteigert werden, wenn als Grafikspeicherbauelement das synchrone DRAM hoher Geschwindigkeit mit Doppelanschluß verwendet wird.

Claims

Halbleiterspeicherbauelement mit – einem Speicherzellenfeld (31), – einem ersten Anschluss (DQ), – einem Dateneingabepuffer (33) zum Puffern von über den ersten Anschluss empfangenen Daten und Übertragen der gepufferten Daten zum Speicherzellenfeld synchron mit einem ersten Taktsignal (CLK1), – einem ersten Datenausgabepuffer (35) zum Puffern von aus dem Speicherzellenfeld abgegebenen Daten und zum Ausgeben der gepufferten Daten nach außen über den ersten Anschluss synchron mit dem ersten Taktsignal, – einem Register (36) zum temporären Speichern der vom Speicherzellenfeld (31) abgegebenen Daten, – einem zweiten Anschluss (SDQ), – einem zweiten Datenausgabepuffer (37) zum Puffern von aus dem Register abgegebenen Daten und Abgeben der gepufferten Daten über den zweiten Anschluss nach außen synchron mit einem zweiten Taktsignal (CLK2), – einem zwischen das Speicherzellenfeld (31) und den Dateneingabepuffer (33) eingeschleiften Schreibtreiber (32) zum Empfangen der vom Dateneingabepuffer abgegebenen Daten und Übertragen der empfangenen Daten zum Speicherzellenfeld über eine Dateneingabe-/Datenausgabeleitung (I/O) und – einem zwischen das Speicherzellenfeld einerseits und den ersten Datenausgabepuffer (35) und das Register andererseits eingeschleiften Lesetreiber (34) zum Empfangen von aus dem Speicherzellenfeld abgegebenen Daten über die Dateneingabe-/Datenausgabeleitung und Ausgeben der empfangenen Daten in einem ersten Lesemodus über den ersten Datenausgabepuffer und den ersten Anschluss oder in einem zweiten Lesemodus über das Register, den zweiten Datenausgabepuffer und den zweiten Anschluss.
Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass der erste Datenausgabepuffer (35) Daten synchron mit der ansteigenden Flanke des ersten Taktsignals (CLK1) abgibt.
Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass der zweite Datenausgabepuffer (37) Daten synchron mit der ansteigenden und fallenden Flanke des zweiten Taktsignals (CLK2) abgibt.
Halbleiterspeicherbauelement mit – einem Speicherzellenfeld (31), – einem ersten Anschluss (DQ), – einem Dateneingabepuffer (33) zum Puffern von über den ersten Anschluss empfangenen Daten und Übertragen der gepufferten Daten zum Speicherzellenfeld synchron mit der ansteigenden Flanke eines ersten Taktsignals (CLK1), – einem ersten Datenausgabepuffer (35) zum Puffern von aus dem Speicherzellenfeld abgegebenen Daten und Übertragen der gepufferten Daten über den ersten Anschluss nach außen synchron mit der ansteigenden Flanke des ersten Taktsignals, – einem zweiten Anschluss (SDQ), – einem zweiten Datenausgabepuffer (37) zum Puffern der aus dem Speicherzellenfeld (31) abgegebenen Daten und zum Abgeben der gepufferten Daten über den zweiten Anschluss nach außen synchron mit sowohl der ansteigenden als auch der fallenden Flanke eines zweiten Taktsignals (CLK2). einem zwischen das Speicherzellenfeld (31) und den Dateneingabepuffer (33) eingeschleiften Schreibtreiber (32) zum Empfangen des Ausgangssignals des Dateneingabepuffers und Übertragen der empfangenen Daten zum Speicherzellenfeld über eine Dateneingabe-/Datenausgabeleitung (I/O), – einem zwischen das Speicherzellenfeld und den ersten Datenausgabepuffer (35) eingeschleiften Lesetreiber (34) zum Empfangen der aus dem Speicherzellenfeld über die Dateneingabe-/Datenausgabeleitung abgegebenen Daten und – einem zwischen den Lesetreiber (34) und den zweiten Datenausgabepuffer (35) geschalteten Register (36) zum temporären Speichern des Ausgangssignals des Lesetreibers und Übertragen der gespeicherten Daten zum zweiten Datenausgabepuffer, – wobei die vom Lesetreiber empfangenen Daten in einem ersten Lesemodus über den ersten Datenausgabepuffer und den ersten Anschluss und in einem zweiten Lesemodus über das Register, den zweiten Datenausgabepuffer und den zweiten Anschluss ausgegeben werden.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass das zweite Taktsignal (CLK) gleich dem ersten Taktsignal (CLK1) ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass das zweite Taktsignal (CLK) verschieden vom ersten Taktsignal (CLK1) ist.