DE19738893A1

DE19738893A1 - Schaltsignalgenerator und diesen verwendendes, synchrones SRAM

Info

Publication number: DE19738893A1
Application number: DE19738893A
Authority: DE
Inventors: Hak-Soo Yu
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-01-29
Filing date: 1997-09-05
Publication date: 1998-07-30
Also published as: GB2321739A; GB2321739B; US5991233A; TW359775B; KR100247923B1; JP3941982B2; GB9717917D0; JPH10255476A; KR19980066901A

Description

Die Erfindung bezieht sich auf einen Schaltsignalgenerator für ein Halbleiterbauelement und auf ein diesen verwendendes, synchrones SRAM.

Ein SRAM (statischer Speicher mit wahlfreiem Zugriff) hoher Geschwindigkeit wird unter den Halbleiterbauelementen haupt sächlich als ein Cache-Speicher eines Systems verwendet, und der Bedarf für einen Cache-Speicher wächst mit zunehmender Dif ferenz der Geschwindigkeiten einer CPU und eines DRAM bei wachsender Leistungsfähigkeit der Systeme. Außerdem werden, wenngleich unterschiedliche Hochgeschwindigkeits-SRAM gemäß den Taktfrequenzen der CPUs benötigt werden, asynchrone Stan dard-SRAMs mit 10 ns bis 20 ns typischerweise in Systemen ver wendet, die bei Geschwindigkeiten von 100 MHz oder weniger ar beiten, und der Bedarf für synchrone Hochgeschwindigkeits-SRAMs mit 100 MHz bis 220 MHz nimmt gemäß dem Anwachsen der Taktfrequenzen von CPUs zu. Daher wurden synchrone SRAMs als Cache-SRAMs in Personalcomputern der unteren Preisklasse ebenso verwendet wie in Produkten wie Arbeitsplatzrechnern und Servern.

Für synchrone SRAMs gibt es einen synchronen Pipeline-Typ und einen synchronen Burst-Typ. Ersterer wird als ein Cache-SRAM für Chips der Serie von Computern mit eingeschränktem Be fehlsvorrat (RISC) verwendet, während letzterer als ein Cache-SRAM für Mikroprozessoreinheiten (MPUs) von Computern mit komplexem Befehlsvorrat (CISC) von Intel und Motorola verwendet wird. Die Erfindung bezieht sich auf das synchrone Burst-SRAM.

Fig. 1 zeigt ein schematisches Blockdiagramm eines herkömmli ches synchronen SRAMs, das um ein Burst-Steuerungsschema zen triert ist, wobei ein Lese/Schreib-Steuerpfad nicht gezeigt ist.

Bezugnehmend auf Fig. 1 besitzt das herkömmliche synchrone SRAM eine Adresspufferstufe 1, eine Burst-Steuerstufe 2, eine Takterzeugungsstufe 3 und eine Burst-Zählstufe 4. Außerdem beinhaltet das herkömmliche synchrone SRAM des weiteren ein Speicherzellenfeld 5, eine Leseverstärkerstufe 6, eine Ausga bedatenpfad/Datenspeicherstufe 7, einen Ausgabepuffer 8 und einen Eingabe/Ausgabe-Anschluß 9. Das herkömmliche synchrone SRAM enthält außerdem eine Eingabepufferstufe 10 extern, eine Eingabedatenpfad/Datenspeicherstufe 11 und eine Schreib-Trei berstufe 12.

In dem herkömmlichen synchronen SRAM von Fig. 1 werden die Übertragungssequenzen von Ausgabedaten und Eingabedaten durch Steuerung der Leseverstärkerstufe 6 und der Schreib-Treiber stufe 12 oder einer Wortleitungs- oder Spaltenauswahlleitung des Speicherzellenfeldes 5 durch die Burst-Adresse (BSTAD) festgelegt, die das Ausgangssignal der Burst-Zählstufe 4 dar stellt.

Fig. 2 ist ein Diagramm zur Veranschaulichung des Burst-Lesevorgangs des in Fig. 1 gezeigten, herkömmlichen synchro nen SRAMs.

Bezugnehmend auf Fig. 2 werden, wenn in dem herkömmlichen synchronen SRAM von Fig. 1 ein Burst-Lesevorgang durchgeführt wird, die Burst-Adresse (BSTAD) in der Burst-Zählstufe 4 er zeugt, die Daten einer Speicherzelle in der Leseverstärker stufe 6 abgetastet und die abgetasteten Daten in der Ausgabe datenpfad/Datenspeicherstufe 7 zwischengespeichert, und zwar während jedes der anderen Zyklen T2, T3 und T4 mit Ausnahme des ersten und des fünften Zyklus T1, T5. Das heißt, die Pro zesse des Abtastens, Zwischenspeicherns und Ausgebens von Da ten werden während jedes Zyklus des Systemtaktsignals CLK durch die Burst-Zählstufe 4 beeinflußt. Wenn daher ein Burst-Lesevorgang mit extrem hoher Geschwindigkeit in dem herkömm lichen synchronen SRAM beabsichtigt ist, d. h. wenn die Fre quenz des Systemtaktsignals CLK ansteigt und daher die Peri oden der Zyklen sich verringern, sollten die Prozesse des Er zeugens von Burst-Adressen und des Abtastens, Zwischenspei chers und Ausgebens von Daten während eines kurzen Zyklus durchgeführt werden, was möglicherweise Fehlfunktionen verur sacht. Wenn die Frequenz des Systemtaktsignals CLK anwächst und außerdem die Perioden der Zyklen sich verringern, können während des Burst-Schreibvorgangs Fehlfunktionen genauso wie während des obigen Burst-Lesevorgangs auftreten. Des weiteren ist es schwierig, Daten in Paaren während eines einzigen Zy klus zu lesen oder zu schreiben, d. h. eine doppelte Datenra tenfunktion in dem herkömmlichen synchronen SRAM von Fig. 1 zu implementieren.

Der Erfindung liegt als technisches Problem die Bereitstel lung eines Schaltsignalgenerators, der gleichzeitig Eingabe datenpfade festlegen kann, um damit ein synchrones SRAM zur Durchführung eines Burst-Betriebs mit extrem hoher Geschwin digkeit zu realisieren, sowie eines einen solchen Signalgene rator verwendenden, synchronen SRAMs zur Durchführung eines Burst-Betriebs mit extrem hoher Geschwindigkeit und/oder zum leichten Lesen oder Schreiben von Daten in Paaren während ei nes einzelnen Zyklus, d. h. zum einfachen Implementieren einer doppelten Datenratenfunktion, zugrunde.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Schaltsignalgenerators mit den Merkmalen des Anspruchs 1 und eines synchronen SRAMs mit den Merkmalen des Anspruchs 7 oder 33.

Vorteilhafte Weiterbildungen der Erfindung sind in den Un teransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben be schriebene, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:

Fig. 1 ein schematisches Blockdiagramm eines herkömmlichen synchronen SRAMs,

Fig. 2 ein Diagramm zur Veranschaulichung eines Burst-Lesebetriebs des in Fig. 1 gezeigten, herkömmlichen synchronen SRAMs,

Fig. 3 ein Schaltbild eines erfindungsgemäßen Schaltsignal generators,

Fig. 4 ein schematisches Blockdiagramm eines erfindungsgemä ßen synchronen SRAMs,

Fig. 5 ein Diagramm zur Veranschaulichung eines Burst-Lesebetriebs des in Fig. 4 gezeigten synchronen SRAMs,

Fig. 6 ein detailliertes Blockdiagramm einer Datenpfadstufe des in Fig. 4 gezeigten synchronen SRAMs,

Fig. 7 ein detailliertes Blockdiagramm einer Pfad-Schalt steuerstufe in dem synchronen SRAM von Fig. 6 und

Fig. 8 Adresstabellen für einen linearen Burst-Modus und ei nen Verschachtelungs-Burstmodus in einem synchronen SRAM.

Fig. 3 zeigt ein Schaltbild eines erfindungsgemäßen Schaltsi gnalgenerators. Dieser Schaltsignalgenerator gemäß Fig. 3 be inhaltet erste Logikmittel 3c zum Empfangen eines ersten und eines zweiten Steuersignals von beiden Steueranschlüssen CNT1 und CNT2 sowie von Eingangssignalen von beiden Eingangsan schlüssen IN1 und IN2, zum Durchführen logischer Operationen mit den Signalen und zum Erzeugen eines ersten Schaltsignals an einem Ausgangsanschluß SW1 sowie einen Leitungszwischen speicher 3a zum Zwischenspeichern des ersten Schaltsignals. Der Schaltsignalgenerator besitzt außerdem zweite Logikmittel 3b zum Empfangen des ersten Schaltsignals und des ersten Steuersignals, zum sequentiellen Erzeugen zweiter bis vierter Schaltsignale an jeweiligen Ausgangsanschlüssen SW2, SW3 und SW4 sowie zum sequentiellen Freigeben der zweiten bis vierten Schaltsignale, wenn das erste Schaltsignal freigegeben wird.

Die ersten Logikmittel 3c beinhalten ein NOR-Gatter NR1 zum NOR-Verknüpfen des ersten und des zweiten Steuersignals, die von den beiden Steueranschlüssen CNT1 und CNT2 empfangen wer den, sowie ein UND-Gatter AND1 zum UND-Verknüpfen eines Aus gangssignals des NOR-Gatters NR1 und der von den beiden Ein gangsanschlüssen IN1 und IN2 empfangenen Signale und zum Er zeugen des ersten Schaltsignals am Ausgangsanschluß SW1. Der Leitungszwischenspeicher 3a beinhaltet einen Inverter 15, der mit einem Eingangsanschluß an den Ausgangsanschluß des UND-Gatters AND1 angeschlossen ist, und einen Inverter 16, der mit einem Eingangsanschluß an den Ausgangsanschluß des Inver ters 15 und mit einem Ausgangsanschluß an den Ausgangsan schluß des UND-Gatters AND1 angeschlossen ist. Außerdem bein halten die zweiten Logikmittel 3b drei in Reihe geschaltete Einheitslogikmittel 3b1, 3b2 und 3b3. Die Einheitslogikmittel 3b1, 3b2 und 3b3 besitzen jeweilige Inverter I2, I3 und I4 zum Invertieren von Schaltsignalen ihrer vorangegangenen Ein heitslogikmittel und jeweilige NOR-Gatter NR2, NR3 und NR4 zum NOR-Verknüpfen von Signalen, die von den Invertern I2, I3 und I4 empfangen werden, und dem ersten Steuersignal, sowie zum Erzeugen von Schaltsignalen.

Der Schaltsignalgenerator arbeitet wie folgt. Wenn entweder das erste oder das zweite Steuersignal, die jeweils von einem der beiden Steueranschlüsse CNT1 und CNT2 empfangen werden, auf hohem Logikpegel liegen, gelangen alle an die Ausgangsan schlüsse abgegebenen Schaltsignale SW1 bis SW4 auf niedrigen Logikpegel. Wenn sowohl das erste als auch das zweite Steuer signal, die von den Steueranschlüssen CNT1 und CNT2 empfangen werden, auf niedrigem Logikpegel liegen, werden die Zustände der Ausgangsanschlüsse SW1 bis SW4 durch die Signale be stimmt, die von den Eingangsanschlüssen IN1 und IN2 empfangen werden. Dies bedeutet, daß alle an den Ausgangsanschlüssen SW1 bis SW4 abgegebenen Schaltsignale auf niedrigen Logikpe gel gelangen, wenn beide von den Eingangsanschlüssen IN1 und IN2 empfangene Signale auf niedrigem Logikpegel liegen. Wenn beide Signale, die von den Eingangsanschlüssen IN1 und IN2 empfangen werden, auf hohem Logikpegel liegen, liegt das Aus gangssignal des UND-Gatters AND1 auf hohem Logikpegel. Das erste, am Ausgangsanschluß SW1 abgegebene Schaltsignal wird daher auf hohem Logikpegel freigegeben, und die zweiten bis vierten Schaltsignale, die an den Ausgangsanschlüssen SW2 bis SW4 abgegeben werden, werden nacheinander auf hohem Logikpe gel freigegeben.

Fig. 4 zeigt ein schematisches Blockdiagramm eines erfin dungsgemäßen synchronen SRAMs, in welchem der Schaltsignalge nerator von Fig. 3 verwendet ist. Da in dem Blockdiagramm von Fig. 4 hauptsächlich ein Burst-Steuerschema veranschaulicht ist, sind grundlegende Lese/Schreib-Steuerpfade nicht ge zeigt.

Das erfindungsgemäße synchrone SRAM gemäß Fig. 4 beinhaltet eine Adresspufferstufe 21 zum Empfangen einer extern zuge führten Adresse, eine Burst-Steuerstufe 22 zur Steuerung ei nes Lese/Schreib-Vorgangs und einer Burstmodus-Einstellung, eine Takterzeugungsstufe 23 zur Erzeugung eines internen Taktsignals ICLK, das mit einem extern zugeführten System taktsignal synchronisiert ist, und eine Pfad-Schaltsteuer stufe 24 zur Erzeugung eines Schaltsteuersignals SWCONi in Reaktion auf die Ausgangssignale der Adresspufferstufe 21 und der Burst-Steuerstufe 22. Um Daten aus einem Speicherzellen feld 25 zu lesen, besitzt das erfindungsgemäße synchrone SRAM des weiteren eine Leseverstärkerstufe 26 zum Abtasten und Verstärken von Daten, die vom Speicherzellenfeld 25 übertra gen werden, eine Ausgabedatenpfad/Datenspeicherstufe 27 zum Speichern eines Ausgangssignals der Leseverstärkerstufe 26 und zum gleichzeitigen Festlegen von Ausgabepfaden des ge speicherten Ausgangssignals in Reaktion auf das Schaltsteuer signal SWCONi sowie eine Ausgabepufferstufe 28 zum Puffern eines Ausgangssignals der Ausgabedatenpfad/Datenspeicherstufe 27 in Reaktion auf das interne Taktsignal ICLK und zum Abge ben des gepufferten Signals über einen Eingabe/Ausgabe- Anschluß 29. Um extern eingegebene Daten in das Speicherzel lenfeld 25 während eines Burst-Schreibvorgangs einzuschrei ben, beinhaltet das erfindungsgemäße synchrone SRAM zudem ei ne Eingabepufferstufe 30 zum Puffern eines extern über den Eingabe/Ausgabe-Anschluß 29 in Reaktion auf das interne Takt signal ICLK empfangenen Signals, eine Eingabedatenpfad/Daten speicherstufe 31 zum gleichzeitigen Festlegen von Eingabepfa den des in dem Eingabepuffer 30 gepufferten Eingabesignals und Speichern des Eingabesignals sowie eine Schreib-Treiberstufe 32 zum Schreiben eines Ausgangssignals der Ein gabedatenpfad/Datenspeicherstufe 31 in das Speicherzellenfeld 25.

Das oben beschriebene, erfindungsgemäße synchrone SRAM der Fig. 4 unterscheidet sich von dem herkömmlichen synchronen SRAM der Fig. 1 darin, daß die Burst-Zählstufe des herkömmli chen synchronen SRAMs durch die Pfad-Schaltsteuerstufe 24 er setzt ist und das Schaltsteuersignal SWCONi, welches das Aus gangssignal der Pfad-Schaltsteuerstufe 24 darstellt, die Aus gabedatenpfad/Datenspeicherstufe 27 sowie die Eingabedaten pfad/Datenspeicherstufe 31 steuert. Die Pfad-Schaltsteuer stufe 24 ist aus in Fig. 3 gezeigten Schaltsignalgeneratoren aufgebaut, wobei ihre detaillierte Beschreibung weiter unten gegeben wird. Das erfindungsgemäße synchrone SRAM kann hier bei so aufgebaut sein, daß das Schaltsteuersignal SWCONi die Leseverstärkerstufe 26 und die Schreib-Treiberstufe 32 oder eine Wortleitung oder Spaltenauswahlleitung des Speicherzel lenfeldes 25 steuert.

In dem synchronen SRAM von Fig. 4 werden daher alle Burst-Aufträge und alle Datenpfade der Ausgabedatenpfad/Daten speicherstufe 27 und der Eingabedatenpfad/Datenspeicherstufe 31 durch das Schaltsteuersignal SWCONi gleichzeitig mit dem Starten eines Burst-Vorgangs festgelegt. Der anschließende Vorgang, d. h. ein Datenausgabeprozeß, wird durch die Steue rung des Burst-Betriebs nicht beeinflußt. Dies wird weiter unten unter Bezugnahme auf die Fig. 6 und 7 detailliert erläutert.

Fig. 5 zeigt ein Diagramm zur Veranschaulichung eines Burst-Lesevorgangs des in Fig. 4 gezeigten, synchronen SRAMs. Hier bei beträgt die Burst-Länge vier Dateneinheiten, und es ist ein Register-Register-Modus vorgegeben.

Während eines ersten Zyklus T1 des Systemtaktsignals CLK wird durch die Burst-Steuerstufe 22 in dem synchronen SRAM von Fig. 4 ein Burst-Modus festgelegt. Dann wird der Burst-Betrieb gestartet, wobei die Leseverstärkerstufe 26 gleich zeitig vier Datenwerte abtastet und verstärkt, d. h. erste bis vierte Datenwerte, die auf externe Eingabe einer ersten Adresse hin von dem Speicherzellenfeld 25 übermittelt werden, und die Ausgabedatenpfad/Datenspeicherstufe 27 puffert die abgetasteten und verstärkten ersten bis vierten Datenwerte in Reaktion auf das Schaltsteuersignal SWCONi. Dann wird über den Eingabe/Ausgabe-Anschluß 29 der zwischengespeicherte er ste Datenwert mittels der Ausgabepufferstufe 28 während eines zweiten Zyklus T2 des Systemtaktsignals CLK abgegeben, der zwischengespeicherte, zweite Datenwert wird während eines dritten Zyklus T3 abgegeben, und der zwischengespeicherte dritte Datenwert wird während eines vierten Zyklus T4 abgege ben. Während eines fünften Zyklus T5 wird der zwischengespei cherte vierte Datenwert abgegeben, und der erste Zyklus T1 beginnt von neuem, wenn sich der Lesevorgang fortgesetzt, während andernfalls der Burst-Betrieb endet.

Ein Burst-Schreibvorgang wird in einem zu demjenigen des oben beschriebenen Burst-Lesevorgangs umgekehrten Pfad durchge führt, d. h. über Eingabedatenpfade, so daß eine detaillierte Erläuterung dieses Betriebs hier weggelassen werden kann.

Fig. 6 zeigt ein detailliertes Blockschaltbild einer Daten pfadstufe des in Fig. 4 dargestellten synchronen SRAMs. Glei che Bezugszeichen bezeichnen hier dieselben Komponenten wie in Fig. 4.

Bezugnehmend auf Fig. 6 beinhaltet das dortige erfindungsge mäße synchrone SRAM das Speicherzellenfeld 25, die Abtastver stärkerstufe 26, die Ausgabedatenpfad/Datenspeicherstufe 27, einen Zeit-Demultiplexer 33, die Ausgabepufferstufe 28, den Eingabe/Ausgabe-Anschluß 29, die Eingabepufferstufe 30, einen Zeit-Multiplexer 34, die Eingabedatenpfad/Datenspeicherstufe 31, die Schreib-Treiberstufe 32 und die Pfad-Schaltsteuer stufe 24.

Die Abtastverstärkerstufe 26 beinhaltet erste bis vierte Le severstärker 26a bis 26d zum Abtasten und Verstärken jeweili ger Daten, die aus Speicherzellen empfangen werden, welche aus dem Speicherzellenfeld 25 ausgewählt werden. Die Ausgabe datenpfad/Datenspeicherstufe 27 beinhaltet einen Lesedatenre gisterblock 27A, einen Pfad-Schalterblock 27S, Ausgabedaten pfadleitungen ODP1-ODP4 und einen Ausgabedatenregisterblock 27O. Der Lesedatenregisterblock 27R ist mit ersten bis vier ten Lesedatenregistern 27Ra-27Rd ausgerüstet, um die Aus gangssignale der Leseverstärker 26a bis 26d zu speichern. Der Pfad-Schalterblock 27S ist zwischen die Ausgangsanschlüsse der Lesedatenregister 27Ra bis 27Rd und die Ausgabedatenpfad leitungen ODP1 bis ODP4 eingeschleift und enthält eine Mehr zahl von Pfad-Schaltern S1 bis S16, die gleichzeitig durch Schaltsteuersignale SWCON11 bis SWCON44 gesteuert werden. Au ßerdem beinhaltet der Ausgabedatenregisterblock 27O erste bis vierte Ausgabedatenregister 27Oa bis 27Od, um jeweilige Si gnale abzuspeichern, die über die Ausgabedatenpfadleitungen ODP1 bis ODP4 übertragen werden. Die Ausgangssignale der Aus gabedatenregister 27Oa bis 27Od werden im Zeit-Demultiplexer 33 einem Demultiplexvorgang unterzogen und sequentiell nach außen über die Ausgabepufferstufe 28 und den Eingabe/Ausgabe-Anschluß 29 abgegeben.

Die Eingabedatenpfad/Datenspeicherstufe 31 enthält einen Schreibdatenregisterblock 31R, einen Pfad-Schalterblock 31S, Eingabedatenpfadleitungen IDP1 bis IDP4 und einen Eingabeda tenregisterblock 311. Der Eingabedatenregisterblock 31I ist mit ersten bis vierten Datenregistern 31Ia bis 31Id zum Spei chern von Signalen, die sequentiell extern über den Einga be/Ausgabe-Anschluß 29, die Eingabepufferstufe 30 und den Zeit-Multiplexer 34 empfangen werden, und zum Abgeben der je weiligen Eingangssignale zu den Eingabedatenpfadleitungen IDP1 bis IDP4 ausgerüstet. Der Schreibdatenregisterblock 31R enthält erste bis vierte Schreibdatenregister 31Ra bis 31Rd zum Speichern von Signalen, die an ihren Eingangsanschlüssen eingegeben werden. Der Pfad-Schalterblock 31S ist zwischen die Eingangsanschlüsse der Schreibdatenregister 31Ra bis 31Rd und die Eingabedatenpfadleitungen IDP1 bis IDP4 eingeschleift und enthält eine Mehrzahl von Pfad-Schaltern S17 bis S32, die gleichzeitig durch die Schaltsteuersignale SWCON11 bis SWCON44 gesteuert werden. Außerdem enthält die Schreib- Treiberstufe 32 erste bis vierte Schreibtreiber 32a bis 32d zum Empfangen der Ausgangssignale der Schreibdatenregister 31Ra bis 31Rd und zum Schreiben der empfangenen Signale in Speicherzellen, die aus dem Speicherzellenfeld 25 ausgewählt werden.

Die Pfad-Schaltsteuerstufe 24 empfängt erste und zweite Steu ersignale RESET und DSENB, eine Mehrzahl von Adressenbits A0 und A1 sowie eine Mehrzahl invertierter Adressenbits A0B und A1B, wobei die Adressenbits und die invertierten Adressenbits zu Beginn des Burst-Betriebs angelegt werden, und erzeugt die Schaltsteuersignale SWCON11 bis SWCON44. Das erste Steuersi gnal RESET wird in Verbindung mit dem Ende oder Stopp des Burst-Betriebs gesendet, und das zweite Steuersignal DSENB gibt die Pfad-Schaltsteuerstufe 24 frei und wird in Verbin dung mit Lese/Schreib-Vorgängen und einem Burstmodus (einem linearen Burstmodus und einem verschachtelten Burstmodus) ge sendet. Jedes von den Lesedatenregistern 27Ra bis 27Rd wird mit einer der Ausgabendatenpfadleitungen ODP1 bis ODP4 durch Aktivieren eines der vier Pfad-Schalter, die mit den Aus gangsanschlüssen der Lesedatenregister verbunden sind, mit tels eines der Schaltsteuersignale SWCON11 bis SWCON44 ver bunden. Außerdem wird jedes von der Schreibdatenregistern 31Ra bis 31Rd mit einer der Eingabedatenpfadleitungen IDP1 bis IDP4 durch Aktivieren eines der vier Pfad-Schalter, die mit den Eingangsanschlüssen der Schreibdatenregister verbun den sind, mittels eines der Schaltsteuersignale SWCON11 bis SWCON44 verbunden.

Fig. 7 zeigt ein detailliertes Blockschaltbild der Pfad-Schaltsteuerstufe des synchronen SRAMs von Fig. 6. Die Pfad-Schaltsteuerstufe ist gemäß Fig. 7 mit einer ersten Schaltsi gnalerzeugungsstufe 24a, einer zweiten Schaltsignalerzeu gungsstufe 24b und Logikmitteln 24c ausgerüstet.

Die erste Schaltsignalerzeugungsstufe 24a dient dazu, alle Burst-Aufträge in einem linearen Burst-Modus festzulegen, und erzeugt eine erste Gruppe von 16 Schaltsignalen LSWCON11 bis LSWCON44 in Reaktion auf das erste und das zweite Steuersi gnal RESET und DSENB, die Mehrzahl von Adressenbits A0 und A1 sowie die Mehrzahl von invertierten Adressenbits A0B und A1B. Die erste Schaltsignalerzeugungsstufe 24a wird im linearen Burst-Modus aktiviert, d. h. wenn sich das zweite Steuersignal DSENB auf niedrigem Logikpegel befindet, und enthält vier Einheitsschaltsignalgeneratoren 24a1 bis 24a4. Die Einheits schaltsignalgeneratoren 24a1 bis 24a4 haben jeweils denselben Schaltungsaufbau wie der in Fig. 3 gezeigte Schaltsignalgene rator.

Der Einheitsschaltsignalgenerator 24a1 gibt Schaltsignale LSWCON11, LSWCON22, LSWCON33 und LSWCON44 gemäß den Burst-Aufträgen des in Fig. 8 gezeigten Falles 1 im linearen Burst-Modus an den jeweiligen Ausgangsanschluß SW1, SW2, SW3 und SW4 in Reaktion auf A0B, A1B, RESET bzw. DSENB ab, die an beiden Eingangsanschlüssen IN1 und IN2 sowie an beiden Steu eranschlüssen CNT1 und CNT2 eingegeben werden. Der Einheits schaltsignalgenerator 24a2 gibt Schaltsignale LSWCON21, LSWCON32, LSWCON43 und LSWCON14 entsprechend den Burst-Aufträgen des in Fig. 8 gezeigten Falles 2 im linearen Burst-Modus an den jeweiligen Ausgangsanschluß SW1, SW2, SW3 und SW4 in Reaktion auf A0, A1B, RESET bzw. DSENB ab, die an bei den Eingangsanschlüssen IN1 und IN2 sowie beiden Steueran schlüssen CNT1 und CNT2 eingegeben werden. Der Einheits schaltsignalgenerator 24a3 gibt Schaltsignale LSWCON31, LSWCON42, LSWCON13 und LSWCON24 entsprechend Burst-Aufträgen des in Fig. 8 gezeigten Falles 3 im linearen Burst-Modus an die Ausgangsanschlüsse SW1, SW2, SW3 bzw. SW4 in Reaktion auf A0B, A1, RESET bzw. DSENB ab, die an beiden Eingangsanschlüs sen IN1 und IN2 sowie beiden Steueranschlüssen CNT1 und CNT2 eingegeben werden. Der Einheitsschaltsignalgenerator 24a4 gibt Schaltsignale LSWCON41, LSWCON12, LSWCON23 und LSWCON34 entsprechend Burst-Aufträgen des in Fig. 8 gezeigten Falles 4 im linearen Burst-Modus an den Ausgangsanschlüssen SW1, SW2, SW3 bzw. SW4 in Reaktion auf A0, A1, RESET bzw. DSENB ab, die an beiden Eingangsanschlüssen IN1 und INS2 sowie beiden Steu eranschlüssen CNT1 und CNT2 eingegeben werden.

Die zweite Schaltsignalerzeugungsstufe 24b dient dazu, alle Burst-Aufträge in einem verschachtelten Burst-Modus festzule gen, und erzeugt eine zweite Gruppe von 16 Schaltsignalen ISWCON11 bis ISWCON44 in Reaktion auf das erste Steuersignal RESET, das invertierte Signal DSENBB des zweiten Steuersi gnals DSENB, das im Inverter 11 invertiert wird, der Mehrzahl von Adressenbits A0 und A1 sowie der Mehrzahl von invertier ten Adressenbits A0B und A1B. Die zweite Schaltsignalerzeu gungsstufe 24b wird im verschachtelten Burst-Modus aktiviert, d. h. wenn sich das zweite Steuersignal DSENB auf hohem Logik pegel befindet, und enthält erste bis vierte Einheitsschalt signalgeneratoren 24b1 bis 24b4. Die Einheitsschaltsignalge neratoren 24b1 bis 24b4 haben jeweils denselben Schaltungs aufbau wie der in Fig. 3 gezeigte Schaltsignalgenerator.

Hierbei gibt der Einheitsschaltsignalgenerator 24b1 Schaltsi gnale ISWCON11, ISWCON22, ISWCON33 und ISWCON44 gemäß den Burst-Aufträgen des in Fig. 8 gezeigten Falles 1 in einem verschachtelten linearen Burst-Modus an den jeweiligen Aus gangsanschluß SW1, SW2, SW3 und SW4 in Reaktion auf A0B, A1B, RESET bzw. DSENBB ab, die an beiden Eingangsanschlüssen IN1 und IN2 sowie an beiden Steueranschlüssen CNT1 und CNT2 ein gegeben werden. Der Einheitsschaltsignalgenerator 24b2 gibt Schaltsignale ISWCON21, ISWCON12, ISWCON43 und ISWCON34 gemäß Burst-Aufträgen des in Fig. 8 gezeigten Falls 2 im verschach telten linearen Burst-Modus an den Ausgangsanschlüssen SW1, SW2, SW3 bzw. SW4 in Reaktion auf A0, A1B, RESET bzw. DSENBB ab, die an beiden Eingangsanschlüssen IN1 und IN2 sowie bei den Steueranschlüssen CNT1 und CNT2 eingegeben werden. Der Einheitsschaltsignalgenerator 24b3 gibt Schaltsignale ISWCON31, ISWCON42, ISWCON13 und ISWCON24 entsprechend Burst-Aufträgen des in Fig. 8 gezeigten Falls 3 im verschachtelten linearen Burst-Modus an den Ausgangsanschlüssen SW1, SW2, SW3 bzw. SW4 in Reaktion auf A0B, A1, RESET bzw. DSENBB ab, die an beiden Eingangsanschlüssen IN1 und IN2 sowie beiden Steu eranschlüssen CNT1 und CNT2 eingegeben werden. Außerdem gibt der Einheitsschaltsignalgenerator 24b4 Schaltsignale ISWCON41, ISWCON32, ISWCON23 und ISWCON14 entsprechend Burst-Aufträgen des in Fig. 8 gezeigten Falls 4 im verschachtelten linearen Burst-Modus an den Ausgangsanschlüssen SW1, SW2, SW3 bzw. SW4 in Reaktion auf A0, A1, RESET bzw. DSENBB ab, die an beiden Eingangsanschlüssen IN1 und IN2 sowie beiden Steueran schlüssen CNT1 und CNT2 eingegeben werden.

Die Logikmittel 24c beinhalten 16 ODER-Gatter, von denen je des dazu dient, eine ODER-Verknüpfung eines der ersten Gruppe von Schaltsignalen LSWCON11 bis LSWCON44 mit einem der zwei ten Gruppe von Schaltsignalen ISCON11 bis ISCON44 durchzufüh ren und ein entsprechendes Schaltsteuersignal von den Schalt steuersignalen SWCON11 bis SWCON44 zu erzeugen.

Unter Bezugnahme auf die Fig. 6 und 7 wird ein Burst-Steuerschema und ein Datenpfad-Steuerschema dieses erfin dungsgemäßen synchronen SRAMs beschrieben.

Wenn der Burst-Betrieb beginnt und eine erste Burst-Adresse extern angelegt wird, werden die Zustände des ersten und des zweiten Steuersignals RESET und DSENB, der Mehrzahl von Adressenbits A0 und A1 sowie der Mehrzahl von invertierten Adressenbits A0B und A1B bestimmt. Wenn beispielsweise sowohl das erste als auch das zweite Steuersignal RESET und DSENB auf niedrigem Logikpegel liegen, d. h. wenn ein linearer Burst-Modus festgelegt ist, und sich sowohl A0 als auch A1 auf hohem Logikpegel befinden, wird nur der Einheitschaltsi gnalgenerator 24a4 der ersten Schaltsignalerzeugungsstufe 24a von Fig. 7 aktiviert. Dies bedeutet, daß die vier Schaltsi gnale LSWCON41, LSWCON12, LSWCON23 und LSWCON34, welche die Ausgangssignale des Einheitsschaltsignalgenerators 24a4 von der ersten Gruppe von 16 Schaltsignalen LSWCON11 bis LSWCON44 und der zweiten Gruppe von 16 Schaltsignal ISCON11 bis ISCON44 sind, auf hohem Logikpegel freigegeben werden und die übrigen auf niedrigem Logikpegel gesperrt werden. Folglich werden von den 16 Schaltsignalen SWCON11 bis SWCON44, welche die Ausgangssignale der Logikmittel 24c darstellen, nur die vier Schaltsignale SWCON41, SWCON12, SWCON23 und SWCON34 auf hohen Logikpegel freigegeben, während die übrigen auf niedri gem Logikpegel liegen. Indem die Pfad-Schalter S2, S7, S12 und S13 des Pfad-Schalterblocks 27S von Fig. 6 leitend ge schaltet werden, werden folglich der Ausgangsanschluß des er sten Lesedatenregisters 27a mit dem Eingangsanschluß des Aus gabedatenregisters 27Ob, der Ausgangsanschluß des zweiten Le sedatenregisters 27Rb mit dem Eingangsanschluß des dritten Ausgabedatenregisters 27Oc und der Ausgangsanschluß des drit ten Lesedatenregisters 27Rc mit dem Eingangsanschluß des vierten Ausgabedatenregisters 27Od verbunden. Außerdem werden dadurch, daß die Pfad-Schalter S18, S23, S28 und S29 des Pfad-Schalterblocks 31S leitend geschaltet werden, der Aus gangsanschluß des ersten Eingabedatenregisters 31Ia mit dem Eingangsanschluß des vierten Schreibdatenregisters 31Rd, der Ausgangsanschluß des zweiten Eingabedatenregisters 31Ib mit dem Eingangsanschluß des ersten Schreibdatenregisters 31Ra und der Ausgangsanschluß des dritten Eingabedatenregisters 31Ic mit dem Eingangsanschluß des zweiten Schreibdatenregi sters 31Rb sowie das vierte Eingabedatenregister 31Id mit dem Eingangsanschluß des dritten Schreibdatenregisters 31Rc ver bunden.

Wie oben beschrieben, werden in dem erfindungsgemäßen SRAM alle Burst-Aufträge in der Pfad-Schaltsteuerstufe 24 gleich zeitig beim Starten des Burst-Betriebs festgelegt, und alle Eingabe- und Ausgabedatenpfade werden gleichzeitig durch die Schaltsteuersignale SWCON11 bis SWCON44 festgelegt, welche die Ausgangssignale der Pfad-Schaltsteuerstufe 24 bilden. Folglich werden durch Anwendung des Schaltsignalgenerators der vorliegenden Erfindung bei einem synchronen SRAM alle Eingabe- und Ausgabedatenpfade gleichzeitig festgelegt. Au ßerdem wird in dem diesen Schaltsignalgenerator verwendenden synchronen SRAM dadurch, daß alle Eingabe- und Ausgabendaten pfade gleichzeitig festgelegt werden, ein nachfolgender Vor gang, d. h. ein Datenausgabe- oder Dateneingabeprozeß, durch die Steuerung des Burst-Betriebs nicht beeinflußt. Somit kann in dem erfindungsgemäßen synchronen SRAM ein Burst-Betrieb mit extrem hoher Geschwindigkeit durchgeführt werden, und es ist einfach, Daten in Paaren in einem einzigen Zyklus zu le sen oder zu schreiben, d. h. eine Doppeldatenratenfunktion zu implementieren. Es versteht sich, daß die vorliegende, durch die beigefügten Ansprüche charakterisierte Erfindung nicht auf die oben beschriebenen Ausführungsbeispiele beschränkt ist, sondern Varianten und Modifikationen davon umfaßt, wie sich dies für den Fachmann ergibt.

Claims

1. Schaltsignalgenerator für ein Halbleiterbauelement, gekennzeichnet durch

- erste Logikmittel (3c) zum Empfangen eines ersten und ei nes zweiten Steuersignals (CNT1, CNT2) sowie einer Mehrzahl von Eingangssignalen (IN1, IN2), zum Durchführen logischer Operationen mit den empfangenen Signalen und zum Erzeugen ei nes ersten Schaltsignals und
- zweite Logikmittel (3b) zum Empfangen des ersten Schaltsi gnals und des ersten Steuersignals, zum sequentiellen Erzeu gen der anderen Schaltsignale und zum sequentiellen Freigeben der anderen Schaltsignale, wenn das erste Schaltsignal frei gegeben wird.

2. Schaltsignalgenerator nach Anspruch 1, weiter dadurch ge kennzeichnet, daß die ersten Logikmittel (3c) folgende Ele mente enthalten:

- NOR-Mittel (NR1) zum Empfangen des ersten und des zweiten Steuersignals (CNT1, CNT2) und zum Durchführen einer NOR-Verknüpfung der empfangenen Signale und
- UND-Mittel (AND1) zum Empfangen eines Ausgangssignals der NOR-Mittel (NR1) und einer Mehrzahl von Eingangssignalen (IN1, IN2), zum Durchführen einer UND-Verknüpfung der empfan genen Signale und zum Erzeugen des ersten Schaltsignals.

3. Schaltsignalgenerator nach Anspruch 1 oder 2, weiter da durch gekennzeichnet, daß die zweiten Logikmittel (3b) eine Mehrzahl von in Reihe geschalteten Einheitslogikmitteln (3b1, 3b2, 3b3), von denen jedes Einheitslogikmittel Invertermittel (I2, I3, I4) zum Invertieren eines von dem vorhergehenden Einheitslogikmittel abgegebenen Schaltsignals beinhaltet, so wie NOR-Mittel (NR2, NR3, NR4) zum Durchführen einer NOR-Verknüpfung eines Ausgangssignals der Invertermittel mit dem ersten Steuersignal (CNT1) und zum Erzeugen eines Schaltsi gnals aufweisen.

4. Schaltsignalgenerator nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, daß alle Schaltsignale auf niedrigem Logikpegel gesperrt sind, wenn eines von dem ersten und zweiten Steuersignal (CNT1, CNT2) auf hohem Logikpegel liegt.

5. Schaltsignalgenerator nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, daß alle Schaltsignale auf niedrigem Logikpegel gesperrt sind, wenn sowohl das erste als auch das zweite Steuersignal auf hohem Logikpegel liegen.

6. Schaltsignalgenerator nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, daß alle Schaltsignale auf ho hem Logikpegel freigegeben sind, wenn sowohl das erste als auch das zweite Steuersignal auf niedrigem Logikpegel und al le von der Mehrzahl von Eingangssignalen auf hohem Logikpegel liegen.

7. Synchrones SRAM zur Durchführung eines Burstmodus-Betriebs mit

- einer Abtastverstärkerstufe (26) zum Abtasten und Verstär ken von Speicherzellendaten,
- einer Ausgabedatenpfad/Datenspeicherstufe (27) zum Spei chern von Ausgangssignalen der Abtastverstärkerstufe und zum gleichzeitigen Festlegen von Ausgabepfaden der Ausgangssigna le in Reaktion auf Schaltsteuersignale,
- einer Ausgabepufferstufe (28) zum Puffern von Ausgangs signalen der Ausgabedatenpfad/Datenspeicherstufe in Reaktion auf ein internes Taktsignal,
- einer Eingabepufferstufe (30) zum Puffern extern zugeführ ter Signale in Reaktion auf das interne Taktsignal,
- einer Eingabedatenpfad/Datenspeicherstufe (31) zum Spei chern der in der Eingabepufferstufe gepufferten Signale und zum gleichzeitigen Festlegen von Eingabepfaden der gepuffer ten Signale in Reaktion auf die Schaltsteuersignale,
- einer Schreib-Treiberstufe (12) zum gleichzeitigen Schrei ben der Ausgangssignale der Eingabedatenpfad/Datenspeicher stufe in Speicherzellen und
- einer Pfad-Schaltsteuerstufe (24) zum Erzeugen der Schalt steuersignale (SWCONi) in Reaktion auf Adressenbits und ein erstes und zweites Steuersignal.

8. Synchrones SRAM nach Anspruch 7, weiter dadurch gekenn zeichnet, daß das interne Taktsignal mit einem extern zuge führten Systemtaktsignal synchronisiert und intern erzeugt wird.

9. Synchrones SRAM nach Anspruch 7 oder 8, weiter dadurch ge kennzeichnet, daß die Adressenbits durch eine Adresse erzeugt werden, die während des Burstmodus-Betriebs extern zugeführt wird.

10. Synchrones SRAM nach einem der Ansprüche 7 bis 9, weiter dadurch gekennzeichnet, daß das erste Steuersignal ein Ende oder einen Stopp des Burst-Modusbetriebs anzeigt.

11. Synchrones SRAM nach einem der Ansprüche 7 bis 10, weiter dadurch gekennzeichnet, daß das zweite Steuersignal die Pfad-Schaltsteuerstufe (24) freigibt und einen linearen Burst-Modus oder einen verschachtelten Burst-Modus auswählt.

12. Synchrones SRAM nach einem der Ansprüche 7 bis 11, weiter dadurch gekennzeichnet, daß die Ausgabedatenpfad/Daten speicherstufe (27) einen Lesedatenregisterblock (27R) zum Speichern der Ausgangssignale der Abtastverstärkerstufe (26), eine Mehrzahl von Ausgabedatenpfadleitungen (ODP1 bis ODP4), einen Pfad-Schalterblock (27S) zum Verbinden der Ausgangsan schlüsse des Lesedatenregisterblocks mit einer jeweiligen Ausgabedatenpfadleitung sowie einen Ausgabedatenregisterblock (27O) zum Speichern von über die jeweiligen Ausgabedatenpfad leitungen übertragenen Signalen und zum Abgeben der gespei cherten Signale an die Ausgabepufferstufe (28) beinhaltet.

13. Synchrones SRAM nach Anspruch 12, weiter dadurch gekenn zeichnet, daß der Pfad-Schalterblock (27S) eine Mehrzahl von Pfad-Schaltern (S1 bis S16) beinhaltet, die zwischen die Aus gangsanschlüsse der Mehrzahl von Lesedatenregistern (27Ra bis 27Rd) im Lesedatenregisterblock (27R) und die jeweiligen Aus gabedatenpfadleitungen (ODP1 bis ODP4) eingeschleift sind und durch die Schaltsteuersignale (SWCON11 bis SWCON44) gesteuert werden.

14. Synchrones SRAM nach einem der Ansprüche 7 bis 13, weiter dadurch gekennzeichnet, daß die Eingabedatenpfad/Daten speicherstufe (31) einen Schreibdatenregisterblock (31R) zum Speichern von über dessen Eingangsanschlüsse empfangenen Si gnalen und zum Abgeben der gespeicherten Signale an die Schreib-Treiberstufe (32), eine Mehrzahl von Eingabedaten pfadleitungen (IDP1 bis IDP4), einen Pfad-Schalterblock (31S) zum Verbinden der Eingangsanschlüsse des Schreibdatenregi sterblocks mit den jeweiligen Eingabedatenpfadleitungen in Reaktion auf die Schaltsteuersignale sowie einen Eingabeda tenregisterblock (31I) zum Speichern der in der Eingabepuf ferstufe gepufferten Signale und zum Abgeben der gespeicher ten Signale an die jeweiligen Eingabedatenpfadleitungen bein haltet.

15. Synchrones SRAM nach Anspruch 14, weiter dadurch gekenn zeichnet, daß der Pfad-Schalterblock (31S) eine Mehrzahl von Pfad-Schaltern (S17 bis S32) beinhaltet, die zwischen die Eingangsanschlüsse der Mehrzahl von Schreibdatenregistern (31Ra bis 31Rd) im Schreibdatenregisterblock und die jeweili gen Eingabedatenpfadleitungen eingeschleift sind und durch die Schaltsteuersignale (SWCON11 bis SWCON44) gesteuert wer den.

16. Synchrones SRAM nach einem der Ansprüche 7 bis 15, weiter dadurch gekennzeichnet, daß die Pfad-Schaltsteuerstufe (24) folgende Elemente enthält:

- erste Schaltsignalerzeugungsmittel (24a) zur Erzeugung ei ner ersten Gruppe von Schaltsignalen (LSWCON11 bis LSWCON44) in Reaktion auf das erste und zweite Steuersignal (RESET, DSENB), die Adressenbits (A0, A1) und deren invertierte Adressenbits (A0B, A1B),
- zweite Schaltsignalerzeugungsmittel (24b) zur Erzeugung einer zweiten Gruppe von Schaltsignalen (ISWCON11 bis ISWCON44) in Reaktion auf das erste Steuersignal (RESET), das invertierte Signal (DSENBB) des zweiten Steuersignals (DSENB), die Adressenbits (A0, A1) und die invertierten Adressenbits (A0B, A1B) und
- Logikmittel (24c) mit einer Mehrzahl von ODER-Mitteln zur ODER-Verknüpfung eines der ersten Gruppe von Schaltsignalen mit einem der zweiten Gruppe von Schaltsignalen und zum Abge ben der Schaltsteuersignale (SWCON11 bis SWCON44).

17. Synchrones SRAM nach Anspruch 16, weiter dadurch gekenn zeichnet, daß die ersten Schaltsignalerzeugungsmittel (24a) aktiviert werden, wenn das zweite Steuersignal (DSENB) auf niedrigem Logikpegel liegt.

18. Synchrones SRAM nach Anspruch 16 oder 17, weiter dadurch gekennzeichnet, daß die zweiten Schaltsignalerzeugungsmittel (24b) aktiviert werden, wenn das zweite Steuersignal (DSENB) auf hohem Logikpegel liegt.

19. Synchrones SRAM nach einem der Ansprüche 16 bis 18, wei ter dadurch gekennzeichnet, daß die ersten Schaltsignalerzeu gungsmittel (24a) eine Mehrzahl von Einhaltsschaltsignalgene ratoren (24a1 bis 24a4) zum Erzeugen einiger der ersten Grup pe von Schaltsignalen als Ausgangssignale in Reaktion auf Bits, die aus den Adressenbits und den invertierten Adressen bits ausgewählt sind, und auf das erste und das zweite Steu ersignal und zum sequentiellen Freigeben der anderen Aus gangssignale, wenn ein erstes Ausgangssignal freigegeben ist.

20. Synchrones SRAM nach Anspruch 19, weiter dadurch gekenn zeichnet, daß jeder Einheitsschaltsignalgenerator (24a1 bis 24a4) erste Logikmittel zum Empfangen des ersten und des zweiten Steuersignals und der ausgewählten Bits, zum Durch führen einer logischen Verknüpfung der empfangenen Bits und Signale und zum Erzeugen des ersten Ausgangssignals sowie zweite Logikmittel zum Empfangen des ersten Ausgangssignals und des ersten Steuersignals und zum sequentiellen Erzeugen der anderen Ausgangssignale aufweist.

21. Synchrones SRAM nach Anspruch 20, weiter dadurch gekenn zeichnet, daß die ersten Logikmittel (3c) NOR-Mittel (NR1) zum Empfangen des ersten und des zweiten Steuersignals (CNT1, CNT2) und zum NOR-Verknüpfen der empfangenen Signale sowie UND-Mittel (AND1) zum Empfangen des Ausgangssignals der NOR-Mittel und der ausgewählten Bits, zum UND-Verknüpfen der emp fangenen Signale sowie zum Erzeugen des ersten Schaltsignals aufweisen.

22. Synchrones SRAM nach Anspruch 20 oder 21, weiter dadurch gekennzeichnet, daß die zweiten Logikmittel (3b) eine Mehr zahl von in Reihe geschalteten Einheitslogikmitteln (3b1, 3b2, 3b3) aufweisen, von denen jedes Einheitslogikmittel In vertermittel (I2, I3, I4) zum Invertieren eines vom vorherge henden Einheitslogikmittel abgegebenen Signals sowie NOR-Mittel (NR2, NR3, NR4) zum Empfangen des Ausgangssignals der Invertermittel und des ersten Steuersignals (CNT1) und zum Erzeugen eines Ausgangssignals aufweisen.

23. Synchrones SRAM nach einem der Ansprüche 19 bis 22, wei ter dadurch gekennzeichnet, daß alle Ausgangssignale der Ein heitsschaltsignalgeneratoren (24a1 bis 24a4) auf niedrigem Logikpegel gesperrt sind, wenn eines von dem ersten und dem zweiten Steuersignal (RESET, DSENB) auf hohem Logikpegel liegt.

24. Synchrones SRAM nach einem der Ansprüche 19 bis 23, wei ter dadurch gekennzeichnet, daß alle Ausgangssignale der Ein heitsschaltsignalgeneratoren (24a1 bis 24a4) auf niedrigem Logikpegel gesperrt sind, wenn sowohl das erste als auch das zweite Steuersignal (RESET, DSENB) auf hohem Logikpegel lie gen.

25. Synchrones SRAM nach einem Ansprüche 19 bis 24, weiter dadurch gekennzeichnet, daß alle Ausgangssignale auf hohem Logikpegel freigegeben sind, wenn das erste und das zweite Steuersignal auf niedrigem Logikpegel und alle ausgewählten Bits auf hohem Logikpegel liegen.

26. Synchrones SRAM nach einem der Ansprüche 16 bis 25, wei ter dadurch gekennzeichnet, daß die zweiten Schaltsignaler zeugungsmittel (24b) eine Mehrzahl von Einheitsschaltsignal generatoren (24b1 bis 24b4) zum Erzeugen einiger der zweiten Gruppe von Schaltsignalen als Ausgangssignale in Reaktion auf Bits, die aus den Adressenbits und den invertierten Adressen bits ausgewählt sind, auf das erste Steuersignal und auf das invertierte Signal des zweiten Steuersignals und zum sequen tiellen Freigeben der anderen Ausgangssignale, wenn ein er stes Ausgangssignal freigegeben ist, aufweisen.

27. Synchrones SRAM nach Anspruch 26, weiter dadurch gekenn zeichnet, daß jeder der Einheitsschaltsignalgeneratoren (24b1 bis 24b4) erste Logikmittel zum Empfangen des ersten und des zweiten Steuersignals und der ausgewählten Bits, zum Durch führen einer logischen Verknüpfung der empfangenen Bits und Signale und zum Erzeugen des ersten Ausgangssignals sowie zweite Logikmittel zum Empfangen des ersten Ausgangssignals und des ersten Steuersignals und zum sequentiellen Erzeugen der anderen Ausgangssignale aufweist.

28. Synchrones SRAM nach Anspruch 27, weiter dadurch gekenn zeichnet, daß die ersten Logikmittel (3c) NOR-Mittel (NR1) zum Empfangen des ersten und des zweiten Steuersignals (CNT1, CNT2) und zum NOR-Verknüpfen der empfangenen Signale sowie UND-Mittel (AND1) zum Empfangen des Ausgangssignals der NOR-Mittel und der ausgewählten Bits, zum UND-Verknüpfen der emp fangenen Signale sowie zum Erzeugen des ersten Schaltsignals aufweisen.

29. Synchrones SRAM nach Anspruch 27 oder 28, weiter dadurch gekennzeichnet, daß die zweiten Logikmittel (3b) eine Mehr zahl von in Reihe geschalteten Einheitslogikmitteln (3b1, 3b2, 3b3) aufweisen, von denen jedes Einheitslogikmittel In vertermittel (I2, I3, I4) zum Invertieren eines vom vorherge henden Einheitslogikmittel abgegebenen Signals sowie NOR-Mittel (NR2, NR3, NR4) zum Empfangen des Ausgangssignals der Invertermittel und des ersten Steuersignals (CNT1) und zum Erzeugen eines Ausgangssignals aufweisen.

30. Synchrones SRAM nach einem der Ansprüche 26 bis 29, wei ter dadurch gekennzeichnet, daß alle Ausgangssignale der Ein heitsschaltsignalgeneratoren (24b1 bis 24b4) auf niedrigem Logikpegel gesperrt sind, wenn eines von dem ersten Steuersi gnal (RESET) und dem invertierten Signal (DSENBB) des zweiten Steuersignals (DSENB) auf hohem Logikpegel liegt.

31. Synchrones SRAM nach einem der Ansprüche 26 bis 30, wei ter dadurch gekennzeichnet, daß alle Ausgangssignale der Ein heitsschaltsignalgeneratoren (24b1 bis 24b4) auf niedrigem Logikpegel liegen, wenn sich die invertierten Signale sowohl des ersten als auch des zweiten Steuersignals (RESET, DSENB) auf hohem Logikpegel befinden.

32. Synchrones SRAM nach einem der Ansprüche 26 bis 31, wei ter dadurch gekennzeichnet, daß alle Ausgangssignale auf ho hem Logikpegel freigegeben sind, wenn beide invertierten Si gnale des ersten und des zweiten Steuersignals auf niedrigem Logikpegel und alle ausgewählten Bits auf hohem Logikpegel liegen.

33. Synchrones SRAM zur Durchführung eines Burstmodus- Betriebs mit

- einer Mehrzahl von Leseverstärkern (26a bis 26d) zum Abta sten und Verstärken von Speicherzellendaten,
- einer Mehrzahl von Lesedatenregistern (27Ra bis 27Rd) zum Speichern von Daten, die von jedem der Leseverstärker abgege ben werden,
- einer Mehrzahl von Ausgabedatenpfadleitungen (ODP1 bis ODP4),
- einer Mehrzahl von Pfad-Schaltern (S1 bis S16), die zwi schen die Ausgangsanschlüsse der jeweiligen Lesedatenregister und der jeweiligen Ausgabedatenpfadleitungen eingeschleift sind und gleichzeitig durch Schaltsteuersignale (SWCON11 bis SWCON44) gesteuert werden,
- einer Mehrzahl von Ausgabedatenregistern (27Oa bis 27Od) zum Speichern von über die jeweiligen Ausgabedatenpfadleitun gen übertragenen Daten,
- einer Mehrzahl von Eingabedatenpfadleitungen (IDP1 bis IDP4),
- einer Mehrzahl von Eingabedatenregistern (31Ia bis 31Id) zum Speichern von sequentiell eingegebenen Daten und zum Ab geben der gespeicherten Daten an die jeweiligen Eingabedaten pfadleitungen,
- einer Mehrzahl von Schreibdatenregistern (31Ra bis 31Rd) zum Speichern von in deren jeweilige Eingangsanschlüsse ein gegebenen Daten,
- einer Mehrzahl von Pfad-Schaltern (S17 bis S32), die zwi schen die Eingangsanschlüsse der jeweiligen Schreibdatenregi ster und die jeweiligen Eingabedatenpfadleitungen einge schleift sind und gleichzeitig durch die Schaltsteuersignale (SWCON11 bis SWCON44) gesteuert werden,
- einer Mehrzahl von Schreibtreibern (32a bis 32d) zum Schreiben der Daten der jeweiligen Schreibdatenregister in Speicherzellen und
- einer Pfad-Schaltsteuereinheit (24) zum Erzeugen der Schaltsteuersignale (SWCONi) in Reaktion auf Adressenbits und ein erstes und zweites Steuersignal.

34. Synchrones SRAM nach Anspruch 33, weiter dadurch gekenn zeichnet, daß die Adressenbits durch eine während des Burst modus-Betriebs extern zugeführte Adresse erzeugt werden.

35. Synchrones SRAM nach Anspruch 33 oder 34, weiter dadurch gekennzeichnet, daß das erste Steuersignal das Ende oder ei nen Stopp des Burstmodus-Betriebs anzeigt.

36. Synchrones SRAM nach einem der Ansprüche 33 bis 35, wei ter dadurch gekennzeichnet, daß das zweite Steuersignal die Pfad-Schaltersteuereinheit freigibt und einen linearen Burst- Modus oder einen verschachtelten Burst-Modus auswählt.

37. Synchrones SRAM nach einem der Ansprüche 33 bis 36, wei ter dadurch gekennzeichnet, daß die Pfad-Schaltsteuereinheit folgende Elemente enthält:

38. Synchrones SRAM nach Anspruch 37, weiter dadurch ge kennzeichnet, daß die ersten Schaltsignalerzeugungsmittel (24a) aktiviert werden, wenn das zweite Steuersignal (DSENB) auf niedrigem Logikpegel liegt.

39. Synchrones SRAM nach Anspruch 37 oder 38, weiter dadurch gekennzeichnet, daß die zweiten Schaltsignalerzeugungsmittel 24b) aktiviert werden, wenn das zweite Steuersignal (DSENB) auf hohem Logikpegel liegt.

40. Synchrones SRAM nach einem der Ansprüche 37 bis 39, wei ter dadurch gekennzeichnet, daß die ersten Schaltsignalerzeu gungsmittel (24a) eine Mehrzahl von Einheitsschaltsignalgene ratoren (24a1 bis 24a4) zum Erzeugen einiger der ersten Grup pe von Schaltsignalen als Ausgangssignale in Reaktion auf Bits, die aus den Adressenbits und den invertierten Adressen bits ausgewählt sind, und auf das erste und das zweite Steu ersignal und zum sequentiellen Freigeben der anderen Aus gangssignale, wenn ein erstes Ausgangssignal freigegeben ist, aufweisen.

41. Synchrones SRAM nach Anspruch 40, weiter dadurch gekenn zeichnet, daß jeder der Einheitsschaltsignalgeneratoren (24a1 bis 24a4) erste Logikmittel zum Empfangen des ersten und des zweiten Steuersignals und der ausgewählten Bits, zum Durch führen einer logischen Verknüpfung der empfangenen Bits und Signale und zum Erzeugen des ersten Ausgangssignals sowie zweite Logikmittel zum Empfangen des ersten Ausgangssignals und des ersten Steuersignals und zum sequentiellen Erzeugen der anderen Ausgangssignale aufweist.

42. Synchrones SRAM nach Anspruch 41, weiter dadurch gekenn zeichnet, daß die ersten Logikmittel (3c) NOR-Mittel (NR1) zum Empfangen des ersten und des zweiten Steuersignals (CNT1, CNT2) und zum NOR-Verknüpfen der empfangenen Signale sowie UND-Mittel (AND1) zum Empfangen des Ausgangssignals der NOR-Mittel und der ausgewählten Bits, zum UND-Verknüpfen der emp fangenen Signale sowie zum Erzeugen des ersten Schaltsignals aufweisen.

43. Synchrones SRAM nach Anspruch 41 oder 42, weiter dadurch gekennzeichnet, daß die zweiten Logikmittel (3b) eine Mehr zahl von in Reihe geschalteten Einheitslogikmitteln (3b1, 3b2, 3b3) aufweisen, von denen jedes Einheitslogikmittel In vertermittel (I2, I3, I4) zum Invertieren eines vom vorherge henden Einheitslogikmittel abgegebenen Signals sowie NOR-Mittel (NR2, NR3, NR4) zum Empfangen des Ausgangssignals der Invertermittel und des ersten Steuersignals (CNT1) und zum Erzeugen eines Ausgangssignals aufweist.

44. Synchrones SRAM nach einem der Ansprüche 40 bis 43, wei ter dadurch gekennzeichnet, daß alle Ausgangssignale der Ein heitsschaltsignalgeneratoren (24a1 bis 24a4) auf niedrigem Logikpegel gesperrt sind, wenn eines von dem ersten und dem zweiten Steuersignal (RESET, DSENB) auf hohem Logikpegel liegt.

45. Synchrones SRAM nach einem der Ansprüche 40 bis 44, wei ter dadurch gekennzeichnet, daß alle Ausgangssignale der Ein heitsschaltsignalgeneratoren (24a1 bis 24a4) auf niedrigem Logikpegel gesperrt sind, wenn sowohl das erste als auch das zweite Steuersignal (RESET, DSENB) auf hohem Logikpegel lie gen.

46. Synchrones SRAM nach einem der Ansprüche 40 bis 45, wei ter dadurch gekennzeichnet, daß alle Ausgangssignale auf ho hem Logikpegel freigegeben sind, wenn das erste und das zwei te Steuersignal auf niedrigem Logikpegel und alle ausgewähl ten Bits auf hohem Logikpegel liegen.

47. Synchrones SRAM nach einem der Ansprüche 37 bis 46, wei ter dadurch gekennzeichnet, daß die zweiten Schaltsignaler zeugungsmittel (24b) eine Mehrzahl von Einheitsschaltsignal generatoren (24b1 bis 24b4) zum Erzeugen einiger der zweiten Gruppe von Schaltsignalen als Ausgangssignale in Reaktion auf Bits, die aus den Adressenbits und den invertierten Adressen bits ausgewählt sind, auf das erste Steuersignal und auf das invertierte Signal des zweiten Steuersignals und zum sequen tiellen Freigeben der anderen Ausgangssignale, wenn ein er stes Ausgangssignal freigegeben ist, aufweisen.

48. Synchrones SRAM nach Anspruch 47, weiter dadurch gekenn zeichnet, daß jeder Einheitsschaltsignalgenerator NOR-Mittel zum Empfangen des ersten und des zweiten Steuersignals und zum NOR-Verknüpfen der empfangenen Signale, UND-Mittel zum Empfangen des Ausgangssignals der NOR-Mittel und der ausge wählten Bits, zum UND-Verknüpfen der empfangenen Signale und zum Erzeugen des ersten Ausgangssignals sowie Logikmittel zum Empfangen des ersten Ausgangssignals und des ersten Steuersi gnals und zum sequentiellen Erzeugen der anderen Ausgangs signale beinhaltet.

49. Synchrones SRAM nach Anspruch 48, weiter dadurch gekenn zeichnet, daß die Logikmittel eine Mehrzahl von in Reihe ge schalteten Einheitslogikmitteln (3b1, 3b2, 3b3) aufweisen, von denen jedes Einheitslogikmittel Invertermittel (I2, I3, I4) zum Invertieren eines vom vorhergehenden Einheitslogik mittel abgegebenen Signals sowie NOR-Mittel (NR2, NR3, NR4) zum Empfangen des Ausgangssignals der Invertermittel und des ersten Steuersignals (CNT1), zum NOR-Verknüpfen der empfange nen Signale und zum Erzeugen eines Ausgangssignals aufweisen.

50. Synchrones SRAM nach einem der Ansprüche 47 bis 49, wei ter dadurch gekennzeichnet, daß alle Ausgangssignale der Ein heitsschaltsignalgeneratoren auf niedrigem Logikpegel ge sperrt sind, wenn eines von dem ersten und dem zweiten Steu ersignal auf hohem Logikpegel liegt.

51. Synchrones SRAM nach einem der Ansprüche 47 bis 50, wei ter dadurch gekennzeichnet, daß alle Ausgangssignale der Ein heitsschaltsignalgeneratoren auf niedrigem Logikpegel ge sperrt sind, wenn das erste und das zweite Steuersignal auf hohem Logikpegel liegen.

52. Synchrones SRAM nach einem der Ansprüche 47 bis 51, wei ter dadurch gekennzeichnet, daß alle Ausgangssignale auf ho hem Logikpegel freigegeben sind, wenn das erste und das zwei te Steuersignal auf niedrigem Logikpegel und alle ausgewähl ten Signale auf hohem Logikpegel liegen.