DE19647828A1 - Synchron-Halbleiterspeichervorrichtung mit leicht steuerbarem Autovorladebetrieb - Google Patents

Synchron-Halbleiterspeichervorrichtung mit leicht steuerbarem Autovorladebetrieb

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DE19647828A1 DE19647828A DE19647828A DE19647828A1 DE 19647828 A1 DE19647828 A1 DE 19647828A1 DE 19647828 A DE19647828 A DE 19647828A DE 19647828 A DE19647828 A DE 19647828A DE 19647828 A1 DE19647828 A1 DE 19647828A1
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Description

Die vorliegende Erfindung bezieht sich auf Synchron-Halbleiterspeichervorrich­ tungen.
Insbesondere bezieht sie sich auf eine Architektur einer Autovorladesteuerein­ heit zum Verwirklichen eines Autovorladebetriebs, bei dem ein interner Betrieb automatisch, nach dem Anlegen eines Lesebefehls (Auslesebetrieb-Bestim­ mungssignal) oder eines Schreibbefehls (Schreibbetrieb-Bestimmungssignal), beendet wird.
Fig. 19 zeigt schematisch eine Gesamtstruktur einer Synchron-Halbleiter­ speichervorrichtung. Unter Bezugnahme auf Fig. 19, eine Synchron-Halbleiter­ speichervorrichtung weist ein Speicherzellenfeld 1 mit einer Mehrzahl von Speicherzellen, die in einer Matrix angeordnet sind, einen Adreßpuffer 2 zum Eingeben eines externen Adreßsignals, das Bits A<10 : 0< aufweist, in Synchro­ nisation mit einem extern angelegten periodischen Taktsignal CLK und zum Erzeugen eines internen Adreßsignals, eine Schaltungsanordnung 4, die sich auf die Zeilenauswahl bezieht (im folgenden zeilenauswahlbezogene Schal­ tungsanordnung), zum Auswählen einer Speicherzelle in dem Speicherzellenfeld 1 entsprechend zu Bits eines internen Zeilenadreßsignals von dem Adreßpuffer 2, wenn sie aktiviert ist, und eine Schaltungsanordnung 6, die sich auf die Spaltenauswahl bezieht (im folgenden spaltenauswahlbezogene Schaltungsan­ ordnung genannt), zum Dekodieren eines internen Spaltenadreßsignals von dem Adreßpuffer 2 zum Auswählen einer entsprechenden Spalte in dem Speicher­ zellenfeld 1, wenn sie aktiviert ist, auf.
Die zeilenauswahlbezogene Anordnung 4 weist eine Dekoder/Treiber-Schaltung zum Dekodieren eines internen Zeilenadreßsignals von dem Adreßpuffer 2 und zum Treiben einer entsprechenden Zeile in dem Speicherzellenfeld 1 in einen ausgewählten Zustand, einen Leseverstärker zum Erkennen und Verstärken des Wertes einer Speicherzelle einer ausgewählten Zeile in dem Speicherzellenfeld 1 (die Speicherzelle, die in dem Speicherzellenfeld enthalten ist, ist eine Speicherzelle vom dynamischen Typ) und eine Ausgleichsschaltung zum Vor­ laden jeder Spalte auf ein vorbestimmtes Potential in einem Stand-by-Zustand auf.
Die spaltenauswahlbezogene Schaltungsanordnung 6 weist einen Spaltende­ koder zum Dekodieren eines angelegten internen Spaltenadressensignals zum Auswählen einer Speicherzelle einer entsprechenden Spalte in dem Speicher­ zellenfeld 1, wenn er aktiviert ist, und ein IO-Gatter zum Verbinden der ent­ sprechenden Spalte des Speicherzellenfelds 1 mit einer internen Datenleitung entsprechend eines Ausgabesignals von dem Spaltendekoder auf.
Die Synchron-Halbleiterspeichervorrichtung weist weiter eine Eingabepuffer­ schaltung 10 zum Eingeben von Daten DQ, die an einem Daten-Ein­ gabe/Ausgabe-Anschluß 8 angelegt werden, in Synchronisation mit dem Takt­ signal CLK zum Erzeugen interner Schreibdaten, eine Schreibschaltung 12 zum Schreiben von Daten, die von dem Eingabepuffer 10 angelegt werden, in eine bzw. mehrere ausgewählte Speicherzellen des Speicherzellenfeldes 1 in einer vorbestimmten Abfolge, wenn sie aktiviert ist, eine Leseschaltung 14 zum Auslesen von Daten aus ausgewählten Speicherzellen in dem Speicherzellenfeld 1 aufeinanderfolgend in einer vorbestimmten Abfolge in Synchronisation mit dem Taktsignal CLK, wenn sie aktiviert ist, und eine Ausgabepufferschaltung 16 zum Puffern interner Auslesedaten von der Leseschaltung 14 zum Erzeugen und zum Anlegen externer Ausgabedaten an dem Daten-/Ausgabe-Anschluß 8 auf.
Da Daten in Synchronisation mit dem Taktsignal CLK in der Synchron-Halb­ leiterspeichervorrichtung geschrieben werden, weist die Schreibschaltung 12 ein Register zum Speichern dieser Daten und einen Schreibtreiber zum Schreiben der Daten aus diesem Register in ausgewählte Speicherzellen auf. Vergleichbar weist die Leseschaltung 14 einen Vorverstärker zum Verstärken ausgelesener Daten und ein Register zum Speichern von durch diesen Vorver­ stärker verstärkten Daten und zum Auslesen derselben in einer vorbestimmten Abfolge auf. Die Datenschreib- und die Datenlesesequenz in der Schreibschal­ tung 12 und in der Leseschaltung 14 ist entsprechend der Betriebsweise varia­ bel.
Die Synchron-Halbleiterspeichervorrichtung weist weiter eine Eingabepuffer­ schaltung 18 zum Empfangen extern angelegter Steuersignale, d. h. eines Chipauswahlsignals ZCS, eines Zeilenadreßtaktsignals ZRAS, eines Spalten­ adreßtaktsignals ZCAS, eines Schreibfreigabesignals ZWE und eines Adreß­ signalbits A<10<, in Synchronisation mit dem Taktsignal CLK zum Erzeugen interner Steuersignale, einen Befehlsdekoder 20 zum Dekodieren eines internen Steuersignals von dem Eingabepuffer 18 zum Erzeugen eines Signals, das einen internen Betrieb bestimmt, eine zeilenbezogene Steuerschaltung 22 zum Empfangen eines Speicherzellenauswahlbetriebsbeginn-Bestimmungssignals ACT (internes Aktivierungsbestimmungssignal) von dem Befehlsdekoder 20, eines Vorladebetrieb-Bestimmungssignals PC und eines Autovorlade-Bestim­ mungssignals APC zum Steuern der Aktivierung/Deaktivierung der auf die Zei­ lenauswahl bezogenen Schaltungsanordnung, eine spaltenbezogene Steuerschal­ tung 24, die als Reaktion auf ein Lesebestimmungssignal R und ein Daten­ schreibbestimmungssignal W von dem Befehlsdekoder 20 zur Steuerung des Betriebs der Komponenten, die sich auf die Spaltenauswahl beziehen, wie eine Aktivierung der spaltenauswahlbezogenen Schaltungsanordnung 6, aktiviert wird, eine Schreibsteuerschaltung 26, die als Reaktion auf ein Datenschreib­ bestimmungssignal W von dem Befehlsdekoder 20 zum Treiben eines Schreib­ betriebsaktivierungssignals WRITE in einen aktiven Zustand zum Aktivieren der Schreibschaltung 12 aktiviert wird, und eine Lesesteuerschaltung 28, die auf ein Datenlesebestimmungssignal R von dem Befehlsdekoder 20 reagiert, zum Bereitstellen eines Lesebetriebsaktivierungssignals READ an die Lese­ schaltung 14 und eines Datenausgabefreigabesignals OEM an die Ausgabepuf­ ferschaltung 16 auf.
Die Schreibsteuerschaltung 26 und die Lesesteuerschaltung 28 machen die internen Aktivierungssignale WRITE, READ und OEM für einen vorbestimmten Zeitraum (für die nachfolgend beschriebene Burstlänge) aktiv, wenn sie akti­ viert sind.
In Fig. 19 ist die zeilenbezogene Steuerschaltung 22 gezeigt, die ein internes Betriebsaktivierungssignal ACTIVE ausgibt. Dieses interne Betriebsaktivie­ rungssignal ACTIVE treibt die zeilenauswahlbezogene Schaltungsanordnung 4 und die spaltenauswahlbezogene Schaltungsanordnung 6 in einen aktiven Zu­ stand. Als Reaktion auf die Aktivierung des internen Betriebsaktivierungs­ signals ACTIVE wird ein Zeilenauswahlbetrieb (Wortleitungsauswahlbetrieb) in dem Speicherzellenfeld 1 in der Synchron-Halbleiterspeichervorrichtung initi­ iert. Die Synchron-Halbleiterspeichervorrichtung wird intern aktiv gemacht, d. h. das Speicherzellenfeld 1 wird in einen ausgewählten Zustand gesetzt, während des aktiven Zeitraums des internen Betriebsaktivierungssignals ACTIVE. Dieses Signal ACTIVE wird durch eine Aktivierung des Vorladebe­ stimmungssignals PC oder APC deaktiviert.
In der Synchron-Halbleiterspeichervorrichtung werden externe Steuersignale und Adreßsignale in Synchronisation mit dem Taktsignal CLK eingegeben. Ein interner Betrieb wird entsprechend der Zustände der internen Steuersignale und eines speziellen Adreßsignalbits A<10< bei dem Anstieg des Taktsignals CLK bestimmt. Es ist daher nicht notwendig, dem Rand des Schräglaufs der externen Steuersignale und Adreßsignale (dem Anstiegsverlauf) Rechnung zu tragen (da der Zustand jedes externen Steuersignals und Adreßsignals bei dem Anstieg eines Taktsignals identifiziert wird), und ein interner Betrieb kann bei hoher Geschwindigkeit initiiert bzw. begonnen werden. Des weiteren können Daten sehr schnell eingegeben/ausgegeben werden, da die Daten-Eingabe/Ausgabe in Synchronisation mit dem Taktsignal CLK ausgeführt wird.
Fig. 20 zeigt ein Beispiel einer Struktur einer Eingabepufferschaltung 18 und eines Befehlsdekoders 20. Fig. 20 illustriert nur den Teil zur Erzeugung des Autovorladebetrieb-Bestimmungssignals APC. In einem Autovorladebetrieb wird eine Deaktivierung des Signals ACTIVE, d. h. des Vorladens, intern bei einem Ablauf einer vorbestimmten Zeitperiode automatisch ausgeführt. Unter Bezugnahme auf Fig. 20, die Eingabepufferschaltung 18 weist einen Inverter 18a, der ein externes Chipauswahlsignal ZCS empfängt, eine NAND-Schaltung 18b zum Empfangen eines Ausgabesignals des Inverters 18a und des Takt­ signals CLK und eine Pulserzeugungsschaltung 18c, die auf einen Abfall eines Ausgabesignals der NAND-Schaltung 18b mit dem Erzeugen eines Einmalpul­ ses für einen vorbestimmten Zeitraum reagiert, auf.
Ein Satz aus Inverter 18a, NAND-Schaltung 18b und Pulserzeugungsschaltung 18c ist entsprechend jedes externen Steuersignals ZCAS, ZRAS, ZWE und des Adreßsignalbits A<10< vorgesehen. Wenn das externe Chipauswahlsignal ZCS auf ein L-Niveau (logisch niedrig) bei einem Anstieg des Taktsignals CLK ge­ setzt ist, wird das Ausgabesignal der NAND-Schaltung 18b auf ein L-Niveau heruntergezogen, und ein Einmalpulssignal CS0 auf einen H-Niveau (logisch hoch) wird von der Pulserzeugungsschaltung 18c ausgegeben.
Der Befehlsdekoder 20 weist eine Autovorladebefehls-Dekoderschaltung 20a, die von einer UND-Schaltung, die die internen Steuersignale CS0, CAS0 und ZA<10< von der Eingabepufferschaltung 18 empfängt, gebildet wird, auf. Das interne Steuersignal CAS0 ist für einen vorbestimmten Zeitraum auf ein H-Niveau gesetzt, wenn das externe Spaltenadressentaktsignal ZCAS auf ein L-Niveau bei einem Anstieg des Taktsignals CLK gesetzt ist. Das interne Adreß­ signalbit ZA<10< wird auf ein H-Niveau gezogen, wenn das Adreßsignalbit A<10< bei einem Anstieg des Taktsignals CLK auf ein H-Niveau gesetzt ist. Die Autovorladebefehl-Dekoderschaltung 20a bringt das Autovorladebetrieb-Bestimmungssignal APC in einen aktiven Zustand auf einem H-Niveau, wenn alle angelegten Steuersignale ein H-Niveau annehmen. Da ein interner Betrieb entsprechend der Statuskombination externer Steuersignale bei dem Anstieg eines Taktsignals eingestellt wird, kann auf die Kombination der Zustände externer Steuersignale und eines Adreßsignalbit A<10< als ein Befehl Bezug genommen werden.
Fig. 21 zeigt eine Struktur des Abschnittes zur Erzeugung des internen Be­ triebsaktivierungssignals ACTIVE in der zeilenbezogenen Steuerschaltung 22 aus Fig. 19. Während einer Aktivierung dieses internen Betriebsaktivierungs­ signals ACTIVE ist das Speicherzellenfeld in der Synchron-Halbleiterspeicher­ vorrichtung in einen ausgewählten Zustand gesetzt.
Unter Bezugnahme auf Fig. 21, die zeilenbezogene Steuerschaltung 22 weist eine Verschiebeschaltung 22a zum Verschieben des Autovorladebetrieb-Be­ stimmungssignals APC für einen vorbestimmten Zeitraum in Synchronisation mit dem Taktsignal CLK, eine ODER-Schaltung 22b zum Empfangen des Vor­ ladebetrieb-Bestimmungssignals PC, das als Reaktion auf einen extern angeleg­ ten Vorladebefehl aktiv gemacht wird, und eines Autovorlade-Triggersignals PC2, das von der Verschiebeschaltung 22a ausgegeben wird, und ein Flip-Flop 22c, das als Reaktion auf das interne Aktivierungsbetriebbeginn-Bestimmungs­ signal (internes Betriebsaktivierungs-Bestimmungssignal) ACT auf einem H-Niveau für eine vorbestimmte Zeit als Reaktion auf ein extern angelegten Aktivierungsbefehl ACT aktiviert wird und als Reaktion auf ein Ausgabesignal der ODER-Schaltung 22b zurückgesetzt wird, auf. Das interne Betriebsaktivie­ rungssignal ACTIVE wird von einem Ausgang O des Flip-Flops 22c bereitge­ stellt.
Der Vorladebefehl PC wird zum Beenden eines aktiven (ausgewählten) Zustands des Speicherzellenfeldes in der Synchron-Halbleiterspeichervorrich­ tung angelegt. Ein Autovorladebefehl wird gleichzeitig mit einem Lesebefehl, der ein Datenauslesen anzeigt, oder einem Schreibbefehl, der ein Datenschrei­ ben anzeigt, geliefert und bringt den internen Zustand der Synchron-Halbleiter­ speichervorrichtung in einen Vorladezustand (inaktiver Zustand) bei einem Ablauf eines vorbestimmten Taktzyklus nach dem Anlegen dieses Lesebefehls oder eines Schreibbefehls.
Genauer gesagt, wie in Fig. 21 gezeigt ist, das interne Aktivierungssignal ACTIVE, das als Reaktion auf die Aktivierung des internen Betriebsaktivie­ rungs-Bestimmungssignals ACT aktiv gemacht wird, wird aufgrund des bei einem Ablauf einer Verzögerungszeit (Anzahl von Verschiebetaktzyklen) der Verschiebeschaltung 22a auf ein H-Niveau getriebenen Autovorlade-Trigger­ signals PC2 zurückgesetzt, wenn ein Autovorladebefehl angelegt ist. Das Speicherfeld wird intern automatisch in einen nicht-ausgewählten Zustand (inaktiver Zustand) gesetzt.
Fig. 22A zeigt eine Struktur eines Schreibbetriebaktivierungssignalerzeugungs­ abschnitts der Schreibsteuerschaltung 26 aus Fig. 19. Unter Bezugnahme auf Fig. 22A, die Schreibsteuerschaltung 26 weist einen Burstlängenzähler 26a zum Verzögern des internen Schreibbetriebs-Bestimmungssignals W, das als Reak­ tion auf einen Schreibbefehl auf einen vorbestimmten Zeitraum auf einem H-Niveau aktiv gemacht wird, für eine vorbestimmte Anzahl von Zyklen des Taktsignals CLK und ein Flip-Flop 26b, das als Reaktion auf die Aktivierung des internen Schreibbetriebs-Bestimmungssignals W gesetzt und als Reaktion auf die Aktivierung eines Ausgabesignals von dem Burstlängenzähler 26a zurückgesetzt wird, auf. Das Schreibbetrieb-Aktivierungssignal WRITE wird von dem Ausgang O des Flip-Flops 26b geliefert.
Der Burstlängenzähler 26a zählt die Anzahl von Taktzyklen, die der Anzahl von Daten (Burstlänge) entsprechen, die bei dem Anlegen eines Schreibbefehls kontinuierlich geschrieben werden. Wenn der Zählwert gleich einer voreinge­ stellten Burstlänge (Bündellänge) wird, liefert der Burstlängezähler 26a ein Hochzählsignal. Daher wird das interne Schreibsteuersignal WRITE aufgrund einer Aktivierung des Schreibbetrieb-Bestimmungssignals W für einen Zeitraum von Taktzyklen, die der Burstlänge entsprechen, in einen aktiven Zustand auf ein H-Niveau gesetzt.
Fig. 22B zeigt eine Struktur eines Abschnitts zur Erzeugung der Aktivierungs­ signale READ und OEM der Lesesteuerschaltung 28 aus Fig. 19. Unter Bezug­ nahme auf Fig. 22B, die Lesesteuerschaltung 28 weist einen Burstlängenzähler 28a, der als Reaktion auf die Aktivierung des Lesebetrieb-Bestimmungssignals R zum Zählen der Anzahl von Taktzyklen, die einer bezüglich eines Lesebe­ triebs voreingestellten Burstlänge entsprechen, gestartet wird, ein Flip-Flop 28b, das als Reaktion auf die Aktivierung des Lesebetrieb-Bestimmungssignals R gesetzt und als Reaktion auf ein Hochzählsignal von dem Burstlängenzähler 28a zurückgesetzt wird, und eine Taktverschiebeschaltung 28c zum Verschie­ ben eines Ausgabesignals von dem Ausgang O des Flip-Flops 28b für eine vor­ bestimmte Zeit in Synchronisation mit dem Taktsignal CLK auf.
Das Lesebetrieb-Bestimmungssignal R wird für eine vorbestimmte Zeit auf einem H-Niveau aktiv gemacht, wenn ein Lesebefehl angelegt wird. Das Lese­ betriebsaktivierungssignal READ wird von dem Ausgang O des Flip-Flops 28b ausgegeben. Die Taktverschiebeschaltung 28c verzögert dieses Lesebetrieb-Aktivierungssignal READ um die Periode, die CAS-Latenzzeit (CAS-Zugriffs­ wartezeit) genannt wird, mittels eines Taktschiebebetriebs zum Ausgeben eines Datenausgabefreigabesignals OEM. Darum weisen die in Fig. 19 gezeigte Lese­ schaltung 14 und Ausgabepufferschaltung 16 unterschiedliche Aktivierungs­ perioden auf. Die CAS-Latenzzeit wird vorgesehen, um mit der zum Auslesen eines Wertes einer ausgelesenen Speicherzelle in dem Speicherzellenfeld 1 und zum Liefern desselben an der Ausgabepufferschaltung 16 benötigten Zeit zurechtzukommen, wenn ein Lesebefehl angelegt wird.
Die Struktur der internen Betriebssteuersignalerzeugungseinheit, die in den Fig. 20, 21, 22A und 22B gezeigt ist, wird nun unter Bezugnahme auf das Zeitablaufdiagramm aus Fig. 23 beschrieben.
Bei Taktzyklus #0 erreicht die Synchron-Halbleiterspeichervorrichtung einen Vorladezustand, und alle internen Signale erreichen einen inaktiven Zustand auf einem L-Nivau (Vorladezustand).
Bei Taktzyklus #1 werden die externen Steuersignale ZCS, ZRAS, ZCAS und ZWE in entsprechende vorbestimmte Zustände bei dem Anstieg des Taktsignals CLK gesetzt, und ein Aktivierungsbefehl wird angelegt. Als Reaktion auf diesen Aktivierungsbefehl wird das interne Aktivierungsbestimmungssignal ACT von einer Aktivierungsbefehl-Dekoderschaltung (nicht gezeigt) in dem Befehlsdekoder ausgegeben. Als Reaktion auf die Aktivierung des internen Betriebsaktivierung-Bestimmungssignals ACT wird der Flip-Flop 22c aus Fig. 21 gesetzt und das interne Betriebsaktivierungssignal ACTIVE wird in einen aktiven Zustand auf einem H-Niveau getrieben. Als Reaktion auf die Aktivie­ rung des internen Betriebsaktivierungssignals ACTIVE wird die zeilenauswahl­ bezogene Schaltungsanordnung 4 aus Fig. 19 aktiv gemacht und eine ent­ sprechende Speicherzelle in dem Speicherzellenfeld 1 wird entsprechend eines Adressensignals von dem Adreßpuffer 2 ausgewählt.
Bei Taktzyklus #5 werden ein Lesebefehl und ein Autovorladebefehl angelegt. Das Einstellen dieses Autovorladebefehls wird nachfolgend beschrieben. Als Reaktion auf diesen Lesebefehl wird ein internes Lesebetrieb-Bestimmungs­ signal R von dem Befehlsdekoder 20 auf einem H-Niveau aktiv gemacht, wo­ durch der Flip-Flop 28b, der in Fig. 22B gezeigt ist, gesetzt und das Lesebe­ trieb-Aktivierungssignal READ aktiv gemacht wird. Als Reaktion auf die Aktivierung des Lesebetrieb-Aktivierungssignals READ wird die Leseschaltung 14 aktiviert, wodurch die spaltenbezogene Steuerschaltung 24 (Fig. 19) die spaltenauswahlbezogene Schaltungsanordnung 6 in einen aktiven Zustand zum Auswählen einer Spalte in dem Speicherzellenfeld 1 entsprechend des Lesebe­ fehls treibt. Der Wert aus der Speicherzelle, die durch die spaltenauswahlbezo­ gene Schaltungsanordnung 6 ausgewählt ist, wird durch die Leseschaltung 14 ausgelesen. Der Burstlängenzähler 28a wird als Reaktion auf die Aktivierung des Lesebetrieb-Bestimmungssignals R zum Zählen der Anzahl von Taktzyklen einer vorbestimmten Burstlänge gestartet.
Entsprechend eines Autovorladebefehls wird das Autovorladebetrieb-Bestim­ mungssignal APC aktiviert und die Verschiebeschaltung 22a verschiebt das Autovorladebetrieb-Bestimmungssignal APC in Synchronisation mit dem Takt­ signal CLK. Es wird angenommen, daß die Anzahl der Verschiebetakte der Verschiebeschaltung 22a identisch mit der Anzahl der Taktzyklen der Burst­ länge des Burstlängenzählers 28a, die vier Taktzyklen beträgt, ist. In diesem Fall wird bei Taktzyklus #9 das Autovorladebetrieb-Triggersignal PC2 von der Verschiebeschaltung 22a auf ein H-Niveau getrieben und das Ausgabesignal der ODER-Schaltung 22b wird auf ein H-Niveau getrieben. Als ein Ergebnis wird der Flip-Flop 22c zurückgesetzt, wodurch das interne Betriebsaktivierungs­ signal ACTIVE auf einem L-Niveau inaktiv gemacht wird.
Die Burstlänge ist 4. Daten werden von Taktzyklus #6 aufeinanderfolgend aus­ gelesen, um der Ausgabepufferschaltung 16 geliefert zu werden. Die Ausgabe­ pufferschaltung 16 wird als Reaktion auf das Datenausgabefreigabesignal OEM zum aufeinanderfolgenden Ausgeben von Daten, die von der Leseschaltung 14 geliefert werden, aktiv gemacht. Angenommen, daß die CAS-Latenzzeit gleich 3 ist, d. h. die Anzahl der Verschiebetaktzyklen der Taktverschiebeschaltung 28c, die in Fig. 22B gezeigt ist, gleich 3 ist, wird das Datenausgabefreigabe­ signal OEM bei Taktzyklus #7 auf ein H-Niveau getrieben und Daten werden aufeinanderfolgend von Taktzyklus #8 ausgegeben. Selbst wenn das Lese­ betrieb-Aktivierungssignal READ bei Taktzyklus #9 inaktiv gemacht wird, wird nur die Leseschaltung 14 deaktiviert und zuvor ausgelesene Daten werden auf­ einanderfolgend über die Ausgabepufferschaltung 16 ausgegeben. Die Aus­ gabepufferschaltung 16 liefert vier Daten (Werte) in Synchronisation mit dem Taktsignal CLK. Darum können, durch einen Lesebefehl, vier Datenwerte auf­ einanderfolgend in Synchronisation mit dem Taktsignal CLK ausgelesen werden. Des weiteren wird ein Vorladebetrieb intern automatisch ausgeführt.
Nun wird ein Page-Modus-Betrieb in Betracht gezogen. Genau gesagt, es werden Daten, deren Anzahl größer als die Burstlänge ist, einer Zeile von Speicherzellen aufeinanderfolgend ausgelesen. In diesem Fall wird ein Lesebe­ fehl bei Taktzyklus #9 zugeführt, wodurch das Lesebetrieb-Bestimmungssignal R aktiv gemacht wird. Jedoch wird das interne Aktivierungssignal ACTIVE entsprechend der Aktivierung des Autovorladebetrieb-Steuersignals PC2 inak­ tiv gemacht und das Speicherzellenfeld 1 kehrt in einen Vorladezustand zurück. Darum erreicht, selbst falls ein Lesebefehl angelegt wird, und die Leseschal­ tung 14 und die Ausgabepufferschaltung 16 erneut zum Verwirklichen eines Datenauslesebetriebs bei Taktzyklus #9 aktiv gemacht werden, die spaltenaus­ wahlbezogene Schaltungsanordnung 6 einen inaktiven Zustand (der Betrieb der spaltenauswahlbezogenen Auswahlanordnung 6 wird nicht beeinflußt, wenn das interne Betriebsaktivierungssignal ACTIVE inaktiv gemacht wird). Darum kann ein korrektes Auslesen von Daten nicht ausgeführt werden.
Des weiteren, selbst falls das Schreibbetrieb-Aktivierungssignal WRITE einen aktiven Zustand auf einem H-Niveau als Reaktion auf die Aktivierung des internen Schreibbetrieb-Bestimmungssignals W auf einem H-Niveau für eine vorbestimmte Zeit H durch Anlegen eines Schreibbefehls in den Taktzyklen #13 und #17 erreicht, erreicht das Speicherfeld 1 entsprechend der Inaktivierung des internen Aktivierungssignals ACTIVE einen Vorladezustand, so daß ein Datenschreiben nicht ausgeführt werden kann. Wenn ein Autovorladebefehl verwendet wird, wird das Speicherzellenfeld automatisch deaktiviert (vorgeladen), nachdem ein Lesebetrieb oder ein Schreibbetrieb ausgeführt worden ist. Darum wird ein Taktzyklus zum Anlegen eines Vorladebefehls nicht benötigt (dieser Befehl wird gleichzeitig mit einem Lesebefehl oder einem Schreibbefehl ausgelegt), und dieser Taktzyklus kann zum Eingeben anderer Befehle verwendet werden.
Wenn ein Autovorladebefehl verwendet wird, werden Daten selbst dann nicht ausgelesen, wenn ein Lesebefehl (Aktivierungssignale READ und OEM werden aktiv gemacht) in Taktzyklus #9 angelegt wird, wie in Fig. 23 gezeigt ist, da ein Vorladebetrieb des Speicherzellenfeldes intern automatisch ausgeführt wird. Vergleichbar, selbst falls ein Schreibbefehl in den Taktzyklen #13 und #17 angelegt wird und die Schreibschaltung 12 als Reaktion auf das Schreib­ aktivierungssignal WRITE gemacht wird, erreicht die spaltenauswahlbezogene Schaltungsanordnung 6 einen inaktiven Zustand, so daß ein Datenschreiben in einer Speicherzelle nicht ausgeführt wird.
Die Fig. 24A und 24B zeigen den Zustand externer Signale während des Daten­ auslesens und Datenschreibens. Das Symbol "Ext" oder "ext" wird verwendet, um ein externes Signal zu bezeichnen. Unter Bezugnahme auf Fig. 24A, ein Aktivierungsbefehl wird in Taktzyklus #0 angelegt. Dieser Aktivierungsbefehl wird durch Treiben des externen Chipauswahlsignals extZCS und des externen Zeilenadreßtaktsignals extZRAS auf ein L-Niveau und des externen Spalten­ adreßtaktsignals extZCAS und des externen Schreibfreigabesignals extZWE auf ein H-Niveau geliefert. Die externen Adreßsignale extA<0-9< und das externe Adressensignal extA<10< beim Anlegen dieses Aktivierungsbefehls werden als Zeilenadreßsignal X eingegeben. Entsprechend dieses Aktivierungsbefehls wird das interne Betriebsaktivierungssignal ACTIVE auf einem H-Niveau aktiv ge­ macht.
Bei Taktzyklus #3 werden ein Lesebefehl und ein Autovorladebefehl angelegt. Dieser Lesebefehl wird durch Treiben der externen Steuersignale extZCS und extZCAS auf ein L-Niveau und der externe Steuersignale extZRAS und extZWE auf ein H-Niveau geliefert. Außerdem wird das externe Adreßsignal extA<10< auf ein H-Niveau getrieben. Hier werden die Adreßsignalbits extA<0-9< als Spaltenadreßsignal Y eingegeben. In anderen Worten, bei dieser Synchron-Halbleiterspeichervorrichtung ist das Zeilenadreßsignal gleich 11 Bit in der Breite und das Spaltenadreßsignal gleich 10 Bit in der Breite. Da die Anzahl der Bits zwischen dem Spaltenadreßsignal und dem Zeilenadreßsignal differiert, wird das Adreßsignalbit extA<10<, welches einen freien Zustand einnimmt, wenn Lesebefehl oder Schreibbefehl angelegt wird, als ein Autovorladebefehl verwendet.
Entsprechend dieses Lesebefehls werden Daten aufeinanderfolgend von Takt­ zyklus #6 an in Synchronisation mit dem Taktsignal CLK bei einem Ablauf der CAS-Latenzzeit (in Fig. 24A ist die CAS-Latenzzeit gleich 3) ausgegeben. Ent­ sprechend eines Autovorladebefehls, das dem internen Zählen von vier Takt­ zyklen (eine Anzahl von Taktzyklen, die identisch zu der Burstlänge ist) folgt, wird das interne Betriebsaktivierungssignal ACTIVE bei Taktzyklus #7 auf einem L-Niveau inaktiv gemacht.
Falls ein Lesebefehl in Taktzyklus #7 erneut angelegt wird (da der Autovor­ ladebefehl nicht angelegt wird, ist das Adreßsignalbit extA<10< in diesem Taktzyklus auf ein L-Niveau gesetzt), werden Daten, die diesem in Taktzyklus #7 angelegten Lesebefehl entsprechen, nicht ausgelesen, da das interne Betriebsaktivierungssignal ACTIVE inaktiv gemacht ist. In anderen Worten, es werden nur Daten Q0-Q3, die durch den ersten Lesebefehl ausgelesen werden, ausgegeben.
Wie oben beschrieben worden ist, können Daten nicht durch einen Lesebefehl, der dem Anlegen eines Autovorladebefehls folgt, ausgelesen werden. Es ist daher notwendig, in einem Page-Modus-Betrieb den Autovorladebefehl gleich­ zeitig mit dem letzten angelegten Lesebefehl anzulegen. Daher muß, in einem Page-Modus-Betrieb, das externe Adreßsignalbit extA<10< während eines Page-Modus-Betriebs auf ein L-Niveau gesetzt und dann bezüglich des letzten Befehls der Seite (Page) zum Anlegen eines Autovorladebefehls auf ein H-Niveau gesetzt werden. Dieses vergrößert die Belastung der Zugriffssteuerung einer externen Steuervorrichtung, da die externe Steuervorrichtung in einem Page-Modus während des Zugreifens der Synchron-Halbleiterspeichervorrich­ tung immer identifizieren muß, ob der Page-Modus-Betrieb an seinem Ende ist oder nicht. Es gibt außerdem ein Problem dahingehend, daß Daten keinesfalls fortlaufend ausgelesen werden können, nachdem ein Autovorladebefehl fehler­ hafterweise aus irgendeinem Grund, wie z. B. einem Rauschen, angelegt worden ist. Ein Datenschreibbetrieb wird nun beschrieben.
Unter Bezugnahme auf Fig. 24B, ein Aktivierungsbefehl wird in Taktzyklus #0 zum Setzen des internen Betriebsaktivierungssignals ACTIVE in einen aktiven Zustand auf einem H-Niveau angelegt, wodurch ein Speicherzellenauswahl­ betrieb ausgeführt wird. In Taktzyklus #3 werden ein Schreibbefehl und ein Autovorladebefehl angelegt. Ein Schreibbefehl wird durch Setzen der externen Steuersignale extZCS, extZCAS und extZWE auf ein L-Niveau und des externen Zeilenadreßtaktsignals extZRAS auf ein H-Niveau angelegt. Hier ist das Adreßsignal extA<10< auf ein H-Niveau gesetzt. Daten D0-D3 werden aufeinanderfolgend von Taktzyklus #3, in dem dieser Schreibbefehl angelegt wird, an geschrieben. Entsprechend des Autovorladebefehls wird das interne Betriebsaktivierungssignal ACTIVE in einen inaktiven Zustand auf einem L-Niveau in Taktzyklus #7 bei dem Ablauf der vier Taktzyklen gesetzt. Das interne Datenschreiben wird 1 Taktzyklus dahinter ausgeführt. Darum werden, falls ein Schreibbefehl in Taktzyklus #7 erneut angelegt wird (ein Autovorlade­ befehl wird nicht angelegt), Schreibdaten, die aufgrund dieses Taktzyklus #7 angelegten Schreibbefehls zu schreiben sind, nicht in das Speicherzellenfeld geschrieben, da das Speicherzellenfeld bereits in einen Vorladezustand zurück­ gekehrt ist und die spaltenauswahlbezogene Schaltungsanordnung 6 inaktiv gemacht ist. Daher muß ein Autovorladebefehl gleichzeitig mit dem ersten Befehl der Seite (Page) während eines Datenschreibens in einem Page-Modus-Betrieb angelegt werden.
Bei einem Autovorladebetrieb in einer solchen beschriebenen Synchron-Halb­ leiterspeichervorrichtung muß eine Bestimmung, ob es ein Page-Modus-Betrieb ist oder nicht, und eine Bestimmung, ob das Ende der Seite (Page) erreicht ist, für jeden Befehl ausgeführt werden, was in einem Anstieg der Belastung der externen Steuervorrichtung resultiert.
Fig. 25 zeigt eine andere Struktur einer Synchron-Halbleiterspeichervorrich­ tung. Bei der Synchron-Halbleiterspeichervorrichtung aus Fig. 25 sind Bänke (Speicherbänke) #A und #B vorgesehen, die unabhängig voneinander in aktive Zustände getrieben werden. Jede der Bänke #A und #B weist eine zeilenaus­ wahlbezogene Schaltungsanordnung 4, eine spaltenauswahlbezogene Schal­ tungsanordnung 6, eine Schreibschaltung 12 und eine Leseschaltung 14, die bereits in Fig. 19 gezeigt sind, auf. Im allgemeinen sind die Eingabepuffer­ schaltung 10 und die Ausgabeschaltung 16 gemeinsam für die Bänke #A und #B vorgesehen.
Zum Zweck des Treibens der Bänke #A und #B unabhängig voneinander sind Steuerschaltungen 32a und 32b vorgesehen, die selektiv als Reaktion auf Bank­ adreßsignale BA und ZBA, die von einem Bankadreßpuffer 30 geliefert werden, aktiviert werden, zum Ausführen eines benötigten Steuerbetriebs für eine ent­ sprechende Bank #A und Bank #B entsprechend eines internen Betriebsbestim­ mungssignals, das von dem Befehlsdekoder 20 geliefert wird. Der Bankadreß­ puffer 30 empfängt ein extern angelegtes Bankadreßsignal extBA in Synchroni­ sation mit dem Taktsignal CLK zum Erzeugen der externen Bankadreßsignale BA und ZBA. Der Befehlsdekoder 20 weist eine Struktur auf, die vergleichbar zu der in Fig. 19 gezeigten Struktur ist. Außerdem weisen die Steuerschaltun­ gen 32a und 32b dieselbe Struktur auf und enthalten jede Steuerschaltung, die in Fig. 19 gezeigt ist. Wie in Fig. 25 gezeigt ist, kann auf die Bänke #A und #B alternierend durch ein Treiben durch die Steuerschaltung 32a und 32b, das un­ abhängig voneinander ist, zugegriffen werden. Genauer gesagt, eine Bank wird während des Zugriffsbetriebs auf die andere Bank aktiv gemacht, und auf eine Bank wird bei der Vervollständigung des Zugriffs auf die andere Bank fortlau­ fend zugegriffen, so daß auf die Synchron-Halbleiterspeichervorrichtung fort­ laufend zugegriffen werden kann.
Fig. 26 zeigt schematisch eine Struktur eines Autovorladebetriebbestimmungs­ signalaktivierungsabschnitts, der in Steuerschaltungen 32a und 32b, die in Fig. 25 gezeigt sind, enthalten ist. In Fig. 26 wird ein komplementäres Bankadreß­ signal ZBA durch Invertieren des Bankadreßsignals BA durch einen Inverter 33 erzeugt. Die Steuerschaltung 32a weist eine UND-Schaltung 32aa, die das komplementäre Bankadreßsignal ZBA und ein Autovorladebetrieb-Bestim­ mungssignal APC, das von dem Befehlsdekoder 20 geliefert wird, empfängt, und eine Verschiebeschaltung 32ab zum Verschieben eines Ausgabesignals der UND-Schaltung 32aa in Synchronisation mit dem Taktsignal CLK auf. Ein Autovorladebetrieb-Triggersignal PC2 (A) bezüglich der Bank #A wird von der Verschiebeschaltung 32ab geliefert. Das Autovorlade-Triggersignal PC2 (A) von der Verschiebeschaltung 32ab wird einer zeilenbezogenen Steuerschaltung 33ac geliefert. Ein internes Betriebsaktivierungssignal ACTIVE(A), das den internen Betrieb für die Bank #A aktiviert, wird von dieser zeilenbezogenen Steuerschaltung 32ac geliefert.
Die Steuerschaltung 32b weist eine UND-Schaltung 32ba, die das Autovor­ ladebetriebs-Bestimmungssignal APC und das Bankadreßsignal BA empfängt, und eine Verschiebeschaltung 32bb zum Verschieben eines Ausgabesignals der UND-Schaltung 32ba in Synchronisation mit dem Taktsignal CLK auf. Ein Autovorladebetrieb-Triggersignal PC2 (B) für die Bank #B wird von der Ver­ schiebeschaltung 32bb ausgegeben. Das Autovorladebetrieb-Triggersignal PC2 (B) wird an eine zeilenbezogene Steuerschaltung 32bc zum Steuern des Be­ triebs des Abschnitts, der sich auf dem Zeilenauswahlbetrieb der Bank #B be­ zieht, angelegt. Ein internes Betriebsaktivierungssignal ACTIVE(B) zum Be­ ginnen eines Speicherzellenauswahlbetriebs in Bank #B wird von der zeilenbe­ zogenen Steuerschaltung 32bc geliefert. Der Betrieb der Synchron-Halbleiter­ speichervorrichtung, die in den Fig. 25 und 26 gezeigt ist, wird nun unter Be­ zugnahme auf das Zeitablaufdiagramm aus Fig. 27 beschrieben.
In Taktzyklus #0 wird ein Aktivierungsbefehl geliefert und das Bankadreß­ signal BA wird zum Bestimmen der Bank #A auf 0 gesetzt. Als Reaktion auf diesen Aktivierungsbefehl und das Bankadreßsignal BA wird die zeilenbe­ zogene Steuerschaltung 32ac in Steuerschaltung 32a aktiviert, wodurch das interne Betriebsaktivierungssignal ACTIVE(A) zum Beginnen eines Speicher­ zellenauswahlbetriebs für Bank #A aktiv gemacht wird.
In Taktzyklus #2 wird ein Aktivierungsbefehl angelegt, und das Bankadreß­ signal BA wird auf ein H-Niveau zum Bezeichnen der Bank #B gesetzt. Als Reaktion auf diesen Aktivierungsbefehl und das Bankadreßsignal BA wird das interne Betriebsaktivierungsbestimmungssignal ACT(B) aktiviert, wodurch die zeilenbezogene Steuerschaltung 32bc für Bank #B aktiv gemacht wird und das interne Aktivierungssignal ACTIVE(B) zum Beginnen eines Speicherzellenaus­ wahlbetriebs von Bank #B wird aktiv gemacht. Darum sind von Taktzyklus #2 an die Bänke #A und #B beide aktiv gemacht. Als Reaktion auf die Aktivierung der internen Betriebsaktivierungssignale ACTIVE(A) und ACTIVE(B) wird ein Speicherzellenauswahlbetrieb in jeder der Bänke #A und #B ausgeführt.
In Taktzyklus #5 werden ein Autovorladebefehl und ein Lesebefehl oder ein Schreibbefehl angelegt. Der Lesebefehl und der Schreibbefehl werden im fol­ genden als Zugriffsbefehl (oder Lese/Schreib-Befehl) bezeichnet. Hier wird das Bankadreßsignal BA auf ein L-Niveau zum Bestimmen der Bank #A gesetzt. Darum wird in Bank #A ein Zugriffs(Lese-oder Schreib)betriebsaktivierungs­ signal aktiv gemacht. Es wird nun angenommen, daß die Verschiebeschaltung 32ab ein angelegtes Signal um zwei Taktzyklen verschiebt. In diesem Fall reagiert die Verschiebeschaltung 32ab auf ein Autovorladebetrieb-Bestim­ mungssignal APC aus Taktzyklus #5 mit dem Bringen des Autovorladebetrieb-Triggersignals PC2(A) in einen aktiven Zustand auf einem H-Niveau in Taktzyklus #7 bei dem Ablauf der beiden Taktzyklen. Als Reaktion auf die Aktivierung des Autovorladebetrieb-Triggersignals PC2(A) bringt die zeilenbezogene Steuerschaltung 32ac das interne Betriebsaktivierungssignal ACTIVE(A) auf einem L-Niveau in einen inaktiven Zustand. Hier bleibt die Bank #B immer noch in einem aktiven Zustand. In Taktzyklus #10 werden ein Autovorladebefehl und ein Lese/Schreib-Befehl (Zugriffsbefehl) erneut gelie­ fert. Hier ist das Bankadreßsignal BA auf ein H-Niveau gesetzt und Bank #B ist bestimmt. Als Reaktion auf diesen Lese/Schreib-Befehl (Zugriffsbefehl) wird ein Datenzugriffsbetrieb für eine ausgewählte Speicherzelle in Bank #B bewirkt. Die Verschiebeschaltung 32bb wird als Reaktion auf einen Autovor­ ladebefehl zum Verschieben des Autovorladebetrieb-Bestimmungssignals APC aktiv gemacht und bringt das Autovorladebetrieb-Triggersignal PC2(B) in Taktzyklus #12, der einen Ablauf von zwei Taktzyklen entspricht, auf ein H-Niveau. Als Reaktion auf die Aktivierung des Autovorladebetrieb-Trigger­ signals PC2(B) wird das interne Aktivierungssignal ACTIVE(B) für Bank #B inaktiv gemacht.
Der Datenzugriffsbetrieb, der in Fig. 27 gezeigt ist, weist eine Burstlänge von 2 auf. Durch alternierendes Aktivieren der Bänke #A und #B kann auf Daten schneller als bei dem Betriebsablauf bzw. der Betriebssequenz, in der ein Aktivierungsbefehl für eine Bank nach Vollendung des Zugriffs auf die andere Bank angelegt wird, zugegriffen werden.
Entsprechend dieser Bankarchitektur sind die Verschiebeschaltungen 32ab und 32bb individuell in den Steuerschaltungen 32a und 32b vorgesehen, um jede der Bänke #A und #B unabhängig voneinander zum Bewirken eines Autovorlade­ betriebs zu treiben. Die Verschiebeschaltungen 32ab und 32bb weisen dieselbe Struktur auf und verschieben ein angelegtes Signal in Synchronisation mit dem Taktsignal CLK. Darum ist die durch die Schaltungsanordnung belegte Fläche relativ groß (die Anzahl der Komponenten ist groß), was in einem Problem dahingehend resultiert, daß die Layoutfläche der Steuerschaltungen 32a und 32b erhöht ist.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Synchron-Halbleiter­ speichervorrichtung anzugeben, die korrekt auf benötigte Daten zugreifen kann, selbst falls ein Autovorladebefehl an einem willkürlichen Zeitpunkt ange­ legt wird.
Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung nach An­ spruch 1 oder 4.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Die vorliegende Erfindung liefert eine Synchron-Halbleiterspeichervorrichtung einer Bankarchitektur, die einen Autovorladebetriebssteuerabschnitt aufweist, dessen eingenommene Fläche reduziert ist.
Die vorliegende Erfindung liefert eine Synchron-Halbleiterspeichervorrichtung einer Bankarchitektur, deren Layoutfläche reduziert ist und die einen Zugriff auf alle benötigten Daten erlaubt, selbst falls ein Autovorladebefehl an einem willkürlichen Zeitpunkt angelegt wird.
Eine Synchron-Halbleiterspeichervorrichtung nach einem Aspekt der vorliegen­ den Erfindung weist eine interne Aktivierungssignal-Erzeugungsschaltung, die auf ein extern angelegtes Speicherzellenauswahlbetriebsbeginn-Bestimmungs­ signal mit dem Aktivmachen eines internen Betriebs-Aktivierungssignal rea­ giert, eine Zugriffsbetrieb-Aktivierungssignal-Erzeugungsschaltung, die auf ein extern angelegtes Zugriff-Bestimmungssignal mit dem Aktivmachen eines inter­ nen Zugriffsbetrieb-Aktivierungssignal reagiert, eine Vorlade-Aktivierungs­ signal-Erzeugungsschaltung, die auf ein Vorlade-Bestimmungssignal, das gleichzeitig mit einem Zugriff-Bestimmungssignal angelegt ist, mit dem Aktiv­ machen eines internen Vorlade-Aktivierungssignals reagiert, und eine interne Betrieb-Deaktivierungsschaltung, die auf eine Deaktivierung eines Zugriffsbe­ triebs-Aktivierungssignals und ein aktiviertes internes Vorlade-Aktivie­ rungssignal mit dem Deaktivieren eines internen Betriebs-Aktivierungssignals reagiert, auf.
Eine Synchron-Halbleiterspeichervorrichtung nach einem anderen Aspekt der vorliegenden Erfindung weist eine Mehrzahl von Bänken (Speicherbänken), die jeweils eine Mehrzahl von Speicherzellen aufweisen und unabhängig vonein­ ander in einen aktiven Zustand getrieben werden, eine interne Betrieb-Bestimmungsschaltung, die auf ein extern angelegtes Speicherzellenaus­ wahlbetrieb-Bestimmungssignal und ein erstes Bankadreßsignal, daß eine aus der Mehrzahl der Bänke spezifiziert, mit dem Aktivieren eines internen Be­ trieb-Bestimmungssignals für die durch das erste Bankadreßsignal spezifizierte Bank reagiert, eine interne Zugriff-Aktivierungsschaltung, die auf ein extern angelegtes Zugriff-Bestimmungssignal und ein zweites Bankadreßsignal mit dem Aktivieren eines ersten Zugriffsbetrieb-Aktivierungssignal für eine Bank, die durch das zweite Bankadreßsignal spezifiziert ist, reagiert, eine Vorlade-Bestimmungsschaltung, die auf ein Vorlade-Bestimmungssignal, das gleich­ zeitig mit dem Zugriffs-Bestimmungssignal angelegt ist, mit dem Aktivmachen eines internen Vorlade-Bestimmungssignals für eine Bank, die durch das zweite Bankadreßsignal spezifiziert ist, reagiert, eine Mehrzahl von internen Zugriffs­ betrieb-Aktivierungsschaltungen, von denen jeweils eine entsprechend einer aus der Mehrzahl der Bänke vorgesehen ist, die jeweils auf ein internes Betrieb-Be­ stimmungssignal, das von der internen Betrieb-Bestimmungsschaltung geliefert wird, mit dem Aktivieren eines internen Zugriffsbetrieb-Aktivierungssignal reagieren, das eine entsprechende Bank aktiviert, und Vorladeschaltungen, die entsprechend der Mehrzahl der Bänke vorgesehen sind, die jeweils ein ent­ sprechendes Vorlade-Bestimmungssignal von der Vorlade-Bestimmungsschal­ tung und interne Zugriff-Aktivierungssignale für die entsprechende und andere Bänke von den internen Zugriff-Aktivierungsschaltungen zum Deaktivieren eines internen Betriebs-Aktivierungssignals für eine entsprechende Bank als Reaktion auf die Aktivierung eines internen Zugriffs-Aktivierungssignals für die oder eine andere Bank oder die Deaktivierung des entsprechenden internen Zugriffsbetrieb-Aktivierungssignals und die Aktivierung des Vorlade-Bestim­ mungssignals reagieren, auf.
Durch Bringen eines internen Betriebs-Aktivierungssignals in einen deaktivier­ ten Zustand, wenn interne Lese- und Schreibbetriebsabläufe beide deaktiviert sind und das Vorlade-Bestimmungssignal aktiv ist, wird der Vorladebetrieb entsprechend eines angelegten Autovorladebefehls unterbunden, bis der Schreib- oder Lesebetrieb für alle benötigten Daten vervollständigt ist. Derart kann der Zeitablauf des Anlegens eines Autovorladebefehls auf einen freiwähl­ baren bzw. willkürlichen Zeitablauf eingestellt werden, um so die Belastung einer externen Steuerschaltung zu entspannen.
Durch Vorsehen der Vorlade-Bestimmungsschaltung gemeinsam für eine Mehr­ zahl von Bänken kann eine Zählerschaltung zum Verzögern des Autovorlade- Bestimmungssignals für einen vorbestimmten Zeitraum durch die Mehrzahl der Bänke gemeinsam genutzt werden, um so die Layoutfläche des Steuerabschnitts zu reduzieren. Durch Empfangen eines Vorlade-Bestimmungssignals von der Vorlade-Bestimmungsschaltung, eines internen Zugriffsbetrieb-Aktivierungssignals und eines internen Zugriffsbetrieb-Aktivierungssignals für eine andere Bank von der internen Zugriffsbetrieb-Aktivierungsschaltung in jeder der Mehrzahl der Bänke, um das aktive Steuersignal einer entsprechenden Bank entsprechend einem, der Aktivierung des internen Zugriffs-Aktivierungssignals für die andere Bank, der Deaktivierung des internen Zugriffsbetrieb-Aktivierungssignals oder der Aktivierung des Vorlade-Bestimmungssignals, zu deaktivieren, kann ein Schreiben/Lesen von benötigten Daten selbst dann korrekt bewirkt werden, wenn ein Autovorladebefehl in einer freiwählbaren bzw. willkürlichen Abfolge für jede Bank angelegt wird.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Struktur eines Hauptteils einer Synchron-Halbleiterspeichervor­ richtung entsprechend einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 ein Zeitablaufdiagramm, das einen Betrieb der Synchron-Halbleiter­ speichervorrichtung aus Fig. 1 darstellt;
Fig. 3 ein Zeitablaufdiagramm, das einen Betrieb des Datenauslesens in der Synchron-Halbleiterspeichervorrichtung aus Fig. 1 darstellt;
Fig. 4 bis 7 Zeitablaufdiagramme, die jeweils einen Betrieb der Synchron-Halbleiterspeichervorrichtung aus Fig. 1 darstellen;
Fig. 8A eine Struktur eines Burstlängenzählers aus Fig. 1;
Fig. 8B ein Wellenformdiagramm (Signalformdarstellung), das den Betrieb des Zählers aus Fig. 8A darstellt;
Fig. 9A ein Beispiel einer Struktur einer Einmalpulserzeugungsschaltung aus Fig. 1;
Fig. 9B ein Wellenformdiagramm (Signalformdarstellung) eines Betriebs der Schaltung aus Fig. 9A;
Fig. 10 schematisch eine Struktur des Steuerabschnitts einer Synchron-Halb­ leiterspeichervorrichtung entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 11 schematisch eine Struktur einer Bankbestimmungsschaltung auf Fig. 10;
Fig. 12 eine Struktur einer internen Betriebsaktivierungssignalerzeugungsein­ heit in der Steuerschaltung aus Fig. 10;
Fig. 13 ein Zeitablaufdiagramm, das einen Betrieb der internen Betriebsakti­ vierungssignalerzeugungseinheit, die in Fig. 12 gezeigt ist, darstellt;
Fig. 14A und 14B Strukturen der Steuereinheit für die Bänke #A bzw. #B einer Synchron-Halbleiterspeichervorrichtung entsprechend einer dritten Aus­ führungsform der vorliegenden Erfindung;
Fig. 15 eine Struktur einer Steuereinheit einer Synchron-Halbleiterspeicher­ vorrichtung entsprechend einer vierten Ausführungsform der vorliegen­ den Erfindung;
Fig. 16 ein Zeitablaufdiagramm, das einen Betrieb der Steuereinheit, die in Fig. 15 gezeigt ist, darstellt;
Fig. 17 eine Struktur einer Steuereinheit entsprechend einer Synchron-Halb­ leiterspeichervorrichtung entsprechend einer fünften Ausführungsform der vorliegenden Erfindung;
Fig. 18 ein Zeitablaufdiagramm, das einen Betrieb der Steuereinheit aus Fig. 17 darstellt;
Fig. 19 schematisch eine Struktur einer Synchron-Halbleiterspeichervorrich­ tung;
Fig. 20 eine Struktur einer Eingabepufferschaltung und eines Befehlsdekoders aus Fig. 19;
Fig. 21 eine Struktur einer zeilenbezogenen Steuerschaltung aus Fig. 19;
Fig. 22A und 22B schematisch eine Struktur einer Schreibsteuerschaltung bzw. einer Lesesteuerschaltung aus Fig. 19;
Fig. 23 ein Zeitablaufdiagramm, das einen Betrieb einer Synchron-Halbleiter­ speichervorrichtung darstellt;
Fig. 24A und 24B Zeitablaufdiagramme, die die Zustände externer Signale beim Zugriff in der Synchron-Halbleiterspeichervorrichtung zeigen;
Fig. 25 eine andere Struktur einer Synchron-Halbleiterspeichervorrichtung;
Fig. 26 eine Struktur einer Steuerschaltung, die in Fig. 26 gezeigt ist; und
Fig. 27 ein Zeitablaufdiagramm, das einen Betrieb der in Fig. 26 gezeigten Steuerschaltung darstellt.
Erste Ausführungsform
Unter Bezugnahme auf Fig. 1, eine Synchron-Halbleiterspeichervorrichtung entsprechend einer ersten Ausführungsform der vorliegenden Erfindung weist eine Eingabepufferschaltung 18 zum Aufnehmen externer Steuersignale ZCA, ZRAS, ZCAS und ZWE eines Adreßsignalbits A<10< in Synchronisation mit einem Taktsignal CLK zum Erzeugen eines internen Steuersignals und einen Befehlsdekoder 20 zum Dekodieren interner Steuersignale von der Eingabe­ pufferschaltung 18 zum Erzeugen eines Bestimmungssignals (Triggersignal) zum Aktivieren eines spezifizierten internen Betriebes, die beide ähnlich zu den eingangs beschriebenen Schaltungen sind, auf. Die Strukturen der Ein­ gabepufferschaltung 18 und des Befehlsdekoders 20 sind vergleichbar zu den­ jenigen in einer eingangs beschriebenen Synchron-Halbleiterspeichervorrich­ tung.
Die Synchron-Halbleiterspeichervorrichtung weist weiter eine Lesesteuerschal­ tung 28, die auf die Aktivierung eines Lesebetrieb-Bestimmungssignals R von dem Befehlsdekoder 20 zum Liefern eines Lesebetrieb-Aktivierungssignals READ, das für einen vorbestimmten Zeitraum aktiv gemacht wird, aktiviert wird, und eine Schreibsteuerschaltung 26, die als Reaktion auf ein Schreibbe­ trieb-Bestimmungssignal W von dem Befehlsdekoder 20 zum Liefern eines Schreibbetrieb-Aktivierungssignals WRITE, das für eine vorbestimmten Zeit­ raum aktiv gemacht wird, aktiviert wird, auf. Das Lesebetrieb-Aktivierungs­ signal READ wird an eine Leseschaltung (siehe Fig. 19) angelegt und das Schreibbetrieb-Aktivierungssignal WRITE wird an eine Schreibschaltung (siehe Fig. 19) angelegt. Obwohl es in Fig. 1 nicht gezeigt ist, weist die Lesesteuer­ schaltung 28 weiter einen Abschnitt zum Verzögern des Lesebetrieb-Aktivie­ rungssignals READ für einen vorbestimmten Zeitraum (CAS-Latenzzeit) und zum Erzeugen eines Datenausgabe-Freigabesignals OEM auf.
Die Schreibsteuerschaltung 26 weist einen Burstlängenzähler 26a, der gestartet wird, wenn das Schreibbetrieb-Bestimmungssignal W aktiviert ist, zum Zählen des Taktsignals CLK für einen vorbestimmten Zeitraum (Burstlänge) und ein Flip-Flop 26b, das bei der Aktivierung des Schreibbetrieb-Bestimmungssignals W gesetzt und als Reaktion auf ein Hochzählsignal von dem Burstlängenzähler 26a zurückgesetzt wird, auf. Das Schreibbetrieb-Aktivierungssignal WRITE wird von dem Flip-Flop 26b geliefert. Der Burstlängenzähler 26a reagiert auf die Aktivierung des Schreibbetrieb-Bestimmungssignals W damit, daß der Zählwert auf einen Anfangswert zurückgesetzt wird und ein Zählbetrieb begonnen wird.
Die Lesebetrieb-Steuerschaltung 28 weist einen Burstlängenzähler 28a, der als Reaktion auf die Aktivierung des Lesebetrieb-Bestimmungssignals R zum Zählen des Taktsignals CLK für einen vorbestimmten Zeitraum (die Anzahl der Taktzyklen, die der Burstlänge entspricht) gestartet wird, und ein Flip-Flop 28b, das als Reaktion auf die Aktivierung des Lesebetrieb-Bestimmungssignals R gesetzt und als Reaktion auf ein Hochzählsignal von dem Burstlängenzähler 28a zurückgesetzt wird, auf. Das Lesebetrieb-Aktivierungssignal READ wird von dem Flip-Flop 28b geliefert. Vergleichbar zu dem Burstlängenzähler 26a wird bei dem Burstlängenzähler 28a der Zählwert auf seinen Anfangswert zum Beginnen eines Zählbetriebs als Reaktion auf die Aktivierung des Lesebetrieb-Bestimmungssignals R zurückgesetzt.
Die Synchron-Halbleiterspeichervorrichtung weist weiter eine interne Betriebs­ vervollständigungs-Detektionsschaltung 42 auf, die auf die Deaktivierung von beiden, dem Lesebetrieb-Aktivierungssignal READ oder dem Schreibbetrieb-Aktivierungssignal WRITE reagiert, zum Erkennen der Vervollständigung eines internen Zugriffbetriebs der Synchron-Halbleiterspeichervorrichtung auf. Die interne Betriebsvervollständigung-Detektionsschaltung 42 weist eine ODER-Schaltung 42a, die das Lesebetrieb-Aktivierungssignal READ und das Schreib­ betrieb-Aktivierungssignal WRITE empfängt, und einen Einmalpulsgenerator 42b, der auf einen Abfall eines Ausgabesignals der ODER-Schaltung 42a mit dem Erzeugen eines Pulssignals, das für einen vorbestimmten Zeitraum ein H-Niveau erreicht, reagiert, auf.
Die Synchron-Halbleiterspeichervorrichtung weist weiter eine zeilenbezogene Steuerschaltung 40, die auf die Aktivierung des internen Betriebsaktivierung-Bestimmungssignals ACT von dem Befehlsdekoder 20 mit dem Bringen des internen Betriebsaktivierungssignals ACTIVE in einen aktiven Zustand rea­ giert, auf. Das interne Betriebsaktivierungssignal ACTIVE wird zum Erreichen eines inaktiven Zustands als Reaktion auf die Aktivierung des Vorladebetrieb-Bestimmungssignals PC oder die Aktivierung des Autovorladebetrieb-Bestim­ mungssignal APC und eines internen Betriebsvervollständigungs-Erkennungs­ signals von der internen Betriebsvervollständigung-Erkennungsschaltung 42 zurückgesetzt.
Die zeilenbezogene Steuerschaltung 40 weist ein Flip-Flop 40a, das als Reak­ tion auf ein Auto-Vorladebetrieb-Bestimmungssignal APC von dem Befehls­ dekoder 20 zum Liefern eines Autovorladebetrieb-Freigabesignals APCE ge­ setzt wird, und eine UND-Schaltung 40b, die das Autovorladebetrieb-Frei­ gabesignal APCE und das Erkennungssignal von der internen Betriebsvervoll­ ständigung-Erkennungsschaltung 42 empfängt, eine ODER-Schaltung 40c, die ein Ausgabesignal PC2 der UND-Schaltung 40b und das Vorladebetrieb-Be­ stimmungssignal PC empfängt, und ein Flip-Flop 40d, das als Reaktion auf die Aktivierung des internen Betriebsaktivierung-Bestimmungssignal ACT von dem Befehlsdekoder gesetzt und als Reaktion auf die Aktivierung eines Ausgabe­ signals der ODER-Schaltung 40c zurückgesetzt wird, auf.
Das interne Betriebsaktivierungssignal ACTIVE wird von dem Flip-Flop 40d geliefert. Während des aktiven Zeitraums des internen Betriebsaktivierungs­ signals ACTIVE erreicht die Synchron-Halbleiterspeichervorrichtung einen ausgewählten Zustand und das Speicherzellenfeld wird in einen ausgewählten Zustand getrieben. Genauer gesagt, als Reaktion auf die Aktivierung des internen Betriebsaktivierungssignals ACTIVE wird ein Zeilenauswahlbetrieb einer Speicherzelle in dem Speicherzellenfeld bewirkt, und ein Erkennen, Verstärken und Verriegeln von Daten einer Speicherzelle einer ausgewählten Zeile wird durch einen nicht gezeigten Leseverstärker ausgeführt. Wenn ein Zugriffsbefehl aus einem Lesebefehl oder einem Schreibbefehl angelegt wird, wird die spaltenauswahlbezogene Schaltungsanordnung aktiviert, wodurch eine Speicherzelle aus den Speicherzellen der ausgewählten Zeile zum Bewirken eines Datenschreibens oder -lesens ausgewählt wird.
Das interne Betriebsaktivierungssignal ACTIVE wird an einen Rücksetzeingang RST des Flip-Flops 40a über einen Inverter 40e angelegt. Darum wird das Flip-Flop 40a als Reaktion auf die Deaktivierung des internen Betriebsaktivie­ rungssignals ACTIVE zurückgesetzt. Der Betrieb der Steuereinheit, die in Fig. 1 gezeigt ist, wird nun unter Bezugnahme auf die Ablaufdiagramme aus Fig. 1 mit einer Burstlänge von 4 beschrieben.
In Taktzyklus #0 wird ein Aktivierungsbefehl angelegt, wodurch ein internes Betriebsaktivierung-Bestimmungssignal ACT als ein Speicherzellenauswahlbe­ triebsbeginn-Bestimmungssignal aktiv gemacht wird. Als Reaktion auf die Akti­ vierung des internen Betriebsaktivierungssignals ACT wird das Flip-Flop 40d der zeilenbezogenen Steuerschaltung 40 gesetzt, um das interne Betriebsakti­ vierungssignal ACTIVE aktiv zu machen.
In Taktzyklus #4 wird ein Lesebefehl zusammen mit einem Autovorladebefehl (AUTO-PC) angelegt. Als Reaktion auf diesen Lesebefehl wird das Lesebe­ trieb-Bestimmungssignal R von dem Befehlsdekoder 20 aktiviert und das Auto­ vorladebetrieb-Bestimmungssignal APC wird ebenfalls aktiviert. Als Reaktion auf die Aktivierung des Lesebetrieb-Bestimmungssignals R wird der Burst­ längenzähler 28a in der Lesesteuerschaltung 28 auf seinen Anfangswert zurückgesetzt, um einen Zählbetrieb zu starten. Außerdem wird Flip-Flop 28b gesetzt, und das Lesebetrieb-Aktivierungssignal READ wird in einen aktiven Zustand auf einem H-Niveau gesetzt. In der zeilenbezogenen Steuerschaltung 40 wird das Flip-Flop 40a, als Reaktion auf das Autovorladebetrieb-Bestim­ mungssignal APC in einen aktiven Zustand, gesetzt, und das Autovorladebe­ trieb-Freigabesignal APCE wird in einen aktiven Zustand auf einem H-Niveau gesetzt. Das Lesebetrieb-Aktivierungssignal READ erreicht ein H-Niveau und das Ausgabesignal R/W der ODER-Schaltung 42a erreicht ein H-Niveau. Darum erreicht das Ausgabesignal der Einmalpuls-Erzeugungsschaltung 42b ein L-Niveau und die UND-Schaltung 40b wird in einen Nichtfreigabezustand ge­ setzt. Das Ausgabesignal (Autovorladebetrieb-Triggersignal) PC2 der UND-Schaltung 40b erreicht ein L-Niveau.
Ein Datenauslesen wird intern als Reaktion auf die Aktivierung des Lese­ betrieb-Aktivierungssignal READ bewirkt. In Taktzyklus #8 wird ein Lese­ befehl erneut angelegt. Als Reaktion wird das Lesebetrieb-Bestimmungssignal R erneut aktiv gemacht, um den Burstlängenzähler 28a erneut in seinen An­ fangszustand zu bringen, und eine Ausgabe eines Hochzählsignals von dem Burstlängenzähler 28a wird unterbunden bzw. unterdrückt. Derart bleibt der Flip-Flop 28b in einem gesetzten Zustand, und das Lesebetrieb-Aktivierungs­ signal READ bleibt in einem aktiven Zustand auf einem H-Niveau.
In Taktzyklus #12 wird ein Schreibbefehl angelegt. Als Reaktion auf diesen Schreibbefehl wird das Schreibbetrieb-Bestimmungssignal W auf ein H-Niveau in einen aktiven Zustand getrieben. In der Lesesteuerschaltung 28 wird der Zählbetrieb des Burstlängenzählers 28a vervollständigt (die Burstlänge ist 4), und der Flip-Flop 28b wird als Reaktion auf ein Hochzählsignal von dem Burstlängenzähler 28a zurückgesetzt und das Lesebetrieb-Aktivierungssignal READ wird in einen inaktiven Zustand auf einem L-Niveau gesetzt. Als Reak­ tion auf ein aktives Schreib-Bestimmungssignal W wird der Flip-Flop 26b ge­ setzt und das Schreibbetrieb-Aktivierungssignal WRITE wird in einen aktiven Zustand auf einem H-Niveau in der Schreibsteuerschaltung 26 gesetzt. Des weiteren wird der Burstlängenzähler 26a gesetzt, um einen Zählbetrieb zu be­ ginnen. Da das Lesebetrieb-Aktivierungssignal READ auf ein L-Niveau herun­ tergezogen ist und das Schreibbetrieb-Aktivierungssignal WRITE in einen akti­ ven Zustand auf einem H-Niveau in Taktzyklus #12 gesetzt ist, bleibt das Aus­ gabesignal R/W der ODER-Schaltung 42a auf einem H-Niveau. Als ein Ergeb­ nis erreicht das Ausgabesignal der Einmalpuls-Erzeugungsschaltung 42b ein L-Niveau und die UND-Schaltung 40b bleibt in einem Nichtfreigabezustand. Eine Deaktivierung des internen Betriebsaktivierungssignals ACTIVE wird unterbun­ den bzw. unterdrückt.
In Taktzyklus #16 wird erneut ein Schreibbefehl angelegt, wodurch das Schreibbetrieb-Bestimmungssignal W aktiv gemacht wird. Das interne Schreib­ betrieb-Aktivierungssignal WRITE wird in einem aktiven Zustand auf einem H-Niveau gehalten. Der Burstlängenzähler 26a reagiert auf diesen neuerlich ange­ legten Schreibbefehl damit, daß er auf seinen Anfangswert zurückgesetzt wird, um einen Zählbetrieb zu beginnen.
In Taktzyklus #20 wird ein Lesebefehl angelegt. Während dieses Taktzyklus #20 vervollständigt der Burstlängenzähler 26a seinen Zählbetrieb zum Aus­ geben eines Hochzählsignals und der Flip-Flop 26b wird zurückgesetzt (die Burstlänge ist 4). Als ein Ergebnis wird das Schreibbetrieb-Aktivierungssignal WRITE auf einem L-Niveau inaktiv gemacht. Als Reaktion auf einen Lese­ befehl wird das Lesebetrieb-Bestimmungssignal R aktiv gemacht und das Lese­ betrieb-Aktivierungssignal READ wird erneut in einen aktiven Zustand auf einem H-Niveau gesetzt.
Wenn der Burstlängenzähler 28a seinen Zählbetrieb (vier Taktzyklen) vervoll­ ständigt, wird das Flip-Flop 28b als Reaktion auf ein Hochzählsignal von dem Burstlängenzähler 28a in Taktzyklus #24 zurückgesetzt, wodurch das Lesebe­ trieb-Aktivierungssignal READ in einen inaktiven Zustand auf einem L-Niveau gesetzt wird. Als Reaktion auf die Inaktivierung des Lesebetrieb-Aktivie­ rungssignals READ in Taktzyklus #24 wird das Ausgabesignal R/W der ODER-Schaltung 42a auf ein L-Niveau heruntergezogen und der Einmalpulsgenerator 42b erzeugt ein Einmalpulssignal. Als Reaktion auf ein Pulssignal, das von dem Einmalpulsgenerator 42b geliefert wird, wird die UND-Schaltung 40b freige­ geben. Als Reaktion auf das Autovorladebetrieb-Freigabesignal APCE wird das Autovorladebetrieb-Triggersignal PC2 von der UND-Schaltung 40b in einen inaktiven Zustand auf einem H-Niveau gesetzt. Als Reaktion auf die Aktivie­ rung des Autovorladebetrieb-Triggersignals PC2 wird das Ausgabesignal der ODER-Schaltung 40c auf ein H-Niveau gezogen und das Flip-Flop 40d wird zurückgesetzt. Das interne Betriebsaktivierungssignal ACTIVE wird in einen inaktiven Zustand auf einem L-Niveau gesetzt.
Da die Vervollständigung eines internen Zugriffbetriebs durch die interne Be­ triebsvervollständigungs-Detektionsschaltung 42 bestimmt bzw. festgestellt wird und ein Autovorladebetrieb während der Ausführung eines internen Zu­ griffsbetriebs unterbunden wird, kann ein Vorladebetrieb automatisch bei der Vervollständigung aller Zugriffe bewirkt werden, indem nur ein Autovorlade­ befehl zusammen mit einem Befehl angelegt wird, solange die Intervalle der Zugriffsbefehle des Lesens oder Schreibens nicht länger als die Burstlänge sind.
Fig. 3 ist ein Zeitablaufdiagramm, das den Zustand externer Signale und des internen Betriebsaktivierungssignals ACTIVE entsprechend der ersten Ausfüh­ rungsform der vorliegenden Erfindung zeigt. Fig. 3 zeigt jene beim Datenaus­ lesen, wobei die Burstlänge gleich 4 und die CAS-Latenzzeit gleich 3 ist.
In Taktzyklus #0 wird ein Aktivierungsbefehl angelegt. Dieser Aktivierungs­ befehl wird durch Setzen der externen Steuersignale extZCAS und extZRAS auf ein L-Niveau und der externen Steuersignale extZCAS und extWE auf ein H-Niveau bei einem Anstieg des Taktsignals CLK angelegt. Entsprechend dieses Aktivierungsbefehls werden die externen Adreßsignalbits extA<0-10< als Zeilenadreßsignal X eingegeben und ein interner Speicherzellenauswahlbetrieb wird gestartet.
In Taktzyklus #2 werden ein Lesebefehl und ein Autovorladebefehl angelegt. Beim Anlegen eines Lesebefehls werden die externen Steuersignale extZCS und extZCAS auf ein L-Niveau gesetzt und die externen Steuersignale extZRAS und extWE werden auf ein H-Niveau gesetzt. Als Reaktion auf diesen Lese­ befehl werden die externen Adreßsignalbits extA<0-9< als ein Spaltenadreß­ signal Y eingegeben, wodurch ein interner Spaltenauswahlbetrieb ausgeführt wird, um einen Datenlesebetrieb zu bewirken. Ein Autovorladebefehl wird durch Setzen des internen Adreßsignalbits extA<10< auf ein H-Niveau gleichzeitig zu dem Lesebefehl angelegt. Da die Burstlänge 4 und die CAS-Latenzzeit gleich 3 ist, werden die intern ausgewählten und ausgelesenen Speicherzellendaten aufeinanderfolgend als externe Daten Q0-Q3 in Synchronisation mit dem Taktsignal CLK von Taktzyklus #6 an ausgelesen.
Bei dem Ablauf der vier Taktzyklen von Taktzyklus #3 an, in dem ein Lesebe­ fehl angelegt worden war, d. h. in Taktzyklus #7, werden ein Lesebefehl und ein Autovorladebefehl erneut angelegt. Intern wird ein Burstlängenzählbetrieb er­ neut begonnen, und das interne Betriebsaktivierungssignal ACTIVE bleibt auf einem H-Niveau. Entsprechend des in Taktzyklus #7 angelegten Lesebefehls werden Daten Q1-Q3 aufeinanderfolgend in Synchronisation mit dem Takt­ signal CLK von Taktzyklus #11 an ausgelesen.
In Taktzyklus #14 werden ein Lesebefehl und ein Autovorladebefehl angelegt. Die Anzahl der Taktzyklen zwischen Taktzyklus #14 und Taktzyklus #11 ist gleich 3, was kleiner als die Burstlänge ist. Darum wird der Wert Q3, der ent­ sprechend des in Taktzyklus #11 angelegten Lesebefehls auszulesen ist, als Reaktion auf den in Taktzyklus #14 angelegten Lesebefehl nicht ausgelesen, und vier neue Daten Q0-Q3 werden in Synchronisation mit dem Taktsignal CLK ausgelesen.
In Taktzyklus #18 werden erneut ein Lesebefehl und ein Autovorladebefehl an­ gelegt. Daten Q0-Q3 werden aufeinanderfolgend von Taktzyklus #21 an ausge­ lesen.
In Taktzyklus #23 werden ein Lesebefehl und ein Autovorladebefehl angelegt. Die Anzahl der Taktzyklen zwischen den Taktzyklen #23 und #18 ist gleich 5, was größer als die Burstlänge ist. Darum wird ein Vorladebetrieb entsprechend des in Taktzyklus #18 angelegten Autovorladebefehls ausgeführt, und das interne Betriebsaktivierungssignal ACTIVE wird in Taktzyklus #22 nach einem Ablauf der in Taktzyklus #18 beginnenden Burstlänge in einen inaktiven Zu­ stand gesetzt. Darum werden für den in Taktzyklus #23 angelegten Lesebefehl Daten nicht ausgelesen (angezeigt durch schräge Linien in Fig. 3).
Durch Anlegen eines Lesebefehls in Intervallen von Burstlängen (zwischenraumlos), können Daten kontinuierlich ausgelesen werden. Des wei­ teren, durch Liefern eines Lesebefehls in einem Intervall, das kürzer als die Burstlänge ist, können Daten entsprechend eines neuen Lesebefehls (Interrupt) anstelle der Daten für den vorhergehenden Lesebefehl ausgelesen werden. Darum können Daten fortlaufend ausgelesen werden, in dem ein Lesebefehl in Intervallen geliefert wird, die nicht länger als die Burstlänge sind. Hier können die benötigten Daten selbst dann korrekt ausgelesen werden, wenn ein Auto­ vorladebefehl mit dem Lesebefehl geliefert wird. Darum kann das externe Adreßsignalbit extA<10< beim Anlegen aller Lesebefehle auf einem H-Niveau gehalten werden, so daß die Belastung der Steuerung zum Anlegen eines Auto­ vorladebefehls für die externe Steuervorrichtung herabgesetzt bzw. gemindert wird.
Fig. 4 zeigt eine andere Sequenz bzw. Abfolge externer Steuersignale entspre­ chend der ersten Ausführungsform der vorliegenden Erfindung. Unter Bezug­ nahme auf Fig. 4, ein Aktivierungsbefehl wird in Taktzyklus #0 angelegt und ein Lesebefehl wird in Taktzyklus #3 angelegt. Entsprechend dieses Lesebe­ fehls werden Daten Q0-Q3 aufeinanderfolgend in Synchronisation mit dem Taktsignal CLK von Taktzyklus #6 an mit dem Ablauf der CAS-Latenzzeit aus­ gelesen. In Taktzyklus #7 wird ein Lesebefehl zusammen mit einem Autovor­ ladebefehl (Auto-PC) angelegt. Entsprechend dieses Lesebefehls werden vier neue Daten Q0-Q3 aufeinanderfolgend in Synchronisation mit dem Taktsignal CLK von Taktzyklus #10 an ausgelesen. Ein Lesebefehl wird in den folgenden entsprechenden Taktzyklen von #11, #14 und 18 angelegt. Nach dem Anlegen jedes dieser Lesebefehle wird das Adreßsignalbit extA<10< auf ein L-Niveau gesetzt, und ein Autovorladebefehl wird nicht angelegt. Daten werden aufein­ anderfolgend entsprechend dieser Lesebefehle ausgelesen.
Für vier Taktzyklen, was gleich der Burstlänge ist, wird, nachdem in Takt­ zyklus #18 ein Lesebefehl angelegt worden ist, kein Zugriffsbefehl angelegt. Darum wird ein Autovorladebetrieb intern entsprechend des in Taktzyklus #7 angelegten Autovorladebefehls ausgeführt. Das interne Betriebsaktivierungs­ signal ACTIVE wird in einen inaktiven Zustand in Taktzyklus #22 gesetzt. Selbst falls in Taktzyklus #23 ein Lesebefehl angelegt wird, sind die durch diesen Lesebefehl ausgelesenen Daten keine korrekten Daten.
Durch Anlegen eines Autovorladebefehls zusammen mit einem willkürlichen bzw. frei wählbaren Lesebefehl in einen Page-Modus-Betrieb, bei dem nach einem Anlegen eines Aktivierungsbefehls ein Lesebefehl in einem Intervall, das kürzer als die Burstlänge ist, angelegt wird, kann ein Vorladebetrieb intern bei der Vervollständigung eines Page-Modus-Betrieb akkurat bewirkt werden. In diesem Fall ist nur ein Autovorladebefehl zusammen mit einem freiwählbaren (während eines Zeitraums eines Page-Modus-Betriebs) Lesebefehl in einem Page-Modus-Betrieb anzulegen. Es ist nicht notwendig, den letzten Befehl des Page-Modus-Betriebs zu identifizieren. Darum wird die Belastung der externen Steuervorrichtung vermindert.
Unter Bezugnahme auf Fig. 5, die ein Zeitablaufdiagramm ist, das die Zustände externer Signale bei einem Datenschreibbetrieb zeigt, ein Aktivierungsbefehl wird in Taktzyklus #0 angelegt. Dann wird in Taktzyklus #3 ein Schreibbefehl zusammen mit einem Autovorladebefehl (AUTO-PC) angelegt. Ein Schreibbe­ fehl wird durch Setzen der externen Steuersignale extZCS, extZWE und extCAS auf ein L-Niveau und des externen Steuersignals extZRAS auf ein H-Niveau angelegt. Vergleichbar zum Auslesen wird auch beim Datenschreiben ein Autovorladebefehl durch Setzen des externen Adreßsignalbits extA<10< auf ein H-Niveau angelegt. Daten D0-D3 werden aufeinanderfolgend vom Taktzyklus #3 an entsprechend dieses Schreibbefehls geschrieben. Ein interner Schreibbetrieb wird mit einer Verzögerung von einem Taktzyklus ausgeführt; siehe das Schreibbetrieb-Aktivierungssignal WRITE.
In Taktzyklus #7, welcher an dem Ablauf der vier Taktzyklen, die der Burstlänge entsprechen, liegt, werden ein Schreibbefehl und ein Autovorladebefehl erneut angelegt. Als ein Ergebnis werden die nächsten Schreibdaten D0-D3 aufeinanderfolgend von Taktzyklus #7 an geschrieben. In Taktzyklus #11 wird ein Schreibbefehl zusammen mit einem Autovorladebefehl zum Bewirken eines Datenschreibens angelegt. Vor einem Ablauf der der Burstlänge entsprechenden Taktzyklen werden in Taktzyklus #14 erneut ein Schreibbefehl und ein Autovorladebefehl angelegt. Daten D0-D3 werden aufeinanderfolgend entsprechend des neuen Schreibbefehls anstelle der Schreibdaten D3, die dem vorherigen Schreibbefehl aus Taktzyklus #11 entsprechen, geschrieben.
In Taktzyklus #18 werden erneut ein Schreibbefehl und ein Autovorladebefehl zum Bewirken eines Datenschreibens angelegt. Selbst falls der Burstlängenzeit­ raum seit dem Anlegen des Schreibbefehls aus Taktzyklus #18 abläuft, wird das Vorladebetrieb-Triggersignal aktiv gemacht und das interne Betriebsaktivie­ rungssignal ACTIVE wird inaktiv gemacht, entsprechend eines Autovorladebe­ fehls, der bereits angelegt wurde (ein in irgendeinem Taktzyklus angelegter Autovorladebefehl), da ein nächster Schreibbefehl nicht angelegt wird. Selbst falls ein neuer Schreibbefehl und ein Autovorladebefehl in dem nächsten Takt­ zyklus #23 in diesen Zustand angelegt werden, hat die Synchron-Halbleiter­ speichervorrichtung bereits einen Vorladezustand erreicht, und ein Daten­ schreiben in eine Speicherzelle wird nicht ausgeführt. Darum sind die während der Taktzyklen #23-#26 angelegten Daten ungültige Daten.
In dem Datenschreibmodus kann ein Datenschreiben in einem Page-Modus-Betrieb durch Anlegen eines Schreibbefehls in einem Intervall, das kürzer als die Burstlänge ist, bewirkt werden. In diesem Fall wird ein Vorladebetrieb intern automatisch korrekt bewirkt, nachdem ein Schreiben benötigter Daten vervollständigt ist, selbst wenn ein Autovorladebefehl mit allen Schreibbefehlen angelegt wird.
Bei einem Datenschreibbefehl kann das Adreßsignalbit extA<10<, das einen Autovorladebefehl spezifiziert, gleichzeitig mit einem Schreibbefehl auf einem H-Niveau fixiert werden, um die Steuerung des Autovorladebefehls zu erleich­ tern.
Unter Bezugnahme auf das Zeitablaufdiagramm aus Fig. 6, das eine andere Abfolge bzw. Sequenz externer Steuersignale beim Schreiben von Daten ent­ sprechend der ersten Ausführungsform der vorliegenden Erfindung zeigt, ein Aktivierungsbefehl wird in Taktzyklus #1 angelegt. In Taktzyklus #3 wird ein Schreibbefehl angelegt, um ein Datenschreiben zu bewirken. Bei einem Ablauf der Burstlänge in Taktzyklus #7 werden ein Schreibbefehl und ein Autovor­ ladebefehl angelegt, um erneut ein Datenschreiben zu bewirken. Vergleichbar zu der vorhergehenden Fig. 5 werden Schreibbefehle in jedem der Taktzyklen #11, #14 und #18 angelegt. Ein Autovorladebefehl wird bei der Anlegung dieser Schreibbefehle nicht angelegt. Wenn ein Schreibbefehl in Taktzyklus #18 angelegt wird und die Burstlänge (vier Taktzyklen) abläuft, wird ein Vorlade­ betrieb entsprechend des in den vorhergehenden Taktzyklus #7 angelegten Autovorladebefehls bewirkt, da der nächste Schreibbefehl noch nicht angelegt ist und das interne Betriebsaktivierungssignal ACTIVE in einen nicht-aktiven Zustand auf einem L-Niveau gesetzt wird. Darum wird ein Schreibbefehl, der in Taktzyklus #23 angelegt wird, ungültig sein, und der Schreibbetrieb der Daten D0-D3, die in den Taktzyklen #23-#26 angelegt werden, wird nicht ausgeführt.
Wie in Fig. 6 gezeigt ist, kann ein Datenschreiben in einem Page-Modus-Be­ trieb durch Anlegen eines Schreibbefehls in einem Intervall, das nicht größer als die Burstlänge ist, nachdem ein Aktivierungsbefehl angelegt ist, ausgeführt werden. Bei diesem Page-Modus-Betrieb kann ein Vorladen nach der Vervoll­ ständigung des Schreibens aller benötigter Daten ausgeführt werden, indem nur ein Autovorladebefehl gleichzeitig mit einem freiwählbaren Schreibbefehl angelegt wird. Es ist daher nicht notwendig, den letzten Schreibbefehl in einem Page-Modus-Betrieb zu identifizieren. Derart wird die Steuerung eines Auto­ vorladebefehls erleichtert.
Unter Bezugnahme auf das Zeitablaufdiagramm aus Fig. 7, das Zustände exter­ ner Signale und des internen Betriebsaktivierungssignals in dem Fall, in dem beide, Datenschreiben und Datenlesen, ausgeführt werden, zeigt, ein Aktivie­ rungsbefehl wird in Taktzyklus #0 angelegt, um das interne Betriebsaktivie­ rungssignal ACTIVE in einen aktiven Zustand zu setzen.
In Taktzyklus #3 werden ein Lesebefehl und ein Autovorladebefehl angelegt. Als Reaktion auf diesen Lesebefehl werden Daten Q0-Q3 aufeinanderfolgend von Taktzyklus #6 an nach einem Ablauf der CAS-Latenzzeit ausgelesen. Bei einem Ablauf der Burstlänge in Taktzyklus #7 wird ein Lesebefehl angelegt, um zu verursachen, daß neue Daten Q0 in Taktzyklus #10 ausgelesen werden. Wenn ein Schreibbefehl in Taktzyklus #11 angelegt wird, werden externe Schreibdaten D0-D3 aufeinanderfolgend geschrieben. Ein Datenauslesen wird in Taktzyklus #11 nicht ausgeführt. In einem solchen Fall wird ein Masken­ signal aktiv gemacht, um eine Ausgabe der ausgelesenen Daten (das Masken­ signal ist nicht gezeigt) zu unterbinden, um eine Kollision von Schreibdaten und ausgelesenen Daten zu verhindern. In Taktzyklus #15, der dem Ablauf der Anzahl von Taktzyklen der Burstlänge von Taktzyklus #11 an entspricht, wird erneut ein Lesebefehl angelegt, und Daten Q0-Q3 werden aufeinanderfolgend in Synchronisation mit dem Taktsignal CLK von Taktzyklus #18 an ausgelesen.
In Taktzyklus #19, der einem Ablauf der Burstlänge von Taktzyklus #15 an entspricht, wird erneut ein Lesebefehl angelegt, und Daten Q0-Q3 werden von Taktzyklus #21 an ausgelesen. Da während des Zeitraums von Taktzyklus #19 bis Taktzyklus #23, der dem Ablauf der Burstlänge entspricht, kein Zugriffs­ befehl angelegt wird, wird ein Vorladebetrieb entsprechend eines Autovorlade­ befehls, der in dem vorhergehenden Taktzyklus #3 angelegt worden ist, getrig­ gert bzw. ausgelöst, wodurch das interne Betriebsaktivierungssignal ACTIVE in einen inaktiven Zustand gesetzt wird, und das Speicherzellenfeld wird in einen nicht-ausgewählten Zustand gesetzt. Da das Innere (interne Schaltungsanord­ nung) der Synchron-Halbleiterspeichervorrichtung einen Vorladezustand in einem inaktiven Zustand erreicht, wird ein Lesebefehl, der in Taktzyklus #24 angelegt wird, kein diesem Lesebefehl entsprechendes Datenauslesen bewirken.
Durch Anlegen eines Lesebefehls oder eines Schreibbefehls in einem Intervall, das nicht größer als die Burstlänge ist, wobei ein Datenschreiben und ein Datenlesen in einer gemischten Art und Weise ausgeführt werden, kann die Synchron-Halbleiterspeichervorrichtung automatisch nach der Vervollständi­ gung eines Zugriffs auf die gewünschten Daten in einen internen Vorladezu­ stand gesetzt werden, in dem ein Autovorladebefehl zusammen mit einem frei­ wählbaren Zugriffsbefehl eingegeben wird bzw. angelegt wird.
Bei dem Betriebsablauf, der in Fig. 7 gezeigt ist, kann ein externes Adreß­ signalbit extA<10< auf einem H-Niveau fixiert werden und ein Autovorladebe­ fehl kann konstant beim Anlegen eines Lesebefehls oder eines Schreibbefehls angelegt werden.
Unter Bezugnahme auf Fig. 8A, die eine Struktur eines Burstlängenzählers 28a und 26a aus Fig. 1 zeigt, der Burstlängenzähler weist eine Verriegelungsstufe LCH zum Eingeben und Verriegeln eines eingegebenen Signals IN (Bestimmungssignal R oder W) in Synchronisation mit dem Taktsignal CLK und kaskadengeschaltete Verschiebestufen SFT1, SFT2, SFT3, . . . zum aufein­ anderfolgenden Übertragen eines Ausgabesignals OUT0 der Verriegelungsstufe LCH in Synchronisation mit den Taktsignalen CLK und ZCLK auf. Jede der Verschiebestufen SFT1-SFT3 weist dieselbe Struktur auf. Nur die Struktur einer Verschiebestufe SFT1 ist in Fig. 8A gezeigt.
Die Verriegelungsstufe LCH weist eine NAND-Schaltung 50a, die ein Ein­ gangssignal IN und ein Taktsignal CLK empfängt, eine NAND-Schaltung 50b, die ein Eingangssignal, das über einen Inverter 49 angelegt wird, und das Taktsignal CLK empfängt eine NAND-Schaltung 50c, die das Ausgangssignal der NAND-Schaltung 50a an einem Eingang empfängt, und eine NAND-Schal­ tung 50d, die die Ausgangssignale der NAND-Schaltung 50b, des Inverters 49 und der NAND-Schaltung 50c empfängt, auf. Das Ausgangssignal der NAND-Schaltung 50d wird an den anderen Eingang der NAND-Schaltung 50c ange­ legt.
Die Verschiebestufe SFT1 weist eine NAND-Schaltung 50e, die das Taktsignal ZCLK, das komplementär zu dem Taktsignal CLK ist, und ein Ausgangssignal der NAND-Schaltung 50c empfängt, eine NAND-Schaltung 50f, die das Takt­ signal ZCLK und ein Ausgangssignal der NAND-Schaltung 50d empfängt, eine NAND-Schaltung 50g, die ein Ausgangssignal der NAND-Schaltung 50e an einem Eingang empfängt, und eine NAND-Schaltung 50h, die die Ausgangs­ signale der NAND-Schaltung 50f, der NAND-Schaltung 50g und des Inverters 49 empfängt, auf. Das Ausgangssignal der NAND-Schaltung 50h wird an den anderen Eingang der NAND-Schaltung 50g angelegt.
Die Verschiebestufe SFT1 weist weiter eine NAND-Schaltung 50i, die das Taktsignal CLK und ein Ausgangssignal der NAND-Schaltung 50g empfängt, eine NAND-Schaltung 50j, die das Taktsignal CLK und ein Ausgangssignal der NAND-Schaltung 50h empfängt, eine NAND-Schaltung 50k, die das Aus­ gangssignal der NAND-Schaltung 50i an einem Eingang empfängt, und eine NAND-Schaltung 50l, die die Ausgangssignale der NAND-Schaltung 50j, der NAND-Schaltung 50k und des Inverters 49 empfängt, auf. Das Ausgangssignal der NAND-Schaltung 50l wird an den anderen Eingang der NAND-Schaltung 50k angelegt.
Ausgangssignale OUT1, OUT2, . . . der Verschiebestufen SFT1, SFT2, . . . wer­ den an 3-Zustand-Puffer 51a, 51b die als Reaktion auf Burstlängenaus­ wahlsignale BS1, BS2, . . . freigegeben werden, angelegt. Eines der Burstlän­ genauswahlsignale BS1, BS2, . . . wird als Reaktion auf ein Signal von einer nicht-gezeigten Burstlängeneinstellschaltung aktiv gemacht, wodurch ein ent­ sprechender 3-Zustand-Puffer freigegeben wird (Betriebszustand). Das Aus­ gangssignal des aktivierten 3-Zustand-Puffers wird an einen Rücksetzeingang RST des Flip-Flops 26b oder 28b als ein Hochzählsignal angelegt. Der Betrieb der Schaltung aus Fig. 8A wird nun unter Bezugnahme auf Fig. 8B beschrieben.
Bei Taktzyklus #0 wird ein Eingangssignal IN in einen aktiven Zustand auf einem H-Niveau gesetzt. Das Taktsignal CLK erreicht ein H-Niveau und die Verriegelungsstufe LCH nimmt dieses Eingangssignal IN, das durch die NAND-Schaltungen 50c und 50d verriegelt wird, auf und läßt es durchlaufen. Als ein Ergebnis wird das Ausgangssignal OUT0 der Verriegelungsstufe LCH auf ein H-Niveau gezogen. Wenn das Taktsignal CLK auf ein L-Niveau herunterge­ zogen und das Taktsignal ZCLK auf ein H-Niveau hochgezogen wird, wird die Verriegelungsstufe LCH in einen Verriegelungszustand gesetzt, wobei die Aus­ gangssignale der NAND-Schaltungen 50a und 50b auf einem H-Niveau fixiert sind. In der Verschiebestufe SFT1 empfangen die NAND-Schaltungen 50e und 50f die von der Verriegelungsstufe LCH angelegten Signale, wodurch die NAND-Schaltungen 50g und 50h die angelegten Signale verriegeln. Als ein Ergebnis wird das interne Ausgangssignal OUTD0 auf ein H-Niveau hochgezo­ gen. In diesem Zustand sind die Ausgangssignale der NAND-Schaltungen 50i und 50j auf einem H-Niveau fixiert (das Taktsignal CLK ist auf einem L-Niveau).
Wenn das Taktsignal CLK auf einem H-Niveau bei Taktzyklus #1 hochgezogen wird, wird das Taktsignal ZCLK auf ein L-Niveau heruntergezogen, und die Ausgangssignale der NAND-Schaltungen 50e und 50f werden auf einem H-Niveau fixiert, wodurch die Verschiebestufe SFT1 in einen Verriegelungszu­ stand gesetzt wird. Die NAND-Schaltungen 50i und 50j werden freigegeben, um das Ausgangssignal OUTD0 zu empfangen, zu verriegeln und zu liefern. Als ein Ergebnis wird das Ausgangssignal O 57047 00070 552 001000280000000200012000285915693600040 0002019647828 00004 56928UT1 der Verschiebestufe SFT1 auf ein H-Niveau gesetzt.
Wenn das Taktsignal CLK bei Taktzyklus #2 erneut auf ein H-Niveau hochge­ zogen wird, wird das Ausgangssignal OUT2 von der Verschiebestufe SFT2 auf ein H-Niveau getrieben. Das Ausgangssignal OUT1 entspricht einer Burstlänge 1 und das Ausgangssignal OUT2 entspricht einer Burstlänge 2.
Beim Anlegen des Eingangssignals IN wird das Ausgangssignal des Inverters 49 von einem H-Niveau auf ein L-Niveau heruntergezogen. In den Verschiebe­ stufen SFT1, SFT2, SFT3, . . . liefern die Eingangsstufen, die von den NAND-Schaltungen 50e und 50f gebildet werden, Signale auf einem H-Niveau als Reaktion auf das Taktsignal ZCLK auf dem L-Niveau. Wenn das Ausgangs­ signal des Inverters 49 auf ein L-Niveau heruntergezogen wird, wird das Aus­ gangssignal der NAND-Schaltung 50h auf ein H-Niveau getrieben, und das Ausgangssignal OUTD0 wird auf ein L-Niveau zurückgesetzt (das Ausgangs­ signal der NAND-Schaltung 50e ist auf einen H-Niveau). Wenn das Ausgangs­ signal des Inverters 49 auf ein L-Niveau während einer H-Niveau-Dauer des Ausgangssignals OUT1 in der NAND-Schaltung 50k getrieben wird, wird das Ausgangssignal der NAND-Schaltung 50l auf ein H-Niveau gesetzt, wodurch das Ausgangssignal der NAND-Schaltung 50k auf ein L-Niveau zurückgesetzt wird (das Ausgangssignal der NAND-Schaltung 50i erreicht ein H-Niveau, da das Ausgangssignal der NAND-Schaltung 50g ein L-Niveau erreicht). Derart können alle Verschiebestufen SFT1, . . . zurückgesetzt werden, wenn das Eingangssignal IN einen aktiven Zustand auf einem H-Niveau erreicht.
Wenn ein Zugriffsbefehl neuerlich in einen Burstlängenzählbetrieb angelegt wird, kann der Zählbetrieb erneut mit dem Anfangswert begonnen werden.
Fig. 9A stellt als Beispiel eine Struktur eines Einmalpulsgenerators 42b aus Fig. 1 dar. Unter Bezugnahme auf Fig. 9A, der Einmalpulsgenerator 42b weist eine Inverter-Verzögerungsschaltung 42ba zum Invertieren und Verzögern, für einen vorbestimmten Zeitraum, des Signals R/W, das von der ODER-Schaltung 42a geliefert wird, und eine NOR-Schaltung 42bb, die das Signal R/W und ein Ausgangssignal Φ von der Inverter-Verzögerungsschaltung 42ba empfängt, auf. Das Ausgangssignal ΦPC von der NOR-Schaltung 42bb wird an die in Fig. 1 gezeigte UND-Schaltung 40b angelegt. Der Betrieb des Einmalpulsgenerators 42b wird nun unter Bezugnahme auf das Betriebssignalformdiagramm aus Fig. 9B beschrieben.
Wenn das Signal R/W ein L-Niveau erreicht, erreicht das Ausgangssignal Φ der Inverter-Verzögerungsschaltung 42ba ein H-Niveau und das Ausgangssignal ΦPC der NOR-Schaltung 42bb erreicht ein L-Niveau. Wenn das Signal R/W von einem L-Niveau auf ein H-Niveau getrieben wird, ist das Ausgangssignal ΦPC der NOR-Schaltung 42bb auf einem L-Niveau fixiert, ungeachtet des Niveaus des Ausgangssignals der Inverter-Verzögerungsschaltung 42ba. Wenn das Signal R/W von einem H-Niveau auf ein L-Niveau heruntergezogen wird, ist das Ausgangssignal Φ der Inverter-Verzögerungsschaltung 42ba immer noch auf einem L-Niveau, wodurch das Ausgangssignal ΦPC der NOR-Schaltung 42bb auf ein H-Niveau getrieben wird. Bei einem Ablauf der Verzögerungszeit der Inverter-Verzögerungsschaltung 42ba wird das Ausgangssignal Φ der Inverter-Verzögerungsschaltung 42ba auf ein H-Niveau getrieben und das Ausgangs­ signal ΦPC von der NOR-Schaltung 42bb wird auf ein L-Niveau herunterge­ zogen. Derart kann ein Einmalpulssignal, das eine Pulsbreite aufweist, die der Verzögerungszeit der Inverter-Verzögerungsschaltung 42ba entspricht, bei der Vervollständigung eines internen Schreib/Lese(Zugriffs)-Betriebs erzeugt wer­ den.
Die erste Ausführungsform der vorliegenden Erfindung liefert eine Struktur, bei der ein Autovorladebefehl gültig gemacht wird, wenn ein interner Zugriffs­ betrieb vervollständigt ist, um einen internen Vorladebetrieb zu initiieren bzw. zu starten, wenn ein Autovorladebefehl angelegt ist bzw. angelegt worden ist. Es ist daher nicht notwendig, den letzten Befehl des Page-Modus in einen Page-Modus-Betrieb zu identifizieren. Derart wird die Steuerung eines Auto­ vorladebefehls erleichtert.
2. Ausführungsform
Fig. 10 zeigt den Hauptteil einer Synchron-Halbleiterspeichervorrichtung ent­ sprechend einer zweiten Ausführungsform der vorliegenden Erfindung. Die Synchron-Halbleiterspeichervorrichtung entsprechend der Struktur aus Fig. 10 weist zwei Bänke (Speicherbänke) #A und #B auf. Die Synchron-Halbleiter­ speichervorrichtung weist einen Befehlsdekoder 20, der eine Struktur aufweist, die ähnlich zu derjenigen der ersten Ausführungsform ist, eine Verschie­ beschaltung 50 zum Verschieben eines Autovorladebetrieb-Bestimmungssignals APC von dem Befehlsdekoder 20 für einen vorbestimmten Zeitraum in Syn­ chronisation mit dem Taktsignal CLK, eine Bankbestimmungsschaltung 52, die interne Betriebs-Bestimmungssignale APC, ACT, R, W und PC von dem Be­ fehlsdekoder 20 empfängt, zum Übertragen eines internen Betriebs-Bestim­ mungssignals für entweder die Bank #A oder die Bank #B entsprechend des Bankadreßsignals BA, einer Steuerschaltung 54a, die auf ein internes Steuer­ betrieb-Bestimmungssignal von der Bankbestimmungsschaltung 52 reagiert, zum Ausführen einer Steuerung bezüglich der Bank #A und einer Steuerschal­ tung 54b zum Ausführen eines Steuerbetriebs bezüglich der Bank #B entspre­ chend eines internen Betriebs-Bestimmungssignals von der Bankbestimmungs­ schaltung 52 auf.
Steuerschaltungen 54a und 54b werden mit einem Verschiebesignal APCS von der Verschiebeschaltung 50 versorgt. Die Verschiebeschaltung 50 verschiebt das Autovorladebetrieb-Bestimmungssignal APC für einen Zeitraum, der der Anzahl von Taktzyklen entspricht, die z. B. durch die Burstlänge festgelegt sind. Darum ist das Verschiebesignal APCS von der Verschiebeschaltung 50 eine um einen Taktzykluszeitraum, der der Burstlänge entspricht, verschobene Version des Autovorladebetrieb-Bestimmungssignals APC. Durch Anlegen des Verschiebesignals APCS von der Verschiebeschaltung 50 an die Steuerschal­ tungen 54a und 54b wird die Verschiebeschaltung 50, die einen Autovorlade­ betrieb ausführt, gemeinsam durch die Bänke #A und #B geteilt bzw. von diesen benutzt. Darum kann die von dem Steuerabschnitt eingenommene bzw. besetzte Fläche reduziert werden. Die Anzahl der Verschiebetakte der Ver­ schiebeschaltung 50 muß nicht gleich der Burstlänge sein.
Unter Bezugnahme auf Fig. 11, eine Bankbestimmungsschaltung 52 weist einen Inverter 55 zum Invertieren des Bankadreßsignals BA auf. Die Bank #A ist bestimmt, wenn das Bankadreßsignal BA ein L-Niveau erreicht. Die Bank #B ist bestimmt, wenn das Bankadreßsignal BA ein H-Niveau erreicht.
Ein Gatter ist für jedes der internen Betriebs-Bestimmungssignale, die von dem Befehlsdekoder (siehe Fig. 10) geliefert werden, vorgesehen, zum Übertragen eines internen Betriebs-Bestimmungssignals an entweder die Bank #A oder die Bank #B, entsprechend des logischen Wertes des Bankadreßsignals BA. Eine UND-Schaltung 56a′, die das Ausgangssignal des Inverters 55 und das Autovorladebetrieb-Bestimmungssignal APC empfängt, und eine UND-Schaltung 56b′, die das Autovorladebetrieb-Bestimmungssignal APC und das Bankadreßsignal BA empfängt, sind für das Autovorladebetrieb-Bestimmungs­ signal APC vorgesehen. Ein Autovorladebetrieb-Bestimmungssignal APC (A) für die Bank #A wird von der UND-Schaltung 56a′ geliefert. Ein Autovorlade­ betrieb-Bestimmungssignal APC (B) für die Bank #B wird von der UND-Schaltung 56b′ geliefert.
Eine UND-Schaltung 57a′, die das interne Betriebsaktivierung-Bestimmungs­ signal ACT und das Ausgangssignal ZBA des Inverters 55 empfängt, und eine UND-Schaltung 57b′, die das interne Betriebsaktivierung-Bestimmungssignal ACT und das Bankadreßsignal BA empfängt, sind für das interne Betriebsakti­ vierung-Bestimmungssignal ACT vorgesehen. Ein internes Betriebaktivierung-Bestimmungssignal ACT (A), das einen Beginn eines Speicherzellenauswahl­ betriebs für Bank #A bestimmt, wird von der UND-Schaltung 57a′ geliefert. Ein internes Betriebsaktivierung-Bestimmungssignal ACT (B) für Bank #B wird von der UND-Schaltung 57b′ geliefert.
Eine UND-Schaltung 58a′, die das Vorladebetrieb-Bestimmungssignal PC und das Bankadreßsignal ZBA empfängt, und eine UND-Schaltung 58b′, die das Vorladebetrieb-Bestimmungssignal PC und das Bankadreßsignal BA empfängt, sind für das Vorladebetrieb-Bestimmungssignal PC vorgesehen. Ein Vorlade­ betrieb-Bestimmungssignal PC (A) für die Bank #A wird von der UND-Schal­ tung 58a′ geliefert. Ein Vorladebetrieb-Bestimmungssignal PC (B) für die Bank #B wird von der UND-Schaltung 58b′ geliefert. Ein Vorladebefehl, der dieses Vorladebetrieb-Bestimmungssignal PC aktiviert, wird durch Einstellen externer Steuersignale auf vorbestimmte Zustände bei einem Anstieg des Taktsignals CLK spezifiziert. Der Vorladebefehl unterscheidet sich von dem Autovorlade­ befehl.
Eine UND-Schaltung 59a′, die das Bankadreßsignal ZBA und das Lesebetrieb-Bestimmungssignal R empfängt, und eine UND-Schaltung 59b′, die das Lese­ betrieb-Bestimmungssignal R und das Bankadreßsignal BA empfängt, sind für das Lesebetrieb-Bestimmungssignal R vorgesehen. Ein Lesebetrieb-Bestim­ mungssignal R (A) für die Bank #A wird von der UND-Schaltung 59a′ geliefert. Eine Lesebetrieb-Bestimmungssignal R (B) für die Bank #B wird von der UND-Schaltung 59b′ geliefert.
Eine UND-Schaltung 60a′, die das Bankadreßsignal ZBA und das Schreibbe­ trieb-Bestimmungssignal W empfängt, und eine UND-Schaltung 60b′, die das Schreibbetriebsbestimmungssignal W und das Bankadreßsignal BA empfängt, sind für das Schreibbetrieb-Bestimmungssignal W vorgesehen. Ein Schreibbe­ trieb-Bestimmungssignal W (A) für die Bank #A wird von der UND-Schaltung 60a′ geliefert. Ein Schreibbetrieb-Bestimmungssignal W (B) für die Bank #B wird von der UND-Schaltung 60b′ geliefert.
Jede der UND-Schaltungen 56a′-60a′ und 56b′-60b′ wird freigegeben, wenn ein entsprechendes Bankadreßsignal auf ein H-Niveau getrieben wird, um ein internes Betriebs-Bestimmungssignal an eine entsprechende Bank zu übertra­ gen. Daher führt nur die Bank, die durch das Bankadreßsignal spezifiziert ist, den spezifizierten internen Betrieb aus. Entsprechend der Struktur der Bank­ bestimmungsschaltung 52 kann eine Bank in einen aktiven Zustand oder einen Vorladezustand getrieben werden, wenn die andere Bank in einem aktiven Zu­ stand ist.
Fig. 12 zeigt die Struktur des Abschnittes der Steuerschaltungen 54a und 54b aus Fig. 10 zur Erzeugung interner Betriebs-Aktivierungssignale ACTIVE (A) und ACTIVE (B).
Unter Bezugnahme auf Fig. 12, die Steuerschaltung 54a für die Bank #A weist ein Flip-Flop 56a, das gesetzt wird, wenn das Autovorladebetrieb-Bestim­ mungssignal APC (A) aktiv ist, um das Autovorlade-Freigabesignal APCE (A) aktiv zu machen, und das zurückgesetzt wird, wenn das interne Betriebs-Akti­ vierungssignal ACTIVE (A) inaktiv ist, und ein Flip-Flop 58a, das gesetzt wird, wenn das interne Betriebsaktivierung-Bestimmungssignal ACT (A) aktiv ist, um das interne Betriebs-Aktivierungssignal ACTIVE (A) aktiv zu machen, auf. Das Flip-Flop 58a wird zurückgesetzt, wenn das Autovorlade-Verschiebe­ signal APCS, das in Fig. 10 gezeigt ist, und das Autovorlade-Freigabesignal APCE (A) beide aktiv sind, oder wenn das Vorladebetrieb-Aktivierungssignal PC (A) aktiv ist.
Das Flip-Flop 56a weist einen Inverter 56aa, der das Autovorladebetrieb-Bestimmungssignal APC (A) empfängt, eine NAND-Schaltung 56ab, die ein Ausgangssignal des Inverters 56aa an einem Eingang empfängt und das Auto­ vorlade-Freigabesignal APCE (A) liefert, und eine NAND-Schaltung 56ac, die das Autovorlade-Freigabesignal APCE (A), das von der NAND-Schaltung 56ab geliefert wird, und das interne Betriebs-Aktivierungssignal ACTIVE (A) emp­ fängt, auf. Das Ausgangssignal der NAND-Schaltung 56ac wird an den anderen Eingang der NAND-Schaltung 56ab angelegt.
Das Flip-Flop 58a weist eine UND-Schaltung 58aa, die das Autovorladebefehl-Verschiebesignal APCS und das Autovorlade-Freigabesignal APCE (A) emp­ fängt, einen Inverter 58ab, der das Autovorladebetrieb-Triggersignal PC2 (A) von der UND-Schaltung 58aa empfängt, einen Inverter 58ac, der das Vorlade­ betrieb-Bestimmungssignal PC (A) empfängt, eine NAND-Schaltung 58ad, die die Ausgangssignale der Inverter 58ab und 58ac empfängt, einen Inverter 58af, der das interne Betriebsaktivierung-Bestimmungssignal ACT (A) empfängt, und eine NAND-Schaltung 58ae, die die Ausgangssignale des Inverters 58af und der NAND-Schaltung 58ad empfängt, zum Liefern eines internen Betriebs-Aktivierungssignals ACTIVE (A) auf. Das Ausgangssignal der NAND-Schal­ tung 58ae wird an den verbleibenden Eingang der NAND-Schaltung 58ad ange­ legt.
Die Steuerschaltung 54b für die Bank #B weist ein Flip-Flop 56b, das gesetzt wird, wenn das Autovorladebetrieb-Bestimmungssignal APC (B) aktiv ist, um das Autovorlade-Freigabesignal APCE (B) aktiv zu machen, und das zurückge­ setzt wird, wenn das interne Betriebsaktivierungssignal ACTIVE (B) inaktiv ist, und ein Flip-Flop 58b, das gesetzt wird, wenn das interne Betriebsaktivie­ rung-Bestimmungssignal ACT (B) aktiviert ist, um das interne Betriebs-Akti­ vierungssignal ACTIVE (B) aktiv zu machen, auf. Das Flip-Flop 58b wird zu­ rückgesetzt, wenn das Verschiebesignal APCS und das Autovorlade-Freigabe­ signal APCE (B) beide aktiv sind, oder wenn das Vorladebetrieb-Bestim­ mungssignal PC (B) aktiv ist, um das interne Betriebs-Aktivierungssignal ACTIVE (B) inaktiv zu machen.
Das Flip-Flop 56b weist einen Inverter 56ba, der das Autovorladebetrieb-Be­ stimmungssignal APC (B) empfängt, eine NAND-Schaltung 56bb, die das Aus­ gangssignal des Inverters 56ba an einem Eingang empfängt und das Autovor­ lade-Freigabesignal APCE (B) liefert, und eine NAND-Schaltung 56bc, die das Ausgangssignal der NAND-Schaltung 56bb und das interne Betriebs-Aktivie­ rungssignal ACTIVE (B) empfängt auf. Das Ausgangssignal der NAND-Schaltung 56bc wird an den anderen Eingang der NAND-Schaltung 56bb ange­ legt.
Das Flip-Flop 58b weist eine UND-Schaltung 58ba, die das Autovorlade-Ver­ schiebesignal APCS und das Autovorlade-Freigabesignal APCE (B) empfängt, einen Inverter 58bb, der ein Ausgangssignal der UND-Schaltung 58ba emp­ fängt, einen Inverter 58bc, der das Vorladebetrieb-Bestimmungssignal PC (B) empfängt, eine NAND-Schaltung 58bd, die die Ausgangssignale der Inverter 58bb und 58bc empfängt, einen Inverter 58bf, der das interne Betriebsaktivie­ rung-Bestimmungssignal ACT (B) empfängt, und eine NAND-Schaltung 58be, die die Ausgangssignale der NAND-Schaltung 58bd und des Inverters 58bf empfängt, zum Liefern des internen Betriebs-Aktivierungssignals ACTIVE (B) auf. Das Ausgangssignal der NAND-Schaltung 58be wird an den verbleibenden Eingang der NAND-Schaltung 58bd angelegt. Der Betrieb der Steuerschaltung, die in Fig. 12 gezeigt ist, wird nun unter Bezugnahme auf das Zeitablaufdia­ gramm aus Fig. 13 beschrieben. Fig. 13 zeigt den Fall, in dem die Burstlänge und die Anzahl der Verschiebetakte der Verschiebeschaltung 50 beide gleich 2 sind.
Bei Taktzyklus #0 wird ein Aktivierungsbefehl für die Bank #A angelegt. Als Reaktion auf diesen Aktivierungsbefehl und das Bankadreßsignal BA (L-Niveau) wird das interne Betriebsaktivierung-Bestimmungssignal ACT (A) für die Bank #A für einen vorbestimmten Zeitraum aktiv gemacht. Das Flip-Flop 58a wird gesetzt und das interne Betriebsaktivierungssignal ACTIVE (A) wird in einen aktiven Zustand auf einem H-Niveau gesetzt. Als ein Ergebnis wird bei Bank #A ein Speicherzellenauswahlbetrieb initiiert bzw. begonnen.
Bei Taktzyklus #2 wird ein Aktivierungsbefehl für Bank #B angelegt (das Bankadreßsignal BA erreicht ein H-Niveau). Als Reaktion wird das interne Betriebsbeginn-Bestimmungssignal ACT (B) für die Bank B aktiv gemacht. Das Flip-Flop 58b wird gesetzt und das interne Betriebs-Aktivierungssignal ACTIVE (B) für die Bank #B wird in einen aktiven Zustand gesetzt.
Bei Taktzyklus #5 werden ein Lesebefehl oder ein Schreibbefehl (Lese/Schreib-Befehl) und ein Autovorladebefehl an Bank #A angelegt. Als Reaktion auf diesen Autovorladebefehl wird das Autovorladebetrieb-Bestimmungssignal APC (A) für #A in einen aktiven Zustand gesetzt. Das Flip-Flop 56a wird gesetzt und das Autovorlade-Freigabesignal APCE (A) wird in einen aktiven Zustand auf einem H-Niveau gesetzt. Das Autovorladebetrieb-Bestimmungssignal APC wird außerdem an die Verschiebeschaltung 50, die in Fig. 10 gezeigt ist, ange­ legt. Die Verschiebeschaltung 50 verschiebt das angelegte Autovorlade-Be­ stimmungssignal APC für eine vorbestimmte Anzahl von Taktzyklen (die Burstlänge von 2 bei der vorliegenden Ausführungsform). Entsprechend eines Zugriffbefehls der ein Lesebefehl oder ein Schreibbefehl ist, der bei Taktzyklus #5 angelegt wird, wird ein Zugriff für die Bank #A bewirkt, um ein Datenlesen oder ein Datenschreiben auszuführen. Bei Taktzyklus #7, der der Burstlänge von 2 entspricht, wird das Verschiebesignal APCS von der Verschiebeschaltung 50, die in Fig. 10 gezeigt ist, in einen aktiven Zustand auf einem H-Niveau gesetzt. Das Autovorlade-Freigabesignal PC2 (A) von der UND-Schaltung 58aa wird in einen aktiven Zustand auf einem H-Niveau gesetzt und das Ausgabe­ signal von der NAND-Schaltung 58ad wird auf ein H-Niveau gesetzt, wodurch das interne Betriebs-Aktivierungssignal ACTIVE (A) von der NAND-Schaltung 58ae in einen inaktiven Zustand auf einem L-Niveau gesetzt wird. Als Reaktion auf die Inaktivierung des internen Betriebs-Aktivierungssignals ACTIVE (A) für die Bank #A wird das Flip-Flop 56a zurückgesetzt und das Autovorlade­ betrieb-Freigabesignal APCE (A) wird in einen inaktiven Zustand auf einem L-Niveau gesetzt. Als Reaktion wird das Autovorladebetrieb-Freigabesignal PC2 (A) in einen inaktiven Zustand auf einem L-Niveau gesetzt. Als ein Ergebnis wird das Speicherzellenfeld in der Bank #A in einen Vorladezustand eines inaktiven Zustands gesetzt.
Bei Taktzyklus #10 werden ein Zugriffsbefehl (Lese/Schreib-Befehl) für die Bank #B und ein Autovorladebefehl angelegt. Entsprechend des Autovorlade­ betrieb-Bestimmungssignals APC und des Bankadreßsignals BA auf einem H-Niveau wird das Autovorladebetrieb-Bestimmungssignal APC (B) für die Bank #B in einen aktiven Zustand auf einem H-Niveau gesetzt, wodurch das Flip-Flop 56b gesetzt wird, um das Autovorlade-Freigabesignal APCE (B) auf ein H-Niveau hochzuziehen. Das Autovorladebetrieb-Bestimmungssignal APC wird an die Verschiebeschaltung 50 aus Fig. 10 angelegt. Entsprechend des bei Taktzyklus #10 angelegten Zugriffsbefehls wird ein Zugriffsbetrieb für die Bank #B bewirkt, um Daten zu schreiben oder zu lesen.
Wenn der Verschiebebetrieb durch die Verschiebeschaltung 50 aus Fig. 10 ver­ vollständigt ist, wird das Verschiebesignal APCS in einen aktiven Zustand auf einem H-Niveau gesetzt. Als Reaktion wird das Autovorlade-Freigabesignal PC2 (B), das von der UND-Schaltung 58ba geliefert wird, in einen aktiven Zu­ stand auf einem H-Niveau gesetzt. Das Flip-Flop 58b wird zurückgesetzt und das interne Betriebs-Aktivierungssignal ACTIVE (B) wird in einen inaktiven Zustand auf einem L-Niveau gesetzt. Als Reaktion auf eine Inaktivierung des internen Betriebsaktivierungssignals ACTIVE (B) für die Bank #B wird das Flip-Flop 50b zurückgesetzt und das Autovorlade-Freigabesignal APCE (B) wird in einen inaktiven Zustand auf einem L-Niveau gesetzt. Als Reaktion wird das Vorladebetrieb-Freigabesignal PC2 (B) in einen inaktiven Zustand auf einem L-Niveau gesetzt. Als ein Ergebnis wird das Speicherzellenfeld in Bank #B in einen Vorladezustand gesetzt.
Durch Vorsehen einer Verschiebeschaltung zum Ausführen eines Autovorlade­ betriebes gemeinsam für die Bänke #A und #B und durch Vorsehen eines Ab­ schnittes zum Erzeugen eines Signals zum Aktivieren dieses Autovorladebe­ triebs als Reaktion auf einen Autovorladebefehl, individuell für die entspre­ chenden Bänke, kann ein Autovorladebetrieb bezüglich einer spezifizierten Bank entsprechend einer Ausgabe der Verschiebeschaltung zum Ausführen eines Autovorladebetriebs ausgeführt werden.
3. Ausführungsform
Die Fig. 14A und 14B zeigen die Struktur eines internen Betriebssteuerab­ schnittes für Bänke #A bzw. #B einer Synchron-Halbleiterspeichervorrichtung nach einer dritten Ausführungsform der vorliegenden Erfindung.
Unter Bezugnahme auf Fig. 14A, die Steuerschaltung 54a weist, zusätzlich zu Flip-Flops 56a und 58a zur Erzeugung des internen Betriebs-Aktivierungs­ signals ACTIVE (A), eine Lesebetrieb-Steuerschaltung 60a zum Liefern eines Lesebetrieb-Aktivierungssignals READ (A) entsprechend eines Auslese-Be­ stimmungssignals R (A) für die Bank #A und eine Schreibsteuerschaltung 62a zum Liefern eines Schreibbetrieb-Aktivierungssignals WRITE (A) entsprechend eines Schreibbetrieb-Bestimmungssignals W (A) auf.
Die Lesesteuerschaltung 60a weist einen Leseburstlängenzähler 60aa, der auf einen Anfangswert zurückgesetzt wird, wenn das Lesebetrieb-Bestimmungs­ signal R (A) aktiviert ist, um das Zählen eines vorbestimmten Zählwertes zu starten, und ein Flip-Flop 60ab, das gesetzt wird, wenn das Lesebetrieb-Be­ stimmungssignal R (A) aktiviert ist und als Reaktion auf ein Hochzählsignal des Leseburstlängenzählers 60aa zurückgesetzt wird, auf. Das Lesebetrieb-Aktivierungssignal READ (A) wird von dem Flip-Flop 60ab geliefert. Der Leseburstlängenzähler 60aa zählt die Taktzyklen einer voreingestellten Burst­ länge entsprechend des Taktsignals CLK.
Die Schreibsteuerschaltung 62a weist einen Schreibburstlängenzähler 62aa, der auf den Anfangswert zurückgesetzt wird, wenn das Schreibbetrieb-Bestim­ mungssignal W (A) aktiviert ist, um ein Zählen der Burstlänge in einem Schreibbetrieb zu starten, und ein Flip-Flop 62ab, das gesetzt wird, wenn das Schreibbetrieb-Bestimmungssignal W (A) aktiviert ist, und das als Reaktion auf ein Hochzählsignal von dem Schreibburstlängenzähler 62aa zurückgesetzt wird, auf. Das Schreibbetrieb-Aktivierungssignal WRITE (A) wird von dem Flip-Flop 62ab geliefert. Der Leseburstlängenzähler 60aa und der Schreibburstlängen­ zähler 62aa weisen eine Struktur auf, die ähnlich zu derjenigen ist, die unter Bezugnahme auf Fig. 8A bei der vorhergehenden ersten Ausführungsform beschrieben wurde.
Die Steuerschaltung 54a weist weiter eine NOR-Schaltung 64a, die das Lese­ betrieb-Aktivierungssignal READ (A) und das Schreibbetrieb-Aktivierungs­ signal WRITE (A) empfängt, auf. Das Ausgangssignal der NOR-Schaltung 64a wird an die UND-Schaltung 58aa in dem Flip-Flop 58a angelegt. Genauer ge­ sagt, bei dieser Struktur wird ein Signal, das ein H-Niveau bei der Inaktivie­ rung von Schreib- und Lesebetriebs-Aktivierungssignalen erreicht, anstelle des Autovorladebefehl-Verschiebesignals APCS verwendet. Die Strukturen der Flip-Flops 56a und 58a sind vergleichbar zu denjenigen der zweiten Ausfüh­ rungsform, ausgenommen daß das Verschiebesignal APCS nicht verwendet wird.
Unter Bezugnahme auf Fig. 14B, die Steuerschaltung 54b weist, zusätzlich zu den Flip-Flops 56b und 58b zur Erzeugung des internen Betriebs-Aktivie­ rungssignals ACTIVE (B), eine Lesebetrieb-Steuerschaltung 60b zum Liefern eines Lesebetrieb-Aktivierungssignals READ (B) entsprechend eines Lese­ betrieb-Bestimmungssignals R (B) für die Bank #B und eine Schreibbetrieb-Steuerschaltung 62b zur Erzeugung eines Schreibbetrieb-Aktivierungssignals WRITE (B) zur Aktivierung eines Datenschreibens für die Bank #B ent­ sprechend eines Schreibbetrieb-Bestimmungssignals W (B) für die Bank #B auf.
Die Lesebetrieb-Steuerschaltung 60b hat eine Struktur, die vergleichbar zu derjenigen der Lesebetrieb-Steuerschaltung 60a für die Bank #A ist, und sie weist einen Leseburstlängenzähler 60ba und ein Flip-Flop 60bb auf. Ähnlich weist die Schreibbetrieb-Steuerschaltung 60b eine Struktur auf, die ver­ gleichbar zu derjenigen der Schreibbetrieb-Steuerschaltung 62a für die Bank #A ist, und sie weist einen Schreibburstlängenzähler 62ba und ein Flip-Flop 62bb auf. Die Steuerschaltung 54b weist weiter eine NOR-Schaltung 64b, die das Lesebetrieb-Aktivierungssignal READ (B) und das Schreibbetrieb-Aktivie­ rungssignal WRITE (B) empfängt, auf. Das Ausgangssignal der NOR-Schaltung 64b wird an die UND-Schaltung 58ba in dem Flip-Flop 58b angelegt.
Entsprechend der Struktur aus den Fig. 14A und 14B ist eine Verschiebeschal­ tung zum Verschieben eines angelegten Autovorladebefehls für eine vorbe­ stimmten Zeitraum nicht vorgesehen. Das Flip-Flop 58a (oder 58b) kann zu­ rückgesetzt werden, indem das Autovorlade-Freigabesignal APCE (A) oder APCE (B) entsprechend eines bereits angelegten Autovorladebefehls aktiv ge­ macht wird, wenn ein Lesebetrieb und ein Schreibbetrieb in der jeweiligen Bank vervollständigt sind. Die Strukturen, die in den Fig. 14A und 14B gezeigt sind, sind im wesentlichen gleich den Strukturen der ersten Ausführungsform, die für jede der Bänke #A und #B vorgesehen sind. Daher, in dem Fall, in dem ein Autovorladebefehl an die Bank #A angelegt ist, wird das Autovorlade-Frei­ gabesignal APCE (A), das aktiv ist (der Autovorladebefehl ist gleichzeitig mit einem Schreibbefehl oder einem Lesebefehl angelegt worden), gültig gemacht, wenn ein Datenschreibbetrieb oder/und ein Datenlesebetrieb vervollständigt sind, so daß das Lesebetrieb-Aktivierungssignal READ (A) und das Schreib­ betrieb-Aktivierungssignal WRITE (A) inaktiv gemacht werden und das Aus­ gangssignal der NOR-Schaltung 64a auf ein H-Niveau getrieben wird. Das Autovorladebetrieb-Triggersignal PC2 (A), das von der UND-Schaltung 58aa geliefert wird, wird aktiv gemacht, und das interne Betriebs-Aktivierungssignal ACTIVE (A) wird inaktiv gemacht. Derselbe Betriebsablauf, gilt analog für die Bank #B.
Bei der in den Fig. 14A und 14B gezeigten Struktur wird eine Verschiebeschal­ tung, die einen Autovorladebefehl bei einem Ablauf eines vorbestimmten Zeit­ raums (Verzögerung eines Autovorladebetrieb-Bestimmungssignals für einen vorbestimmten Zeitraum) gültig macht, nicht benötigt. Die Burstlängenzähler, die für ein Datenschreiben und für ein Datenlesen benötigt werden, werden verwendet, um eine Autovorladebetriebbeginn-Zeitsteuerung zu etablieren bzw. zu verwirklichen. Das eliminiert die Notwendigkeit einer Verschiebeschaltung, die zum Verzögern eines Autovorladebefehls bestimmt ist. Darum kann die Layoutfläche für die Steuerschaltungsanordnung reduziert werden.
4. Ausführungsform
Fig. 15 zeigt schematisch eine Struktur eines internen Betriebs-Aktivierungs­ signal-Erzeugungsabschnittes einer Synchron-Halbleiterspeichervorrichtung entsprechend einer vierten Ausführungsform der vorliegenden Erfindung. Unter Bezugnahme auf Fig. 15, eine Verschiebeschaltung 50a, die gemeinsam für die Bänke #A und #B zum Verzögern eines Autovorladebefehls vorgesehen ist, reagiert auf die Aktivierung eines Autovorladebetrieb-Bestimmungssignals APC damit, daß sie auf einen Anfangswert zum Beginnen eines Zählbetriebs zurück­ gesetzt wird. Die Struktur, die in Fig. 8A gezeigt ist, kann auf diese Verschie­ beschaltung 50a angewendet werden. Bei der Struktur aus Fig. 15 ist die Ver­ zögerungszeit, die durch die Verschiebeschaltung 50a bereitgestellt wird (die Anzahl der Verschiebe-Taktzyklen) unabhängig von der voreingestellten Burstlänge für ein Datenschreiben und ein Datenlesen eingestellt.
Die Steuerschaltung 54a zur Erzeugung des internen Betriebs-Aktivierungs­ signals ACTIVE (A) für die Bank #A weist ein Flip-Flop 56a, das als Reaktion auf das Autovorladebetrieb-Bestimmungssignal APC (A) für die Bank #A ge­ setzt wird, um das Autovorlade-Freigabesignal APCE (A) auszugeben, und ein Flip-Flop 58a, das als Reaktion auf die Aktivierung des internen Betriebsakti­ vierungsbeginn-Bestimmungssignals ACT (A) für die Bank #A gesetzt wird, um das interne Betriebs-Aktivierungssignal ACTIVE (A) aktiv zu machen, auf. Das Flip-Flop 56a wird als Reaktion auf die Inaktivierung des internen Betriebs-Aktivierungssignals ACTIVE (A) zurückgesetzt. Die Strukturen der Flip-Flops 56a und 58a sind vergleichbar zu denjenigen, die bei der zweiten und dritten Ausführungsform gezeigt sind.
Die Steuerschaltung 54a weist weiter eine ODER-Schaltung 70a, die das Lese­ betrieb-Bestimmungssignal R (B) für die Bank #B, das Schreibbetrieb-Bestim­ mungssignal W (B) für die Bank #B und das Autovorlade-Verschiebesignal APCS von der Verschiebeschaltung 50a empfängt, auf. Das Ausgangssignal der ODER-Schaltung 70a wird an die UND-Schaltung 58aa in dem Flip-Flop 58a angelegt. Genauer gesagt, bei der Steuerschaltung 54a wird das Autovorlade-Freigabesignal APCE (A) gültig gemacht, um das Autovorladebetrieb-Trigger­ signal PC2 (A) aktiv zu machen, wenn das Verschiebesignal APCS von der Verschiebeschaltung 50a oder das Lesebetrieb-Bestimmungssignal R (B) oder das Schreibbetrieb-Bestimmungssignal W (B), jeweils für die Bank #B, akti­ viert wird.
Die Steuerschaltung 54b weist ein Flip-Flop 56b, das als Reaktion auf die Aktivierung des Autovorladebetrieb-Bestimmungssignals APCE (B) für die Bank #B gesetzt wird, um das Autovorlade-Freigabesignal APC (B) aktiv zu machen, und ein Flip-Flop 58b, das als Reaktion auf die Aktivierung des inter­ nen Betriebsaktivierung-Bestimmungssignals ACT (B) für die Bank #B gesetzt wird, um das interne Betriebs-Aktivierungssignal ACTIVE (B) aktiv zu machen, auf. Die Flip-Flops 56b und 58b weisen eine Struktur auf, die ver­ gleichbar zu derjenigen bei der Steuerschaltung 54b ist, die bei der zweiten und dritten Ausführungsform gezeigt ist.
Die Steuerschaltung 54b weist weiter eine ODER-Schaltung 70b, die das Lese­ betrieb-Bestimmungssignal R (A) für die Bank #A, das Schreibbetrieb-Bestim­ mungssignal W (A) für die Bank #A und das Autovorladebetrieb-Verschiebe­ signal APCS empfängt, auf. Das Ausgangssignal der ODER-Schaltung 70b wird an die UND-Schaltung 58ba in dem Flip-Flop 58b angelegt. Bei der Steuer­ schaltung 54b wird, wenn irgendeines der Signale, das Bestimmungssignal R (A), das Bestimmungssignal W (A) für #A oder das Verschiebesignal APCS, in einen aktiven Zustand gesetzt wird, das Autovorlade-Freigabesignal APCE (B) gültig gemacht, und das Vorladebetrieb-Triggersignal PC2 (B) wird aktiv ge­ macht. Der Betrieb der in Fig. 15 gezeigten Steuerschaltungsanordnung wird nun unter Bezugnahme auf das Zeitablaufdiagramm aus Fig. 16 beschrieben.
Fig. 16 zeigt ein Beispiel, in dem die Verschiebeschaltung 50a ein angelegtes Autovorladebetrieb-Bestimmungssignal APC für 4 Taktzyklen mit einer Burst­ länge von 4 verschiebt.
Bei Taktzyklus #0 wird ein Aktivierungsbefehl für die Bank #A angelegt und das interne Betriebsbeginn-Bestimmungssignal ACT (A) wird auf ein H-Niveau eines aktiven Zustands gesetzt. Als Reaktion auf die Aktivierung des internen Betriebsbeginn-Bestimmungssignals ACT (A) wird das Flip-Flop 58a gesetzt, um das interne Betriebs-Aktivierungssignal ACTIVE (A) auf ein H-Niveau eines aktiven Zustands zu setzen. Dann wird ein Speicherzellenauswahlbetrieb in der Bank #A ausgeführt.
Bei Taktzyklus #2 wird ein Aktivierungsbefehl für die Bank #B angelegt. Das interne Betriebsbeginn-Bestimmungssignal ACT (B) wird auf ein H-Niveau eines aktiven Zustands getrieben. Das Flip-Flop 58b wird gesetzt, um das interne Betriebs-Aktivierungssignal ACTIVE (B) in einen aktiven Zustand auf einem H-Niveau zu setzen.
Bei Taktzyklus #5 wird ein Autovorladebefehl zusammen mit einem Lesebefehl oder einem Schreibbefehl (Lese/Schreib-Befehl: Zugriffsbefehl) für die Bank #A angelegt. Als Reaktion wird das Autovorladebetrieb-Bestimmungssignal APC in einen aktiven Zustand auf einem H-Niveau getrieben. Die Verschiebe­ schaltung 50a wird auf den Anfangswert zurückgesetzt und startet die Ausfüh­ rung eines Verschiebebetriebs. Dabei wird das Flip-Flop 56a gesetzt, um das Autovorlade-Freigabesignal APCE (A) auf ein H-Niveau zu treiben. Das Daten­ lese-Bestimmungssignal R (A) oder das Datenschreib-Bestimmungssignal W (A) werden auf ein H-Niveau eines aktiven Zustands entsprechend des Zu­ griffsbefehls (die beiden Signale sind in Fig. 16 als das Signal RW (A) gekenn­ zeichnet) getrieben. Ein Zugriffsbetrieb wird in der Bank #A entsprechend dieses Zugriffsbefehls ausgeführt.
Bei Taktzyklus #7, vor einem Ablauf der Burstlänge, wird ein Autovorladebe­ fehl zusammen mit einem Zugriffsbefehl für die Bank #B angelegt. Ent­ sprechend der Aktivierung des Autovorladebetrieb-Bestimmungssignal APC in Taktzyklus #7 wird die Verschiebeschaltung 50a auf den Anfangswert zurück­ gesetzt, um einen Verschiebebetrieb zu beginnen. Das Autovorlade-Freigabe­ signal ACE (A) des Flip-Flops 56a erreicht ein H-Niveau eines aktiven Zu­ stands. Daher wird, entsprechend des Zugriffsbefehls für die Bank #B in Takt­ zyklus #7, das Ausgangssignal der ODER-Schaltung 70a auf ein H-Niveau ge­ trieben, das Autovorlade-Triggersignal PC2 (A) von der UND-Schaltung 58aa in dem Flip-Flop 58a wird in einen aktiven Zustand auf einem H-Niveau getrie­ ben, und das interne Betriebs-Aktivierungssignal ACTIVE (A) wird in einen inaktiven Zustand auf einem L-Niveau getrieben. Entsprechend der Deaktivie­ rung des internen Betriebsaktivierungssignals ACTIVE (A) wird das Flip-Flop 56a zurückgesetzt und das Autovorlade-Freigabesignal APCE (A) wird auf ein L-Niveau zurückgesetzt. Derart kehrt die Bank #A in einen Vorladezustand zurück.
In der Bank #B wird der Datenzugriffsbetrieb entsprechend des in Taktzyklus #7 angelegten Zugriffsbefehls bewirkt. Bei einem Ablauf der Burstlänge wird das Autovorlade-Verschiebesignal APCS von der Verschiebeschaltung 50a in Taktzyklus #11 auf ein H-Niveau gezogen und das Ausgangssignal der ODER-Schaltung 70b erreicht ein H-Niveau. Das Flip-Flop 56b wird entsprechend des Autovorladebefehls aus Taktzyklus #7 gesetzt und das Autovorlade-Freigabe­ signal APCE (B) erreicht ein H-Niveau. Darum wird in Taktzyklus #11 das Autovorladebetrieb-Triggersignal PC2 (B) von der UND-Schaltung 58ba in einen aktiven Zustand auf einem H-Niveau gesetzt und das interne Betriebs-Aktivierungssignal ACTIVE (B) wird in einen inaktiven Zustand auf einem L-Niveau gesetzt. Als Reaktion auf die Deaktivierung des internen Betriebs-Aktivierungssignals ACTIVE (B) wird das Flip-Flop 56b zurückgesetzt und das Autovorlade-Freigabesignal APCE (B) wird auf ein L-Niveau eines inaktiven Zustands zurückgesetzt.
Wenn auf die Bank #B vor einem Ablauf der Burstlänge während eines Zugriffs auf die Bank #A zugegriffen wird, kann die Bank #A entsprechend des Zu­ griffsbefehls auf die Bank #B vorgeladen werden. Daher können benötigte Daten korrekt aus den Bänken #A und #B ausgelesen werden. Ein Zugriff auf die Bank #B wird nur bewirkt, wenn die Bank #A einen Vorladezustand er­ reicht, oder wenn der Zugriff auf die Bank #A vervollständigt ist. Daher können alle benötigten bzw. angeforderten Daten ausgelesen werden, selbst falls die Bank #A in einen Vorladezustand entsprechend des Zugriffsbefehls für die Bank #B zurückkehrt, wie oben beschrieben worden ist.
Wenn der Zugriff auf die Bänke #A und #B in dem Intervall der Burstlänge ausgeführt wird, wird ein Betrieb, der ähnlich zu demjenigen, der bei der zweiten Ausführungsform beschrieben wurde, ist, verwirklicht. Wenn ein Zu­ griffsbefehl in einem Intervall, das größer als die Burstlänge ist, angelegt wird, wird die Deaktivierung des internen Betrieb-Aktivierungssignals ACTIVE (A) oder ACTIVE (B) entsprechend des Verschiebesignals APCS in den ent­ sprechenden Bänken #A und #B bewirkt.
Durch Bewirken der Steuerung der internen Betriebs-Aktivierungssignal-Erzeugungsanordnung einer Bank in Übereinstimmung mit dem Aktiv/Inaktiv-Zustand des Zugriffsbefehls der anderen Bank können benötigte Daten selbst in dem Fall eines Zugriffs-Interrupts (Zugriffsbefehl wird in einem Intervall, das kürzer als die Burstlänge ist, angelegt) korrekt ausgelesen werden. In dem Fall, in dem ein Interrupt-Betrieb in Bank #A erfolgreich bewirkt wird, kann der interne Betrieb in einem aktiven Zustand gehalten werden, um auf die benötig­ ten Daten zuzugreifen, da die Verschiebeschaltung 50a mit jedem Anlegen eines Autovorladebefehls zurückgesetzt wird, indem fortlaufend ein Autovor­ ladebefehl angelegt wird.
Entsprechend der vorliegenden vierten Ausführungsform, bei der eine Ver­ schiebeschaltung durch eine Mehrzahl von Bänken geteilt wird, kann, selbst wenn auf eine andere Bank in einem Intervall, das kürzer als die Burstlänge ist, zugegriffen wird, jede Bank mit einem benötigten Zeitablauf vorgeladen wer­ den, in dem eine Struktur zur Steuerung des Aktiv/Inaktiv-Zustands des inter­ nen Betriebs einer Bank unter Verwendung des Zugriffsbefehls einer anderen Bank hinzugefügt wird.
5. Ausführungsform
Fig. 17 zeigt schematisch eine Struktur der Steuerschaltungsanordnung einer Synchron-Halbleiterspeichervorrichtung entsprechend einer fünften Ausfüh­ rungsform der vorliegenden Erfindung. Unter Bezugnahme auf Fig. 17, die Synchron-Halbleiterspeichervorrichtung weist einen Leseburstlängenzähler 80a, der als Reaktion auf eine Aktivierung des Lesebetrieb-Bestimmungssignals R auf einen Anfangswert zurückgesetzt wird, um einen Zählbetrieb zu beginnen, einen Lesegenerator 80a, der gesetzt wird, wenn das Lesebetrieb-Bestim­ mungssignal R aktiviert wird, um ein Lesebetrieb-Aktivierungssignal READ aktiv zu machen, und der als Reaktion auf ein Hochzählsignal von dem Lese­ burstlängenzähler 80a zurückgesetzt wird, um das Lesebetrieb-Aktivierungs­ signal READ inaktiv zu machen, einen Schreibburstlängenzähler 80b, der auf einen Anfangswert zurückgesetzt wird, wenn das Schreibbetrieb-Bestimmungs­ signal W aktiviert wird, um einen Zählbetrieb zu beginnen, einen Schreibgene­ rator 82b, der gesetzt wird, wenn das Schreibbetrieb-Bestimmungssignal W aktiviert wird, um ein Schreibbetrieb-Aktivierungssignal WRITE aktiv zu machen, und der als Aktion auf ein Hochzählsignal von dem Burstlängenzähler 80b zurückgesetzt wird, um das Schreibbetrieb-Aktivierungssignal WRITE inaktiv zu machen, eine ODER-Schaltung 86, die das Lesebetrieb-Aktivie­ rungssignal READ von dem Lesegenerator 82a und das Schreibbetrieb-Aktivie­ rungssignal WRITE von dem Schreibgenerator 82b empfängt, und einen Ein­ malpulsgenerator 88, der auf einen Abfall des Ausgangssignals R/W der ODER-Schaltung 86 mit dem Erzeugen eines Einmalpulssignals auf einem H-Niveau reagiert, auf.
Der Leseburstlängenzähler 80a, der Lesegenerator 82a, der Schreibburst­ längenzähler 80b und der Schreibgenerator 82b weisen Strukturen auf, die ähnlich zu denjenigen sind, die unter Bezugnahme auf die erste Ausführungs­ form beschrieben wurden. Der Leseburstlängenzähler 80a, der Lesegenerator 82a, der Schreibburstlängenzähler 80b und der Schreibgenerator 82b sind ge­ meinsam für die Bänke #A und #B vorgesehen.
Die Synchron-Halbleiterspeichervorrichtung weist weiter eine Leseauswahl­ schaltung 84a, die das Lesebetrieb-Aktivierungssignal READ von dem Lese­ generator 82a und das Bankadreßsignal BA empfängt, zum Liefern von Lese­ betrieb-Aktivierungssignalen READ (A) und READ (B) für die Bänke #A und #B und eine Schreibauswahlschaltung 84b zum Liefern von Schreibbetrieb-Aktivierungssignalen WRITE (A) und WRITE (B) für die Bänke #A und #B entsprechend des Schreibbetrieb-Aktivierungssignals WRITE und des Bank­ adreßsignals BA auf. Das Schreib/Lese-Betrieb-Aktivierungssignal wird nur für die Bank, die durch das Bankadreßsignal BA spezifiziert ist, aktiv gemacht.
Die Synchron-Halbleiterspeichervorrichtung weist weiter eine Steuerschaltung 54a, die als Reaktion auf das interne Betriebsaktivierungsbeginn-Bestim­ mungssignal ACT (A) für die Bank #A aktiv gemacht wird, um das interne Betriebs-Aktivierungsignal ACTIVE (A) zu liefern, und eine Steuerschaltung 54b, die als Reaktion auf das interne Betriebsaktivierungsbeginn-Bestim­ mungssignal ACT (B) für die Bank #B aktiv gemacht wird, um das interne Betriebs-Aktivierungssignal ACTIVE (B) zu liefern, auf.
Die Steuerschaltung 54a weist ein Flip-Flop 56a, das bei einer Aktivierung des Autovorladebetrieb-Bestimmungssignals APC (A) gesetzt und bei einer Deak­ tivierung des internen Betriebs-Aktivierungssignals ACTIVE (A) zurückgesetzt wird, eine ODER-Schaltung 72a, die das Pulssignal APCSP von dem Einmal­ pulsgenerator 88, das Lesebetrieb-Bestimmungssignal R (B) für die Bank #B und das Schreibbetrieb-Bestimmungssignal W (B) für die Bank #B empfängt, eine UND-Schaltung 58aa, die das Autovorlade-Freigabesignal APCE (A) von dem Flip-Flop 56a und das Ausgangssignal der ODER-Schaltung 72a empfängt, eine ODER-Schaltung 57a, die das Vorladebetrieb-Bestimmungssignal PC (A) und das Autovorladebetrieb-Triggersignal PC2 (A) von der UND-Schaltung 58aa empfängt, und ein Flip-Flop 59a, das bei einer Aktivierung des internen Betriebsaktivierungsbeginn-Bestimmungssignals ACT (A) gesetzt und bei einer Aktivierung (H-Niveau) des Ausgangssignals der ODER-Schaltung 57a zurück­ gesetzt wird, auf. Das interne Betriebs-Aktivierungssignal ACTIVE (A) wird von dem Flip-Flop 59a geliefert.
Die Steuerschaltung 54b weist ein Flip-Flop 56b, das bei einer Aktivierung des Autovorladebetrieb-Bestimmungssignals APC (B) gesetzt und als Reaktion auf eine Deaktivierung des internen Betriebs-Aktivierungssignals ACTIVE (B) zu­ rückgesetzt wird, eine ODER-Schaltung 72b, die das Pulssignal APCSP, das Lesebetrieb-Bestimmungssignal R (A) für die Bank #A und das Schreibbetrieb-Bestimmungssignal W (A) für die Bank #A empfängt, eine UND-Schaltung 58ba, die das Ausgangssignal der ODER-Schaltung 72b und das Autovorlade-Freigabesignal APCE (B) von dem Flip-Flop 56b empfängt, eine ODER-Schal­ tung 57b, die das Vorladebetrieb-Bestimmungssignal PC (B) und das Aus­ gangssignal der UND-Schaltung 58ba empfängt, und ein Flip-Flop 59b, das bei einer Aktivierung des internen Betriebsaktivierungsbeginn-Bestimmungssignals ACT (B) gesetzt und bei einer Aktivierung (H-Niveau) des Ausgangssignals der ODER-Schaltung 57b zurückgesetzt wird, auf. Das interne Betriebs-Aktivierungssignal ACTIVE (B) wird von dem Flip-Flop 59b ausgegeben.
Entsprechend der in Fig. 17 gezeigten Struktur werden ein Leseburstlängen­ zähler und ein Schreibburstlängenzähler anstelle der Verschiebeschaltung zum Verschieben des Autovorladebetrieb-Bestimmungssignals APC der vierten Ausführungsform verwendet. Ein Signal, das äquivalent zu dem Autovorlade-Verschiebesignal APCS ist, wird von dem Einmalpulsgenerator 88 geliefert. Der Betrieb der Steuerschaltungsanordnung der Synchron-Halbleiterspeicher­ vorrichtung der fünften Ausführungsform wird im folgenden unter Bezugnahme auf das Zeitablaufdiagramm aus Fig. 18 beschrieben. In Fig. 18 ist ein Betrieb mit einer Burstlänge von 4 gezeigt.
Bei Taktzyklus #1 wird ein Aktivierungsbefehl für die Bank #A angelegt. Als Reaktion wird das Flip-Flop 59a gesetzt, um das interne Betriebs-Aktivie­ rungssignal ACTIVE (A) in einen aktiven Zustand auf einem H-Niveau zu set­ zen.
Bei Taktzyklus #3 wird ein Aktivierungsbefehl für die Bank #B angelegt. Das Flip-Flop 59b wird gesetzt, und das interne Betriebs-Aktivierungssignal ACTIVE (B), wird in einen aktiven Zustand auf einem H-Niveau gesetzt.
Bei Taktzyklus #5 werden ein Lesebefehl und ein Autovorladebefehl (AUTO-PC) für die Bank #A angelegt. Als Reaktion auf den Lesebefehl wird das Lese­ betrieb-Bestimmungssignal R in einen aktiven Zustand auf einem H-Niveau getrieben. Der Leseburstlängenzähler 80a beginnt einen Zählbetrieb. Ähnlich wird der Lesegenerator 82a gesetzt und das Lesebetrieb-Aktivierungssignal READ wird in einen aktiven Zustand auf einem H-Niveau getrieben. Ent­ sprechend des Autovorladebefehls für die Bank #A erreicht das Autovorlade­ betrieb-Bestimmungssignal APC (A) für einen vorbestimmten Zeitraum ein H-Niveau.
Das Flip-Flop 56a wird gesetzt, und das Autovorlade-Freigabesignal APCE (A) wird auf ein H-Niveau eines aktiven Zustands gesetzt. Entsprechend des Lese­ befehls wird ein Datenauslesen einer Speicherzelle in der Bank #A ausgeführt.
Bei Taktzyklus #9, der einem Ablauf der vier Taktzyklen der Burstlänge ent­ spricht, wird erneut ein Lesebefehl für die Bank #A angelegt. Entsprechend dieses Lesebefehls wird das Lesebetrieb-Bestimmungssignal R erneut aktiv ge­ macht. Der Leseburstlängenzähler 80a wird zurückgesetzt, um erneut einen Zählbetrieb zu beginnen. Außerdem wird der Lesegenerator 82a gesetzt, und das Lesebetrieb-Aktivierungssignal READ wird fortlaufend in einen aktiven Zustand auf einem H-Niveau gesetzt. Derart wird ein Datenauslesen erneut in der Bank #A ausgeführt.
Bei Taktzyklus #12 werden ein Schreibbefehl und ein Autovorladebefehl für die Bank #B angelegt. Entsprechend dieses Schreibbefehls wird das Schreibbetrieb-Bestimmungssignal W aktiv gemacht. Als Reaktion wird der Schreibburst­ längenzähler 80b gestartet, um einen Zählbetrieb auszuführen. Außerdem wird der Schreibgenerator 82b gesetzt, um das interne Schreibbetrieb-Aktivierungs­ signal WRITE auf einem H-Niveau aktiv zu machen. Entsprechend des Schreib­ befehls für die Bank #B in Taktzyklus #12 wird das Schreibbetrieb-Bestim­ mungssignal W (B) für die Bank #B in einen aktiven Zustand auf einem H-Niveau gesetzt und das Ausgangssignal der ODER-Schaltung 72a wird auf ein H-Niveau getrieben. Das Autovorlade-Freigabesignal APCE (A) von dem Flip-Flop 56a erreicht ein H-Niveau während dieses Taktzyklus #12. Daher wird das Autovorladebetrieb-Triggersignal PC2 (A) von der UND-Schaltung 58aa aktiv gemacht. Als Reaktion wird das Flip-Flop 59a über die ODER-Schaltung 57a zurückgesetzt und das interne Betriebs-Aktivierungssignal ACTIVE (A) wird inaktiv gemacht. Als Reaktion auf die Deaktivierung des internen Betriebs-Aktivierungssignals ACTIVE (A) wird die Bank #A in einen Vorladezustand gesetzt. Außerdem wird das Flip-Flop 56a zurückgesetzt und das Freigabe­ signal APCE (A) wird in einen inaktiven Zustand auf einem L-Niveau gesetzt.
Bei diesem Taktzyklus #12 wird das Autovorladebetrieb-Bestimmungssignal APC (B) für die Bank #B erzeugt, wodurch das Flip-Flop 56b gesetzt wird. Das Autovorlade-Freigabesignal APCE (B) wird in einen aktiven Zustand auf einem H-Niveau gesetzt.
Obwohl das Lesebetrieb-Aktivierungssignal READ in diesem Taktzyklus #12 ein H-Niveau erreicht, kann die Bank #A in einen Vorladezustand gesetzt wer­ den, um die benötigten Daten korrekt auszulesen, da ein Zugriffsbetrieb für die Bank #B vor dem Datenauslesen für die Burstlänge der Bank #A bewirkt wird. In dem Fall, in dem ein Autovorladebefehl zuvor in Taktzyklus #5 geliefert wurde, ist der Bustlängenzähler zurückgesetzt, um das Lesebetrieb-Aktivierungssignal READ in einem aktiven Zustand zu halten, indem der nächste Lesebefehl oder Schreibbefehl innerhalb des Burstlängenzeitraums angelegt wird, ähnlich der ersten Ausführungsform. Daher kann auf dieselbe Bank kontinuierlich in einem Page-Modus-Betrieb zugegriffen werden.
In Taktzyklus #13 wird das Hochzählsignal von dem Leseburstlängenzähler 80a geliefert und das Lesebetrieb-Aktivierungssignal READ von dem Lesegenerator 82a wird in einen inaktiven Zustand gesetzt. Obwohl das Schreibbetrieb-Akti­ vierungssignal WRITE in einen aktiven Zustand bei Taktzyklus #12 gesetzt wird und das Lesebetrieb-Aktivierungssignal READ bei Taktzyklus #13 in einen inaktiven Zustand gesetzt wird, wird bezüglich der Auslesedaten eine Maske (gezieltes Ausblenden) durch ein Maskensignal (Ausblendsignal) bei Taktzyklus #13 angelegt, um so einem Datenschreibbetrieb (Schreiben von Daten in eine Speicherzelle) Priorität zu geben. Daher gibt es keinen internen Konflikt zwischen Daten.
Nachfolgend zu dem Datenschreiben über eine Burstlänge nach dem in Takt­ zyklus #12 angelegten Schreibbefehl wird erneut ein Schreibbefehl für die Bank #B in Taktzyklus #16 angelegt. Entsprechend dieses Schreibbefehls wird der Schreibburstlängenzähler 80b erneut zurückgesetzt, um einen Zählbetrieb zu beginnen, und ein Datenschreiben für die Bank #B wird ausgeführt (durch die Auswahlschaltung 84b wird das Schreibbetrieb-Aktivierungssignal WRITE (B) aktiv gemacht). Selbst falls ein Autovorladebefehl während dieses Datenschrei­ bens verwendet wird, wird ein interner Vorladebetrieb unterbunden, da der Burstlängenzähler durch Anlegen eines Zugriffsbefehls innerhalb des Burst­ längenintervalls zurückgesetzt ist. Daher kann ein Zugriff entsprechend des Page-Modus-Betriebs bezüglich derselben Bank fortlaufend bewirkt werden.
Der Schreibburstlängenzähler 80b liefert ein Hochzählsignal bei Taktzyklus #20, wenn die Taktzyklen der Burstlänge gezählt sind. Der Schreibgenerator 82b wird zurückgesetzt, und das Schreibbetrieb-Aktivierungssignal WRITE wird inaktiv gemacht. Als Reaktion auf die Deaktivierung des Schreibbetrieb-Aktivierungssignals WRITE wird das Signal R/W von der ODER-Schaltung 86 auf ein L-Niveau getrieben und das Pulssignal APCSE von dem Einmalpuls­ generator 88 wird auf ein H-Niveau getrieben. Entsprechend des aktiv gemach­ ten Pulssignals APCSP wird das Ausgangssignal der ODER-Schaltung 72b auf ein H-Niveau gesetzt, und das Autovorlade-Freigabesignal APCE (B) wird in einen aktiven Zustand auf einem H-Niveau gesetzt. Daher wird das Flip-Flop 59b über die UND-Schaltung 58ba und die ODER-Schaltung 57b zurückge­ setzt, und das interne Betriebs-Aktivierungssignal ACTIVE (B) wird zurückge­ setzt. Darum kann die interne Speicherzellenfeldbank nach der Vervollständi­ gung eines Schreibens/Lesens von Daten in einem Page-Modus selbst in dem Fall eines Page-Modus-Betriebs mit einem angelegten Autovorladebefehl zuver­ lässig in einem Vorladezustand zurückgebracht werden.
Entsprechend der fünften Ausführungsform wird der Autovorladebefehl unter Verwendung eines Burstlängenzählers verzögert. Die Burstlängenzähler 80a und 80b sind gemeinsam für die Bänke #A und #B vorgesehen. Es ist daher nicht notwendig, eine Verschiebeschaltung zum Verzögern eines Autovorladebefehls für einen vorbestimmten Zeitraum vorzusehen. Des weiteren kann die Layout­ fläche der Steuerschaltungsanordnung aufgrund des gemeinsamen Vorsehens für die Bänke signifikant reduziert werden. Des weiteren wird in dem Fall, in dem das Lese- und das Schreibbetriebs-Aktivierungssignal READ und WRITE beide inaktiv sind, das Pulssignal APCSP entsprechend eines Autovorlade­ signals geliefert, um das Autovorlade-Freigabesignal APCE in einen gültigen Zustand zu bringen (die UND-Schaltungen 58aa und 58ba werden freigegeben). Daher kann das Speicherzellenfeld (Bank) intern bei einer Vervollständigung eines Page-Modus-Betriebes selbst dann, falls ein Autovorladebefehl zuvor an­ gelegt worden ist, in einen Vorladezustand gesetzt werden.
Da das Autovorlade-Freigabesignal entsprechend der Zugriffsbetrieb-Bestim­ mungssignale (R (A), R (B), W (A), W (B)) für eine andere Bank gültig ge­ macht wird, kann jede Bank in einen Vorladezustand zurückkehren, wenn es benötigt ist.
Obwohl in den oben beschriebenen Ausführungsformen zwei Bänke verwendet worden sind, kann eine ähnliche Wirkung selbst für drei oder mehrere Bänke erreicht werden. Wenn drei oder mehr Bänke vorgesehen sind, wird eine Struktur verwirklicht, bei der ein Lesebetrieb-Bestimmungssignal und ein Schreibbetrieb-Bestimmungssignal für alle anderen Bänke an die ODER-Schal­ tung zum Gültigmachen des Autovorlade-Freigabesignals in der Steuerschal­ tung angelegt wird. Die Struktur der vierten oder fünften Ausführungsform kann für die verbleibende Struktur verwendet werden.
Die Burstlänge ist nicht auf den Wert von 4 begrenzt, und sie kann frei gewählt werden.
Entsprechend der vorliegenden Erfindung kann eine Synchron-Halbleiter­ speichervorrichtung verwirklicht werden, die eine reduzierte Layoutfläche auf­ weist und hinsichtlich der Steuerung für einen Autovorladebefehl verbessert ist.
Obwohl Ausführungsformen der Erfindung im Detail beschrieben und darge­ stellt worden sind, ist es klar zu verstehen, daß dasselbe nur zur Illustration und nur als Beispiel und nicht als Begrenzung dient.

Claims (11)

1. Synchron-Halbleiterspeichervorrichtung, die in Synchronisation mit einem extern und periodisch angelegten Taktsignal (CLK) arbeitet, die auf­ weist:
ein internes Aktivierungssignal-Erzeugungsmittel (40; 40d), das auf ein extern angelegtes Speicherzellenauswahlbetriebbeginn-Bestimmungssignal mit dem Aktivmachen eines internen Betriebs-Aktivierungssignals (ACTIVE) reagiert, ein Zugriffsbetrieb-Aktivierungssignal-Erzeugungsmittel (26, 28), das auf ein extern angelegtes Zugriffs-Bestimmungssignal mit dem Aktivmachen eines internen Zugriffsbetrieb-Aktivierungssignals (READ, WRITE) reagiert, ein Vorlade-Aktivierungssignal-Erzeugungsmittel (40a), das auf ein Vorlade-Bestimmungssignal, das gleichzeitig mit dem Zugriff-Bestimmungssignal ange­ legt ist, mit dem Aktivmachen eines internen Vorlade-Aktivierungssignals (APCE) reagiert, und
ein internes Betrieb-Deaktivierungsmittel (40b, 40c, 42), das auf die Deaktivie­ rung des Zugriffsbetrieb-Aktivierungssignals (READ, WRITE) und das akti­ vierte interne Vorlade-Aktivierungssignal (APCE) mit dem Deaktivieren des internen Betriebs-Aktivierungssignals (ACTIVE) reagiert.
2. Synchron-Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge­ kennzeichnet,
daß das Zugriff-Bestimmungssignal ein Datenschreib-Bestimmungssignal zur Bestimmung eines Datenschreibens und ein Datenlese-Bestimmungssignal zum Bestimmen eines Datenauslesens aufweist, und
daß das interne Zugriffsbetrieb-Aktivierungssignal ein internes Datenschreib­ betrieb-Aktivierungssignal (WRITE), das aktiviert ist, wenn das Datenschreib-Bestimmungssignal aktiviert ist, zum Aktivieren eines internen Datenschreib­ betriebs, und ein internes Datenlesebetrieb-Aktivierungssignal (READ), das aktiviert ist, wenn das Datenlese-Bestimmungssignal aktiviert ist, zum Aktivie­ ren eines internen Datenauslesebetriebs, aufweist, und
daß das Zugriffsbetrieb-Aktivierungssignal-Erzeugungsmittel (26, 28) ein erstes Zählermittel (28a), das auf die Aktivierung des Datenlese-Bestim­ mungssignals damit reagiert, daß es auf einen Anfangswert zurückgesetzt wird und zum Zählen des Taktsignals (CLK) auf einen ersten vorbestimmten Wert gestartet wird,
ein Lesebetrieb-Aktivierungsmittel (28b) zum Aktivieren des Datenlesebetrieb-Aktivierungssignals (READ) als Reaktion auf die Aktivierung des Datenlese-Bestimmungssignals und zum Deaktivieren des Datenlesebetrieb-Aktivierungs­ signals als Reaktion auf ein Hochzählsignal von dem ersten Zählermittel (28a),
ein zweites Zählermittel (26a), das auf die Aktivierung des Datenschreib-Be­ stimmungssignals damit reagiert, daß es auf einen Anfangswert zurückgesetzt wird und zum Zählen des Taktsignals (CLK) auf einen zweiten vorbestimmten Wert gestartet wird,
ein Schreibbetrieb-Aktivierungsmittel (26b) zum Aktivieren des Datenschreib­ betrieb-Aktivierungssignals (WRITE) als Reaktion auf die Aktivierung des Datenschreib-Bestimmungssignals und zum Deaktivieren des Datenschreibbe­ trieb-Aktivierungssignals als Reaktion auf ein Hochzählsignal von dem zweiten Zählermittel,
ein Logikgatter (42), das das Datenlesebetrieb-Aktivierungssignal (READ) und das Datenschreibbetrieb-Aktivierungssignal (WRITE) zum Erzeugen eines Signals (R/W), das einen deaktivierten Zustand erreicht, wenn beide, das Datenauslesebetrieb-Aktivierungssignal und das Datenschreibbetrieb-Aktivie­ rungsignal inaktiv sind, erreicht, empfängt, und
ein Deaktivierungsmittel (40b, 40c), das auf die Deaktivierung des Ausgangs­ signals (R/W) des Logikgatters (42) mit dem Deaktivieren des internen Akti­ vierungssignal-Erzeugungsmittels (40d) und des internen Betriebs-Aktivie­ rungssignals (ACTIVE) reagiert, aufweist.
3. Synchron-Halbleiterspeichervorrichtung nach Anspruch 2, dadurch ge­ kennzeichnet,
daß das erste Zählermittel (28a) einen Leseburstlängenzähler (28a) zum Zählen einer Anzahl von Zyklen des Taktsignals (CLK), die der Anzahl von Daten ent­ spricht, die fortlaufend in Synchronisation mit dem Taktsignal (CLK) ausge­ lesen werden können, als Reaktion auf das Anlegen des Datenauslesebetrieb-Bestimmungssignals aufweist, und
daß das zweite Zählermittel (26a) einen Schreibburstlängenzähler zum Zählen einer Anzahl von Zyklen des Taktsignals (CLK), die einer Anzahl von Daten entspricht, die fortlaufend in Synchronisation mit dem Taktsignal (CLK) ge­ schrieben werden können, als Reaktion auf das Anlegen des Datenschreib-Be­ stimmungssignals, aufweist.
4. Synchron-Halbleiterspeichervorrichtung, die in Synchronisation mit einem extern periodisch und wiederholt angelegten Taktsignal (CLK) arbeitet, die aufweist:
eine Mehrzahl von Bänken (#A, #B), die jeweils eine Mehrzahl von Speicher­ zellen aufweisen und unabhängig voneinander in einen aktiven Zustand getrie­ ben werden,
ein internes Betriebs-Bestimmungsmittel (52), das auf ein extern angelegtes Speicherzellenauswahlbetriebbeginn-Bestimmungssignal und ein erstes Bank­ adreßsignal (BA), das eine Bank aus der Mehrzahl der Bänke bestimmt, mit dem Aktivieren eines internen Betrieb-Bestimmungssignals (ACT (A), ACT (B)) für die durch das erste Bankadreßsignal spezifizierte Bank reagiert,
ein internes Zugriff-Aktivierungsmittel (80a, 80b bis 84a, 84b), das auf ein extern angelegtes Zugriff-Bestimmungssignal und ein zweites Bankadreßsignal (BA) mit dem Aktivmachen eines internen Zugriffsbetrieb-Aktivierungssignals (READ (A), READ (B), WRITE (A), WRITE (B)), das einen externen Zu­ griffsbetrieb für eine durch das zweite Bankadreßsignal spezifizierte Bank aktiviert, reagiert,
ein Vorlade-Bestimmungsmittel (56a, 56b), das auf ein Vorlade-Bestimmungs­ signal, das gleichzeitig dem Zugriff-Bestimmungssignal angelegt wird, mit dem Aktivmachen eines internen Vorlade-Bestimmungssignals (APCE (A), APCE (B)) für die durch das zweite Bankadreßsignal spezifizierte Bank reagiert,
eine Mehrzahl von internen Betrieb-Aktivierungsmitteln (54a, 54b), die ent­ sprechend zu jeder der Mehrzahl von Bänken vorgesehen sind, die auf ein internes Betriebs-Bestimmungssignal (ACT (A), ACT (B)) von dem internen Betrieb-Bestimmungsmittel mit dem Aktivmachen eines internen Betriebs-Aktivierungssignals (ACTIVE (A), ACTIVE (B)) zum Setzen einer Bank in den aktiven Zustand reagiert, und
ein Vorlademittel (70a, 70b; 58aa, 58ba), das entsprechend zu jeder der Mehr­ zahl der Bänke vorgesehen ist, jeweils ein entsprechendes Vorlade-Bestim­ mungssignal (APCE (A), APCE (B)) von dem Vorlade-Bestimmungsmittel (56a, 56b), ein entsprechendes internes Betriebs-Aktivierungssignal (ACTIVE (A), ACTIVE (B)) und ein internes Zugriffsbetrieb-Aktivierungssignal für eine andere Bank von dem internen Zugriff-Aktivierungsmittel empfängt, zum Deaktivieren des internen Betriebs-Aktivierungssignals (ACTIVE (A), ACTIVE (B)) für eine entsprechende Bank als Reaktion auf eine Aktivierung des inter­ nen Zugriffsbetrieb-Aktivierungssignals für eine andere Bank oder die Deakti­ vierung jedes der internen Zugriffsbetrieb-Aktivierungssignale und auf die Aktivierung des Vorlade-Bestimmungssignals.
5. Synchron-Halbleiterspeichervorrichtung nach Anspruch 4, dadurch ge­ kennzeichnet,
daß das Zugriff-Bestimmungssignal ein Datenschreib-Bestimmungssignal zum Bestimmen eines Datenschreibens und ein Datenlese-Bestimmungssignal zum Bestimmen eines Datenlesens aufweist und das interne Zugriffsbetrieb-Aktivierungssignal ein Datenschreibbetrieb-Triggersignal, das aktiviert ist, wenn das Datenschreib-Bestimmungssignal aktiviert ist, ein internes Daten­ schreibbetrieb-Aktivierungssignal, das für einen vorbestimmten Zeitraum aktiv gemacht wird, wenn das Datenschreibbetrieb-Triggersignal aktiviert ist, ein internes Datenlesebetrieb-Triggersignal, das aktiviert ist, wenn das Datenlese-Bestimmungssignal aktiviert ist, und ein internes Datenlesebetrieb-Aktivie­ rungssignal, das aktiv gemacht wird, wenn das interne Datenlesebetrieb-Triggersignal aktiviert ist, aufweist, und
daß das interne Zugriffs-Aktivierungsmittel (80a, 80b, 82a, 82b, 84a, 84b) ein erstes Zählermittel (80a), das auf die Aktivierung des Lesebetrieb-Trigger­ signals (R) damit reagiert, daß es auf einen Anfangswert zurückgesetzt wird und zum Zählen des Taktsignals (CLK) auf einen ersten vorbestimmten Wert gestartet wird,
ein Lesebetrieb-Aktivierungsmittel (82a) zum Aktivieren des internen Daten­ lesebetrieb-Aktivierungssignals (READ) als Reaktion auf die Aktivierung des Lesebetrieb-Triggersignals (R) und zum Deaktivieren des internen Datenlese­ betrieb-Aktivierungssignals als Reaktion auf ein Hochzählsignal von dem ersten Zählermittel,
ein zweites Zählermittel (80b), das auf die Aktivierung des Datenschreibbe­ trieb-Triggersignals (W) damit reagiert, daß es auf einen Anfangswert zurück­ gesetzt wird und zum Zählen des Taktsignals (CLK) auf einen zweiten vorbe­ stimmten Wert gestartet wird,
ein Schreibbetrieb-Aktivierungsmittel (82b) zum Aktivieren des internen Datenschreibbetrieb-Aktivierungssignals (WRITE) als Reaktion auf die Akti­ vierung des Datenschreibbetrieb-Triggersignals (W) und zum Inaktivmachen des internen Schreibbetrieb-Aktivierungssignals als Reaktion auf ein Hoch­ zählsignal von dem zweiten Zählermittel,
ein Logikgatter (86), das das interne Datenlesebetrieb-Aktivierungssignal (READ) und das interne Datenschreibbetrieb-Aktivierungssignal (WRITE) empfängt, zur Erzeugung eines Signals (R/W), das einen inaktiven Zustand er­ reicht, wenn das interne Datenlesebetrieb-Aktivierungssignal und das interne Datenschreibbetrieb-Aktivierungssignal beide inaktiv sind, und
ein Mittel (88), das auf die Deaktivierung des Ausgangssignals (R/W) des Logikgatters (86) mit dem Liefern eines Signals (APCSP) reagiert, das die Deaktivierung des internen Zugriffsbetrieb-Aktivierungssignals (READ (A), READ (B), WRITE (A), WRITE (B)) dem Vorlademittel (70a, 70b; 58aa, 58ba) anzeigt,
aufweist.
6. Synchron-Halbleiterspeichervorrichtung nach Anspruch 5, dadurch ge­ kennzeichnet,
daß das erste Zählermittel einen Leseburstlängenzähler (80a) zum Zählen einer Anzahl von Zyklen des Taktsignals (CLK), die einer Anzahl von Daten ent­ spricht, die kontinuierlich in Synchronisation mit dem Taktsignal ausgelesen werden können, als Reaktion auf das Anlegen des externen Datenlese-Bestim­ mungssignals aufweist, und
daß das zweite Zählermittel einen Schreibburstlängenzähler (80b), der auf das Anlegen des externen Datenschreib-Bestimmungssignals mit dem Zählen einer Anzahl von Zyklen des Taktsignals, die einer Anzahl von Daten entspricht, die kontinuierlich in Synchronisation mit dem Taktsignal geschrieben werden können, reagiert, aufweist.
7. Synchron-Halbleiterspeichervorrichtung nach Anspruch 4, dadurch ge­ kennzeichnet,
daß das interne Zugriffs-Aktivierungsmittel (80a, 80b bis 84a, 84b) ein Mittel (82a, 82b), das gemeinsam für die Mehrzahl der Bänke vorgesehen ist, das auf das externe Zugriffs-Bestimmungssignal mit dem Aktivieren eines internen Haupt-Zugriffs-Aktivierungssignals, das für einen vorbestimmten Zeitraum aktiv gemacht wird, reagiert,
ein Mittel (84a, 84b), das für jede aus der Mehrzahl der Bänke vorgesehen ist, zum Aktivmachen des internen Zugriffsbetrieb-Aktivierungssignals für eine entsprechende Bank entsprechend des zweiten Bankadreßsignals und des inter­ nen Haupt-Zugriff-Aktivierungssignals, und
ein Mittel (86, 88) zum Detektieren einer Deaktivierung des internen Haupt- Zugriffs-Aktivierungssignals und zum Anlegen des Deaktivierungsdetektions­ signals an das Vorlademittel von jeder aus der Mehrzahl der Bänke aufweist.
8. Synchron-Halbleiterspeichervorrichtung nach Anspruch 7, dadurch ge­ kennzeichnet, daß das interne Haupt-Zugriffs-Aktivierungssignal-Aktivierungsmittel (82a, 82b) einen Burstlängenzähler (80a, 80b) der aktiviert ist, wenn das externe Zugriffs-Bestimmungssignal aktiviert ist, zum Zählen einer Anzahl von Zyklen des Taktsignals, die einer Burstlänge entspricht, die eine Anzahl von Daten an­ zeigt, auf die kontinuierlich zugegriffen werden kann, aufweist.
9. Synchron-Halbleiterspeichervorrichtung nach Anspruch 4, gekennzeich­ net durch ein Verschiebemittel (50a), das zum Empfangen des Vorlade-Bestimmungs­ signals gekoppelt ist und auf das empfangene Vorlade-Bestimmungssignal mit dem Zählen des Taktsignals zum Erzeugen eines Hochzählsignals als ein Detektionssignal, das die Deaktivierung jedes der internen Zugriffsbetrieb-Aktivierungssignale anzeigt, wenn die Zählung eine vorbestimmte Anzahl erreicht, aufweist, wobei das Verschiebemittel bei jedem Anlegen des Vorlade-Bestimmungssignals zum Wiederaufnehmen eines Zählbetriebs in einen Anfangszustand zurückgesetzt wird und das Hochzählsignal an jedes der Vor­ lademittel angelegt wird.
10. Synchron-Halbleiterspeichervorrichtung nach Anspruch 1, gekennzeich­ net durch,
eine Mehrzahl von Bänken, die unabhängig voneinander in einen ausgewählten Zustand getrieben werden und eine Mehrzahl von Speicherzellen aufweisen, und
ein Bankbestimmungsmittel (2), das auf eine Bankadresse, die in Synchronisa­ tion mit dem Taktsignal angelegt ist, mit dem Erzeugen eines Bankbestim­ mungssignals, das eine Bank spezifiziert, reagiert,
wobei ein Satz aus dem internen Aktivierungssignal-Erzeugungsmittel, dem Zugriffsbetrieb-Aktivierungssignal-Erzeugungsmittel, dem Vorlade-Aktivie­ rungssignal-Erzeugungsmittel und dem internen Betrieb-Deaktivierungsmittel für jede aus der Mehrzahl der Bänke vorgesehen ist, wobei ein Satz, der für eine Bank vorgesehen ist, die durch das Bankbestimmungssignal spezifiziert ist,
betrieben wird.
11. Synchron-Halbleiterspeichervorrichtung nach Anspruch 10, gekennzeich­ net durch ein Verschiebemittel (50), das gemeinsam für die Mehrzahl der Bänke vorge­ sehen ist, zum Zählen des Taktsignals als Reaktion auf ein Anlegen des Vor­ lade-Bestimmungssignals zum Erzeugen eines Detektionssignals, das die Deaktivierung des internen Zugriffsbetrieb-Aktivierungssignals in jeder Bank anzeigt, zum Anlegen an das Vorlademittel, das für jede Bank vorgesehen ist, wenn die Zählung eine vorgeschriebene Anzahl erreicht.
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