-
- Priorität:
13. November 1998, Korea(KR),
Nr. 48677/1998(P)
-
Beschreibung
-
Die
Erfindung betrifft das CAS(Column Address Strobe = Spaltenadressenauswahl)-Signal für einen
SDRAM (synchroner DRAM), und spezieller betrifft sie eine Steuerschaltung
für die
CAS-Verzögerung
zum Verbessern der Betriebsgeschwindigkeiten bei einer ersten und
einer zweiten CAS-Verzögerung.
-
DRAMs,
die im Wesentlichen aus einer Kombination von Kondensatoren und
Transistoren bestehen, werden in weitem Umfang als hoch-integrierte Halbleiterspeicher
verwendet. Jedoch zeigen DRAMs den Nachteil, dass die Datenlesezeit
lang ist, da DRAMs dadurch betrieben werden, dass Befehlssignale
(RASE, CASE und dergleichen) verzögert werden und die Daten entsprechend
einem Y-Adressensignal gelesen werden. Daher wurde in jüngerer Zeit
ein SDRAM entwickelt, bei dem die Schreib- und Lesegeschwindigkeiten
gegenüber
denen bei einem DRAM erhöht
sind.
-
Eine
bekannte CAS-Verzögerungsschaltung für einen
SDRAM wird nun unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. 1 zeigt
eine bekannte Steuerschaltung für
die CAS-Verzögerung
für einen
SDRAM, 2 veranschaulicht ein System zur Latcheinheit
in 1, und 3 veranschaulicht ein System
zum Steuerungsinverter in 2.
-
Gemäß 1 ist
eine bekannte Steuerschaltung für
die CAS-Verzögerung für einen
SDRAM mit drei Latcheinrichtungen 2, 3 und 4 und
einer Steuerschaltungseinheit 1 zum Steuern derselben versehen,
wobei diese Einheit 1 ein Taktsignal QCLK empfängt, das
zur Datenweiterleitung und zum Liefern von Steuersignalen con1,
con2 und con3 zuständig ist,
um die jeweiligen Latcheinrichtungen 2, 3 und 4 zu
steuern. Die erste Latcheinrichtung 2 dient zum Weiterleiten
oder Einspeichern interner Daten abhängig vom Steuersignal con3
von der Steuereinheit 1, die zweite Latcheinrichtung 3 dient
zum Weiterleiten oder Einspeichern der Daten von der ersten Latcheinrichtung 2 entsprechend
dem Steuersignal con2 von der Steuerschaltungseinheit 1,
und die dritte Latcheinrichtung 4 dient zum Weiterleiten
der Daten von der zweiten Latcheinrichtung 2 an einen Ausgangspuffer
oder zum Einspeichern der Daten von der zweiten Latcheinrichtung 2 entsprechend
dem Steuersignal con1 von der Steuerschaltungseinheit 1.
-
Gemäß 2 ist
jede der Latcheinrichtungen 2, 3 und 4 mit
einem ersten Inverter 6 zum Invertieren der Steuersignale
con3, con2 und con1 von der Steuerschaltungseinheit 1,
einem ersten Steuerungsinverter 5 zum Durchlassen der internen
Daten, wenn das Steuersignal con1, con2 oder con3 niedrig ist, und
für das
Signal vom ersten Inverter 6, einem zweiten Inwerter 8 zum
Invertieren des Signals vom ersten Steuerungs inverter 5 und
einem zweiten Steuerungsinverter 7 versehen, um ein Datensignal
vom zweiten Inverter 8 einzuspeichern, wenn das Steuersignal
con1, con2 oder con3 hoch ist, und des Signals vom ersten Inverter 6.
-
Gemäß 3 ist
der Steuerungsinverter jeder der Latcheinrichtungen mit einem ersten
und einem zweiten PMOS-Transistor 9 und 10 sowie
einem ersten und einem zweiten NMOS-Transistor 11 und 12 zwischen
einem Konstantspannungsanschluss und einem Masseanschluss versehen,
wobei der zweite PMOS-Transistor 10 und
der erste NMOS-Transistor 11 an ihren Gates ein Datensignal erhalten,
der erste PMOS-Transistor 9 an seinem Gate das Steuersignal
con3, con2 oder con1 von der Steuerschaltungseinheit 1 oder
ein Signal vom ersten Inverter 6 erhält, und der zweite NMOS 12 an
seinem Gate das Steuersignal con3, con2 oder con1 von der Steuerschaltungseinheit 1 oder
ein Signal vom ersten Inverter 6 erhält, wobei am Verbindungspunkt
zwischen dem zweiten PMOS-Transistor 10 und dem ersten
NMOS-Transistor 11 ein Ausgangsanschluss vorhanden ist.
-
Die
Funktion der oben genannten bekannten Steuerschaltung für die CAS-Verzögerung wird
nun anhand der 4 bis 7 veranschaulicht.
Die 4 bis 6 veranschaulichen zeitbezogene
Betriebsdiagramme für
eine bekannte erste, zweite bzw. dritte CAS-Verzögerung, und die 7 veranschaulicht
nochmals ein derartiges Diagramm für eine erste CAS-Verzögerung.
-
Gemäß 4 liefert
die Steuerschaltungseinheit 1 beim ersten CAS-Verzögerungsvorgang Steuersignale
con1, con2 und con3, die bei einer ersten ansteigenden Flanke des
Taktsignals QCLK auf Niedrig sind, so dass alle Latcheinrichtungen 2, 3 und 4 keine
Daten einspeichern, sondern direkt weiterleiten. Daher werden die
Daten bei einer zweiten ansteigenden Flanke des Taktsignals QCLK
geliefert.
-
Gemäß 5 liefert
die Steuerschaltungseinheit 1 beim zweiten CAS-Verzögerungsvorgang ein
an die dritte Latcheinrichtung 4 anzulegendes Steuersignal
con1 auf Hoch, wobei die an die erste und zweite Latcheinrichtung 4 anzulegenden
Steuersignale con2 bzw. con3 bei der ersten ansteigenden Flanke
des Taktsignals QCLK auf Niedrig sind, so dass die erste und die
zweite Latcheinrichtung keine Daten einspeichern, sondern dafür sorgen,
dass die dritte Latcheinrichtung die Daten unmittelbar erhält. Außerdem steuert
die Steuerschaltungseinheit 1 das Steuersignal con1 so,
dass es bei der zweiten ansteigenden Flanke des Taktsignals von
Hoch auf Niedrig übergeht,
so dass die Daten durch die dritte Latcheinrichtung 4 laufen
und zum Datenausgangspuffer gelangen. Außerdem steuert die Steuerschaltungseinheit 1 das
Steuersignal con1 für
einen erneuten Übergang
von Niedrig auf Hoch vor der dritten ansteigenden Flanke des Taktsignals,
so dass der Datenwert in die dritte Latcheinrichtung eingespeichert
wird.
-
Gemäß 6 hält die Steuerschaltungseinheit 1 im
dritten CAS-Verzögerungsvorgang
das Steuersignal con3 auf Niedrig und die Steuersignale con1 und
con2 auf Hoch, was synchron zum Taktsignal QCLK erfolgt, und sie
erzeugt nach der zweiten ansteigenden Flanke des Taktsignals QCLK
einen Übergang
des Steuersignals con1 von Hoch auf Niedrig und nach einer Zeitperiode
erneut von Niedrig auf Hoch. Dann steuert die Steuerschaltungseinheit 1 das
Steuersignal con2 für
einen Übergang
von Hoch auf Niedrig, wenn das Steuersignal con1 von Niedrig auf
Hoch übergeht,
und von Niedrig auf Hoch, was bei der dritten ansteigenden Flanke
des Taktsignals erfolgt. Demgemäß wiederholen
die Steuersignale con1 und con2 den oben genannten Prozess bei einer
vierten ansteigenden Flanke des Taktsignals. Daher durchlaufen die
Daten, wenn das Steuersignal auf Niedrig gehalten wird, die erste
Latcheinrich tung 2 und werden auf die zweite Latcheinrichtung 3 geliefert,
und sie durchlaufen die zweite Latcheinrichtung 3 und werden
an die dritte Latcheinrichtung 4 geliefert, wenn das Steuersignal
con2 auf Niedrig übergeht.
In diesem Fall geht das Steuersignal con2 erneut auf Hoch, und die
zweite Latcheinrichtung 3 speichert den an die dritte Latcheinrichtung 4 gelieferten
Datenwert ein, bis das Steuersignal con2 erneut auf Niedrig übergeht.
Außerdem
liefert die dritte Latcheinrichtung 4, wenn das Steuersignal
con1 in einem zweiten Zyklus auf Niedrig übergeht, die Daten zum Datenausgangspuffer
weiter, und wenn das Steuersignal con1 erneut auf Hoch übergeht,
speichert sie den Datenwert ein, bis das Steuersignal con1 auf Niedrig übergeht,
und sie hält
den Datenwert bis zum nächsten
Zyklus.
-
Gemäß 7 hält die Steuerschaltungseinheit 1 beim
vierten CAS-Verzögerungsvorgang
alle Steuersignale con1, con2 und con3 bis zur zweiten ansteigenden
Flanke des externen Taktsignals QCLK auf Hoch, woraufhin die Steuersignale
con1, con2 und con3 aufeinanderfolgend auf Niedrig übergehen. Daher
liefert, wenn ein einschlägiges
Signal auf Niedrig übergeht,
die erste Latcheinrichtung 2 den eingespeicherten Datenwert
an die zweite Latcheinrichtung 3, diese liefert ihn an
die dritte Latcheinrichtung 4 und diese liefert ihn an
den Datenausgangspuffer. Außerdem
wird der Datenwert eingespeichert, wenn ein einschlägiges Steuersignal
von Niedrig auf Hoch übergeht.
So ist die Betriebsgeschwindigkeit des SDRAM schneller als die eines üblichen
DRAN, da ein Datenwert unabhängig
von der von einem Benutzer vorgenommenen Betriebsartauswahl für die erste bis
vierte CAS-Verzögerung
geliefert wird.
-
Jedoch
bestehen bei der bekannten Steuerschaltung für die CAS-Verzögerung für einen SDRAM
die folgenden Probleme.
-
Da
alle Daten unabhängig
vom Fall durch alle in Reihe geschalteten Latcheinrichtungen laufen, führt die
CAS-Verzögerung
zu einer unnötigen
Verzögerung
bei der Datenübertragung.
Insbesondere besteht bei der bekannten Steuerschaltung für die CAS-Verzögerung für einen
SDRAM das Problem einer Verzögerung
bei der Datenübertragung,
da die Daten auch dann unmittelbar durch die erste, zweite und dritte
Latcheinrichtung laufen, wenn sie im Fall der ersten CAS-Verzögerung durch
keine der Latcheinrichtungen eingespeichert werden, und wobei sie im
Fall der zweiten CAS-Verzögerung
nur durch die dritte Latcheinrichtung eingespeichert werden.
-
Der
Erfindung liegt die Aufgabe zugrunde, eine Steuerschaltung für die CAS-Verzögerung zu schaffen,
die verhindern kann, dass Daten unnötig durch eine Latcheinrichtung
laufen, um vorab eine überflüssige Datenverzögerung zu
vermeiden.
-
US 5,912,847 beschreibt
einen Halbleiterspeicher mit einer Steuereinheit und einem Speicher-Array,
wobei in einem Datenausgangspfad ein Datenverstärker, ein Register und eine
Auswähleinheit
angeordnet sind. Wenn ein Schreibbefehl unmittelbar nach einem Lesebefehl
eingegeben wird, werden die ausgelesenen Daten in das Zwischenspeicherregister
eingeschrieben und erst im nächsten
Lesezyklus über
die Auswahleinheit an eine Ausgangsstufe ausgegeben. Somit ist es
möglich,
selbst wenn ein Schreibbefehl unmittelbar nach einem Lesebefehl folgt,
die einzuschreibenden Daten in die Speicherzelle einzuschreiben,
wodurch die Geschwindigkeit beim Ein- und Auslesen des Speichers
erhöht
wird.
-
US 5,815,462 beschreibt
einen Speicher, bei dem im Ausgangspfad mehrere Zwischenspeicherstufen
angeordnet sind.
-
Diese
Aufgabe ist durch die Steuerschaltungen gemäß den beigefügten unabhängigen Ansprüchen 1 und
2 gelöst.
-
Diese
Aufgabe ist durch die Steuerschaltungen gemäß den beigefügten unabhängigen Ansprüchen 1 und
3 gelöst.
-
Zusätzliche
Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung
dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber
andererseits auch beim Ausüben
der Erfindung. Die Aufgaben und andere Vorteile der Erfindung werden
durch die Maßnahmen
erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den
beigefügten
Zeichnungen dargelegt sind.
-
Es
ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung
als auch die folgende detaillierte Beschreibung beispielhaft und
erläuternd
für die
beanspruchte Erfindung sind.
-
Die
Zeichnungen, die beigefügt
sind, um das Verständnis
der Erfindung zu fördern,
veranschaulichen Ausführungsbeispiele der
Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien
zu erläutern.
-
1 zeigt
eine bekannte Steuerschaltung für
die CAS-Verzögerung
für einen
SDRAM;
-
2 zeigt
ein System für
die Latcheinheit in 1;
-
3 zeigt
ein System für
den Steuerungsinverter in 2;
-
4 bis 6 veranschaulichen
zeitbezogene Betriebsdiagramme für
eine bekannte erste, zweite bzw. dritte CAS-Verzögerung;
-
7 zeigt
ein weiteres zeitbezogenes Betriebsdiagramm für eine bekannte erste CAS-Verzögerung;
und
-
8 und 9 zeigen
ein System einer Steuerschaltung für die CAS-Verzögerung gemäß einem
ersten bzw. zweiten Ausführungsbeispiel
der Erfindung.
-
Nun
wird im Einzelnen auf die bevorzugten Ausführungsbeispiele der Erfindung
Bezug genommen, wie sie in den beigefügten Zeichnungen veranschaulicht
sind.
-
Gemäß 8 beinhaltet
die Steuerschaltung für
die CAS-Verzögerung
gemäß dem ersten Ausführungsbeispiel
der Erfindung drei in Reihe geschaltete Latcheinrichtungen 22, 23 und 24,
eine Datendurchlass-Auswähleinheit 25 zum
Auswählen
des Durchlassens von Daten hinsichtlich der zweiten Latcheinrichtung 23 und
der dritten Latcheinrichtung 24 sowie eine Steuerschaltungseinheit 21 zum
Steuern der ersten, zweiten und dritten Latcheinrichtung 22, 23 und 24 sowie
der Datendurchlass-Auswähleinheit 25.
Die Steuerschaltungseinheit 21 empfängt ein Taktsignal QCLK, und
sie dient zum Weiterleiten von Daten und zum Liefern von Steuersignalen
con1, con2, con3 und con4 zum Auswählen der jeweiligen Latcheinrichtungen 22, 23 und 24 und
der Datendurchlass-Auswähleinheit 25.
Die erste Latcheinrichtung 22 dient entweder zum Durchlassen
oder zum Einspeichern interner Daten abhängig vom Steuersignal con3
von der Steuerschaltungseinheit 21. Die zweite Latcheinrichtung 23 dient
entweder zum Weiterleiten oder zum Einspeichern der Daten von der ersten
Latcheinrichtung 22 abhängig
vom Steuersignal con2 von der Steuerschaltungseinheit 21.
Die Datendurchlass-Auswähleinheit 25 dient
entweder zum direkten Liefern der internen Daten an die dritte Latcheinrichtung 24 oder
zum Liefern der Daten von der zweiten Latcheinrichtung 23 an
die dritte Latcheinrichtung 24 abhängig vom Steuersignal con4
von der Steuerschaltungseinheit 21. Die dritte Latcheinrichtung 24 dient
entweder zum Weiterleiten der Daten von der Datendurchlass-Auswähleinheit 25 zum Datenausgangspuffer
oder zum Einspeichern der Daten von der Datendurchlass-Auswähleinheit 25 abhängig vom
Steuersignal con1 von der Steuerschaltungseinheit 21. Die
Datendurchlass-Auswähleinheit
gemäß dem ersten
Ausführungsbeispiel
der Erfindung beinhaltet einen Inverter 26 zum Invertieren
des Steuersignals con4 von der Steuerschaltungseinheit 21,
ein Übertragungsgate 27 zum Übertragen
des Ausgangssignals der zweiten Latcheinrichtung 23 an
die dritte Latcheinrichtung 24 auf das Steuersignal con4
von der Steuerschaltungseinheit 21 und ein Signal vom Inverter 26 hin,
und ein zweites Übertragungsgate 28 zum Übertragen
der internen Daten unmittelbar an die dritte Latcheinrichtung 24 auf
das Steuersignal con4 von der Steuerschaltungseinheit 21 und
das Signal vom Inverter 26 hin.
-
Die
Steuerschaltung für
die CAS-Verzögerung
gemäß dem zweiten
Ausführungsbeispiel
der Erfindung beinhaltet eine Steuerschaltungseinheit 21 zum
Empfangen eines Taktsignals QCLK und sie dient zum Datenweiterleiten
und zum Erzeugen von Steuersignalen con1, con2, con3 und con4, eine
erste Latcheinrichtung 22 entweder zum Weiterleiten oder
zum Einspeichern interner Daten auf das Steuersignal con3 von der
Steuerschaltungseinheit 21 hin, eine zweite Latcheinrichtung 23 entweder
zum Weiterleiten oder Einspeichern der Daten von der ersten Latcheinrichtung 22 auf
das Steuersignal con2 von der Steuerschaltungseinheit 21 hin,
eine dritte Latcheinrichtung 24 entweder zum Weiterleiten
oder zum Einspeichern der Daten von der zweiten Latcheinrichtung 23 auf
das Steuersignal con1 von der Steuerschaltungseinheit 21 hin,
eine vierte Latcheinrichtung 29 entweder zum Weiterleiten
oder zum Einspeichern der internen Daten auf das Steuersignal con1
von der Steuerschaltungseinheit 21 hin, und eine Datendurchlass-Auswähleinheit 25 zum
Liefern der Daten entweder von der dritten Latcheinrichtung 24 oder
der vierten Latcheinrichtung 29 an den Datenausgangspuffer
auf das Steuersignal con4 von der Steuerschaltungseinheit 21 hin.
Die Datendurchlass-Auswähleinheit 25 beinhaltet
einen Inverter 26 zum Invertieren des Steuersignals con4
von der Steuerschaltungseinheit 21, ein erstes Übertragungsgate 27 zum Übertragen
des Ausgangssignals der dritten Latcheinrichtung 24 an
den Datenausgangspuffer auf das Steuersignal con4 von der Steuerschaltungseinheit 21 und
ein Signal vom Inverter 26 hin, und ein zweites Übertragungsgate 28 zum Übertragen
der Daten von der vierten Latcheinrichtung 29 an den Datenausgangspuffer
auf das Steuersignal con4 von der Steuerschaltungseinheit 21 und ein
Signal vom Inverter 26 hin.
-
Nun
wird der Betrieb der Steuerschaltung für die CAS-Verzögerung gemäß dem ersten
Ausführungsbeispiel
der Erfindung erläutert.
-
Als
Erstes liefert die Steuerschaltungseinheit 21 in einem
ersten und einem zweiten CAS-Verzögerungsvorgang das Steuersignal
con4 auf Hoch, während
sie es bei einem dritten und vierten CAS-Verzögerungsvorgang auf Niedrig
liefert. Daher wird das erste Übertragungsgate 25 in
der Datendurchlass-Auswähleinheit 25 beim
ersten und zweiten CAS-Verzögerungsvorgang
ausgeschaltet, während das
zweite Übertragungsgate 28 eingeschaltet
wird, so dass die Daten die erste und zweite Latcheinrichtung 22 und 23 nicht
durchlaufen, sondern direkt an die dritte Latcheinrichtung 24 geliefert
werden. In diesem Zustand liefert die dritte Latcheinrichtung 24 im Fall
des ersten CAS-Verzögerungsvorgangs
die Daten an den Datenausgangspuffer, da das Steuersignal con1 niedrig
ist. Im Fall des zweiten CAS-Verzögerungsvorgangs werden die
Daten einen Impuls später
als beim ersten CAS-Verzögerungsvorgang geliefert,
da das Steuersignal con1 nach einer zweiten ansteigenden Flanke
des Taktsignals QCLK auf Niedrig übergeht, wie es in 5 dargestellt
ist. Andererseits wird das erste Übertragungsgate 27 beim dritten
und vierten CAS-Verzögerungsvorgang,
in der Datendurchlass-Auswähleinheit 25,
eingeschaltet, während
das zweite Übertragungsgate 28 ausgeschaltet
wird. Demgemäß werden
interne Daten durch die erste bis dritte Latcheinrichtung 22, 23 und 24 beim
selben Prozess wie dem des Stands der Technik (siehe die 6 und 7)
weitergeleitet.
-
Nun
wird der Betrieb der oben genannten Steuerschaltung für die CAS-Verzögerung gemäß dem zweiten
Ausführungsbeispiel
der Erfindung erläutert.
-
In ähnlicher
Weise liefert die Steuerschaltungseinheit 21 beim zweiten
Ausführungsbeispiel beim
ersten und zweiten CAS-Verzögerungsvorgang das
Steuersignal con4 auf hohem Pegel, während sie es beim dritten und
vierten CAS-Verzögerungsvorgang
auf niedrigem Pegel liefert. Da dann in der Datendurchlass-Auswähleinheit 25 das
erste Übertragungsgatter 27 ausgeschaltet
ist und das zweite Übertragungsgatter 28 beim
ersten und zweiten CAS-Verzögerungsvorgang
eingeschal tet ist, durchlaufen die internen Daten die erste bis
dritte Latcheinrichtung 22 bis 24 nicht, sondern
sie durchlaufen nur die vierte Latcheinrichtung 29. In
diesem Fall sind die Steuersignale con1 bis con3 jeweils identisch
mit denen, die in den 4 und 5 zum Stand
der Technik dargestellt sind. Da beim dritten und vierten CAS-Verzögerungsvorgang
in der Datendurchlass-Auswähleinheit 25 das
erste Übertragungsgate 27 eingeschaltet
und das zweite Übertragungsgate 28 ausgeschaltet
ist, werden die internen Daten durch die erste bis dritte Latcheinrichtung 22 bis 24 weitergeleitet.
Außerdem
sind die Steuersignale con1 bis con3 identisch wie im Stand der
Technik (siehe die 6 und 7).
-
Die
erfindungsgemäße Steuerschaltung
für die
CAS-Verzögerung
verfügt über die
folgenden Vorteile. Dadurch, dass Daten abhängig von CAS-Verzögerungen
parallel durchlaufen, kann eine Datenverzögerung vorab verhindert werden,
wie sie wegen überflüssiger Einspeicherungsmaßnahmen beim
Durchlaufen auftraten. D. h., dass im Stand der Technik der erste
und zweite Verzögerungsvorgang beim
seriellen Durchlaufen der Daten durch die überflüssige erste und zweite Latcheinrichtung
zu einer Datenverzögerung
führten.
Das Verhindern dieser Datenverzögerung
ermöglicht
einen schnelleren SDRAM.