KR20000032273A - 카스(cas)레이턴시(latency) 제어 회로 - Google Patents

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Abstract

본 발명은 제 1, 제 2 CAS 레이턴시 동작의 스피트를 향상시키기 위한 SDRAM(Synchronous DRAM)의 CAS 레이턴시 제어 회로에 관한 것으로, 데이터 출력을 관장하는 클럭신호(QCLK) 신호를 입력하여 제 1, 제 2, 제 3, 제 4 제어신호를 출력하는 제어회로부와, 상기 제어회로부의 제 1 제어신호에 따라 내부로 부터의 데이터를 통과시키거나 래치하는 제 1 래치수단과, 상기 제어회로부의 제 2 제어신호에 따라 상기 제 1 래치 수단에서 출력되는 데이터를 통과시키거나 래치하는 제 2 래치수단과, 상기 제어회로부의 제 4 제어신호에 따라 내부로 부터의 데이터를 바로 출력하거나 상기 제 2 래치수단에서 출력된 데이터를 출력하는 데이터 패스 선택부와, 상기 제어회로부의 제 3 제어신호에 따라 상기 데이터 패스 선택부에서 출력되는 데이터를 데이터 출력 버퍼로 출력하거나 래치하는 제 3 래치 수단을 포함하여 구성된 것이다.

Description

카스(ＣＡＳ)레이턴시(Ｌａｔｅｎｃｙ) 제어 회로
본 발명은 SDRAM(Synchronous DRAM)의 CAS 레이턴시 제어회로에 관한 것으로, 특히 제 1, 제 2 CAS 레시턴시 동작의 스피트를 향상시키기 위한 CAS 레이턴시 제어 회로에 관한 것이다.
일반적으로 DRAM은 커패시터와 트랜지스터의 조합으로 이루어진 것으로, 고집적 반도체 메모리 소자로 널리 이용되고 있다. 그러나 DRAM은 코멘드 신호(RASB, CASB 등)의 딜레이에 의해 동작이 제어되고 Y-어드레스 신호에 따라 데이터가 리드(read)되기 때문에 데이터를 읽어내는 시간이 길고 더불어 속도가 늦다는 단점을 갖고 있다.
따라서, 최근에는 DRAM의 구성에서 읽고 쓰는 동작 속도를 빠르게 한 SDRAM이 개발되어 사용되고 있다.
이와 같은 SDRAM에서 종래의 CAS 레이턴시 제어 회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 SDRAM의 CAS 레이턴시 제어회로의 구성도이고, 도 2는 도 1의 래치부 구성도이며, 도 3은 도 2의 콘트롤 인버터의 구성도이다.
종래의 CAS 레이턴시 제어 회로의 구성은 직렬 연결된 3개의 래치(Latch)수단(2, 3, 4)과, 상기 3개의 래치 수단(2, 3, 4)을 제어하는 제어 회로부(1)로 구성된다.
즉, 데이터 출력을 관장하는 클럭신호(QCLK) 신호를 입력하여 각각의 래치 수단(2, 3, 4)을 제어하는 제어신호(con1, con3, con3)를 출력하는 제어회로부(1)와, 상기 제어회로부(1)의 제어신호(con3)에 따라 내부로 부터 데이터를 출력하거나 래치(Latch)하는 제 1 래치 수단(2)과, 상기 제어회로부(1)의 제어신호(con2)에 따라 상기 제 1 래치 수단(2)에서 출력되는 데이터를 출력하거나 래치하는 제 2 래치 수단(3)과, 상기 제어회로부(1)의 제어신호(con1)에 따라 상기 제 2 래치 수단(3)에서 출력되는 데이터를 데이터 출력 버퍼에 출력하거나 래치하는 제 3 래치 수단(4)으로 구성된다.
이와 같이 구성된 각 래치 수단은 도 2와 같이 구성된다.
즉, 각 래치 수단(2, 3, 4)은 제어회로부(1)에서 출력되는 제어신호(con3, con2 또는 con1)를 반전하는 제 1 인버터(6)와, 상기 제어신호(con3, con2 또는 con1)와 제 1 인버터(6)의 출력신호에 따라 상기 제어신호(con3, con2 또는 con1)가 "로우"일 때 내부 데이터를 통과시키는 제 1 콘트롤 인버터(5)와, 상기 제 1 콘트롤 인버터(5)에서 출력되는 신호를 반전하여 출력하는 제 2 인버터(8)와, 상기 제어신호(con3, con2 또는 con1)와 제 1 인버터(6)의 출력신호에 따라 상기 제어신호(con3, con2 또는 con1)가 "하이"일 때 상기 제 2 인버터(8)에서 출력되는 데이터 신호를 래치시키는 제 2 콘트롤 인버터(7)를 구비하여 구성된다.
또한, 상기 각 래치 수단에서 콘트롤 인버터의 구성은 도 3과 같다.
정전압단(Vcc)과 접지단 사이에 제 1, 제 2 PMOS(9, 10)와 제 1, 제 2 NMOC(11, 12)가 직렬 연결되고, 제 2 PMOS(10)와 제 1 NMOS(11)의 게이트에 데이터 신호가 인가되고, 제 1 PMOS(9)의 게이트에는 제어회로부(1)의 제어신호(con3, con2 또는 con1) 또는 제 1 인버터(6)의 출력신호가 인가되고, 제 2 NMOS(12)의 게이트에는 제 1 인버터(6)의 출력신호 또는 상기 제어회로부(1)의 제어신호(con3, con2 또는 con1)가 인가되고, 상기 제 2 PMOS(10)와 제 1 NMOS(11)의 접점이 출력단이 된다.
이와 같이 구성된 종래의 CAS 레이턴시 제어회로의 동작은 다음과 같다.
도 4는 종래의 제 1 CAS 레이턴시 동작 타이밍도이고, 도 5는 종래의 제 2 CAS 레이턴시 동작 타이밍도이며, 도 6는 종래의 제 3 CAS 레이턴시 동작 타이밍도이고, 도 7는 종래의 제 4 CAS 레이턴시 동작 타이밍도이다.
먼저, 제 1 CAS 레이턴시 동작을 설명하면, 제어회로부(1)는 클럭신호(QCLK)의 첫 번째 상승에지에서 제어신호(con1, con2, con3) 모두를 "로우"로 출력하여 제 1, 제 2, 제 3 래치수단(2, 3, 4)이 모두 데이터를 래치하지 않고 바로 바이패스하도록 제어신호를 출력한다. 따라서 클럭신호(QCLK)의 두번째 상승에지에서 데이터가 출력된다.
제 2 CAS 레이턴시 동작을 설명하면, 제어회로부(1)는 입력되는 클럭신호(QCLK)의 첫 번째 상승에지에서는 제 3 래치수단(4)에 인가되는 제어신호(con1)를 "하이"로 출력하고 제 1, 제 2 래치수단(2, 3)에 인가되는 제어신호(con3, con2)는 "로우"로 출력하여 제 1, 제 2 래치 수단에서는 데이터를 래치하지 않고 바로 통과시키도록 하여 데이터를 제 3 래치수단에 인가시킨다. 그리고, 클럭신호의 두 번째 상승에지에서 제어신호(con1)가 "하이"에서 '로우"로 천이되도록 하여 데이터가 제 3 래치수단(4)을 통과하여 데이터 출력 버퍼쪽으로 출력되도록 한다. 그리고 클럭신호의 세 번째 상승에지 전에 제어신호(con1)가 다시 "로우"에서 "하이"로 천이되도록하여 출력된 데이터를 제 3 래치 수단이 래치하도록 한다.
제 3 CAS 레이턴시 동작은 다음과 같다.
도 6과 같이, 제어회로부(1)는 입력되는 클럭신호(QCLK)에 동기되어 제어신호 con3는 로우를 유지하고 con1 및 con2는 하이펄스를 유지하도록 하여 클럭신호(QCLK)의 두 번째 상승에지 후, 제어신호(con1)가 "하이"에서 "로우"로 천이되도록 하고 일정시간 후 다시 "로우"에서 "하이"로 천이되도록 한다. 그리고 제어신호(con2)는 상기 제어신호(con1)가 "로우"에서 "하이"로 천이할 때 "하이"에서 "로우"로 천이하도록 하고 클럭신호의 세 번째 상승에지에서 "로우"에서 "하이"로 천이하도록 한다.
이와 같이 제어신호(con1, con2)는 클럭신호의 네 번째 상승에지에서 상기와 같은 과정을 계속 반복한다.
따라서, 제어신호(con3)가 "로우" 펄스를 유지하고 있으므로 데이터는 제 1 래치수단(2)을 통과하여 제 2 래치수단(3)에 전달되고, 제어신호(con2)가 "로우"로 천이될 때 데이터는 제 2 래치수단(3)을 통과하여 제 3 래치수단(4)에 전달된다. 이 때, 제어신호(con2)가 다시 "하이"로 천이되므로 제 2 래치수단(3)은 제 3 래치수단(4)에 전달된 데이터를 제어신호(con2)가 다시 "로우"로 천이할 때까지 래치하고 있다. 그리고, 제어신호(con1)이 두 번째 사이클에서 "로우"로 천이하면, 제 3 래치수단(4)은 데이터를 데이터 출력 버퍼쪽으로 출력하고 다시 제어신호(con1)가 "하이"로 천이하면 데이터를 "로우"로 천이할 때까지 래치하여 다음 사이클까지 유지한다.
제 4 CAS 레이턴시의 동작은, 도 7과 같이, 제어회로부(1)는 제어신호 con1, con2, con3를 모두 하이상태를 유지하고 있다가 외부 클럭신호(QCLK)의 두 번째 상승에지후에 순차적으로 로우펄스를 발생한다. 따라서 해당 제어신호가 "로우"로 천이할 때 제 1 래치수단(2)이 래치된 데이터를 제 2 래치수단(3)에 전달하고, 제 2 래치수단(3)은 제 3 래치수단(4)에 전달하고, 제 3 래치수단(4)은 데이터 출력 버퍼에 출력한다. 그리고 해당 제어신호가 "로우"에서 "하이"로 천이하면 데이터를 래치하게 된다.
따라서, 사용자가 제 1, 제 2, 제 3, 제 4 CAS 레이턴시 중 어떤 모드를 선택하느냐에 따라 데이터가 출력되므로 일반적인 DRAM 보다는 빠른 속도로 동작하게 된다.
이상에서 설명한 종래의 SDRAM의 CAS 레이턴시 제어회로에 있어서는 다음과 같은 문제점이 있었다.
종래에는 CAS 레이턴시의 종류에 관계없이, 데이터가 직렬 연결된 각 래치수단을 통과해야 하므로 불필요한 데이터 전달 지연을 초래하게 된다.
특히, 제 1 CAS 레이턴시 경우는 데이터가 모든 래치수단에서 래치되지 않고 바로 통과되고, 제 2 CAS 레이턴시의 경우, 제 3 래치수단에서만 데이터가 래치되어 출력됨에도 불구하고 제 1,제 2 래치수단을 통과해야하므로 데이터 전달이 지연되는 단점을 갖고 있다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 제 1, 제 2 CAS 레이턴시 동작시에는 제 1, 제 2 래치수단을 거치지 않고 바로 제 3 래치수단에 전달되도록 데이터 패스 선택부를 구비하여 필요없는 래치수단을 통과할 때 발생하는 데이터 지연을 방지할 수 있는 CAS 레이턴시 제어회로를 제공하는데 그 목적이 있다.
도 1은 종래의 SDRAM의 CAS 레이턴시 제어회로 구성도
도 2는 도 1의 래치부 구성도
도 3은 도 2의 콘트롤 인버터 구성도
도 4는 종래의 제 1 CAS 레이턴시 동작 타이밍도
도 5는 종래의 제 2 CAS 레이턴시 동작 타이밍도
도 6은 종래의 제 3 CAS 레이턴시 동작 타이밍도
도 7은 종래의 제 4 CAS 레이턴시 동작 타이밍도
도 8은 본 발명 제 1 실시예의 CAS 레이턴시 제어 회로 구성도
도 9는 본 발명 제 2 실시예의 CAS 레이턴시 제어회로 구성도
도면의 주요부분에 대한 부호의 설명
21 : 제어회로부 22, 23, 24, 29 : 래치수단
25 : 데이터 패스 선택부 26 : 인버터
27, 28 : 전송 게이트
이와 같은 목적을 달성하기 위한 본 발명 제 1 실시예의 CAS 레이턴시 제어회로는 데이터 출력을 관장하는 클럭신호(QCLK) 신호를 입력하여 제 1, 제 2, 제 3, 제 4 제어신호를 출력하는 제어회로부와, 상기 제어회로부의 제 1 제어신호에 따라 내부로 부터의 데이터를 통과시키거나 래치하는 제 1 래치수단과, 상기 제어회로부의 제 2 제어신호에 따라 상기 제 1 래치 수단에서 출력되는 데이터를 통과시키거나 래치하는 제 2 래치수단과, 상기 제어회로부의 제 4 제어신호에 따라 내부로 부터의 데이터를 바로 출력하거나 상기 제 2 래치수단에서 출력된 데이터를 출력하는 데이터 패스 선택부와, 상기 제어회로부의 제 3 제어신호에 따라 상기 데이터 패스 선택부에서 출력되는 데이터를 데이터 출력 버퍼로 출력하거나 래치하는 제 3 래치 수단을 포함하여 구성됨에 그 특징이 있다.
또한. 상기와 같은 목적을 달성하기 위한 본 발명 제 2 실시예의 CAS 레이턴시 제어 회로는 데이터 출력을 관장하는 클럭신호(QCLK) 신호를 입력하여 제 1, 제 2, 제3 제 4 제어신호를 출력하는 제어회로부와, 상기 제어회로부의 제 1 제어신호에 따라 내부로 부터의 데이터를 통과시키거나 래치시키는 제 1 래치수단과, 상기 제어회로부의 제 2 제어신호에 따라 상기 제 1 래치 수단에서 출력되는 데이터를 통과시키거나 래치하는 제 2 래치수단과, 상기 제어회로부의 제 3 제어신호에 따라 상기 제 2 래치수단에서 출력되는 데이터를 출력하거나 래치하는 제 3 래치 수단과, 상기 제어회로부의 제 3 제어신호에 따라 상기 내부로 부터의 데이터를 출력하거나 래치하는 제 4 래치수단과, 상기 제어회로부의 제 4 제어신호에 따라 상기 제 3 래치수단에서 출력되는 데이터를 데이터 출력 버퍼로 출력하거나 상기 제 4 래치수단에서 출력되는 데이터를 데이터 출력 버퍼로 출력하는 데이터 패스 선택부를 포함하여 구성됨에 그 특징이 있다.
상기와 같은 본 발명의 CAS 레이턴시 제어호로를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 8은 본 발명 제 1 실시예의 CAS 레이턴시 제어 회로 구성도이다.
본 발명 제 1 실시예의 CAS 레이턴시 제어회로는, 도 8과 같이, 직렬 연결된 3개의 래치(Latch)수단(22, 23, 24)과, 제 2 래치수단(23)과 제 3 래치수단(23) 사이에서 데이터 패스를 선택하는 데이터 패스 선택부(25)과 상기 제 1, 제 2, 제 3 래치 수단(22, 23, 24) 및 데이터 패스 선택부를 제어하는 제어회로부(21)로 구성된다.
즉, 데이터 출력을 관장하는 클럭신호(QCLK) 신호를 입력하여 각각의 래치 수단(22, 23, 24) 및 데이터 패스 선택부(25)을 제어하기 위한 제어신호(con1, con2, con3) 및 제어신호(con4)를 출력하는 제어회로부(21)와, 상기 제어회로부(21)의 제어신호(con3)에 따라 내부로 부터의 데이터를 통과시키거나 래치(Latch)하는 제 1 래치수단(22)과, 상기 제어회로부(21)의 제어신호(con2)에 따라 상기 제 1 래치 수단(22)에서 출력되는 데이터를 통과시키거나 래치하는 제 2 래치수단(23)과, 상기 제어회로부(21)의 제어신호(con4)에 따라 내부로 부터의 데이터를 바로 제 3 래치수단(24)에 인가하거나 제 2 래치수단(23)에서 출력된 데이터를 제 3 래치수단(24)에 전달하는 데이터 패스 선택부(25)와, 상기 제어회로부(21)의 제어신호(con1)에 따라 상기 데이터 패스 선택부(25)에서 출력되는 데이터를 데이터 출력 버퍼로 출력하거나 래치하는 제 3 래치 수단(24)으로 구성된다.
여기서, 상기 본 발명 제 1 실시예에서의 데이터 패스 선택부(25)의 구성은 다음과 같다.
상기 제어회로부(21)에서 출력되는 제어신호(con4)를 반전하는 인버터(26)와, 상기 제어회로부(21)의 제어신호(con4) 및 인버터(26)의 신호에 따라 상기 제 2 래치수단(23)의 출력을 제 3 래치수단(24)에 전달하는 제 1 전송 게이트(27)와, 상기 제어회로부(21)의 제어신호(con4) 및 인버터(26)의 신호에 따라 내부에서의 데이터를 바로 제 3 래치수단(24)에 전달하는 제 2 전송 게이트(28)로 구성된다.
한편, 도 9는 본 발명 제 2 실시예의 CAS 레이턴시 제어회로 구성도이다.
본 발명 제 2 실시예의 CAS 레이턴시 제어회로는, 도 9와 같이, 데이터 출력을 관장하는 클럭신호(QCLK) 신호를 입력하여 제어신호(con1, con2, con3, con4)를 출력하는 제어회로부(21)와, 상기 제어회로부(21)의 제어신호(con3)에 따라 내부로 부터의 데이터를 통과시키거나 래치(Latch)하는 제 1 래치수단(22)과, 상기 제어회로부(21)의 제어신호(con2)에 따라 상기 제 1 래치 수단(22)에서 출력되는 데이터를 통과시키거나 래치하는 제 2 래치수단(23)과, 상기 제어회로부(21)의 제어신호(con1)에 따라 상기 제 2 래치수단(23)에서 출력되는 데이터를 출력하거나 래치하는 제 3 래치 수단(24)과, 상기 제어회로부(21)의 제어신호(con1)에 따라 상기 내부로 부터의 데이터를 출력하거나 래치하는 제 4 래치수단(29)와, 상기 제어회로부(21)의 제어신호(con4)에 따라 상기 제 3 래치수단(24)에서 출력되는 데이터를 데이터 출력 버퍼로 출력하거나 제 4 래치수단(29)에서 출력되는 데이터를 데이터 출력 버퍼로 출력하는 데이터 패스 선택부(25)를 구비하여 구성된다.
상기 본 발명 제 2 실시예에서 데이터 패스 선택부(25)의 구성은 다음과 같다.
상기 제어회로부(21)에서 출력되는 제어신호(con4)를 반전하는 인버터(26)와, 상기 제어회로부(21)의 제어신호(con4) 및 인버터(26)의 신호에 따라 상기 제 3 래치수단(24)의 출력을 데이터 출력 버퍼로 전달하는 제 1 전송 게이트(27)와, 상기 제어회로부(21)의 제어신호(con4) 및 인버터(26)의 신호에 따라 제 4 래치수단(29)에서 출력되는 데이터를 데이터 출력 버퍼로 전달하는 제 2 전송 게이트(28)로 구성된다.
이와 같이 구성되는 본 발명 제 1 실시예의 CAS 레이턴시 제어회로의 동작은 다음과 같다.
먼저, 제 1, 제 2 CAS 레이턴시 동작일 경우, 제어회로부(21)에서는 제어신호(con4)를 "하이"로 출력하고, 제 3, 제 4 CAS 레이턴시 동작일 경우, 제어회로부(21)에서는 제어신호(con4)를 "로우"로 출력한다.
따라서, 제 1, 제 2 CAS 레이턴시 동작에서는 데이터 패스 선택부(25)의 제 1 전송 게이트(27)는 오프되고, 제 2 전송 게이트(28)가 턴온되므로내부의 데이터가 제 1, 제 2 래치수단(22, 23)을 통과하지 않고 바로 제 3 래치수단(24)에 입력된다.
이 상태에서 제 1 CAS 레이턴시 동작은 제어신호(con1)가 "로우"펄스로 인가되므로 제 3 래치수단(24)이 데이터를 데이터 출력 버퍼로 출력한다.
그리고 제 2 CAS 레이턴시 동작은 제어신호(con1)가, 도 5와 같이, 클럭신호(QCLK)의 두 번째 상승에지 이후에 "로우"펄스가 되므로 제 1 CAS 레이턴시보다 일 펄스 후에 데이터를 출력한다.
한편, 제 3, 제 4 CAS 레이턴시 동작일 경우, 데이터 패스 선택부(25)의 제 1 정송 게이트(27)는 턴온되고 제 2 전송 게이트(28)은 턴오프된다. 따라서, 내부의 데이터는 제 1, 제 2, 제3 래치수단(22, 23, 24)을 통해서 출력되고, 그 동작은 종래의 기술에서 설명한 바와 같다(도 6, 도 7 참조).
또한 본 발명 제 2 실시예의 CAS 레이턴시 제어회로의 동작은 다음과 같다.
본 발명 제 2 실시예의 CAS 레이턴시 제어 회로에서도 마찬가지로 제 1, 제 2 CAS 레이턴시 동작일 경우, 제어회로부(21)에서는 제어신호(con4)를 "하이"로 출력하고, 제 3, 제 4 CAS 레이턴시 동작일 경우, 제어회로부(21)에서는 제어신호(con4)를 "로우"로 출력한다.
따라서, 제 1, 제 2 CAS 레이턴시 동작에서는 데이터 패스 선택부(25)의 제 1 전송 게이트(27)는 오프되고, 제 2 전송 게이트(28)가 턴온되므로 내부의 데이터가 제 1, 제 2, 재 3 래치수단(22, 23, 24)을 통과하지 않고 바로 제 4 래치수단(29)만을 통과하도록 한 것이다. 이 때의 각 제어신호(Con1, con2, con3)는 종래의 기술인 도 4 및 도 5와 같다.
또한, 제 3, 제 4 CAS 레이턴시 동작에서도 데이터 패스 선택부(25)의 제 1 전송 게이트(27)가 턴온되고 제 2 전송 게이트(28)는 턴오프되므로 내부 데이터가 제 1, 제 2, 제 3 래치수단(22, 23, 24)을 통해 출력되도록 하므로 각 제어신호(con1, con2, con3)는 종래의 기술과 같다(도 6 및 도 7 참조).
이상에서 설명한 바와 같은 본 발명의 CAS 레이턴시 제어회로에 있어서는 다음과 같은 효과가 있다.
본 발명에서는 CAS 레이턴시 종류에 따라 데이터 패스를 병렬화 함으로써 필요없는 래치수단을 통과할 때 발생하는 데이터 지연을 방지할 수 있다. 즉, 종래 기술의 경우, 제 1, 제 2 CAS 레이턴시 동작에서 제 1, 제 2 래치수단은 불필요함에도 불구하고 데이터가 직렬로 통과하므로 전달 지연이 발생하게 된다.
더불어, 데이터 지연을 방지할 수 있으므로 SDRAM의 속도를 향상시킬 수 있다.

Claims (4)

  1. 데이터 출력을 관장하는 클럭신호(QCLK) 신호를 입력하여 제 1, 제 2, 제 3, 제 4 제어신호를 출력하는 제어회로부와,
    상기 제어회로부의 제 1 제어신호에 따라 내부로 부터의 데이터를 통과시키거나 래치하는 제 1 래치수단과,
    상기 제어회로부의 제 2 제어신호에 따라 상기 제 1 래치 수단에서 출력되는 데이터를 통과시키거나 래치하는 제 2 래치수단과,
    상기 제어회로부의 제 4 제어신호에 따라 내부로 부터의 데이터를 바로 출력하거나 상기 제 2 래치수단에서 출력된 데이터를 출력하는 데이터 패스 선택부와,
    상기 제어회로부의 제 3 제어신호에 따라 상기 데이터 패스 선택부에서 출력되는 데이터를 데이터 출력 버퍼로 출력하거나 래치하는 제 3 래치 수단을 포함하여 구성됨을 특징으로 하는 CAS 레이턴시 제어 회로.
  2. 제 1 항에 있어서,
    상기 데이터 패스 선택부는 상기 제어회로부에서 출력되는 제 4 제어신호를 반전하는 인버터와,
    상기 제어회로부의 제 4 제어신호 및 상기 인버터의 출력 신호에 따라 상기 제 2 래치수단의 출력을 제 3 래치수단에 전달하는 제 1 전송 게이트와,
    상기 제어회로부의 제 4 제어신호 및 상기 인버터의 출력신호에 따라 내부에서의 데이터를 바로 제 3 래치수단에 전달하는 제 2 전송 게이트를 구비하여 구성됨을 특징으로 하는 CAS 레이턴시 제어 회로.
  3. 데이터 출력을 관장하는 클럭신호(QCLK) 신호를 입력하여 제 1, 제 2, 제3 제 4 제어신호를 출력하는 제어회로부와,
    상기 제어회로부의 제 1 제어신호에 따라 내부로 부터의 데이터를 통과시키거나 래치시키는 제 1 래치수단과,
    상기 제어회로부의 제 2 제어신호에 따라 상기 제 1 래치 수단에서 출력되는 데이터를 통과시키거나 래치하는 제 2 래치수단과,
    상기 제어회로부의 제 3 제어신호에 따라 상기 제 2 래치수단에서 출력되는 데이터를 출력하거나 래치하는 제 3 래치 수단과,
    상기 제어회로부의 제 3 제어신호에 따라 상기 내부로 부터의 데이터를 출력하거나 래치하는 제 4 래치수단과,
    상기 제어회로부의 제 4 제어신호에 따라 상기 제 3 래치수단에서 출력되는 데이터를 데이터 출력 버퍼로 출력하거나 상기 제 4 래치수단에서 출력되는 데이터를 데이터 출력 버퍼로 출력하는 데이터 패스 선택부를 포함하여 구성됨을 특징으로 하는 CAS 레이턴시 제어 회로.
  4. 제 3 항에 있어서,
    상기 데이터 패스 선택부는 상기 제어회로부에서 출력되는 제 4 제어신호를 반전하는 인버터와,
    상기 제어회로부의 제 4 제어신호 및 상기 인버터의 출력신호에 따라 상기 제 3 래치수단의 출력 데이터를 데이터 출력 버퍼로 전달하는 제 1 전송 게이트와,
    상기 제어회로부의 제 4 제어신호 및 상기 인버터의 출력 신호에 따라 제 4 래치수단에서 출력되는 데이터를 데이터 출력 버퍼로 전달하는 제 2 전송 게이트를 구비하여 구성됨을 특징으로 하는 CAS 레이턴시 제어 회로.
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