KR100378191B1 - 고주파 동작을 위한 레이턴시 제어회로 및 제어방법과이를구비하는 동기식 반도체 메모리장치 - Google Patents

고주파 동작을 위한 레이턴시 제어회로 및 제어방법과이를구비하는 동기식 반도체 메모리장치 Download PDF

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Abstract

고주파 동작을 위한 레이턴시 제어회로 및 제어방법과 이를 구비하는 동기식 반도체 메모리장치가 개시된다. 본 발명에 따른 레이턴시 제어회로는 독출정보 신호 발생회로, 지연회로, 및 레이턴시 제어신호 발생회로를 구비한다. 상기 독출정보 신호 발생회로는, 독출명령에 응답하여 인에이블되고 내부 종료신호 및 중지명령중 어느 하나에 응답하여 디스에이블되는 독출정보 신호를 발생한다. 상기 지연회로는, 동기식 반도체 메모리장치의 외부에서 인가되는 시스템 클럭에 대해 소정의 위상차 만큼 뒤지는(lag) 제1클럭에 응답하여, 상기 독출정보 신호를 상기 제1클럭의 한 싸이클 만큼 지연시킨다. 상기 레이턴시 제어신호 발생회로는, 상기 시스템 클럭에 대해 소정의 위상차 만큼 앞서는(lead) 제2클럭에 응답하여, 상기 지연된 독출정보 신호를 상기 제2클럭의 제1논리상태 구간동안 샘플링하고 샘플링된 신호를 지연시켜 출력 데이터의 발생 시점을 결정하는 레이턴시 제어신호를 발생한다.

Description

고주파 동작을 위한 레이턴시 제어회로 및 제어방법과 이를 구비하는 동기식 반도체 메모리장치{Latency circuit and method for high frequency operation and synchronous semiconductor memory device including the same}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 동기식 반도체 메모리장치의 레이턴시 제어회로 및 레이턴시 제어방법에 관한 것이다.
근래에 고속동작을 실현하기 위해 동기식 반도체 메모리장치가 개발되었으며, 동기식 반도체 메모리장치에서는 명령들이 외부에서 인가되는 외부클럭, 즉 시스템 클럭에 동기되어 입력되고 출력 데이터가 시스템 클럭의 에지들에 동기되어 출력된다. 동기식 반도체 메모리장치의 내부에서는 내부클럭 발생기에서 발생되는 내부클럭에 동기되어 메모리셀 어레이의 데이터가 독출되며 독출된 데이터는 지연동기 루프 회로에서 발생되는 출력 제어클럭을 이용하여 출력된다.
좀더 상세히 설명하면, 내부클럭 발생기가 시스템 클락에 응답하여 내부클락을 발생하고 지연동기 루프 회로가 시스템 클락에 응답하여 출력 제어클락을 발생한다. 다음에 레이턴시 제어회로가 출력 제어클럭에 응답하여 출력 데이터의 발생 시점을 결정하는 레이턴시 제어신호를 발생한다. 출력버퍼는, 레이턴시 제어신호가 소정시간 지연된 출력 제어신호에 응답하여, 메모리셀 어레이로부터 독출된 데이터를 외부로 출력한다.
따라서 동기식 반도체 메모리장치에서는 내부클럭에 동기된 독출 데이터와 출력 제어클럭 간의 타이밍이 정확히 제어되어야 레이턴시가 정확히 제어될 수 있다. CAS(Column Address Strobe) 레이턴시는 동기식 반도체 메모리장치의 외부에서 독출명령이 인가되는 시스템 클럭 싸이클로부터 유효(Valid) 데이터가 동기식 반도체 메모리장치의 외부로 출력되는 시스템 클럭 싸이클까지의 클럭 싸이클의 수를 의미한다.
도 1은 종래의 동기식 반도체 메모리장치의 레이턴시 제어회로를 나타내는 회로도이고, 도 2는 도 1에 도시된 종래의 동기식 반도체 메모리장치의 레이턴시제어방법을 나타내는 타이밍도이다. 여기에서는 CAS 레이턴시가 5이고 BL(Burst Length)이 4인 경우가 도시된다.
도 1을 참조하면, 종래의 레이턴시 제어회로는 독출정보 신호(COSR)를 발생하는 부분(11) 및 독출정보 신호(COSR)를 지연시켜 레이턴시 제어신호(LATENCY)를 발생하는 부분(13)을 구비한다.
부분(11)은 동기식 반도체 메모리장치의 내부클럭 발생기로부터 발생되는 내부클럭(PCLK)에 의해 제어되며 따라서 독출정보 신호(COSR)도 내부클럭(PCLK)에 의해 제어되어 발생된다. 독출정보 신호(COSR)는 동기식 반도체 메모리장치의 외부에서 독출명령(Ext-Read CMD)이 입력되면 인에이블되고 내부 버스트 종료신호(Int-Burst-End)가 인에이블되거나 동기식 반도체 메모리장치의 외부에서 버스트 중지명령(Ext-Burst-Stop CMD) 및 독출 인터럽트 프리차지 명령(Ext-RIP CMD)중 어느 하나가 입력되면 디스에이블된다.
부분(13)은 동기식 반도체 메모리장치의 지연동기 루프 회로로부터 발생되는 출력 제어클락(CLKDQ)에 의해 제어된다. 부분(13)은, 유효 데이터가 동기식 반도체 메모리장치의 외부로 출력되는 시점을 조절하기 위해, CAS 레이턴시가 5인 경우 독출정보 신호(COSR)를 샘플링하여 출력 제어클락(CLKDQ)으로 4번 클락킹을 수행한다. 즉 CAS 레이턴시가 5인 경우 부분(13)은 독출정보 신호(COSR)를 출력 제어클락(CLKDQ)의 4클럭 싸이클 만큼 지연시킨다.
그런데 도 2의 타이밍도에 도시된 바와 같이, 상승에지를 기준으로 하여 내부클럭(PCLK)은 동기식 반도체 메모리장치의 외부에서 인가되는 시스템 클럭(CLK)에 대해 소정의 위상차 만큼 뒤지고(lag) 출력 제어클락(CLKDQ)은 시스템 클럭(CLK)에 대해 소정의 위상차 만큼 앞선다(lead). 즉 내부클럭(PCLK)의 상승에지는 시스템 클럭(CLK)의 상승에지에 대해 소정의 시간(t1) 후에 발생되고 출력 제어클락(CLKDQ)의 상승에지는 시스템 클럭(CLK)의 상승에지에 대해 소정의 시간(t2) 전에 발생된다.
한편 도 2의 타이밍도에는 도시되지 않았지만, 시스템 클럭(CLK)의 소정 싸이클에 독출명령(Ext-Read CMD)이 입력되면 독출정보 신호(COSR)는 부분(11)의 내부패쓰들의 지연에 기인하여 독출명령(Ext-Read CMD)이 입력되는 시점부터 소정의 지연시간 후에 논리"하이"로 인에이블된다. 또한 도 2의 타이밍도에 도시된 바와 같이, 독출명령(Ext-Read CMD)이 입력된 다음 예컨데 시스템 클럭(CLK)의 3 싸이클 후(T 시점 근처) 독출 인터럽트 프리차지 명령(Ext-RIP)이 입력되면 독출정보 신호(COSR)는 부분(11)의 내부패쓰들의 지연에 기인하여 T 시점으로부터 소정의 지연시간(t3) 후에 논리"로우"로 디스에이블된다. 다음에 독출정보 신호(COSR)는 출력 제어클락(CLKDQ)의 상승에지를 이용하여 부분(13)에서 샘플링된다.
그런데 상술한 종래의 레이턴시 제어회로에서는, t3와 t2의 합이 시스템 클럭(CLK)의 주기(tCC)를 넘을 경우에는 부분(13)에 의해 독출정보 신호(COSR)가 정확히 샘플링되지 않으며 이로 인하여 레이턴시가 정확히 제어되지 못하여 유효 출력데이터(DOUT)가 원하는 시점보다 한 클럭 싸이클 더 늦게 출력된다. 결국 종래의 레이턴시 제어회로에서는 시스템 클럭(CLK)의 주기(tCC)가 t3와 t2의 합보다 커야한다.
예컨데 t3가 3ns(nano second)이고 t2가 3ns이라면 tCC는 6ns보다 커야한다. 따라서 동기식 반도체 메모리장치 내부의 독출동작과 관련되는 다른 부분들이 6ns이하로 동작이 가능하더라도 레이턴시 제어회로의 한계로 인해 주기(tCC)가 6ns이하인 시스템 클럭(CLK)에서는 동기식 반도체 메모리장치가 정상적으로 동작할 수 없다. 즉 종래의 레이턴시 제어회로를 구비하는 동기식 디램은 레이턴시 제어회로의 한계로 인하여 소정의 주파수 이상의 고주파 클럭에서는 동작할 수 없는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 고주파 동작을 가능하게 하는 동기식 반도체 메모리장치의 레이턴시 제어회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 고주파 동작을 가능하게 하는 레이턴시 제어회로를 구비하는 동기식 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 고주파 동작을 가능하게 하는 동기식 반도체 메모리장치의 레이턴시 제어방법을 제공하는 데 있다.
도 1은 종래의 동기식 반도체 메모리장치의 레이턴시 제어회로를 나타내는 회로도
도 2는 도 1에 도시된 종래의 동기식 반도체 메모리장치의 레이턴시 제어방법을 나타내는 타이밍도
도 3은 본 발명에 따른 동기식 반도체 메모리장치의 개략적인 블럭도
도 4는 도 3에 도시된 본 발명에 따른 레이턴시 제어회로의 일실시예를 나타내는 상세 회로도
도 5는 도 3에 도시된 본 발명에 따른 동기식 반도체 메모리장치의 레이턴시 제어방법을 나타내는 동작 타이밍도
상기 기술적 과제를 달성하기 위한 본 발명에 따른 동기식 반도체 메모리장치의 레이턴시 제어회로는, 독출정보 신호 발생회로, 지연회로, 및 레이턴시 제어신호 발생회로를 구비하는 것을 특징으로 한다.
상기 독출정보 신호 발생회로는, 상기 동기식 반도체 메모리장치의 외부에서 인가되는 독출명령에 응답하여 인에이블되고 상기 동기식 반도체 메모리장치의 내부 종료신호 및 상기 동기식 반도체 메모리장치의 외부에서 인가되는 중지명령중 어느 하나에 응답하여 디스에이블되는 독출정보 신호를 발생한다. 상기 지연회로는, 상기 반도체 메모리장치의 외부에서 인가되는 시스템 클럭에 대해 소정의 위상차 만큼 뒤지는(lag) 제1클럭에 응답하여, 상기 독출정보 신호를 상기 제1클럭의 한 싸이클 만큼 지연시킨다. 상기 레이턴시 제어신호 발생회로는, 상기 시스템 클럭에 대해 소정의 위상차 만큼 앞서는(lead) 제2클럭에 응답하여, 상기 지연된 독출정보 신호를 상기 제2클럭의 제1논리상태 구간동안 샘플링하고 샘플링된 신호를 지연시켜 출력 데이터의 발생 시점을 결정하는 레이턴시 제어신호를 발생한다.
바람직한 실시예에 따르면, 상기 내부 종료신호는 상기 동기식 반도체 메모리장치의 내부에서 발생되는 버스트 종료신호이고, 상기 중지명령은 상기 동기식 반도체 메모리장치의 외부에서 인가되는 버스트 중지명령 및 독출 인터럽트 프리차지 명령중 어느 하나이다.
바람직한 실시예에 따르면, 상기 레이턴시 제어신호 발생회로는 래치, 제1지연회로, 및 제2지연회로를 구비한다. 상기 래치는 상기 지연된 독출정보 신호를 상기 제2클럭의 상기 제1논리상태 구간동안 샘플링한다. 상기 제1지연회로는 상기 래치의 출력신호를 상기 제2클럭의 소정 싸이클 수 만큼 지연시키고, 상기 제2지연회로는 상기 제1지연회로의 출력신호를 지연시켜 상기 레이턴시 제어신호를 출력한다.
또한 바람직한 실시예에 따르면, 상기 제1논리상태는 논리"하이"이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 동기식 반도체 메모리장치는, 메모리셀 어레이, 내부클락 발생기, 지연동기 루프 회로, 레이턴시 제어회로, 출력 제어회로, 및 데이터 출력버퍼를 구비하는 것을 특징으로 한다.
상기 내부클락 발생기는 외부에서 인가되는 시스템 클락에 응답하여 내부클락을 발생하고, 상기 지연동기 루프 회로는 상기 시스템 클락에 응답하여 출력 제어클락을 발생한다. 상기 레이턴시 제어회로는 상기 출력 제어클럭에 응답하여 출력 데이터의 발생 시점을 결정하는 레이턴시 제어신호를 발생한다.
특히 상기 레이턴시 제어회로는, 독출정보 신호 발생회로, 지연회로, 및 레이턴시 제어신호 발생회로를 구비한다. 상기 독출정보 신호 발생회로는 외부에서 인가되는 독출명령에 응답하여 인에이블되고 내부 종료신호 및 중지명령중 어느 하나에 응답하여 디스에이블되는 독출정보 신호를 발생한다. 상기 지연회로는 상기 내부클럭에 응답하여 상기 독출정보 신호를 상기 내부클럭의 한 싸이클 만큼 지연시킨다. 상기 레이턴시 제어신호 발생회로는, 상기 출력 제어클럭에 응답하여, 상기 지연된 독출정보 신호를 상기 출력 제어클럭의 제1논리상태 구간동안 샘플링하고 샘플링된 신호를 지연시켜 상기 레이턴시 제어신호를 발생한다.
상기 출력 제어회로는 상기 레이턴시 제어신호를 지연시켜 출력 제어신호를 발생하고, 상기 데이터 출력버퍼는 상기 메모리셀 어레이로부터 독출된 데이터를 상기 출력 제어신호에 응답하여 상기 출력 데이터로서 외부로 출력한다.
바람직한 실시예에 따르면, 상기 내부클럭은 상기 시스템 클럭에 대해 소정의 위상차 만큼 뒤지고(lag) 상기 출력 제어클럭은 상기 시스템 클럭에 대해 소정의 위상차 만큼 앞선다(lead).
바람직한 실시예에 따르면, 상기 내부 종료신호는 상기 동기식 반도체 메모리장치의 내부에서 발생되는 버스트 종료신호이고, 상기 중지명령은 상기 동기식 반도체 메모리장치의 외부에서 인가되는 버스트 중지명령 및 독출 인터럽트 프리차지 명령중 어느 하나이다.
바람직한 실시예에 따르면, 상기 레이턴시 제어신호 발생회로는, 래치, 제1지연회로, 및 제2지연회로를 구비한다. 상기 래치는 상기 지연된 독출정보 신호를 상기 출력 제어클럭의 상기 제1논리상태 구간동안 샘플링한다. 상기 제1지연회로는 상기 래치의 출력신호를 상기 출력 제어클럭의 소정 싸이클 수 만큼 지연시키고, 상기 제2지연회로는 상기 제1지연회로의 출력신호를 지연시켜 상기 레이턴시 제어신호를 출력한다.
바람직한 실시예에 따르면, 상기 제1논리상태는 논리"하이"이다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 동기식 반도체 메모리장치의 레이턴시 제어방법은, 외부에서 인가되는 시스템 클락에 응답하여 내부클락을 발생하는 단계, 상기 시스템 클락에 응답하여 출력 제어클락을 발생하는 단계, 외부에서 인가되는 독출명령에 응답하여 인에이블되고 내부 종료신호 및 중지명령중 어느 하나에 응답하여 디스에이블되는 독출정보 신호를 발생하는 단계, 상기 내부클럭에 응답하여 상기 독출정보 신호를 상기 내부클럭의 한 싸이클 만큼 지연시키는 단계, 및 상기 출력 제어클럭에 응답하여, 상기 지연된 독출정보 신호를 상기 출력 제어클럭의 제1논리상태 구간동안 샘플링하고 샘플링된 신호를 지연시켜 상기 레이턴시 제어신호를 발생하는 단계를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 내부클럭은 상기 시스템 클럭에 대해 소정의 위상차 만큼 뒤지고(lag), 상기 출력 제어클럭은 상기 시스템 클럭에 대해 소정의 위상차 만큼 앞선다(lead).
바람직한 실시예에 따르면, 상기 내부 종료신호는 상기 동기식 반도체 메모리장치의 내부에서 발생되는 버스트 종료신호이고, 상기 중지명령은 상기 동기식 반도체 메모리장치의 외부에서 인가되는 버스트 중지명령 및 독출 인터럽트 프리차지 명령중 어느 하나이다.
바람직한 실시예에 따르면, 상기 레이턴시 제어신호를 발생하는 단계는, 상기 지연된 독출정보 신호를 상기 출력 제어클럭의 상기 제1논리상태 구간동안 샘플링하는 단계, 상기 샘플링된 신호를 상기 출력 제어클럭의 소정 싸이클 수 만큼 지연시키는 단계, 및 상기 소정 싸이클 수 만큼 지연된 신호를 지연시켜 상기 레이턴시 제어신호를 발생하는 단계를 구비한다.
바람직한 실시예에 따르면, 상기 제1논리상태는 논리"하이"이다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 동기식 반도체 메모리장치의 개략적인 블럭도이다.여기에서는 데이터 출력과 관련되는 회로들만이 도시된다.
도 3을 참조하면, 본 발명에 따른 동기식 반도체 메모리장치는, 메모리셀 어레이(31), 내부클락 발생기(32), 지연동기 루프 회로(33), 레이턴시 제어회로(34), 출력 제어회로(35), 및 데이터 출력버퍼(36)를 구비한다.
내부클락 발생기(32)는 동기식 반도체 메모리장치의 외부에서 인가되는 시스템 클럭(CLK)에 응답하여 내부클럭(PCLK)을 발생하고, 지연동기 루프 회로(33)는 시스템 클락(CLK)에 응답하여 출력 제어클락(CLKDQ)을 발생한다. 도 5의 타이밍도에 도시된 바와 같이, 상승에지를 기준으로 하여 내부클럭(PCLK)은 시스템 클럭(CLK)에 대해 소정의 위상차 만큼 뒤지고(lag) 출력 제어클락(CLKDQ)은 시스템 클럭(CLK)에 대해 소정의 위상차 만큼 앞선다(lead). 즉 내부클럭(PCLK)의 상승에지는 시스템 클럭(CLK)의 상승에지에 대해 소정의 시간(t1) 후에 발생되고 출력 제어클락(CLKDQ)의 상승에지는 시스템 클럭(CLK)의 상승에지에 대해 소정의 시간(t2) 전에 발생된다.
레이턴시 제어회로(34)는 본 발명의 핵심 구성요소로서 외부에서 인가되는 독출명령(Ext-Read CMD), 내부에서 발생되는 내부 버스트 종료신호(Int-Burst-End), 외부에서 인가되는 버스트 중지명령(Ext-Burst-Stop CMD) 및 독출 인터럽트 프리차지 명령(Ext-RIP CMD)을 수신한다. 레이턴시 제어회로(34)는 이들을 수신하여 내부클럭(PCLK) 및 출력 제어클락(CLKDQ)에 응답하여 출력 데이터(DOUT)의 발생 시점을 결정하는 레이턴시 제어신호(LATENCY)를 발생한다. 레이턴시 제어회로(34)의 구성 및 동작은 도 4에서 상세히 설명된다.
출력 제어회로(35)는 레이턴시 제어신호(LATENCY)를 수신하고 출력 제어클락(CLKDQ)에 응답하여 상기 레이턴시 제어신호(LATENCY)를 한 클럭 싸이클 만큼 지연시켜 출력 제어신호(PTRST)를 발생한다. 데이터 출력버퍼(36)는 메모리셀 어레이(31)로부터 독출된 데이터(OUT)를 출력 제어신호(PTRST)에 응답하여 출력 데이터(DOUT)로서 외부로 출력한다.
도 4는 도 3에 도시된 본 발명에 따른 레이턴시 제어회로의 일실시예를 나타내는 상세 회로도이다. 여기에서는 CAS 레이턴시가 5인 경우가 도시된다.
도 4를 참조하면, 본 발명의 일실시예에 따른 레이턴시 제어회로(34)는 독출정보 신호 발생회로(41), 지연회로(43), 및 레이턴시 제어신호 발생회로(45)를 구비한다.
독출정보 신호 발생회로(41)는, 외부에서 인가되는 독출명령(Ext-Read CMD)에 응답하여 논리"하이"로 인에이블되고 내부에서 발생되는 내부 버스트 종료신호(Int-Burst-End), 외부에서 인가되는 버스트 중지명령(Ext-Burst-Stop CMD) 및 독출 인터럽트 프리차지 명령(Ext-RIP CMD)중 어느 하나에 응답하여 논리"로우"로 디스에이블되는 독출정보 신호(COSR)를 발생한다. 독출정보 신호 발생회로(41)는 내부패쓰들(41a 내지 41d), 오아게이트(41e), 및 래치(41f)를 포함하고, 내부패쓰들(41a 내지 41d)은 시스템 클럭(CLK)에 대해 소정의 위상차 만큼 뒤지는(lag) 내부클럭(PCLK)에 의해 제어된다. 따라서 독출정보 신호(COSR)도 내부클럭(PCLK)에 의해 제어되어 발생된다.
지연회로(43)는 지연 플립플럽으로 구성되며 내부클럭(PCLK)에 응답하여 독출정보 신호(COSR)를 내부클럭(PCLK)의 한 싸이클 만큼 지연시켜 지연된 독출정보 신호(COSRD)를 출력한다.
이 경우 시스템 클럭(CLK)의 소정 싸이클에 독출명령(Ext-Read CMD)이 입력되면 내부패쓰들(41a 내지 41d)의 지연에 기인하여 독출정보 신호(COSR)는 독출명령(Ext-Read CMD)이 입력되는 시점부터 비교적 긴 지연시간 후에 논리"하이"로 인에이블된다. 또한 도 5의 타이밍도에 도시된 바와 같이, 독출명령(Ext-Read CMD)이 입력된 다음 예컨데 시스템 클럭(CLK)의 3 싸이클 후(T1 시점 근처) 독출 인터럽트 프리차지 명령(Ext-RIP)이 입력되면 독출정보 신호(COSR)는 내부패쓰들(41a 내지 41d)의 지연에 기인하여 T1 시점으로부터 비교적 긴 지연시간(t3) 후에 논리"로우"로 디스에이블된다. 즉 독출정보 신호(COSR)는, 내부패쓰들(41a 내지 41d)의 지연에 기인하여 내부클럭(PCLK)에 응답하여 지연시간(t3-t1) 후에 논리"로우"로 디스에이블된다.
반면에 도 5의 타이밍도에 도시된 바와 같이 지연된 독출정보 신호(COSRD)는, 지연회로(43) 자체의 지연이 거의 없으므로 내부클럭(PCLK)에 응답하여 거의 즉시 논리"로우"로 디스에이블된다. 즉 지연된 독출정보 신호(COSRD)는 T2 시점으로부터 비교적 짧은 지연시간(t4) 후에 논리"로우"로 디스에이블된다.
레이턴시 제어신호 발생회로(45)는, 지연된 독출정보 신호(COSRD)를 출력 제어클럭(CLKDQ)의 논리"하이" 상태 구간동안 샘플링하는 레벨 래치(45a), 출력 제어클럭(CLKDQ)에 응답하여 레벨 래치(45a)의 출력을 출력 제어클락(CLKDQ)의 2클럭 싸이클 만큼 지연시키는 제1지연회로(45b), 레이턴시 제어신호 발생회로(45)의 전체 지연시간을 조절하기 위해 제1지연회로(45b)의 출력을 소정시간 지연시켜 레이턴시 제어신호(LATENCY)를 출력하는 제2지연회로(45c)를 포함한다. 제1지연회로(45b)는 직렬연결된 두개의 지연 플립플럽들로 구성된다.
따라서 레이턴시 제어신호 발생회로(45)는 출력 제어클럭(CLKDQ)에 응답하여, 지연된 독출정보 신호(COSRD)를 출력 제어클럭(CLKDQ)의 논리"하이" 상태 구간동안 샘플링한다. 이에 따라 독출정보 신호(COSR)가 출력 제어클럭(CLKDQ)의 상승에지에서 샘플링되는 종래기술에 비하여 샘플링 마진이 향상된다. 또한 레이턴시 제어신호 발생회로(45)는 샘플링된 신호를 출력 제어클락(CLKDQ)의 3클럭 싸이클 만큼 지연시켜 레이턴시 제어신호(LATENCY)를 발생한다.
다시말해 CAS 레이턴시가 5인 경우 레이턴시 제어신호 발생회로(45)는 지연된 독출정보 신호(COSRD)를 출력 제어클럭(CLKDQ)의 논리"하이" 상태 구간동안 샘플링하고 샘플링된 신호를 출력 제어클락(CLKDQ)으로 3번 클락킹을 수행한다.
도 4에 도시된 회로는 CAS 레이턴시가 5인 경우를 나타내며, CAS 레이턴시가 증가할 경우 제1지연회로(45b) 내의 플립플럽의 갯수가 증가되고 CAS 레이턴시가 감소할 경우 제1지연회로(45b) 내의 플립플럽의 갯수가 감소된다.
도 5는 도 3에 도시된 본 발명에 따른 동기식 반도체 메모리장치의 레이턴시 제어방법을 나타내는 동작 타이밍도이다. 여기에서는 CAS 레이턴시가 5이고 BL이 4인 경우가 도시된다. 이하 도 5에 도시된 타이밍도를 참조하여 도 3에 도시된 본 발명에 따른 반도체 메모리장치의 동작 및 레이턴시 제어방법이 좀더 설명된다.
동기식 반도체 메모리장치의 외부에서 시스템 클럭(CLK)이 입력되면 내부클럭 발생기(32)에 의해 시스템 클럭(CLK)에 대해 소정의 위상차 만큼 뒤지는(lag) 내부클럭(PCLK)이 발생된다. 즉 그 상승에지가 시스템 클럭(CLK)의 상승에지에 대해 소정의 시간(t1) 후에 발생되는 내부클럭(PCLK)이 발생된다. 또한 지연동기 루프 회로(33)에 의해 시스템 클럭(CLK)에 대해 소정의 위상차 만큼 앞서는(lead) 출력 제어클럭(CLKDQ)이 발생된다. 즉 그 상승에지가 시스템 클럭(CLK)의 상승에지에 대해 소정의 시간(t2) 전에 발생되는 출력 제어클럭(CLKDQ)이 발생된다.
다음에 도 5의 타이밍도에는 도시되지 않았지만 T1 시점의 3 싸이클 전에 외부에서 독출명령(Ext-Read CMD)이 입력되면 레이턴시 제어회로(34)의 독출정보 신호 발생회로(41)에 의해 독출정보 신호(COSR)가 논리"하이"로 인에이블된다. 다음에 외부에서 T1 시점 근처에 예컨데 독출 인터럽트 프리차지 명령(Ext-RIP)이 입력되면 독출정보 신호 발생회로(41)에 의해 독출정보 신호(COSR)가 T1 시점으로부터 비교적 긴 지연시간(t3) 후에 논리"로우"로 디스에이블된다. 그 이유는 상술한 바와 같이 내부패쓰들(41a 내지 41d)의 지연에 기인하기 때문이다.
다음에 레이턴시 제어회로(34)의 지연회로(43)에 의해 독출정보 신호(COSR)가 내부클럭(PCLK)의 한 클락 싸이클 만큼 지연된 신호, 즉 지연된 독출정보 신호(COSRD)가 발생된다. 이때 지연된 독출정보 신호(COSRD)는 T2 시점으로부터 비교적 짧은 지연시간(t4) 후에 논리"로우"로 디스에이블된다. 그 이유는 상술한 바와 같이 지연회로(43) 자체의 지연이 거의 없기 때문이다.
다음에 레이턴시 제어회로(34)의 레이턴시 제어신호 발생회로(45)에 의해 신호(COSRD)가 출력 제어클럭(CLKDQ)의 논리"하이" 상태 구간동안 샘플링되고 샘플링된 신호가 출력 제어클락(CLKDQ)의 3클럭 싸이클 만큼 지연되어 레이턴시 제어신호(LATENCY)가 발생된다. 다음에 출력 제어회로(35)에 의해 레이턴시 제어신호(LATENCY)가 출력 제어클락(CLKDQ)의 한 싸이클 만큼 지연된 출력 제어신호(PTRST)가 발생되고, 메모리셀 어레이(31)로부터 독출된 데이터(OUT)가 출력 제어신호(PTRST)의 인에이블 구간 동안 데이터 출력버퍼(36)에 의해 출력 데이터(DOUT)로서 외부로 출력된다.
이상에서와 같이 종래기술에서는 독출정보 신호(COSR)가 C1 싸이클에서 샘플링되는 반면에 본 발명에서는 지연된 독출정보 신호(COSRD)가 C2 싸이클에서 샘플링된다. 한편 상술하였듯이 시스템 클럭(CLK)의 주기(tCC)는 t4와 t2의 합보다 커야 한다. 그런데 본 발명에서는 t4가 t3에 비해 훨씬 작기 때문에 시스템 클럭(CLK)의 주파수 마진이 종래기술에 비해 훨씬 크다. 또한 본 발명에서는 지연된 독출정보 신호(COSRD)가 출력 제어클럭(CLKDQ)의 논리"하이" 상태 구간동안 샘플링되므로 독출정보 신호(COSR)가 출력 제어클럭(CLKDQ)의 상승에지에서 샘플링되는 종래기술에 비하여 샘플링 마진이 향상된다.
즉 본 발명에서는 (t3-t1)이 tCC보다 작고 t4와 t2의 합이 tCC보다 작은 조건만 만족하면 동작 주파수가 향상될 수 있는 장점이 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 레이턴시 제어회로 및 제어방법은 시스템 클럭의 주파수 마진을 향상시키므로 동작 주파수가 향상될 수 있는 장점이 있다. 또한 이를 구비하는 동기식 반도체 메모리장치도 동작 주파수가 향상될 수 있는 장점이 있다.

Claims (19)

  1. 출력 데이터의 발생 시점을 결정하는 레이턴시 제어신호를 발생하는 동기식 반도체 메모리장치의 레이턴시 제어회로에 있어서,
    독출명령에 응답하여 인에이블되고 내부 종료신호 및 중지명령중 어느 하나에 응답하여 디스에이블되는 독출정보 신호를 발생하는 독출정보 신호 발생회로;
    상기 반도체 메모리장치의 외부에서 인가되는 시스템 클럭에 대해 소정의 위상차 만큼 뒤지는(lag) 제1클럭에 응답하여, 상기 독출정보 신호를 상기 제1클럭의 한 싸이클 만큼 지연시키는 지연회로; 및
    상기 시스템 클럭에 대해 소정의 위상차 만큼 앞서는(lead) 제2클럭에 응답하여, 상기 지연된 독출정보 신호를 상기 제2클럭의 제1논리상태 구간동안 샘플링하고 샘플링된 신호를 지연시켜 상기 레이턴시 제어신호를 발생하는 레이턴시 제어신호 발생회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치의 레이턴시 제어회로.
  2. 제1항에 있어서, 상기 내부 종료신호는 상기 동기식 반도체 메모리장치의 내부에서 발생되는 버스트 종료신호인 것을 특징으로 하는 동기식 반도체 메모리장치의 레이턴시 제어회로.
  3. 제1항에 있어서, 상기 중지명령은 상기 동기식 반도체 메모리장치의 외부에서 인가되는 버스트 중지명령 및 독출 인터럽트 프리차지 명령중 어느 하나인 것을 특징으로 하는 동기식 반도체 메모리장치의 레이턴시 제어회로.
  4. 제1항에 있어서, 상기 레이턴시 제어신호 발생회로는,
    상기 지연된 독출정보 신호를 상기 제2클럭의 상기 제1논리상태 구간동안 샘플링하는 래치;
    상기 래치의 출력신호를 상기 제2클럭의 소정 싸이클 수 만큼 지연시키는 제1지연회로; 및
    상기 제1지연회로의 출력신호를 지연시켜 상기 레이턴시 제어신호를 출력하는 제2지연회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치의 레이턴시 제어회로.
  5. 제1항에 있어서, 상기 제1논리상태는 논리"하이"인 것을 특징으로 하는 동기식 반도체 메모리장치의 레이턴시 제어회로.
  6. 메모리셀 어레이;
    외부에서 인가되는 시스템 클락에 응답하여 내부클락을 발생하는 내부클락 발생기;
    상기 시스템 클락에 응답하여 출력 제어클락을 발생하는 지연동기 루프 회로;
    상기 출력 제어클럭에 응답하여 출력 데이터의 발생 시점을 결정하는 레이턴시 제어신호를 발생하는 레이턴시 제어회로;
    상기 레이턴시 제어신호를 지연시켜 출력 제어신호를 발생하는 출력 제어회로; 및
    상기 메모리셀 어레이로부터 독출된 데이터를 상기 출력 제어신호에 응답하여 상기 출력 데이터로서 외부로 출력하는 데이터 출력버퍼를 구비하고,
    상기 레이턴시 제어회로는,
    외부에서 인가되는 독출명령에 응답하여 인에이블되고 내부 종료신호 및 중지명령중 어느 하나에 응답하여 디스에이블되는 독출정보 신호를 발생하는 독출정보 신호 발생회로;
    상기 내부클럭에 응답하여 상기 독출정보 신호를 상기 내부클럭의 한 싸이클 만큼 지연시키는 지연회로; 및
    상기 출력 제어클럭에 응답하여, 상기 지연된 독출정보 신호를 상기 출력 제어클럭의 제1논리상태 구간동안 샘플링하고 샘플링된 신호를 지연시켜 상기 레이턴시 제어신호를 발생하는 레이턴시 제어신호 발생회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치.
  7. 제6항에 있어서, 상기 내부클럭은 상기 시스템 클럭에 대해 소정의 위상차 만큼 뒤지는(lag) 것을 특징으로 하는 동기식 반도체 메모리장치.
  8. 제6항에 있어서, 상기 출력 제어클럭은 상기 시스템 클럭에 대해 소정의 위상차 만큼 앞서는(lead) 것을 특징으로 하는 동기식 반도체 메모리장치.
  9. 제6항에 있어서, 상기 내부 종료신호는 상기 동기식 반도체 메모리장치의 내부에서 발생되는 버스트 종료신호인 것을 특징으로 하는 동기식 반도체 메모리장치.
  10. 제6항에 있어서, 상기 중지명령은 상기 동기식 반도체 메모리장치의 외부에서 인가되는 버스트 중지명령 및 독출 인터럽트 프리차지 명령중 어느 하나인 것을 특징으로 하는 동기식 반도체 메모리장치.
  11. 제6항에 있어서, 상기 레이턴시 제어신호 발생회로는,
    상기 지연된 독출정보 신호를 상기 출력 제어클럭의 상기 제1논리상태 구간동안 샘플링하는 래치;
    상기 래치의 출력신호를 상기 출력 제어클럭의 소정 싸이클 수 만큼 지연시키는 제1지연회로; 및
    상기 제1지연회로의 출력신호를 지연시켜 상기 레이턴시 제어신호를 출력하는 제2지연회로를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치.
  12. 제6항에 있어서, 상기 제1논리상태는 논리"하이"인 것을 특징으로 하는 동기식 반도체 메모리장치.
  13. 외부에서 인가되는 시스템 클락에 응답하여 내부클락을 발생하는 단계;
    상기 시스템 클락에 응답하여 출력 제어클락을 발생하는 단계;
    외부에서 인가되는 독출명령에 응답하여 인에이블되고 내부 종료신호 및 중지명령중 어느 하나에 응답하여 디스에이블되는 독출정보 신호를 발생하는 단계;
    상기 내부클럭에 응답하여 상기 독출정보 신호를 상기 내부클럭의 한 싸이클 만큼 지연시키는 단계; 및
    상기 출력 제어클럭에 응답하여, 상기 지연된 독출정보 신호를 상기 출력 제어클럭의 제1논리상태 구간동안 샘플링하고 샘플링된 신호를 지연시켜 상기 레이턴시 제어신호를 발생하는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치의 레이턴시 제어방법.
  14. 제13항에 있어서, 상기 내부클럭은 상기 시스템 클럭에 대해 소정의 위상차 만큼 뒤지는(lag) 것을 특징으로 하는 동기식 반도체 메모리장치의 레이턴시 제어방법.
  15. 제13항에 있어서, 상기 출력 제어클럭은 상기 시스템 클럭에 대해 소정의 위상차 만큼 앞서는(lead) 것을 특징으로 하는 동기식 반도체 메모리장치의 레이턴시 제어방법.
  16. 제13항에 있어서, 상기 내부 종료신호는 상기 동기식 반도체 메모리장치의 내부에서 발생되는 버스트 종료신호인 것을 특징으로 하는 동기식 반도체 메모리장치의 레이턴시 제어방법.
  17. 제13항에 있어서, 상기 중지명령은 상기 동기식 반도체 메모리장치의 외부에서 인가되는 버스트 중지명령 및 독출 인터럽트 프리차지 명령중 어느 하나인 것을 특징으로 하는 동기식 반도체 메모리장치의 레이턴시 제어방법.
  18. 제13항에 있어서, 상기 레이턴시 제어신호를 발생하는 단계는,
    상기 지연된 독출정보 신호를 상기 출력 제어클럭의 상기 제1논리상태 구간동안 샘플링하는 단계;
    상기 샘플링된 신호를 상기 출력 제어클럭의 소정 싸이클 수 만큼 지연시키는 단계; 및
    상기 소정 싸이클 수 만큼 지연된 신호를 지연시켜 상기 레이턴시 제어신호를 발생하는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치의 레이턴시 제어방법.
  19. 제13항에 있어서, 상기 제1논리상태는 논리"하이"인 것을 특징으로 하는 동기식 반도체 메모리장치의 레이턴시 제어방법.
KR10-2001-0002376A 2001-01-16 2001-01-16 고주파 동작을 위한 레이턴시 제어회로 및 제어방법과이를구비하는 동기식 반도체 메모리장치 KR100378191B1 (ko)

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