KR100301367B1 - 감지증폭기제어기능을갖는동기형반도체메모리장치 - Google Patents
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Abstract
여기에 개시된 동기형 반도체 메모리 장치는, 어드레스 신호의 천이를 검출한 신호들을 조합한 마스터 신호를 인가받아 제 1 숏 펄스를 발생하는 제 1 숏 펄스 발생 회로, 상기 제 1 숏 펄스를 지연시켜 제 1 제어 신호를 발생하는 제 1 지연 회로, 상기 제 1 제어 신호에 응답하여 제 2 숏 펄스를 발생하는 제 2 숏 펄스 발생 회로, 상기 제 1 숏 펄스를 지연시키기 위한 제 2 지연 회로, 외부로부터 인가된 클럭 신호에 응답하여 상기 제 2 숏 펄스를 쉬프트하기 위한 제 1 쉬프트 레지스터, 감지 구간을 나타내는 레이턴시 정보를 입력받아 상기 제 2 지연 회로와 상기 제 1 쉬프트 레지스터의 출력들 가운데 하나를 제 2 제어 신호로 출력하는 제 1 선택 회로, 상기 제 2 제어 신호를 지연시키기 위한 제 3 지연 회로, 상기 제 3 지연 회로의 출력 신호에 응답하여 제 3 숏 펄스를 발생하기 위한 제 3 숏 펄스 발생 회로, 상기 제 3 숏 펄스를 지연시키기 위한 제 4 지연 회로, 외부로부터 제공된 카운팅 정보에 응답하여 상기 제 3 숏 펄스를 쉬프트해서 출력하는 제 2 쉬프트 레지스터, 상기 레이턴시 정보에 응답해서 상기 제 4 지연 회로와 제 2 쉬프트 레지스터의 출력들 가운데 하나를 래치 제어 신호로 출력하는 제 2 선택 회로, 그리고 상기 제 1 숏 펄스에 동기되어 활성화되고, 상기 래치 제어 신호에 의해 비활성화되는 제 3 제어 신호를 발생하기 위한 래치 회로를 포함한다.
Description
본 발명은 동기형 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 외부 클럭 신호에 응답해서 동작하는 감지 증폭기를 제어하는 동기형 반도체 메모리 장치에 관한 것이다.
제1도는 시스템 클럭 신호(CLK)에 동기되어 감지 동작을 수행하는 일반적인 동기형 메모리 장치의 구성을 보여주는 도면이다. 감지 증폭기(6)는 컬럼 디코더(5)에 의해 제어되는 컬럼 게이트 회로(column gate circuit; 4)를 통하여 메모리 셀 어레이(1)와 연결된다. 메모리 셀 어레이(1)는 마스크 이온 주입 공정에 의해 프로그램되고, 복수 개의 비트 라인들 및 워드 라인들과 연결되는 복수 개의 ROM(read only memory) 셀들로 구성된다. 상기 워드 라인들은 로우 어드레스 신호(RA)에 응답하는 로우 디코더(2)에 의해 선택된다. 상기 비트 라인들은 컬럼 게이트 회로(4)를 통해서 감지 증폭기(6)와 연결된다. 컬럼 게이트 회로(4)의 컬럼 라인 각각은 컬럼 어드레스 신호(CA)에 응답해서 컬럼 디코더(3)로부터 제공되는 디코딩 신호들에 의해서 각 비트 라인들과 연결된다. 감지 증폭기(6)의 출력은 감지 증폭기 래치 회로(7)를 통하여 데이터 버퍼(8)로 제공된다. 상기 감지 증폭기(6)와 래치 회로(7)는 마스터 신호(M/S), 클럭 신호(CLK), 그리고 레이턴시 정보 신호(latency information signal; LI)를 받아들이는 감지 증폭기 제어 회로(5)와 연결된다.
상기 마스터 신호(M/S)는 어드레스 신호가 변경될 때 숏 펄스 신호(short pulse signal)를 발생하는 어드레스 천이 검출 회로(미 도시됨)로부터 제공된다. 레이턴시 정보 신호(latency information; LI)는 어드레스 스트로브 신호(address strobe signal, 예를 들면, 컬럼 어드레스 스트로브 신호)가 활성화되고 나서부터 제 1 데이터 비트가 데이터 출력 단자에 출력될 때까지 클럭 신호(CLK)의 클럭 사이클 수를 검출해서 신호들을 발생하는 모든 레지스터(미 도시됨)로부터 제공된다. 상기 레이턴시는 동기형 메모리 장치의 넓은 대역폭 동작 환경에서 데이터 값의 신뢰도와 데이터 검출의 안정성을 보장하기 위해 제공된다. 레이턴시 값은 동기형 메모리 장치의 동작 주파수에 비례한다. 즉, 낮은 주파수 메모리는 작은 레이턴시 값을 가지며, 높은 주파수 메모리는 큰 레이턴시 값을 갖는다. 예를 들어, 감지 증폭기가 30ns의 감지 사이클을 가지며 클럭 신호의 주파수가 100MHz인 경우, 3 클럭 사이클 또는 그 이상의 레이턴시가 요구된다. 그러므로, 감지 증폭기 제어 회로(5)는 감지 증폭기(6)와 래치 회로(7)가 최적화된 감지 동작을 수행하는데 적합한 레이턴시 정보에 따라 동작하도록 한다.
제2도는 종래 기술에 따른 감지 증폭기 제어 회로의 구성을 보여주는 블럭도이고, 제3도는 제2도에 도시된 감지 증폭기 제어 회로에서 발생되는 감지 증폭기 제어 신호들과 래치 인에이블 신호의 타이밍도이다.
제2도를 참조하면, 마스터 신호(M/S)는 제 1 숏 펄스 발생 회로(10)로 제공된다. 상기 제 1 숏 펄스 발생 회로(10)의 출력은 제 1 지연 회로(20)에 의해 지연되어 제 1 제어 신호(SAC1)로 출력된다. 상기 제 1 지연 회로(20)의 출력(SAC1)은 제 2 지연 회로(30)와 제 3 지연 회로(40)에 의해 지연되어 제 2 제어 신호(SAC2)로 출력된다. 상기 제 1 지연 회로(20)의 출력(SAC1)은 또한 제 2 숏 펄스 발생 회로(50)로 제공된다. 상기 제 2 숏 펄스 발생 회로(50)의 출력은 제 4 지연 회로(60)을 통해 지연되어 래치 인에이블 신호(latch enable signal : LCH)로 출력된다. 상기 제 4 지연 회로(60)의 출력(LCH)은 제 3 숏 펄스 발생 회로(70)로 제공된다. 상기 제 3 숏 펄스 발생 회로(70)의 출력은 제 5 지연 회로(80)로 제공된다. 상기 제 5 지연 회로(80)의 출력은 제 3 감지 증폭기 제어 신호(SAC3)로 출력된다.
ROM의 감지 동작에서, 감지 동작의 주기는 감지 동작이 개시되고 나서부터 감지된 결과를 출력하기 위해 저장 장치에 래치하는 순간까지로 정의된다. 그러나, 파워 노이즈(power noise) 또는 타이밍 변동(timing variation) 등으로 인하여 제어 신호들의 지연 시간이 변경되는 경우 불안정한 감지 결과를 초래할 수 있다. 이는 메모리 장치의 수율을 저하시킨다.
잘 알려진 바와 같이, 감지 증폭기의 감지 동작에 필요한 신호들은 어드레스 천이 검출 회로(Address Transition Detection Circuit)에서 발생된 마스터 신호(M/S)를 지연시키거나 또는 마스터 신호에 응답하여 발생되는 숏 펄스 신호(short pulse signals)들의 조합에 의해 발생된다. 이러한 제어 신호들의 펄스 폭이나 신호들간의 딜레이는 설계시 요구 조건에 의해 한 번 결정되면 시스템 클럭 신호의 동작 주파수와는 상관없이 일정한 값을 갖게 된다. 즉, 감지 사이클은 이미 정해져 있기 때문에 미리 설정된 펄스 폭과 주파수를 갖는 시스템 클럭 신호와 다른 펄스 폭 또는 주파수를 갖는 시스템 클럭 신호를 사용하는 메모리 장치에는 감지 증폭기 제어 회로를 다시 설계하거나 조정해야 한다.
따라서, 본 발명의 목적은 시스템 클럭 신호의 동작 주파수에 따라 감지 증폭기 제어 신호들을 조절할 수 있는 동기형 매스크 롬의 감지 증폭기 제어 회로를 제공하기 위함이다.
제1도는 시스템 클럭 신호(CLK)에 동기되어 감지 동작을 수행하는 일반적인 동기형 메모리 장치의 구성을 보여주는 블럭도.
제2도는 종래 기술에 따른 감지 증폭기 제어 회로의 구성을 보여주는 블럭도.
제3도는 제2도에 도시된 감지 증폭기 제어 회로에서 발생되는 감지 증폭기 제어 신호들과 래치 인에이블 신호의 타이밍도.
제4도는 본 발명에 따른 감지 증폭기 제어 신호 회로의 구성을 보여주는 회로도.
제5(a)도는 시스템 클럭 신호가 20MHz인 경우, 제4도에 도시된 감지 증폭기 제어 회로에서 발생되는 제어신호들의 타이밍도.
제5(b)도는 시스템 클럭 신호가 66MHz인 경우, 제4도에 도시된 감지 증폭기 제어 회로에서 발생되는 제어신호들의 타이밍도.
제5(c)도는 시스템 클럭 신호가 100MHz인 경우, 제4도에 도시된 감지 증폭기 제어 회로에서 발생되는 제어신호들의 타이밍도.
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 동기형 반도체 메모리 장치는 : 어드레스 신호의 천이를 검출한 신호들을 조합한 마스터 신호를 인가받아 제 1 숏 펄스를 발생하는 제 1 숏 펄스 발생 회로와; 상기 마스터 신호는 외부로부터 인가된 클럭 신호에 동기되며; 상기 제 1 숏 펄스를 지연시켜 제 1 제어 신호를 발생하는 제 1 지연 회로와; 상기 제 1 제어 신호에 응답하여 제 2 숏 펄스를 발생하는 제 2 숏 펄스 발생 회로와; 상기 제 1 숏 펄스를 지연시키기 위한 제 2 지연 회로와; 외부로부터 인가된 클럭 신호에 응답하여 상기 제 2 숏 펄스를 쉬프트하기 위한 제 1 쉬프트 레지스터와; 감지 구간을 나타내는 레이턴시 정보를 입력받아 상기 제 2 지연 회로와 상기 제 1 쉬프트 레지스터의 출력들 가운데 하나를 제 2 제어 신호로 출력하는 제 1 선택 회로와; 상기 제 2 제어 신호를 지연시키기 위한 제 3 지연 회로와; 상기 제 3 지연 회로의 출력 신호에 응답하여 제 3 숏 펄스를 발생하기 위한 제 3 숏 펄스 발생 회로와; 상기 제 3 숏 펄스를 지연시키기 위한 제 4 지연 회로와; 외부로부터 제공된 카운팅 정보에 응답하여 상기 제 3 숏 펄스를 쉬프트해서 출력하는 제 2 쉬프트 레지스터와; 상기 레이턴시 정보에 응답해서 상기 제 4 지연 회로와 제 2 쉬프트 레지스터의 출력들 가운데 하나를 래치 제어 신호로 출력하는 제 2 선택 회로; 그리고 상기 제 1 숏 펄스에 동기되어 활성화되고, 상기 래치 제어 신호에 의해 비활성화되는 제 3 제어 신호를 발생하기 위한 래치 회로를 포함한다.
바람직한 실시예 있어서, 상기 제 1 선택 회로는, 상기 동기형 반도체 메모리 장치의 감지 주기가 클럭 사이클보다 긴 경우 상기 제 2 지연 회로의 출력을 상기 제 2 제어 신호로 출력하고, 상기 동기형 반도체 메모리 장치의 감지 주기가 클럭 사이클보다 짧은 경우 상기 제 1 쉬프트 레지스터의 출력을 상기 제 2 제어 신호로 출력한다.
바람직한 실시예 있어서, 상기 제 2 선택 회로는, 상기 동기형 반도체 메모리 장치의 감지 주기가 클럭 사이클보다 긴 경우 상기 제 4 지연 회로의 출력을 상기 래치 제어 신호로 출력하고, 상기 동기형 반도체 메모리 장치의 감지 주기가 클럭 사이클보다 짧은 경우 상기 제 2 쉬프트 레지스터의 출력을 상기 래치 제어 신호로 출력한다.
바람직한 실시예 있어서, 상기 레이턴시 정보는 특정 주파수 조건에서 상기 클럭 신호의 펄스 주기에 대응한다.
[실시예]
이하 본 발명의 바람직한 실시예에 따른 참조 도면 제4도내지 제5(c)도에 의거하여 설명하면 다음과 같다.
이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한한 동일하거나 유사한 구성 요소를 나타낸다. 본 발명에서는 4 개의 감지 증폭기 제어 신호들을 발생할 경우에 한하여 설명하고자 하며, 이는 그 이상이나 이하에도 동일하게 적용됨을 유의해야 한다.
제4도는 본 발명에 따른 감지 증폭기 제어 신호 회로의 구성을 보여주는 회로도이다.
제4도를 참조하면, 감지 증폭기 제어 회로는 제 1 내지 제 4 숏 펄스 발생 회로들(short pulse generation circuits:100, 120, 170, 205), 제 1 내지 제 4 지연 회로들(110, 130, 160, 200), 제 1 및 제 2 선택 회로들(140, 190), 제 1 및 제 2 쉬프트 레지스터들(150, 200), 그리고 래치 회로(210)를 포함한다. 상기 숏 펄스 발생 회로들(100, 120, 170)은 어드레스의 천이를 감지하여 발생된 신호들을 합한(summation) 신호로부터 숏 펄스를 발생하거나, 전단의 신호를 인가받아 숏 펄스를 발생하게 된다. 쉬프트 레지스터들(150, 200)은 전단으로부터 전달받은 제어 신호를 1 클럭 만큼 쉬프트하여 제어 신호의 펄스 폭을 확장시킨다. 선택 회로들(140, 190)은 전단으로부터 전달받은 제어 신호를 지연시키는 경로와 쉬프트 레지스터를 통해 제어 신호를 클럭 신호만큼 쉬프트하는 경로 중 어느 하나를 선택하여 제어 신호를 발생하게 된다.
본 발명과 같은 동기형 메모리 소자는 동기형 디램과 같이 감지 구간이 레이턴시로 표현되며, 동작 주파수도 레이턴시(latency)에 대응된다. 즉, 동작 주파수가 저주파 영역일 경우에는 클럭의 한 주기가 길어지므로 감지 구간을 나타내는 레이턴시는 작아지게 되고, 고주파 영역일 때에는 그와 반대로 커지게 된다.
먼저 시스템 클럭 신호(CLK)의 주파수가 저주파 영역에 속하는 경우가 설명된다. 이 실시예에서 감지 증폭기의 감지 사이클 시간은 약 30ns로 가정한다. 제5(a)도는 시스템 클럭 신호가 20MHz인 경우(즉, 클럭 사이클이 50ns) 제4도에 도시된 감지 증폭기 제어 회로에서 발생되는 제어신호들의 타이밍도이다.
제4도 및 제5(a)도를 참조하면, 어드레스 천이 검출 회로(Address Transition Detection Circuit)에서 발생된 마스터 신호(master signal : M/S)는 제 1 숏 펄스 발생회로(100)와 제 1 지연 회로(110)를 거쳐 제 1 제어 신호(SAC1)로 출력된다. 이 제 1 제어 신호(SAC1)는 다음 제 2 숏 펄스 발생 회로(120)에 인가되며, 상기 제 2 숏 펄스 발생 회로(120)의 출력(SPG2)은 제 2 지연 회로(130)와 제 1 쉬프트 레지스터(150)로 입력된다. 상기 제 1 쉬프트 레지스터(150)는 클럭 신호(CLK)에 응답해서 상기 제 2 숏 펄스 발생 회로(120)에서 발생된 신호를 제 1 클럭 사이클만큼 오른쪽으로 쉬프트(shift right)한다. 상기 제 1 선택 회로(140)는 레이턴시 정보(latency inform : L/I)에 응답해서 상기 제 2 지연 회로(130)와 상기 제 1 쉬프트 레지스터(150)로부터 출력되는 신호들 가운데 하나를 제 2 제어 신호(SAC2)로 출력한다. 이 때, 클럭 신호의 주기인 50ns는 감지 증폭기의 감지 사이클 시간 30ns에 비해 충분하므로, 상기 레이턴시 정보(L/I)는 ‘1’이 되고, 상기 제 1 선택 회로(140)는 제 2 지연 회로 (130)로부터 출력되는 신호를 제 2 제어 신호(SAC2)로 출력한다. 상기 제 2 제어 신호(SAC2)는 제 3 지연 회로(160)와 제 3 숏 펄스 발생 회로(170)를 거쳐 제 4 지연회로(180)와 제 2 쉬프트 레지스터(200)로 제공된다. 상기 제 2 쉬프트 레지스터(200)는 상기 제 3 숏 펄스 발생 회로(170)로부터 출력되는 신호(SPG3)를 받아들여 클럭 카운팅 정보(C/I)에 대응하는 시간동안 지연시킨 후 출력한다. 상기 클럭 카운팅 정보(C/I)는 상기 클럭 신호의 주파수에 대응하는 레이턴시 카운트 값이다. 상기 제 2 선택 회로(190)는 상기 레이턴시 정보(L/I)에 응답해서 상기 제 2 지연 회로(180) 또는 상기 제 2 쉬프트레지스터(200)로부터 출력되는 신호 가운데 하나를 래치 제어 신호(LCH)로 출력한다. 이 실시예에서 상기 제 2 선택 회로(190)는 상기 제 4 지연 회로(180)로부터 출력되는 신호를 래치 제어 신호(LCH)로 출력한다.
상기 래치 제어 신호(LCH)는 센싱된 데이터를 감지하기 위한 기능 외에도 제 3 제어 신호(SAC3)의 비활성화(disable) 시점을 결정한다. 상기 래치 제어 신호(LCH)는 제 4 숏 펄스 발생 회로(205)로 입력된다. 상기 제 4 숏 펄스 발생 회로(205)는 상기 래치 제어 신호(LCH)가 하이 레벨에서 로우 레벨로 천이할 때 하이 레벨로 천이하는 숏 펄스 신호(SPG4)를 발생한다.
상기 래치 회로(210)는 상기 제 4 숏 펄스 발생 회로(205)로부터 출력되는 신호(SPG4)와 상기 제 1 숏 펄스 발생 회로(100)로부터 출력되는 신호(SPG1)를 받아들여 제 3 제어 신호(SAC3)를 출력한다.
이 실시예에서, 상기 제 3 제어 신호(SAC3)는 상기 제 1 숏 펄스 발생 회로(100)로부터 출력되는 신호(SPG1)가 로우 레벨에서 하이 레벨로 천이할 때 활성화(enable)되고, 상기 제 4 숏 펄스 발생 회로(190)로부터 출력되는 숏 펄스 신호(SPG4)가 로우 레벨에서 하이 레벨로 천이할 때 비활성화된다. 다시 말하면, 상기 제 3 제어 신호(SAC3)는 마스터 신호(M/S)에 의해 활성화되고, 래치 제어 신호(LCH)로 인해 비활성화된다.
구체적으로, 상기 래치 회로(210)는 노아 게이트들(211, 212)과 인버터(213)로 구성된다. 상기 노아 게이트(211)는 상기 제 4 숏 펄스 발생 회로(205)로부터 출력되는 신호(SPG4)와 상기 노아 게이트(212)로부터 출력되는 신호를 받아들인다. 상기 노아 게이트(212)는 상기 제 1 숏 펄스 발생 회로(100)로부터 출력되는 신호(SPG1)와 상기 노아 게이트(211)로부터 출력되는 신호를 받아들인다. 상기 인버터는 상기 노아 게이트(212)의 출력 신호를 반전시켜 상기 제 3 제어 신호(SAC3)로 출력한다. 이와 같은 구성을 가지는 상기 래치 회로(210)는 상기 제 1 숏 펄스 발생 회로(100)로부터 출력되는 신호(SPG1)가 로우 레벨에서 하이 레벨로 천이할 때 하이 레벨로 되고, 상기 제 4 숏 펄스 발생 회로(205)로부터 출력되는 신호(SPG4)가 로우 레벨에서 하이 레벨로 천이할 때 로우 레벨로 된다.
상술한 바와 같은 제어 신호들은(SAC1, SAC2, LCH, SAC3) 저주파 영역에서 시스템 클럭 신호(CLK)의 한 클럭 사이클 내에 모두 출력되어야 하므로 각각의 제어 신호들은 클럭 신호(CLK)에 동기될 수 없다. 이는 비동기 메모리 소자를 위한 ATD 회로와 동일하다. 그러나 고주파 영역에서는 감지 구간이 한 클럭을 벗어나게 되면 쉬프트 레지스터를 거치면서 클럭에 동기되어, 각 제어 신호들의 펄스폭이나 지연도 클럭의 주기에 맞게 조절할 수 있다.
본 발명은 ATD 회로를 동기형 메모리 소자에 적용시키기 위하여 감지 증폭기에 필요한 모든 제어 신호들을 클럭 신호에 동기시켜야만 한다. 일반적으로 감지 동작의 주기는 감지 시작할 때부터 감지 결과를 래치 회로(제4도에 도시되지 않음)에 저장할 때까지로 정의되며 레이턴시로 표현된다. 이는 모드 레지스터에 의해서 래스 레이턴시(latency), 캐스 레이턴시(latency), 버스트 타임(burst type), 버스트 길이(burst length) 등이 셋팅됨에 따라 결정된다.
제5(b)도 내지 제5(c)도는 시스템 클럭 신호(CLK)가 각각 66MHz와 100MHz인 경우에 감지 증폭기 제어 제어신호들의 출력 타이밍도이다. 시스템 클럭 신호(CLK)의 주파수가 66MHz의 경우에, 클럭 신호의 한 주기는 15ns이므로 한 주기 동안에 감지 동작이 완전하게 수행될 수 없다. 이 경우에는 레이턴시가 3이 되는데, 이는 마스터 신호(M/S)가 활성화된 후, 메모리 셀 어레이로부터 독출된 데이터 비트가 감지 증폭기 래치 회로의 출력으로 전달되는데 3 클럭 사이클이 소요되기 때문이다.
이 때, 상기 제 1 선택 회로(140)는 제 1 쉬프트 레지스터(150)로부터 출력되는 신호를 제 2 제어 신호(SAC2)로 출력한다. 한편, 상기 제 2 선택 회로(190)는 제 2 쉬프트 레지스터(200)로부터 출력되는 신호를 래치 제어 신호(LCH)로 출력한다. 여기서, 상기 제 2 쉬프트 레지스터(200)와 제 2 선택 회로(190)를 통해 출력되는 제 2 래치 제어 신호(LCH)는 감지 증폭기가 활성화되어 있는 동안의 클럭의 신호(CLK)의 마지막 주기 내에 활성화된다. 즉, 상기 카운팅 정보(C/I)는 3이 되므로 상기 제 2 쉬프트 레지스터(200)는 상기 래치 제어 신호(LCH)가 3 번째 클럭사이클에서 활성화되도록 상기 제 3 숏 펄스 발생 회로(170)의 출력(SPG3)을 지연시킨다. 제 2 쉬프트 레지스터(200)를 통해 최대 지연시점까지 래치 제어 신호(LCH)를 지연시키는 이유는 감지 구간을 최대한 길게 가져가기 위함이다. 래치 제어 신호(LCH)가 래치 회로(210)로 입력되면, 래치 제어 신호가 하이 레벨에서 로우 레벨로 천이되는 시점에서 제 3 제어 신호(SAC3)는 비활성화된다.
다음으로 제5(c)도와 같이, 시스템 클럭 신호(CLK)의 주파수가 100MHz 경우에 있어서 클럭의 한 주기가 10ns됨에 따라 이 역시 클럭의 한 주기 안에 30ns의 감지 동작에 필요한 제어 신호들을 출력 할 수 없다. 그러므로 모든 제어 신호들을 클럭에 동기시켜 출력한다. 100MHz의 동작 주파수에서는 레이턴시 정보(L/I)가 5로 설정된다. 마스터 신호(M/S)가 클럭 신호(CLK)에 동기되면 숏 펄스가 발생되고 이에 의해 제 3 제어 신호(SAC3)가 활성화 된다. 이는 앞서 설명한 제5(b)도와 동일하다. 동작 주파수가 점점 높아지더라도 래치 제어 신호(LCH)는 항상 감지 증폭기 활성화 구간의 마지막 클럭에서 발생되어 제 3 제어 신호(SAC3)의 비활성화 시점을 결정짓는다.
제5(b)도 및 제5(c)도에 도시된 바와 같이, 동기형 메모리의 감지 증폭기에서 감지주기가 클럭 사이클보다 짧은 경우, 감지 증폭기 래치 회로의 제어 신호는 미리 설정된 레이턴시 정보에 의해서 지연된다. 따라서, 감지 증폭기는 충분한 시간동안 유효한 데이터 비트를 래치할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같은 본 발명에 의하면, 동작 주파수에 따라 감지 증폭기 제어 신호들을 선택적으로 지연시켜 출력할 수 있다. 그러므로, 다양한 주파수의 클럭 신호 환경에 적합한 감지 증폭기 제어 회로가 구현된다.
Claims (4)
- 동기형 반도체 메모리 장치에 있어서 : 어드레스 신호의 천이를 검출한 신호들을 조합한 마스터 신호를 인가받아 제 1 숏 펄스를 발생하는 제 1 숏 펄스 발생 회로와; 상기 마스터 신호는 외부로부터 인가된 클럭 신호에 동기되며; 상기 제 1 숏 펄스를 지연시켜 제 1 제어 신호를 발생하는 제 1 지연 회로와; 상기 제 1 제어 신호에 응답하여 제 2 숏 펄스를 발생하는 제 2 숏 펄스 발생 회로와; 상기 제 1 숏 펄스를 지연시키기 위한 제 2 지연 회로와; 외부로부터 인가된 클럭 신호에 응답하여 상기 제 2 숏 펄스를 쉬프트하기 위한 제 1 쉬프트 레지스터와; 감지 구간을 나타내는 레이턴시 정보를 입력받아 상기 제 2 지연 회로와 상기 제 1 쉬프트 레지스터의 출력들 가운데 하나를 제 2 제어 신호로 출력하는 제 1 선택 회로와; 상기 제 2 제어 신호를 지연시키기 위한 제 3 지연 회로와; 상기 제 3 지연 회로의 출력 신호에 응답하여 제 3 숏 펄스를 발생하기 위한 제 3 숏 펄스 발생 회로와; 상기 제 3 숏 펄스를 지연시키기 위한 제 4 지연 회로와; 외부로부터 제공된 카운팅 정보에 응답하여 상기 제 3 숏 펄스를 쉬프트해서 출력하는 제 2 쉬프트 레지스터와; 상기 레이턴시 정보에 응답해서 상기 제 4 지연 회로와 제 2 쉬프트 레지스터의 출력들 가운데 하나를 래치 제어 신호로 출력하는 제 2 선택 회로; 그리고 상기 제 1 숏 펄스에 동기되어 활성화되고, 상기 래치 제어 신호에 의해 비활성화되는 제 3 제어 신호를 발생하기 위한 래치 회로를 포함하는 것을 특징으로 하는 동기형 반도체 메모리 장치.
- 제1항에 있어서, 상기 제 1 선택 회로는, 상기 동기형 반도체 메모리 장치의 감지 주기가 클럭 사이클보다 긴 경우 상기 제 2 지연 회로의 출력을 상기 제 2 제어 신호로 출력하고, 상기 동기형 반도체 메모리 장치의 감지 주기가 클럭 사이클보다 짧은 경우 상기 제 1 쉬프트 레지스터의 출력을 상기 제 2 제어 신호로 출력하는 것을 특징으로 하는 동기형 반도체 메모리 장치.
- 제1항에 있어서, 상기 제 2 선택 회로는, 상기 동기형 반도체 메모리 장치의 감지 주기가 클럭 사이클보다 긴 경우 상기 제 4 지연 회로의 출력을 상기 래치 제어 신호로 출력하고, 상기 동기형 반도체 메모리 장치의 감지 주기가 클럭 사이클보다 짧은 경우 상기 제 2 쉬프트 레지스터의 출력을 상기 래치 제어 신호로 출력것을 특징으로 하는 동기형 반도체 메모리 장치.
- 제1항에 있어서, 상기 레이턴시 정보는 특정 주파수 조건에서 상기 클럭 신호의 펄스 주기에 대응하는 것을 특징으로 하는 동기형 반도체 메모리 장치.
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