JP4005909B2 - 半導体記憶装置、および半導体記憶装置の制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置におけるデータの連続読み出し制御に関するものであり、特に、連続データ読み出し中にサスペンドおよびレジュームの機能が行なわれる場合に、データの出力制御および出力データの有効性判断を行うことができる半導体記憶装置およびその制御方法に関するものである。
【０００２】
【従来の技術】
従来より半導体記憶装置においては、バースト動作等のデータの連続読み出し動作が行われる。システムバスを介してプロセッサ等のシステム制御装置に高速にデータを転送するためである。このようなシステムにおいては、システムバスには半導体記憶装置を含めた複数のデバイスが接続されており個々のデバイスはシステムバスを占有しながら適宜切り替えられてデータのアクセス動作が行われる。半導体記憶装置がシステムバスを占有しデータの連続読み出し動作を実行している際にも、システム制御装置等からの要求により他のデバイスによるデータアクセスのために一時的にシステムバスを開放することが必要な場合もある。この場合に、半導体記憶装置では連続読み出し動作を一時的に休止する、いわゆるサスペンド機能なるものがある。
【０００３】
サスペンド機能の中には、外部からのクロック信号の供給を停止して内部回路動作を停止させることにより実現されるものも存在するが、半導体記憶装置のサスペンド機能を実現するためにシステム全体に供給されるべきクロック信号を停止することは、システム動作上、好ましくない場合もある。
【０００４】
そこで、特許文献１に開示されているバーストモード・フラッシュメモリでは、図９に示すように、出力イネーブルバッファ２１０は、外部出力イネーブル信号２１０ａを受信する。外部出力イネーブル信号２１０ａは、プロセッサによりシステムバスを通して送られる。外部出力イネーブル信号２１０ａに応答して、出力イネーブルバッファ２１０は内部出力イネーブル信号２１０ｂを生成する。内部出力イネーブル信号２１０ｂは、バーストサスペンド部１２１に送られる。バーストサスペンド部１２１では、クロックイネーブル信号ＣＯＥＢがクロックバッファ３００に出力される。クロックバッファ３００では、クロックイネーブル信号ＣＯＥＢに応じて外部クロック信号ＣＬＫＥＳＤＲに同期するバッファクロック信号ＣＬＫＢが制御される。データの連続読み出し動作においてはバッファクロック信号ＣＬＫＢが生成されて内部動作が行われるところ、サスペンド時にはバッファクロック信号ＣＬＫＢが停止されデータの出力が禁止される。
【０００５】
また、内部出力イネーブル信号２１０ｂは、出力バッファ１９０にも送られる。図１０に示すように出力バッファ１９０において、読み出しデータＤａｔａが転送されるラッチ６０７ａは、ＮＯＲゲート６０９ａの入力、および、ＮＡＮＤゲート６１１ａの入力に結合される。ＮＯＲゲート６０９ａの他方の入力は、内部出力イネーブル信号２１０ｂに結合される。ＮＡＮＤゲート６１１ａの他方の入力は、入力として内部出力イネーブル信号２１０ｂを受信するインバータ６０３ｂに結合される。データは、内部出力イネーブル信号２１０ｂがローのとき、出力信号ＯＵＴにより出力される。
【０００６】
【特許文献１】
特開２００１−１７６２７７号公報（第００１６段落、第００１７段落、第００６３段落、第００６６段落、第１図、第１２図）
【０００７】
【発明が解決しようとする課題】
しかしながら、特許文献１のバーストモード・フラッシュメモリでは、システム制御装置（不図示）がシステムバス（不図示）からのデータの取得を外部クロック信号ＣＬＫＥＳＤＲに同期して行うのに対して、サスペンド機能により停止される出力バッファ１９０からのデータ出力は、内部出力イネーブル信号２１０ｂにより外部クロック信号ＣＬＫＥＳＤＲとは非同期に行われる。外部出力イネーブル信号２１０ａが、外部クロック信号ＣＬＫＥＳＤＲに非同期に入力される場合、外部出力イネーブル信号２１０ａの遷移タイミングに応じて、出力バッファ１９０からのデータの出力禁止タイミングが外部クロック信号ＣＬＫＥＳＤＲの次サイクルの前後にばらつく。システム制御装置に対してサスペンドエントリー時の出力データの禁止タイミングが一意に確定できず問題である。
【０００８】
禁止タイミングを一意に確定させるためには、外部出力イネーブル信号２１０ａの遷移タイミングを、外部クロック信号ＣＬＫＥＳＤＲに対するセットアップ時間まで遅延させて入力した場合にも、次サイクルの開始前に出力データが禁止されることが必要となる。外部出力イネーブル信号２１０ａの遷移から出力データの禁止までの内部回路の遅延時間に比して、セットアップ時間を長く確保することが必要となる。外部クロック信号ＣＬＫＥＳＤＲの周期短縮が制限されてしまい、高速動作に対応することができなくなるおそれがあり問題である。
【０００９】
また、システムバスを有効に使用するためにもアクセス動作を行うデバイス間の切り替えが迅速に行われることが好ましく、システム制御装置はシステムバスが開放されたことを迅速に検出する必要がある。しかしながら、特許文献１では、システム制御装置からの外部出力イネーブル信号２１０ａによりサスペンドエントリーされデータ出力が禁止されたことを通知する通知信号については何等開示されていない。このため、システム制御装置は、外部出力イネーブル信号２１０ａに対してサスペンドエントリーされたタイミングを検出することができず、開放されたシステムバスを他のデバイスに迅速に切り替えることができないおそれがあり問題である。
【００１０】
更に、早いタイミングで切り替えた場合には、出力データの禁止が未だ完了していないことも考えられ、この場合にはバスファイトが発生してデータの信頼性を確保することができず問題である。
【００１１】
本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、データの出力制御命令と共用され、データの連続読み出し時にサスペンドおよびレジュームの機能を行う出力制御信号に基づき、データの出力制御を外部制御信号に同期動作させると共に、サスペンド状態であるか否かを報知する報知信号を備え、この報知信号についても同期動作させることができる半導体記憶装置、および半導体記憶装置の制御方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体記憶装置は、外部制御信号に同期して連続したデータ出力動作を行い、データの出力制御命令であると共に、連続データ出力時におけるサスペンド命令を兼ねる出力制御信号が、外部制御信号とは非同期に入力される出力制御端子と、出力制御端子に接続され、出力制御信号を外部制御信号に同期して取得し同期化出力制御信号として出力する同期化回路と、同期化出力制御信号によりデータ出力の許否を同期制御する出力バッファ回路とを備えることを特徴とする。
【００１３】
請求項１の半導体記憶装置では、出力制御端子から同期化回路に、データの出力制御命令と連続データ出力時におけるサスペンド命令とを兼ねる出力制御信号が入力される。同期化回路からは、出力制御信号が外部制御信号により同期化されて同期化出力制御信号が出力される。出力バッファ回路では、同期化出力制御信号によりデータ出力の許否が同期制御され、データの出力状態と出力禁止状態とが外部制御信号に同期して設定される。
【００１４】
また、請求項６に係る半導体記憶装置の制御方法は、外部制御信号に同期して連続したデータ出力動作を行う半導体記憶装置に対して、データの出力制御命令であると共に、連続データ出力時におけるサスペンド命令を兼ね、外部制御信号とは非同期に発せられる出力制御信号を、外部制御信号に同期して取得する信号同期化ステップと、取得された出力制御信号に基づき、データ出力の許否を同期制御するデータ出力同期制御ステップとを有することを特徴とする。
【００１５】
請求項６の半導体記憶装置の制御方法では、信号同期化ステップにより、データの出力制御命令と連続データ出力時におけるサスペンド命令とを兼ねる出力制御信号が、外部制御信号に同期して取得される。データ出力同期制御ステップでは、取得された出力制御信号に基づいて、データ出力の許否が同期制御され、データの出力状態と出力禁止状態とが外部制御信号に同期して設定される。
【００１６】
これにより、出力制御信号が外部制御信号に非同期に入力されて外部制御信号に非同期にサスペンド状態の開始、または終了が指令される場合にも、データの出力状態から出力禁止状態への移行、または出力禁止状態から出力状態への移行が、外部制御信号に同期して行われる。出力制御信号によるサスペンド命令から一意に確定する外部制御信号の入力タイミングにおいてデータの出力状態が切り替わり、迅速かつ安定した動作を実現することができる。外部制御信号に同期制御されるので、外部制御信号の動作サイクルが高速化された場合にも安定した動作を実現することができる。
【００１７】
また、請求項２に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、サスペンド命令による出力データの有効・無効を通知する通知信号が出力される通知端子と、通知端子に接続され、同期化出力制御信号により通知信号を同期制御する通知回路とを備えることを特徴とする。
【００１８】
請求項２の半導体記憶装置では、通知回路が、サスペンド命令により出力データが有効である出力状態と、無効である出力禁止状態とを、外部制御信号に同期した通知信号により通知する。通知信号は通知端子から出力される。
【００１９】
また、請求項７に係る半導体記憶装置の制御方法は、請求項６に記載の半導体記憶装置の制御方法において、外部制御信号に同期して取得された出力制御信号に基づき、サスペンド命令による出力データの有効・無効を通知する通知ステップを有することを特徴とする。
【００２０】
請求項７の半導体記憶装置の制御方法では、通知ステップにより、外部制御信号に同期して取得された出力制御信号に基づいて、サスペンド命令により出力データが有効である出力状態と、無効である出力禁止状態とを通知する。
【００２１】
これにより、出力制御信号が外部制御信号に非同期に入力されてサスペンド状態の開始、または終了が指令される場合にも、サスペンド状態の遷移に応じてデータの出力状態が切り替わったことを、外部制御信号に同期した通知信号により外部に対して通知することができる。通知信号による通知タイミングとデータの出力状態の切り替わりタイミングとは、同じ外部制御信号に同期したタイミングで行われるので、出力制御信号によるサスペンド命令から一意に確定する外部制御信号の入力タイミングにおいてデータの出力状態の切り替え、およびその通知信号の出力を、迅速かつ安定して行うことができる。外部制御信号に同期制御されるので、外部制御信号の動作サイクルが高速化された場合にも安定した動作を実現することができる。
【００２２】
サスペンド状態の遷移タイミングを、出力制御信号によるサスペンド命令から一意に確定する外部制御信号の入力タイミングにおいて通知することができる。通知信号が外部制御信号に同期した一定のタイミングで出力されるため、本発明の半導体記憶装置を含んだ複数のデバイス間でシステムバスを共有するシステム構成において、データ転送のためにシステムバスに接続されるデバイスを切り替える際に、切り替え可能なタイミングを的確に通知することができる。データの出力禁止状態への遷移タイミングが不明であることに起因して出力状態の遷移前に他のデバイスがシステムバスに接続されてしまいバス上でデータのバスファイトが発生してしまうことはなく、安定して迅速にデバイスを切り替えることができる。
【００２３】
また、請求項３に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、同期化回路は、出力制御信号を外部制御信号に同期して取得するために１のフリップフロップ回路を備えることを特徴とする。また、請求項４に係る半導体記憶装置は、請求項３に記載の半導体記憶装置において、同期化回路は、同期化出力制御信号の出力レイテンシを調整するために、更に１以上のフリップフロップ回路を備えることを特徴とする。
【００２４】
請求項３または４の半導体記憶装置では、外部制御信号により同期制御されるフリップフロップ回路を使用して、出力制御信号を入力し外部制御信号に同期した同期化出力制御信号を出力する。更に１以上のフリップフロップ回路を備えることにより、同期化出力制御信号の出力を、外部制御信号の１以上の動作サイクル単位で遅延させる。
【００２５】
また、請求項８に係る半導体記憶装置の制御方法は、請求項６または７に記載の半導体記憶装置の制御方法において、信号同期化ステップにより取得された出力制御信号に対して、外部制御信号の動作サイクル単位で遅延する遅延出力制御信号を得る遅延ステップを有し、遅延出力制御信号により、データ出力同期制御ステップ、または通知ステップが行われることを特徴とする。
【００２６】
請求項８の半導体記憶装置の制御方法では、遅延ステップにより、信号同期化ステップにより取得された出力制御信号に対して、外部制御信号の動作サイクル単位で遅延する遅延出力制御信号を得る。この遅延出力制御信号により、出力同期制御ステップ、または通知ステップが行われる。
【００２７】
これにより、サスペンド命令による、データの出力状態の遷移または通知信号の出力遷移を、外部制御信号の動作サイクル単位で出力レイテンシを付加した上で出力することができる。外部システムの仕様に対して柔軟に調整することができる。
【００２８】
【発明の実施の形態】
以下、本発明の半導体記憶装置、および半導体記憶装置の制御方法について具体化した実施形態を図１乃至図８に基づき図面を参照しつつ詳細に説明する。
【００２９】
図１には、本発明の実施形態として同期型の半導体記憶装置について、回路ブロック図を示す。図１に示す半導体記憶装置では、バーストカウンタ８により内部クロック信号ＩＣＬＫ、ＩＣＬＫＢに同期して順次生成される内部アドレスＡＤに応じて、メモリセルアレイ９からデータが連続して読み出されるバースト読み出し動作が行われる。
【００３０】
バーストカウンタ８には、アドレスラッチ端子（／ＡＶＤ）が接続されるアドレスラッチ制御回路６から出力されるアドレスラッチ信号ＡＶＤが入力されると共に、アドレス端子（Ａｄｄ）から入力される初期アドレスＡｄｄがアドレスバッファ７を介して供給される。アドレスラッチ制御回路６は、チップイネーブル信号ＣＥＢにより活性化され、クロック信号ＣＬＫに同期してアドレスラッチ信号ＡＶＤを出力する。アドレスバッファ７は、アドレスラッチ信号ＡＶＤにより活性化されバーストカウンタ８に供給すべき初期アドレスＡｄｄを入力する。アドレスラッチ信号ＡＶＤは、後述するレディ制御回路２にも供給されている。
【００３１】
外部クロック信号ｅｘｔＣＬＫは、外部クロック端子（ｅｘｔＣＬＫ）を介してクロックバッファ４に入力される。クロックバッファ４からは、クロック信号ＣＬＫ、ＣＬＫＢが、クロック制御回路５、同期化回路１、およびアドレスラッチ制御回路６に供給される。
【００３２】
クロック制御回路５は、クロックバッファ４から出力されるクロック信号ＣＬＫ、ＣＬＫＢを、バースト読み出し動作時に出力イネーブル信号／ＯＥにより制御されるサスペンド状態に応じて、内部クロック信号ＩＣＬＫ、ＩＣＬＫＢの供給を制御する回路である。サスペンド状態にエントリーすると、後述する内部クロック制御信号ＯＥＢ＿ＣＬＫＳにより内部クロック信号ＩＣＬＫ、ＩＣＬＫＢの供給が停止する。内部クロック信号ＩＣＬＫ、ＩＣＬＫＢは、バーストカウンタ８に供給されてバースト読み出し時のアドレス切り替えのタイミング信号として使用されているので、内部クロック信号ＩＣＬＫ、ＩＣＬＫＢの停止により連続データ読み出し動作は禁止される。内部クロック信号ＩＣＬＫ、ＩＣＬＫＢは、後述するレディ制御回路２にも供給されている。
【００３３】
本発明では、出力バッファ回路３からのデータ出力の許否を制御する出力イネーブル信号／ＯＥを、サスペンド命令として共用する。出力イネーブル端子（／ＯＥ）は、同期化回路１に接続されている。同期化回路１には、チップイネーブル信号ＣＥＢにより活性化され、外部クロック信号ｅｘｔＣＬＫに非同期に入力される出力イネーブル信号／ＯＥが入力される。同期化回路１からは、サスペンド状態において内部クロック信号ＩＣＬＫ、ＩＣＬＫＢを停止制御する内部クロック制御信号ＯＥＢ＿ＣＬＫＳが出力されると共に、クロック信号ＣＬＫにより出力イネーブル信号／ＯＥが同期化されて、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣが出力される。同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣは、レディ制御回路２、出力バッファ回路３に供給される。
【００３４】
出力バッファ回路３は、メモリセルアレイ９から内部アドレスＡＤに応じて読み出されるデータを出力する。同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣにより制御され、出力イネーブル信号／ＯＥによりサスペンドエントリーのサスペンド命令を受けると、その後のクロック信号ＣＬＫにより同期化されたタイミングで、データ出力は出力禁止状態とされる。データ出力禁止状態においては、データ端子（ＤＡＴＡ）はハイインピーダンス状態となり、システムバスへのデータ出力を禁止してバスを開放する。これにより、システムバスは他のデバイスに接続することが可能となる。
【００３５】
レディ制御回路２は、出力バッファ回路３と同様に同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣにより制御される。出力イネーブル信号／ＯＥによりサスペンドエントリーのサスペンド命令を受け、その後のクロック信号ＣＬＫにより同期化されたタイミングでデータ端子（ＤＡＴＡ）がハイインピーダンス状態となることに合わせて、レディ信号ＲＤＹが出力される。レディ信号ＲＤＹは、システム制御装置（不図示）に対して半導体記憶装置がサスペンド状態に移行したことを通知する通知信号である。レディ信号ＲＤＹを受けることにより、システム制御装置は、データ端子（ＤＡＴＡ）がシステムバスから切り離されたことを確認することができる。
【００３６】
尚、レディ制御回路２には、バーストカウンタ８からアドレスバウンダリ信号ＡＢが入力される。アドレスバウンダリ信号ＡＢとは、バーストカウンタ８によるアドレスカウントに応じて、メモリセルアレイ９内の回路構成によりワード線の変更等の活性領域が切り替えられる場合に出力される信号である。活性領域の切り替えには追加のアクセス時間が必要とされるため、レディ信号ＲＤＹの出力制御をするタイミングを調整する必要があるからである。
【００３７】
図２には、同期化回路１の第１具体例を示す。チップイネーブル信号ＣＥＢと出力イネーブル信号／ＯＥが入力されるノアゲート１１はインバータゲート１２に接続され、インバータゲート１２の出力端子から内部出力イネーブル信号ＯＥＢが出力される。インバータゲート１２の出力端子は、フリップフロップ回路１３のデータ入力端子（Ｄ）とノアゲート１４の一方の入力端子に接続される。フリップフロップ回路１３は、クロック信号ＣＬＫにより同期制御され、出力端子（Ｑ）は、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣが出力されると共に、ノアゲート１４の他方の入力端子に接続される。ノアゲート１４はインバータゲート１５を介して内部クロック制御信号ＯＥＢ＿ＣＬＫＳが出力される。
【００３８】
チップイネーブル信号ＣＥＢがローレベルに活性化されることにより、ノアゲート１１は論理反転機能を有することとなり、出力イネーブル信号／ＯＥの同相信号として内部出力イネーブル信号ＯＥＢが得られる。内部出力イネーブル信号ＯＥＢは、フリップフロップ回路１３に取り込まれ、次サイクルのクロック信号ＣＬＫに同期して同相信号の同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣが出力される。従って、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣは、出力イネーブル信号／ＯＥと同相の信号であってクロック信号ＣＬＫに同期した信号として得られる。更に、ノアゲート１４およびインバータゲート１５により、内部出力イネーブル信号ＯＥＢと同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣとの論理和信号として内部クロック制御信号ＯＥＢ＿ＣＬＫＳが出力される。
【００３９】
ここで、サスペンド状態を示す出力イネーブル信号／ＯＥはハイレベルである。クロック信号ＣＬＫに非同期にハイレベルに遷移することにより内部出力イネーブル信号ＯＥＢもハイレベルに遷移する。同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣのハイレベル遷移は次サイクル以降のクロック信号ＣＬＫに同期して出力される。従って、サスペンドエントリー時には、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣのハイレベル遷移に先立つ内部出力イネーブル信号ＯＥＢのハイレベル遷移により、内部クロック制御信号ＯＥＢ＿ＣＬＫＳがハイレベルに遷移する。これに対して、サスペンドエグジット時には、内部出力イネーブル信号ＯＥＢのローレベル遷移に遅れて次サイクル以降のクロック信号ＣＬＫに同期して、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣがローレベル遷移する。従って、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣのローレベル遷移により、内部クロック制御信号ＯＥＢ＿ＣＬＫＳがローレベルに遷移する。
【００４０】
図３には、フリップフロップ回路１３の具体例を示す。インバータゲートＩ１１により、クロック信号ＣＬＫに対する反転信号ＣＬＫＢが生成される。データ入力端子（Ｄ）は、相補のクロック信号ＣＬＫ、ＣＬＫＢにより同期制御され、ローレベルのクロック信号ＣＬＫにより導通制御されるトランスファゲートＴ１１を介してラッチ回路Ｌ１１に接続される。ラッチ回路Ｌ１１の出力は、相補のクロック信号ＣＬＫ、ＣＬＫＢにより同期制御され、ハイレベルのクロック信号ＣＬＫにより導通制御されるトランスファゲートＴ１２を介してラッチ回路Ｌ１２に接続される。ラッチ回路Ｌ１２の出力は出力端子（Ｑ）に接続される。
【００４１】
クロックサイクルの後半であるクロック信号ＣＬＫのローレベル状態においてデータ入力端子（Ｄ）からの信号が入力されラッチ回路Ｌ１１にラッチされる。クロック信号ＣＬＫがハイレベルに遷移し次のクロックサイクルが開始されることにより、ラッチ回路Ｌ１１にラッチされている信号がラッチ回路Ｌ１２に伝播し、出力端子（Ｑ）から出力される。これにより、クロック信号ＣＬＫのクロックサイクルの開始タイミングに同期して信号が出力されることとなり、データ入力端子（Ｄ）に入力される信号の同期化をすることができる。
【００４２】
図４には、クロック制御回路５の具体例を示す。２つのラッチ回路Ｌ５１、Ｌ５２を備えている。各ラッチ回路Ｌ５１、Ｌ５２への信号の取り込みは、電源電圧ＶＣＣから接地電圧に向かって直列に接続されているＰＭＯＳトランジスタＰ５１、Ｐ５２およびＮＭＯＳトランジスタＮ５１と、Ｐ５３、Ｐ５４およびＮ５２とにより行われる。
【００４３】
ＰＭＯＳトランジスタＰ５１のゲート端子にはクロック信号ＣＬＫが入力され、ＰＭＯＳトランジスタＰ５２とＮＭＯＳトランジスタＮ５１とのゲート端子には内部クロック制御信号ＯＥＢ＿ＣＬＫＳが接続されている。また、ＰＭＯＳトランジスタＰ５３のゲート端子にはラッチ回路Ｌ５１の出力端子（ＮＮ１）が接続され、ＰＭＯＳトランジスタＰ５４とＮＭＯＳトランジスタＮ５２とのゲート端子には反転されたクロック信号ＣＬＫＢが入力される。
【００４４】
バースト読み出し状態では、内部クロック制御信号ＯＥＢ＿ＣＬＫＳがローレベルであり、クロックサイクル後半のクロック信号ＣＬＫがローレベルとなるタイミングでラッチ回路Ｌ５１にハイレベルが取り込まれ、出力端子（ＮＮ１）からローレベルが出力される。ラッチ回路Ｌ５１はこの状態をラッチする。ＰＭＯＳトランジスタＰ５３は導通状態となり、ＰＭＯＳトランジスタＰ５４とＮＭＯＳトランジスタＮ５２とにより、反転クロック信号ＣＬＫＢが反転されてラッチ回路Ｌ５２にクロック信号の同相信号が取り込まれる。ラッチ回路Ｌ５２では信号レベルが再反転されて出力される。この信号が反転された内部クロック信号ＩＣＬＫＢとして出力されると共に、インバータゲートＩ５１を介して内部クロック信号ＩＣＬＫとして出力される。
【００４５】
サスペンド状態では内部クロック制御信号ＯＥＢ＿ＣＬＫＳがハイレベルとなる。ＰＭＯＳトランジスタＰ５２が非導通状態に、ＮＭＯＳトランジスタＮ５１が導通状態になり、ラッチ回路Ｌ５１にはローレベルが取り込まれ、出力端子（ＮＮ１）からはハイレベルが出力される。この信号を受けＰＭＯＳトランジスタＰ５３は非導通状態となる。ラッチ回路Ｌ５２には、ハイレベルの反転クロック信号ＣＬＫＢに応じてローレベルが取り込まれラッチされる。内部クロック信号ＩＣＬＫはローレベルに固定される。
【００４６】
これにより、出力イネーブル信号／ＯＥがハイレベル遷移することにより内部クロック制御信号ＯＥＢ＿ＣＬＫＳがハイレベル遷移した後の次のクロックサイクルから、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣがローレベル遷移することにより内部クロック制御信号ＯＥＢ＿ＣＬＫＳがローレベル遷移するクロックサイクルまでの間、内部クロック信号ＩＣＬＫ、ＩＣＬＫＢが停止する。
【００４７】
尚、反転クロック信号ＣＬＫＢから内部クロック信号ＩＣＬＫ、ＩＣＬＫＢに至るクロック信号の伝播系路上にフリップフロップ回路を挿入することにより、サスペンドエントリーから内部クロック信号の停止まで、およびサスペンドエグジットから内部クロック信号の動作再開までのレイテンシを調整することができることは言うまでもない。
【００４８】
図５には、レディ制御回路２の具体例を示す。バッファ回路２４を介して出力されるレディ信号ＲＤＹは、論理和回路２３により下記の３つの場合で出力される。
【００４９】
第１は、出力イネーブル信号／ＯＥによりサスペンド状態が遷移する場合である。サスペンドエントリー／エグジットにより出力イネーブル信号／ＯＥがハイ／ローレベルに遷移すると、クロック信号ＣＬＫに同期して同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣもハイ／ローレベルに遷移する。これが論理和回路２３およびバッファ回路２４を介してロー／ハイレベルのレディ信号ＲＤＹとして出力される。レディ信号ＲＤＹの出力制御は、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣに同期して行われる。同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣは、図２または後述する図７に例示される同期化回路により、出力イネーブル信号／ＯＥの遷移から確定したクロック信号ＣＬＫの動作サイクル後に出力されるので、出力イネーブル信号／ＯＥの遷移から確定したタイミングでレディ信号ＲＤＹが出力されることとなる。
【００５０】
第２は、バースト動作の開始時、初期アドレスＡｄｄの取り込みから初期データが出力されるまでの待ち時間をレイテンシ制御することにより、この期間の出力データは無効であることを通知する場合である。内部クロック信号ＩＣＬＫとアドレスラッチ信号ＡＶＤとが入力されるイニシャルレイテンシカウンタ２１が、アドレスラッチ信号ＡＶＤからの所定クロックサイクルをカウントすることにより制御が行われる。
【００５１】
第３は、バースト動作によりアドレスが順次切り替わる際、アドレスの切り替えに応じて、選択活性化されていないワード線等の非活性領域にアクセスが移動する場合に、活性領域を切り替えて新たな領域からデータが出力されるまでの待ち時間をレイテンシ制御することにより、この期間の出力データは無効であることを通知する場合である。内部クロック信号ＩＣＬＫとアドレスバウンダリ信号ＡＢとが入力されるアドレスバウンダリカウンタ２２が、アドレスバウンダリ信号ＡＢに応じて所定クロックサイクルをカウントすることにより制御が行われる。
【００５２】
図６には、実施形態において、サスペンドエントリー／エグジット時のデータおよびレディ信号ＲＤＹの出力制御について、レイテンシが設定されない場合（レイテンシ０）の動作波形を示す。出力イネーブル信号／ＯＥがハイレベル遷移すると、次のクロックサイクルにおいてサスペンドエントリーされる。クロックサイクルの開始に先立つ内部クロック制御信号ＯＥＢ＿ＣＬＫＳのハイレベル遷移により内部クロック信号ＩＣＬＫは停止する。また、サスペンドエントリーのクロックサイクルにおいて同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣがハイレベル遷移することにより、データＤｎの出力が禁止されてデータ端子（ＤＡＴＡ）がハイインピーダンス状態になると共に、レディ信号ＲＤＹがローレベル遷移して半導体記憶装置がサスペンド状態に入ったことを通知する。
【００５３】
出力イネーブル信号／ＯＥがローレベル遷移すると、次のクロックサイクルにおいてサスペンドエグジット（レジューム）される。同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣがローレベル遷移することによりデータＤｎの出力が再開されると共に、レディ信号ＲＤＹがハイレベル遷移して半導体記憶装置がサスペンド状態から脱したことを通知する。内部クロック信号ＩＣＬＫは、サスペンドエグジットのクロックサイクルによりローレベル遷移する内部クロック制御信号ＯＥＢ＿ＣＬＫＳに応じて、更に次のクロックサイクルから動作を再開する。サスペンドエグジットのクロックサイクルでは、バーストカウンタ８による内部アドレスＡＤの遷移は行われておらず、サスペンドエントリー時のデータＤｎが出力される。
【００５４】
図７には、同期化回路１の第２具体例を示す。第１具体例（図２）がサスペンドエントリー／エグジットの次のクロックサイクルでデータの出力禁止／再開およびレディ信号ＲＤＹのロー／ハイレベル出力が行われる（レイテンシ０）ことに代えて、サスペンドエントリー／エグジットからデータの出力禁止／再開およびレディ信号ＲＤＹのロー／ハイレベル出力までのレイテンシを調整することができる。第１具体例（図２）のフリップフロップ回路１３に代えて、フリップフロップ回路１３ａ乃至１３ｄとマルチプレクサ１６、１７を備える構成である。
【００５５】
クロック信号ＣＬＫにより制御されるフリップフロップ回路１３ａ乃至１３ｄは、フリップフロップ回路１３ａのデータ入力端子（Ｄ）に内部出力イネーブル信号ＯＥＢが入力されると共に、出力端子（Ｑ）がフリップフロップ回路１３ｂのデータ入力端子（Ｄ）に接続され、以下順次、出力端子（Ｑ）とデータ入力端子（Ｄ）とを直列に接続する。各フリップフロップ回路１３ａ乃至１３ｄの出力端子（Ｑ）からの出力信号Ｑ１乃至Ｑ４は、マルチプレクサ１６に入力され、内部出力イネーブル信号ＯＥＢおよび出力信号Ｑ１乃至Ｑ３は、マルチプレクサ１７に入力される。
【００５６】
マルチプレクサ１６、１７は、レイテンシ調整信号（不図示）により入力信号のうちの１つを選択して出力する。各々のマルチプレクサ１６、１７により選択される信号の組み合わせは、レイテンシ０乃至３に応じて（Ｑ１、ＯＥＢ）、（Ｑ２、Ｑ１）、（Ｑ３、Ｑ２）、（Ｑ４、Ｑ３）となる。フリップフロップ回路１３ａから１３ｄに向けてクロックサイクルごとに順次、内部出力イネーブル信号ＯＥＢが伝播されるので、フリップフロップ回路１３ａ乃至１３ｄの入出力信号を選択することにより適宜にレイテンシを設定することができる。図７では、４つのフリップフロップ回路１３ａ乃至１３ｄを備えレイテンシ０乃至３を調整できる構成を例示したが、フリップフロップ回路を更に直列接続すれば、レイテンシ４以上の設定とすることも可能である。
【００５７】
図８には、第２具体例の同期化回路（図７）によりレイテンシを２に調整された場合の動作波形を示す。出力イネーブル信号／ＯＥのレベル遷移から３クロックサイクル目に同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣがレベル遷移する。サスペンドエントリー／エグジットによるデータおよびレディ信号ＲＤＹの出力遷移は、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣにより行われるので、出力イネーブル信号／ＯＥのレベル遷移から３クロックサイクル目で、データの出力禁止／再開およびレディ信号ＲＤＹのロー／ハイレベル出力遷移が行われる。レイテンシは２に調整される。
【００５８】
以上詳細に説明したとおり、本実施形態に係る半導体記憶装置、および半導体記憶装置の制御方法では、出力制御信号である出力イネーブル信号／ＯＥが外部制御信号である外部クロック信号ｅｘｔＣＬＫに非同期に入力されて、サスペンド状態の開始、または終了（サスペンドエントリー、またはサスペンドエグジット）が指令される場合にも、データの出力状態から出力禁止状態への移行、または出力禁止状態から出力状態への移行が外部クロック信号ｅｘｔＣＬＫに同期して行われる。出力イネーブル信号／ＯＥによるサスペンド命令から一意に確定する外部クロック信号ｅｘｔＣＬＫの入力タイミングにおいてデータの出力状態が切り替わり、迅速かつ安定した動作を実現することができる。データの出力状態の切り替わりが、外部クロック信号ｅｘｔＣＬＫに同期制御されるので、外部クロック信号ｅｘｔＣＬＫの動作サイクルが高速化された場合にも安定した動作を実現することができる。
【００５９】
また、サスペンド状態の遷移に応じてデータの出力状態が切り替わったことを、外部クロック信号ｅｘｔＣＬＫに同期した通知信号であるレディ信号ＲＤＹによりシステム制御装置等の外部装置に対して通知することができる。レディ信号ＲＤＹによる通知タイミングとデータの出力状態の切り替わりタイミングとは、同じ外部クロック信号ｅｘｔＣＬＫに同期したタイミングで行われるので、出力イネーブル信号／ＯＥによるサスペンド命令から一意に確定する外部クロック信号ｅｘｔＣＬＫの入力タイミングにおいてデータの出力状態の切り替えに加えて、レディ信号ＲＤＹの出力を迅速かつ安定して行うことができる。外部クロック信号ｅｘｔＣＬＫに同期制御されるので、外部クロック信号ｅｘｔＣＬＫの動作サイクルが高速化された場合にも安定した動作を実現することができる。
【００６０】
サスペンド状態の遷移タイミングを、出力イネーブル信号／ＯＥによるサスペンド命令から一意に確定する外部クロック信号ｅｘｔＣＬＫの入力タイミングにおいて通知することができる。レディ信号ＲＤＹが外部クロック信号ｅｘｔＣＬＫに同期した一定のタイミングで出力されるため、本発明の半導体記憶装置を含んだ複数のデバイス間でシステムバスを共有するシステム構成において、データ転送のためにシステムバスに接続されるデバイスの切り替えタイミングを、的確に通知することができる。データの出力禁止状態への遷移タイミングが不明であることに起因して出力状態の遷移前に他のデバイスがシステムバスに接続されてしまいバス上でデータのバスファイトが発生してしまうことはなく、安定して迅速にデバイスを切り替えることができる。
【００６１】
また、サスペンド命令による、データの出力状態の遷移またはレディ信号ＲＤＹの出力を、外部クロック信号ｅｘｔＣＬＫの動作サイクル単位で出力レイテンシを付加した上で出力することができる。外部システム仕様に対して柔軟に調整することができる。
【００６２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、外部制御信号として外部クロック信号ｅｘｔＣＬＫを例にとり、同期型半導体記憶装置のバースト読み出し動作を例示して説明したが、本発明はこれに限定されるものではなく、外部クロック信号ｅｘｔＣＬＫに代えて／ＣＡＳ信号等を使用して動作させてやれば、非同期型の半導体記憶装置に対しても同様に適用することができる。
【００６３】
【発明の効果】
本発明によれば、バースト読み出し動作等のデータの連続読み出し時に、データの出力制御と共にサスペンドおよびレジュームの機能を行う出力制御信号が、外部制御信号に非同期に入力される場合にも、データの出力禁止または出力再開といった出力制御を、外部制御信号に同期動作させると共に、サスペンド状態であるか否かを通知する通知信号を備え、この通知信号についても、データの出力制御と同様に同期動作させることができる半導体記憶装置、および半導体記憶装置の制御方法を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施形態を示す回路ブロック図である。
【図２】 同期化回路の第１具体例を示す回路図である。
【図３】 フリップフロップ回路の具体例を示す回路図である。
【図４】 クロック制御回路の具体例を示す回路図である。
【図５】 レディ制御回路の具体例を示す回路図である。
【図６】 実施形態の第１動作波形図である（レイテンシ０の場合）。
【図７】 同期化回路の第２具体例を示す回路図である。
【図８】 実施形態の第２動作波形図である（レイテンシ２の場合）。
【図９】 従来技術の要部を示す回路ブロック図である。
【図１０】 従来技術の出力バッファ回路を示す回路図である。
【符号の説明】
１ 同期化回路
２ レディ制御回路
３ 出力バッファ回路
４ クロックバッファ
５ クロック制御回路
６ アドレスラッチ制御回路
７ アドレスバッファ
８ バーストカウンタ
９ メモリセルアレイ
ＣＬＫ、ＣＬＫＢ クロック信号
ＩＣＬＫ、ＩＣＬＫＢ 内部クロック信号
ＯＥＢ 内部出力イネーブル信号
ＯＥＢ＿ＣＬＫＳ 内部クロック制御信号
ＯＥＢ＿ＳＹＮＣ 同期化出力イネーブル信号
ＲＤＹ レディ信号
／ＯＥ 出力イネーブル信号
【発明の属する技術分野】
本発明は、半導体記憶装置におけるデータの連続読み出し制御に関するものであり、特に、連続データ読み出し中にサスペンドおよびレジュームの機能が行なわれる場合に、データの出力制御および出力データの有効性判断を行うことができる半導体記憶装置およびその制御方法に関するものである。
【０００２】
【従来の技術】
従来より半導体記憶装置においては、バースト動作等のデータの連続読み出し動作が行われる。システムバスを介してプロセッサ等のシステム制御装置に高速にデータを転送するためである。このようなシステムにおいては、システムバスには半導体記憶装置を含めた複数のデバイスが接続されており個々のデバイスはシステムバスを占有しながら適宜切り替えられてデータのアクセス動作が行われる。半導体記憶装置がシステムバスを占有しデータの連続読み出し動作を実行している際にも、システム制御装置等からの要求により他のデバイスによるデータアクセスのために一時的にシステムバスを開放することが必要な場合もある。この場合に、半導体記憶装置では連続読み出し動作を一時的に休止する、いわゆるサスペンド機能なるものがある。
【０００３】
サスペンド機能の中には、外部からのクロック信号の供給を停止して内部回路動作を停止させることにより実現されるものも存在するが、半導体記憶装置のサスペンド機能を実現するためにシステム全体に供給されるべきクロック信号を停止することは、システム動作上、好ましくない場合もある。
【０００４】
そこで、特許文献１に開示されているバーストモード・フラッシュメモリでは、図９に示すように、出力イネーブルバッファ２１０は、外部出力イネーブル信号２１０ａを受信する。外部出力イネーブル信号２１０ａは、プロセッサによりシステムバスを通して送られる。外部出力イネーブル信号２１０ａに応答して、出力イネーブルバッファ２１０は内部出力イネーブル信号２１０ｂを生成する。内部出力イネーブル信号２１０ｂは、バーストサスペンド部１２１に送られる。バーストサスペンド部１２１では、クロックイネーブル信号ＣＯＥＢがクロックバッファ３００に出力される。クロックバッファ３００では、クロックイネーブル信号ＣＯＥＢに応じて外部クロック信号ＣＬＫＥＳＤＲに同期するバッファクロック信号ＣＬＫＢが制御される。データの連続読み出し動作においてはバッファクロック信号ＣＬＫＢが生成されて内部動作が行われるところ、サスペンド時にはバッファクロック信号ＣＬＫＢが停止されデータの出力が禁止される。
【０００５】
また、内部出力イネーブル信号２１０ｂは、出力バッファ１９０にも送られる。図１０に示すように出力バッファ１９０において、読み出しデータＤａｔａが転送されるラッチ６０７ａは、ＮＯＲゲート６０９ａの入力、および、ＮＡＮＤゲート６１１ａの入力に結合される。ＮＯＲゲート６０９ａの他方の入力は、内部出力イネーブル信号２１０ｂに結合される。ＮＡＮＤゲート６１１ａの他方の入力は、入力として内部出力イネーブル信号２１０ｂを受信するインバータ６０３ｂに結合される。データは、内部出力イネーブル信号２１０ｂがローのとき、出力信号ＯＵＴにより出力される。
【０００６】
【特許文献１】
特開２００１−１７６２７７号公報（第００１６段落、第００１７段落、第００６３段落、第００６６段落、第１図、第１２図）
【０００７】
【発明が解決しようとする課題】
しかしながら、特許文献１のバーストモード・フラッシュメモリでは、システム制御装置（不図示）がシステムバス（不図示）からのデータの取得を外部クロック信号ＣＬＫＥＳＤＲに同期して行うのに対して、サスペンド機能により停止される出力バッファ１９０からのデータ出力は、内部出力イネーブル信号２１０ｂにより外部クロック信号ＣＬＫＥＳＤＲとは非同期に行われる。外部出力イネーブル信号２１０ａが、外部クロック信号ＣＬＫＥＳＤＲに非同期に入力される場合、外部出力イネーブル信号２１０ａの遷移タイミングに応じて、出力バッファ１９０からのデータの出力禁止タイミングが外部クロック信号ＣＬＫＥＳＤＲの次サイクルの前後にばらつく。システム制御装置に対してサスペンドエントリー時の出力データの禁止タイミングが一意に確定できず問題である。
【０００８】
禁止タイミングを一意に確定させるためには、外部出力イネーブル信号２１０ａの遷移タイミングを、外部クロック信号ＣＬＫＥＳＤＲに対するセットアップ時間まで遅延させて入力した場合にも、次サイクルの開始前に出力データが禁止されることが必要となる。外部出力イネーブル信号２１０ａの遷移から出力データの禁止までの内部回路の遅延時間に比して、セットアップ時間を長く確保することが必要となる。外部クロック信号ＣＬＫＥＳＤＲの周期短縮が制限されてしまい、高速動作に対応することができなくなるおそれがあり問題である。
【０００９】
また、システムバスを有効に使用するためにもアクセス動作を行うデバイス間の切り替えが迅速に行われることが好ましく、システム制御装置はシステムバスが開放されたことを迅速に検出する必要がある。しかしながら、特許文献１では、システム制御装置からの外部出力イネーブル信号２１０ａによりサスペンドエントリーされデータ出力が禁止されたことを通知する通知信号については何等開示されていない。このため、システム制御装置は、外部出力イネーブル信号２１０ａに対してサスペンドエントリーされたタイミングを検出することができず、開放されたシステムバスを他のデバイスに迅速に切り替えることができないおそれがあり問題である。
【００１０】
更に、早いタイミングで切り替えた場合には、出力データの禁止が未だ完了していないことも考えられ、この場合にはバスファイトが発生してデータの信頼性を確保することができず問題である。
【００１１】
本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、データの出力制御命令と共用され、データの連続読み出し時にサスペンドおよびレジュームの機能を行う出力制御信号に基づき、データの出力制御を外部制御信号に同期動作させると共に、サスペンド状態であるか否かを報知する報知信号を備え、この報知信号についても同期動作させることができる半導体記憶装置、および半導体記憶装置の制御方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体記憶装置は、外部制御信号に同期して連続したデータ出力動作を行い、データの出力制御命令であると共に、連続データ出力時におけるサスペンド命令を兼ねる出力制御信号が、外部制御信号とは非同期に入力される出力制御端子と、出力制御端子に接続され、出力制御信号を外部制御信号に同期して取得し同期化出力制御信号として出力する同期化回路と、同期化出力制御信号によりデータ出力の許否を同期制御する出力バッファ回路とを備えることを特徴とする。
【００１３】
請求項１の半導体記憶装置では、出力制御端子から同期化回路に、データの出力制御命令と連続データ出力時におけるサスペンド命令とを兼ねる出力制御信号が入力される。同期化回路からは、出力制御信号が外部制御信号により同期化されて同期化出力制御信号が出力される。出力バッファ回路では、同期化出力制御信号によりデータ出力の許否が同期制御され、データの出力状態と出力禁止状態とが外部制御信号に同期して設定される。
【００１４】
また、請求項６に係る半導体記憶装置の制御方法は、外部制御信号に同期して連続したデータ出力動作を行う半導体記憶装置に対して、データの出力制御命令であると共に、連続データ出力時におけるサスペンド命令を兼ね、外部制御信号とは非同期に発せられる出力制御信号を、外部制御信号に同期して取得する信号同期化ステップと、取得された出力制御信号に基づき、データ出力の許否を同期制御するデータ出力同期制御ステップとを有することを特徴とする。
【００１５】
請求項６の半導体記憶装置の制御方法では、信号同期化ステップにより、データの出力制御命令と連続データ出力時におけるサスペンド命令とを兼ねる出力制御信号が、外部制御信号に同期して取得される。データ出力同期制御ステップでは、取得された出力制御信号に基づいて、データ出力の許否が同期制御され、データの出力状態と出力禁止状態とが外部制御信号に同期して設定される。
【００１６】
これにより、出力制御信号が外部制御信号に非同期に入力されて外部制御信号に非同期にサスペンド状態の開始、または終了が指令される場合にも、データの出力状態から出力禁止状態への移行、または出力禁止状態から出力状態への移行が、外部制御信号に同期して行われる。出力制御信号によるサスペンド命令から一意に確定する外部制御信号の入力タイミングにおいてデータの出力状態が切り替わり、迅速かつ安定した動作を実現することができる。外部制御信号に同期制御されるので、外部制御信号の動作サイクルが高速化された場合にも安定した動作を実現することができる。
【００１７】
また、請求項２に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、サスペンド命令による出力データの有効・無効を通知する通知信号が出力される通知端子と、通知端子に接続され、同期化出力制御信号により通知信号を同期制御する通知回路とを備えることを特徴とする。
【００１８】
請求項２の半導体記憶装置では、通知回路が、サスペンド命令により出力データが有効である出力状態と、無効である出力禁止状態とを、外部制御信号に同期した通知信号により通知する。通知信号は通知端子から出力される。
【００１９】
また、請求項７に係る半導体記憶装置の制御方法は、請求項６に記載の半導体記憶装置の制御方法において、外部制御信号に同期して取得された出力制御信号に基づき、サスペンド命令による出力データの有効・無効を通知する通知ステップを有することを特徴とする。
【００２０】
請求項７の半導体記憶装置の制御方法では、通知ステップにより、外部制御信号に同期して取得された出力制御信号に基づいて、サスペンド命令により出力データが有効である出力状態と、無効である出力禁止状態とを通知する。
【００２１】
これにより、出力制御信号が外部制御信号に非同期に入力されてサスペンド状態の開始、または終了が指令される場合にも、サスペンド状態の遷移に応じてデータの出力状態が切り替わったことを、外部制御信号に同期した通知信号により外部に対して通知することができる。通知信号による通知タイミングとデータの出力状態の切り替わりタイミングとは、同じ外部制御信号に同期したタイミングで行われるので、出力制御信号によるサスペンド命令から一意に確定する外部制御信号の入力タイミングにおいてデータの出力状態の切り替え、およびその通知信号の出力を、迅速かつ安定して行うことができる。外部制御信号に同期制御されるので、外部制御信号の動作サイクルが高速化された場合にも安定した動作を実現することができる。
【００２２】
サスペンド状態の遷移タイミングを、出力制御信号によるサスペンド命令から一意に確定する外部制御信号の入力タイミングにおいて通知することができる。通知信号が外部制御信号に同期した一定のタイミングで出力されるため、本発明の半導体記憶装置を含んだ複数のデバイス間でシステムバスを共有するシステム構成において、データ転送のためにシステムバスに接続されるデバイスを切り替える際に、切り替え可能なタイミングを的確に通知することができる。データの出力禁止状態への遷移タイミングが不明であることに起因して出力状態の遷移前に他のデバイスがシステムバスに接続されてしまいバス上でデータのバスファイトが発生してしまうことはなく、安定して迅速にデバイスを切り替えることができる。
【００２３】
また、請求項３に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、同期化回路は、出力制御信号を外部制御信号に同期して取得するために１のフリップフロップ回路を備えることを特徴とする。また、請求項４に係る半導体記憶装置は、請求項３に記載の半導体記憶装置において、同期化回路は、同期化出力制御信号の出力レイテンシを調整するために、更に１以上のフリップフロップ回路を備えることを特徴とする。
【００２４】
請求項３または４の半導体記憶装置では、外部制御信号により同期制御されるフリップフロップ回路を使用して、出力制御信号を入力し外部制御信号に同期した同期化出力制御信号を出力する。更に１以上のフリップフロップ回路を備えることにより、同期化出力制御信号の出力を、外部制御信号の１以上の動作サイクル単位で遅延させる。
【００２５】
また、請求項８に係る半導体記憶装置の制御方法は、請求項６または７に記載の半導体記憶装置の制御方法において、信号同期化ステップにより取得された出力制御信号に対して、外部制御信号の動作サイクル単位で遅延する遅延出力制御信号を得る遅延ステップを有し、遅延出力制御信号により、データ出力同期制御ステップ、または通知ステップが行われることを特徴とする。
【００２６】
請求項８の半導体記憶装置の制御方法では、遅延ステップにより、信号同期化ステップにより取得された出力制御信号に対して、外部制御信号の動作サイクル単位で遅延する遅延出力制御信号を得る。この遅延出力制御信号により、出力同期制御ステップ、または通知ステップが行われる。
【００２７】
これにより、サスペンド命令による、データの出力状態の遷移または通知信号の出力遷移を、外部制御信号の動作サイクル単位で出力レイテンシを付加した上で出力することができる。外部システムの仕様に対して柔軟に調整することができる。
【００２８】
【発明の実施の形態】
以下、本発明の半導体記憶装置、および半導体記憶装置の制御方法について具体化した実施形態を図１乃至図８に基づき図面を参照しつつ詳細に説明する。
【００２９】
図１には、本発明の実施形態として同期型の半導体記憶装置について、回路ブロック図を示す。図１に示す半導体記憶装置では、バーストカウンタ８により内部クロック信号ＩＣＬＫ、ＩＣＬＫＢに同期して順次生成される内部アドレスＡＤに応じて、メモリセルアレイ９からデータが連続して読み出されるバースト読み出し動作が行われる。
【００３０】
バーストカウンタ８には、アドレスラッチ端子（／ＡＶＤ）が接続されるアドレスラッチ制御回路６から出力されるアドレスラッチ信号ＡＶＤが入力されると共に、アドレス端子（Ａｄｄ）から入力される初期アドレスＡｄｄがアドレスバッファ７を介して供給される。アドレスラッチ制御回路６は、チップイネーブル信号ＣＥＢにより活性化され、クロック信号ＣＬＫに同期してアドレスラッチ信号ＡＶＤを出力する。アドレスバッファ７は、アドレスラッチ信号ＡＶＤにより活性化されバーストカウンタ８に供給すべき初期アドレスＡｄｄを入力する。アドレスラッチ信号ＡＶＤは、後述するレディ制御回路２にも供給されている。
【００３１】
外部クロック信号ｅｘｔＣＬＫは、外部クロック端子（ｅｘｔＣＬＫ）を介してクロックバッファ４に入力される。クロックバッファ４からは、クロック信号ＣＬＫ、ＣＬＫＢが、クロック制御回路５、同期化回路１、およびアドレスラッチ制御回路６に供給される。
【００３２】
クロック制御回路５は、クロックバッファ４から出力されるクロック信号ＣＬＫ、ＣＬＫＢを、バースト読み出し動作時に出力イネーブル信号／ＯＥにより制御されるサスペンド状態に応じて、内部クロック信号ＩＣＬＫ、ＩＣＬＫＢの供給を制御する回路である。サスペンド状態にエントリーすると、後述する内部クロック制御信号ＯＥＢ＿ＣＬＫＳにより内部クロック信号ＩＣＬＫ、ＩＣＬＫＢの供給が停止する。内部クロック信号ＩＣＬＫ、ＩＣＬＫＢは、バーストカウンタ８に供給されてバースト読み出し時のアドレス切り替えのタイミング信号として使用されているので、内部クロック信号ＩＣＬＫ、ＩＣＬＫＢの停止により連続データ読み出し動作は禁止される。内部クロック信号ＩＣＬＫ、ＩＣＬＫＢは、後述するレディ制御回路２にも供給されている。
【００３３】
本発明では、出力バッファ回路３からのデータ出力の許否を制御する出力イネーブル信号／ＯＥを、サスペンド命令として共用する。出力イネーブル端子（／ＯＥ）は、同期化回路１に接続されている。同期化回路１には、チップイネーブル信号ＣＥＢにより活性化され、外部クロック信号ｅｘｔＣＬＫに非同期に入力される出力イネーブル信号／ＯＥが入力される。同期化回路１からは、サスペンド状態において内部クロック信号ＩＣＬＫ、ＩＣＬＫＢを停止制御する内部クロック制御信号ＯＥＢ＿ＣＬＫＳが出力されると共に、クロック信号ＣＬＫにより出力イネーブル信号／ＯＥが同期化されて、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣが出力される。同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣは、レディ制御回路２、出力バッファ回路３に供給される。
【００３４】
出力バッファ回路３は、メモリセルアレイ９から内部アドレスＡＤに応じて読み出されるデータを出力する。同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣにより制御され、出力イネーブル信号／ＯＥによりサスペンドエントリーのサスペンド命令を受けると、その後のクロック信号ＣＬＫにより同期化されたタイミングで、データ出力は出力禁止状態とされる。データ出力禁止状態においては、データ端子（ＤＡＴＡ）はハイインピーダンス状態となり、システムバスへのデータ出力を禁止してバスを開放する。これにより、システムバスは他のデバイスに接続することが可能となる。
【００３５】
レディ制御回路２は、出力バッファ回路３と同様に同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣにより制御される。出力イネーブル信号／ＯＥによりサスペンドエントリーのサスペンド命令を受け、その後のクロック信号ＣＬＫにより同期化されたタイミングでデータ端子（ＤＡＴＡ）がハイインピーダンス状態となることに合わせて、レディ信号ＲＤＹが出力される。レディ信号ＲＤＹは、システム制御装置（不図示）に対して半導体記憶装置がサスペンド状態に移行したことを通知する通知信号である。レディ信号ＲＤＹを受けることにより、システム制御装置は、データ端子（ＤＡＴＡ）がシステムバスから切り離されたことを確認することができる。
【００３６】
尚、レディ制御回路２には、バーストカウンタ８からアドレスバウンダリ信号ＡＢが入力される。アドレスバウンダリ信号ＡＢとは、バーストカウンタ８によるアドレスカウントに応じて、メモリセルアレイ９内の回路構成によりワード線の変更等の活性領域が切り替えられる場合に出力される信号である。活性領域の切り替えには追加のアクセス時間が必要とされるため、レディ信号ＲＤＹの出力制御をするタイミングを調整する必要があるからである。
【００３７】
図２には、同期化回路１の第１具体例を示す。チップイネーブル信号ＣＥＢと出力イネーブル信号／ＯＥが入力されるノアゲート１１はインバータゲート１２に接続され、インバータゲート１２の出力端子から内部出力イネーブル信号ＯＥＢが出力される。インバータゲート１２の出力端子は、フリップフロップ回路１３のデータ入力端子（Ｄ）とノアゲート１４の一方の入力端子に接続される。フリップフロップ回路１３は、クロック信号ＣＬＫにより同期制御され、出力端子（Ｑ）は、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣが出力されると共に、ノアゲート１４の他方の入力端子に接続される。ノアゲート１４はインバータゲート１５を介して内部クロック制御信号ＯＥＢ＿ＣＬＫＳが出力される。
【００３８】
チップイネーブル信号ＣＥＢがローレベルに活性化されることにより、ノアゲート１１は論理反転機能を有することとなり、出力イネーブル信号／ＯＥの同相信号として内部出力イネーブル信号ＯＥＢが得られる。内部出力イネーブル信号ＯＥＢは、フリップフロップ回路１３に取り込まれ、次サイクルのクロック信号ＣＬＫに同期して同相信号の同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣが出力される。従って、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣは、出力イネーブル信号／ＯＥと同相の信号であってクロック信号ＣＬＫに同期した信号として得られる。更に、ノアゲート１４およびインバータゲート１５により、内部出力イネーブル信号ＯＥＢと同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣとの論理和信号として内部クロック制御信号ＯＥＢ＿ＣＬＫＳが出力される。
【００３９】
ここで、サスペンド状態を示す出力イネーブル信号／ＯＥはハイレベルである。クロック信号ＣＬＫに非同期にハイレベルに遷移することにより内部出力イネーブル信号ＯＥＢもハイレベルに遷移する。同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣのハイレベル遷移は次サイクル以降のクロック信号ＣＬＫに同期して出力される。従って、サスペンドエントリー時には、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣのハイレベル遷移に先立つ内部出力イネーブル信号ＯＥＢのハイレベル遷移により、内部クロック制御信号ＯＥＢ＿ＣＬＫＳがハイレベルに遷移する。これに対して、サスペンドエグジット時には、内部出力イネーブル信号ＯＥＢのローレベル遷移に遅れて次サイクル以降のクロック信号ＣＬＫに同期して、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣがローレベル遷移する。従って、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣのローレベル遷移により、内部クロック制御信号ＯＥＢ＿ＣＬＫＳがローレベルに遷移する。
【００４０】
図３には、フリップフロップ回路１３の具体例を示す。インバータゲートＩ１１により、クロック信号ＣＬＫに対する反転信号ＣＬＫＢが生成される。データ入力端子（Ｄ）は、相補のクロック信号ＣＬＫ、ＣＬＫＢにより同期制御され、ローレベルのクロック信号ＣＬＫにより導通制御されるトランスファゲートＴ１１を介してラッチ回路Ｌ１１に接続される。ラッチ回路Ｌ１１の出力は、相補のクロック信号ＣＬＫ、ＣＬＫＢにより同期制御され、ハイレベルのクロック信号ＣＬＫにより導通制御されるトランスファゲートＴ１２を介してラッチ回路Ｌ１２に接続される。ラッチ回路Ｌ１２の出力は出力端子（Ｑ）に接続される。
【００４１】
クロックサイクルの後半であるクロック信号ＣＬＫのローレベル状態においてデータ入力端子（Ｄ）からの信号が入力されラッチ回路Ｌ１１にラッチされる。クロック信号ＣＬＫがハイレベルに遷移し次のクロックサイクルが開始されることにより、ラッチ回路Ｌ１１にラッチされている信号がラッチ回路Ｌ１２に伝播し、出力端子（Ｑ）から出力される。これにより、クロック信号ＣＬＫのクロックサイクルの開始タイミングに同期して信号が出力されることとなり、データ入力端子（Ｄ）に入力される信号の同期化をすることができる。
【００４２】
図４には、クロック制御回路５の具体例を示す。２つのラッチ回路Ｌ５１、Ｌ５２を備えている。各ラッチ回路Ｌ５１、Ｌ５２への信号の取り込みは、電源電圧ＶＣＣから接地電圧に向かって直列に接続されているＰＭＯＳトランジスタＰ５１、Ｐ５２およびＮＭＯＳトランジスタＮ５１と、Ｐ５３、Ｐ５４およびＮ５２とにより行われる。
【００４３】
ＰＭＯＳトランジスタＰ５１のゲート端子にはクロック信号ＣＬＫが入力され、ＰＭＯＳトランジスタＰ５２とＮＭＯＳトランジスタＮ５１とのゲート端子には内部クロック制御信号ＯＥＢ＿ＣＬＫＳが接続されている。また、ＰＭＯＳトランジスタＰ５３のゲート端子にはラッチ回路Ｌ５１の出力端子（ＮＮ１）が接続され、ＰＭＯＳトランジスタＰ５４とＮＭＯＳトランジスタＮ５２とのゲート端子には反転されたクロック信号ＣＬＫＢが入力される。
【００４４】
バースト読み出し状態では、内部クロック制御信号ＯＥＢ＿ＣＬＫＳがローレベルであり、クロックサイクル後半のクロック信号ＣＬＫがローレベルとなるタイミングでラッチ回路Ｌ５１にハイレベルが取り込まれ、出力端子（ＮＮ１）からローレベルが出力される。ラッチ回路Ｌ５１はこの状態をラッチする。ＰＭＯＳトランジスタＰ５３は導通状態となり、ＰＭＯＳトランジスタＰ５４とＮＭＯＳトランジスタＮ５２とにより、反転クロック信号ＣＬＫＢが反転されてラッチ回路Ｌ５２にクロック信号の同相信号が取り込まれる。ラッチ回路Ｌ５２では信号レベルが再反転されて出力される。この信号が反転された内部クロック信号ＩＣＬＫＢとして出力されると共に、インバータゲートＩ５１を介して内部クロック信号ＩＣＬＫとして出力される。
【００４５】
サスペンド状態では内部クロック制御信号ＯＥＢ＿ＣＬＫＳがハイレベルとなる。ＰＭＯＳトランジスタＰ５２が非導通状態に、ＮＭＯＳトランジスタＮ５１が導通状態になり、ラッチ回路Ｌ５１にはローレベルが取り込まれ、出力端子（ＮＮ１）からはハイレベルが出力される。この信号を受けＰＭＯＳトランジスタＰ５３は非導通状態となる。ラッチ回路Ｌ５２には、ハイレベルの反転クロック信号ＣＬＫＢに応じてローレベルが取り込まれラッチされる。内部クロック信号ＩＣＬＫはローレベルに固定される。
【００４６】
これにより、出力イネーブル信号／ＯＥがハイレベル遷移することにより内部クロック制御信号ＯＥＢ＿ＣＬＫＳがハイレベル遷移した後の次のクロックサイクルから、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣがローレベル遷移することにより内部クロック制御信号ＯＥＢ＿ＣＬＫＳがローレベル遷移するクロックサイクルまでの間、内部クロック信号ＩＣＬＫ、ＩＣＬＫＢが停止する。
【００４７】
尚、反転クロック信号ＣＬＫＢから内部クロック信号ＩＣＬＫ、ＩＣＬＫＢに至るクロック信号の伝播系路上にフリップフロップ回路を挿入することにより、サスペンドエントリーから内部クロック信号の停止まで、およびサスペンドエグジットから内部クロック信号の動作再開までのレイテンシを調整することができることは言うまでもない。
【００４８】
図５には、レディ制御回路２の具体例を示す。バッファ回路２４を介して出力されるレディ信号ＲＤＹは、論理和回路２３により下記の３つの場合で出力される。
【００４９】
第１は、出力イネーブル信号／ＯＥによりサスペンド状態が遷移する場合である。サスペンドエントリー／エグジットにより出力イネーブル信号／ＯＥがハイ／ローレベルに遷移すると、クロック信号ＣＬＫに同期して同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣもハイ／ローレベルに遷移する。これが論理和回路２３およびバッファ回路２４を介してロー／ハイレベルのレディ信号ＲＤＹとして出力される。レディ信号ＲＤＹの出力制御は、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣに同期して行われる。同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣは、図２または後述する図７に例示される同期化回路により、出力イネーブル信号／ＯＥの遷移から確定したクロック信号ＣＬＫの動作サイクル後に出力されるので、出力イネーブル信号／ＯＥの遷移から確定したタイミングでレディ信号ＲＤＹが出力されることとなる。
【００５０】
第２は、バースト動作の開始時、初期アドレスＡｄｄの取り込みから初期データが出力されるまでの待ち時間をレイテンシ制御することにより、この期間の出力データは無効であることを通知する場合である。内部クロック信号ＩＣＬＫとアドレスラッチ信号ＡＶＤとが入力されるイニシャルレイテンシカウンタ２１が、アドレスラッチ信号ＡＶＤからの所定クロックサイクルをカウントすることにより制御が行われる。
【００５１】
第３は、バースト動作によりアドレスが順次切り替わる際、アドレスの切り替えに応じて、選択活性化されていないワード線等の非活性領域にアクセスが移動する場合に、活性領域を切り替えて新たな領域からデータが出力されるまでの待ち時間をレイテンシ制御することにより、この期間の出力データは無効であることを通知する場合である。内部クロック信号ＩＣＬＫとアドレスバウンダリ信号ＡＢとが入力されるアドレスバウンダリカウンタ２２が、アドレスバウンダリ信号ＡＢに応じて所定クロックサイクルをカウントすることにより制御が行われる。
【００５２】
図６には、実施形態において、サスペンドエントリー／エグジット時のデータおよびレディ信号ＲＤＹの出力制御について、レイテンシが設定されない場合（レイテンシ０）の動作波形を示す。出力イネーブル信号／ＯＥがハイレベル遷移すると、次のクロックサイクルにおいてサスペンドエントリーされる。クロックサイクルの開始に先立つ内部クロック制御信号ＯＥＢ＿ＣＬＫＳのハイレベル遷移により内部クロック信号ＩＣＬＫは停止する。また、サスペンドエントリーのクロックサイクルにおいて同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣがハイレベル遷移することにより、データＤｎの出力が禁止されてデータ端子（ＤＡＴＡ）がハイインピーダンス状態になると共に、レディ信号ＲＤＹがローレベル遷移して半導体記憶装置がサスペンド状態に入ったことを通知する。
【００５３】
出力イネーブル信号／ＯＥがローレベル遷移すると、次のクロックサイクルにおいてサスペンドエグジット（レジューム）される。同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣがローレベル遷移することによりデータＤｎの出力が再開されると共に、レディ信号ＲＤＹがハイレベル遷移して半導体記憶装置がサスペンド状態から脱したことを通知する。内部クロック信号ＩＣＬＫは、サスペンドエグジットのクロックサイクルによりローレベル遷移する内部クロック制御信号ＯＥＢ＿ＣＬＫＳに応じて、更に次のクロックサイクルから動作を再開する。サスペンドエグジットのクロックサイクルでは、バーストカウンタ８による内部アドレスＡＤの遷移は行われておらず、サスペンドエントリー時のデータＤｎが出力される。
【００５４】
図７には、同期化回路１の第２具体例を示す。第１具体例（図２）がサスペンドエントリー／エグジットの次のクロックサイクルでデータの出力禁止／再開およびレディ信号ＲＤＹのロー／ハイレベル出力が行われる（レイテンシ０）ことに代えて、サスペンドエントリー／エグジットからデータの出力禁止／再開およびレディ信号ＲＤＹのロー／ハイレベル出力までのレイテンシを調整することができる。第１具体例（図２）のフリップフロップ回路１３に代えて、フリップフロップ回路１３ａ乃至１３ｄとマルチプレクサ１６、１７を備える構成である。
【００５５】
クロック信号ＣＬＫにより制御されるフリップフロップ回路１３ａ乃至１３ｄは、フリップフロップ回路１３ａのデータ入力端子（Ｄ）に内部出力イネーブル信号ＯＥＢが入力されると共に、出力端子（Ｑ）がフリップフロップ回路１３ｂのデータ入力端子（Ｄ）に接続され、以下順次、出力端子（Ｑ）とデータ入力端子（Ｄ）とを直列に接続する。各フリップフロップ回路１３ａ乃至１３ｄの出力端子（Ｑ）からの出力信号Ｑ１乃至Ｑ４は、マルチプレクサ１６に入力され、内部出力イネーブル信号ＯＥＢおよび出力信号Ｑ１乃至Ｑ３は、マルチプレクサ１７に入力される。
【００５６】
マルチプレクサ１６、１７は、レイテンシ調整信号（不図示）により入力信号のうちの１つを選択して出力する。各々のマルチプレクサ１６、１７により選択される信号の組み合わせは、レイテンシ０乃至３に応じて（Ｑ１、ＯＥＢ）、（Ｑ２、Ｑ１）、（Ｑ３、Ｑ２）、（Ｑ４、Ｑ３）となる。フリップフロップ回路１３ａから１３ｄに向けてクロックサイクルごとに順次、内部出力イネーブル信号ＯＥＢが伝播されるので、フリップフロップ回路１３ａ乃至１３ｄの入出力信号を選択することにより適宜にレイテンシを設定することができる。図７では、４つのフリップフロップ回路１３ａ乃至１３ｄを備えレイテンシ０乃至３を調整できる構成を例示したが、フリップフロップ回路を更に直列接続すれば、レイテンシ４以上の設定とすることも可能である。
【００５７】
図８には、第２具体例の同期化回路（図７）によりレイテンシを２に調整された場合の動作波形を示す。出力イネーブル信号／ＯＥのレベル遷移から３クロックサイクル目に同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣがレベル遷移する。サスペンドエントリー／エグジットによるデータおよびレディ信号ＲＤＹの出力遷移は、同期化出力イネーブル信号ＯＥＢ＿ＳＹＮＣにより行われるので、出力イネーブル信号／ＯＥのレベル遷移から３クロックサイクル目で、データの出力禁止／再開およびレディ信号ＲＤＹのロー／ハイレベル出力遷移が行われる。レイテンシは２に調整される。
【００５８】
以上詳細に説明したとおり、本実施形態に係る半導体記憶装置、および半導体記憶装置の制御方法では、出力制御信号である出力イネーブル信号／ＯＥが外部制御信号である外部クロック信号ｅｘｔＣＬＫに非同期に入力されて、サスペンド状態の開始、または終了（サスペンドエントリー、またはサスペンドエグジット）が指令される場合にも、データの出力状態から出力禁止状態への移行、または出力禁止状態から出力状態への移行が外部クロック信号ｅｘｔＣＬＫに同期して行われる。出力イネーブル信号／ＯＥによるサスペンド命令から一意に確定する外部クロック信号ｅｘｔＣＬＫの入力タイミングにおいてデータの出力状態が切り替わり、迅速かつ安定した動作を実現することができる。データの出力状態の切り替わりが、外部クロック信号ｅｘｔＣＬＫに同期制御されるので、外部クロック信号ｅｘｔＣＬＫの動作サイクルが高速化された場合にも安定した動作を実現することができる。
【００５９】
また、サスペンド状態の遷移に応じてデータの出力状態が切り替わったことを、外部クロック信号ｅｘｔＣＬＫに同期した通知信号であるレディ信号ＲＤＹによりシステム制御装置等の外部装置に対して通知することができる。レディ信号ＲＤＹによる通知タイミングとデータの出力状態の切り替わりタイミングとは、同じ外部クロック信号ｅｘｔＣＬＫに同期したタイミングで行われるので、出力イネーブル信号／ＯＥによるサスペンド命令から一意に確定する外部クロック信号ｅｘｔＣＬＫの入力タイミングにおいてデータの出力状態の切り替えに加えて、レディ信号ＲＤＹの出力を迅速かつ安定して行うことができる。外部クロック信号ｅｘｔＣＬＫに同期制御されるので、外部クロック信号ｅｘｔＣＬＫの動作サイクルが高速化された場合にも安定した動作を実現することができる。
【００６０】
サスペンド状態の遷移タイミングを、出力イネーブル信号／ＯＥによるサスペンド命令から一意に確定する外部クロック信号ｅｘｔＣＬＫの入力タイミングにおいて通知することができる。レディ信号ＲＤＹが外部クロック信号ｅｘｔＣＬＫに同期した一定のタイミングで出力されるため、本発明の半導体記憶装置を含んだ複数のデバイス間でシステムバスを共有するシステム構成において、データ転送のためにシステムバスに接続されるデバイスの切り替えタイミングを、的確に通知することができる。データの出力禁止状態への遷移タイミングが不明であることに起因して出力状態の遷移前に他のデバイスがシステムバスに接続されてしまいバス上でデータのバスファイトが発生してしまうことはなく、安定して迅速にデバイスを切り替えることができる。
【００６１】
また、サスペンド命令による、データの出力状態の遷移またはレディ信号ＲＤＹの出力を、外部クロック信号ｅｘｔＣＬＫの動作サイクル単位で出力レイテンシを付加した上で出力することができる。外部システム仕様に対して柔軟に調整することができる。
【００６２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、外部制御信号として外部クロック信号ｅｘｔＣＬＫを例にとり、同期型半導体記憶装置のバースト読み出し動作を例示して説明したが、本発明はこれに限定されるものではなく、外部クロック信号ｅｘｔＣＬＫに代えて／ＣＡＳ信号等を使用して動作させてやれば、非同期型の半導体記憶装置に対しても同様に適用することができる。
【００６３】
【発明の効果】
本発明によれば、バースト読み出し動作等のデータの連続読み出し時に、データの出力制御と共にサスペンドおよびレジュームの機能を行う出力制御信号が、外部制御信号に非同期に入力される場合にも、データの出力禁止または出力再開といった出力制御を、外部制御信号に同期動作させると共に、サスペンド状態であるか否かを通知する通知信号を備え、この通知信号についても、データの出力制御と同様に同期動作させることができる半導体記憶装置、および半導体記憶装置の制御方法を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施形態を示す回路ブロック図である。
【図２】 同期化回路の第１具体例を示す回路図である。
【図３】 フリップフロップ回路の具体例を示す回路図である。
【図４】 クロック制御回路の具体例を示す回路図である。
【図５】 レディ制御回路の具体例を示す回路図である。
【図６】 実施形態の第１動作波形図である（レイテンシ０の場合）。
【図７】 同期化回路の第２具体例を示す回路図である。
【図８】 実施形態の第２動作波形図である（レイテンシ２の場合）。
【図９】 従来技術の要部を示す回路ブロック図である。
【図１０】 従来技術の出力バッファ回路を示す回路図である。
【符号の説明】
１ 同期化回路
２ レディ制御回路
３ 出力バッファ回路
４ クロックバッファ
５ クロック制御回路
６ アドレスラッチ制御回路
７ アドレスバッファ
８ バーストカウンタ
９ メモリセルアレイ
ＣＬＫ、ＣＬＫＢ クロック信号
ＩＣＬＫ、ＩＣＬＫＢ 内部クロック信号
ＯＥＢ 内部出力イネーブル信号
ＯＥＢ＿ＣＬＫＳ 内部クロック制御信号
ＯＥＢ＿ＳＹＮＣ 同期化出力イネーブル信号
ＲＤＹ レディ信号
／ＯＥ 出力イネーブル信号
Claims (9)
- 外部制御信号に同期して連続したデータ出力動作を行う半導体記憶装置において、
データの出力制御命令であると共に連続データ出力時におけるサスペンド命令を兼ねる出力制御信号が、前記外部制御信号とは非同期に入力される出力制御端子と、
前記出力制御端子に接続され、前記出力制御信号を前記外部制御信号に同期して取得し同期化出力制御信号として出力する同期化回路と、
前記同期化出力制御信号によりデータ出力の許否を同期制御する出力バッファ回路とを備えることを特徴とする半導体記憶装置。 - 前記サスペンド命令による出力データの有効・無効を通知する通知信号が出力される通知端子と、
前記通知端子に接続され、前記同期化出力制御信号により前記通知信号を同期制御する通知回路とを備えることを特徴とする請求項１に記載の半導体記憶装置。 - 前記同期化回路は、前記出力制御信号を前記外部制御信号に同期して取得するために１のフリップフロップ回路を備えることを特徴とする請求項１に記載の半導体記憶装置。
- 前記同期化回路は、前記同期化出力制御信号の出力レイテンシを調整するために、更に１以上のフリップフロップ回路を備えることを特徴とする請求項３に記載の半導体記憶装置。
- 前記同期化回路は、
前記出力制御信号によるサスペンドエントリーの指令時には、前記出力制御信号に応じて、前記外部制御信号に基づいて生成される内部同期信号の停止指令をし、前記出力制御信号によるサスペンドイグジット指令時には、前記同期化出力制御信号に応じて、前記内部同期信号の出力指令をすることを特徴とする請求項１に記載の半導体記憶装置。 - 外部制御信号に同期して連続したデータ出力動作を行う半導体記憶装置の制御方法において、
データの出力制御命令であると共に連続データ出力時におけるサスペンド命令を兼ね、前記外部制御信号とは非同期に発せられる出力制御信号を、前記外部制御信号に同期して取得する信号同期化ステップと、
取得された前記出力制御信号に基づき、データ出力の許否を同期制御するデータ出力同期制御ステップとを有することを特徴とする半導体記憶装置の制御方法。 - 前記外部制御信号に同期して取得された前記出力制御信号に基づき、前記サスペンド命令による出力データの有効・無効を通知する通知ステップを有することを特徴とする請求項６に記載の半導体記憶装置の制御方法。
- 前記信号同期化ステップにより取得された前記出力制御信号に対して、前記外部制御信号の動作サイクル単位で遅延する遅延出力制御信号を得る遅延ステップを有し、
前記遅延出力制御信号により、前記データ出力同期制御ステップ、または前記通知ステップが行われることを特徴とする請求項６または７に記載の半導体記憶装置の制御方法。 - 前記データ出力同期制御ステップは、
前記出力制御信号によるサスペンドエントリーの指令時に、前記出力制御信号に応じて、前記外部制御信号に基づいて生成される内部同期信号の停止指令を発するステップと、
前記出力制御信号によるサスペンドイグジット指令時に、前記外部制御信号に応じて、前記内部同期信号の出力指令を発するステップとを有することを特徴とする請求項６に記載の半導体記憶装置の制御方法。
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