JP3686265B2 - 内部クロック発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部から供給されるシステムクロックに同期した内部クロックを生成する内部クロック発生回路に関する。
【０００２】
【従来の技術】
内部クロック発生回路は、システムと半導体メモリ装置のインタフェースを行う回路であり、例えばＴＴＬ（Transistor Transistor Logic）レベルのシステムクロックから、それに同期したＣＭＯＳ（Complementary Metal Oxide Semiconductor）レベルの内部クロックを発生する回路である。内部クロックは、メモリ外部から入力される信号／ＲＡＳ，／ＣＡＳ，／ＷＥなどをメモリの内部に入出力するトリガとなる。
【０００３】
その動作は、同期型半導体メモリ装置においてはシステムクロックに応じて内部クロックを発生し、内部クロックはメモリ素子に対するデータ書込／読出の全動作を制御する基準信号となる。内部クロックを生成するために、同期型半導体メモリ装置では、外部から供給されるシステムクロックに応答するクロックバッファを採用している。そのために、システムクロックと内部クロックの位相にはズレが生じる。したがって、システムクロックを半導体メモリ装置に入力すると、メモリ内部の動作は常に位相差分遅くなる。
【０００４】
そのために、外部から供給されるシステムクロックと内部クロックの位相を合わせる研究が行われている。位相差を取り除くための方法としては、位相同期ループ、遅延同期ループなどを用いてシステムクロックと内部クロックのスキュー（skew）を最少化するものが提案されている。しかしこれらの方法では、位相を合わせるために長時間かかり、デバイスが動作しない待機状態でも全体の待機電流を増加させるため、高速の同期型半導体メモリ装置には不向きである。そこで、デジタル遅延同期方式を採用する内部クロック発生回路が開発されている。デジタル遅延同期方式を採用する従来の内部クロック発生回路は、図１に示すように、単位遅延器と位相検出器とを用いる。
【０００５】
図１を参照すると、クロックバッファＢＤＣは、ＴＴＬレベルの外部クロックＣＬＫをＣＭＯＳレベルのクロックＰＣＬＫ＿Ｍに変換する回路である。クロックＰＣＬＫ＿Ｍは、メイン遅延器ＭＤＣ、位相検出器ＰＤＣｉ（ｉは自然数）及び単位遅延器ＢＵＤ１に入力される。メイン遅延器ＭＤＣはクロックバッファＢＤＣと同じ遅延値を有する遅延回路であり、クロックＭＤを出力する。メイン遅延器ＭＤＣには、第２同期遅延ラインの単位遅延器ＦＵＤ１〜ＦＵＤｎが直列に接続される。単位遅延器ＦＵＤ１〜ＦＵＤｎはそれぞれ同じ遅延値を持ち、クロックＤ１〜Ｄｎを出力する。位相検出器ＰＤＣ１〜ＰＤＣｉ（ｉ＝ｎ＋１）は、入力されるクロックＭＤ、Ｄ１〜ＤｎをクロックＰＣＬＫ＿Ｍによってラッチした後、前段の位相検出器の出力Ｔ２〜Ｔｉとラッチした信号とを比較し、位相が一致するときのみ活性化信号Ｆｉを出力する。ここで一番目の位相検出器ＰＤＣ１に入力される信号Ｔ１は、予めハイレベルに設定されている。位相検出器ＰＤＣ１〜ＰＤＣｉは、信号Ｔ１〜Ｔｉによって活性／非活性化する。すなわち信号Ｔ１〜Ｔｉは、外部クロックＣＬＫの位相と内部クロックＰＣＬＫの位相が一致すると、活性化信号Ｆｉを出力し、後段の位相検出器をディセーブルする。
【０００６】
またクロックＰＣＬＫ＿Ｍは、第１同期遅延ラインとして直列に接続される単位遅延器ＢＵＤ１〜ＢＵＤｎの単位遅延器ＢＵＤ１にも入力される。単位遅延器ＢＵＤ１〜ＢＵＤｎはそれぞれ同じ遅延値を持ち、クロックＤ１’〜Ｄｎ’を出力する。内部クロックＰＣＬＫの出力端子と単位遅延器ＢＵＤ１〜ＢＵＤｎの間には、スイッチＳＷ１〜ＳＷｉが接続され、このスイッチＳＷ１〜ＳＷｉは活性化信号Ｆｉにより制御される。
【０００７】
図２は、図１の回路の出力タイミングを示すタイムチャートである。
【０００８】
内部クロック発生回路にシステムクロックである外部クロックＣＬＫが入力されると、外部クロックＣＬＫはクロックバッファＢＤＣにより、クロックＰＣＬＫ＿Ｍになる。クロックＰＣＬＫ＿Ｍは、クロックバッファＢＤＣと同じ遅延値を有するメイン遅延器ＭＤＣにより遅延されてクロックＭＤになる。またクロックＰＣＬＫ＿Ｍは、位相検出器ＰＤＣ１〜ＰＤＣｉ（ｉ＝ｎ＋１）及び単位遅延器ＢＵＤ１にも入力される。クロックＭＤは、単位遅延器ＦＵＤ１〜ＦＵＤｎによりそれぞれの遅延値を持つクロックＤ１〜Ｄｎになる。ここで、第２同期遅延ラインを構成する単位遅延器ＦＵＤ１〜ＦＵＤｎと第１同期遅延ラインを構成する単位遅延器ＢＵＤ１〜ＢＵＤｎの各遅延器の遅延値は同じである。クロックＭＤ、Ｄ１〜Ｄｎは、位相検出器ＰＤＣ１〜ＰＤＣｉに入力される。クロックＭＤ、Ｄ１〜Ｄｎは、クロックＰＣＬＫ＿Ｍにより位相検出器ＰＤＣ１〜ＰＤＣｉにラッチされ、ラッチ信号の位相と前段の位相検出器の出力信号の位相とを比較し、一致すると活性化した活性化信号Ｆｉを出力する。スイッチＳＷ１〜ＳＷｉは活性化した活性化信号Ｆｉが入力されるスイッチのみオンとなり、残りのスイッチはオフになる。オンのスイッチＳＷｉを通して出力される遅延クロックＤｎ’を内部クロックＰＣＬＫとして用いる。これにより内部クロックＰＣＬＫは、外部クロックＣＬＫと同期する信号として動作する。
【０００９】
このような動作による内部クロックＰＣＬＫと外部クロックＣＬＫの同期にかかる時間は、外部クロックＣＬＫの２周期分である。このような同期方式を用いる内部クロック発生回路は、従来の位相同期ループや遅延同期ループより速く外部クロックＣＬＫと同期するので、同期動作時間の短縮という利点がある。しかし、それ以外に解決すべき問題が存在する。これをさらに具体的な回路図である図３を参照して説明する。
【００１０】
図３は、クロックバッファＢＤＣを、外部クロックＣＬＫの入力バッファと内部クロックＰＣＬＫの出力バッファに分割した図面である。すなわちメイン遅延器ＭＤＣの遅延値は、クロックバッファＢＤＣ１（図示せず）と内部遅延器ＩＤの遅延値の和である。クロックバッファＢＤＣ１には外部クロックＣＬＫが入力され、内部遅延器ＩＤはスイッチＳＷ１〜ＳＷｉの出力端子に接続される。図３ではクロックバッファＢＤＣを分割したが、図１のようにクロックバッファＢＤＣの遅延値を分割することなく、メイン遅延器ＭＤＣと同じ遅延値を有するように設計することもできる。また内部クロック発生回路は、クロックバッファＢＤＣ１とメイン遅延器ＭＤＣの間に接続され、書込／読出時に活性化するスイッチング制御信号ＰＳＤＬＥにより制御される論理制御部を備える。
【００１１】
論理制御部は、クロックＰＣＬＫ＿Ｍとスイッチング制御信号ＰＳＤＬＥを入力とするＮＡＮＤゲートＮＧ４と、クロックＰＣＬＫ＿ＭをインバータＩ２３を通して反転させたクロックとスイッチング制御信号ＰＳＤＬＥを入力とするＮＡＮＤゲートＮＧ３とから構成される。ＮＡＮＤゲートＮＧ４の出力は位相検出器ＰＤＣ１〜ＰＤＣｉに入力され、ＮＡＮＤゲートＮＧ３の出力は第１同期遅延ライン、メイン遅延器ＭＤＣ及び位相検出器ＰＤＣ１〜ＰＤＣｉに入力される。
【００１２】
外部クロックＣＬＫを入力とするクロックバッファＢＤＣ１は直列接続されるインバータで構成され、メイン遅延器ＭＤＣはクロックバッファＢＤＣ１に直列接続されるインバータＩ５〜Ｉ１０からなる。また、メイン遅延器ＭＤＣと同じ遅延値を有するように、クロックバッファＢＤＣ１に内部遅延器ＩＤの遅延値を加算する。内部遅延器ＩＤは内部クロックＰＣＬＫ＿Ｍを出力しており、直列接続されるインバータＩ２１，Ｉ２２で構成される。同じ遅延値を有する単位遅延器ＦＵＤ１〜ＦＵＤｎ，ＢＵＤ１〜ＢＵＤｎは、それぞれ二つのインバータＩ１１，Ｉ１２から構成される。位相検出器ＰＤＣ１〜ＰＤＣｉは、伝送ゲートＴＧ１，ＴＧ２と、ラッチ回路Ｌ１，Ｌ２と、インバータＩ１３，Ｉ１６，Ｉ１９と、ＮＡＮＤゲートＮＧ１，ＮＧ２とから構成される。
【００１３】
位相検出器ＰＤＣ１〜ＰＤＣｉにおいて、伝送ゲートＴＧ１はＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる。ＮＭＯＳトランジスタのゲートはクロックＰＣＬＫ＿Ｍによってスイッチングされ、ＰＭＯＳトランジスタのゲートはクロックＰＣＬＫ＿Ｍの反転信号によりスイッチングされる。反転信号は、クロックバッファＢＤＣ１と位相検出器ＰＤＣ１の間に接続されるＮＡＮＤゲート４で作られる。位相検出器ＰＤＣ１〜ＰＤＣｉは、第２同期遅延ラインから出力される信号Ｄｎを、伝送ゲートＴＧ１によりラッチ回路Ｌ１にラッチする。ラッチ回路Ｌ１は、二つのインバータＩ１４，Ｉ１５から構成される。ラッチ回路Ｌ１には、ラッチした信号を反転させるインバータＩ１６が、ラッチ回路Ｌ１と伝送ゲートＴＧ２の間に接続される。伝送ゲートＴＧ２はクロックＰＣＬＫ＿Ｍの反転信号に応じてスイッチング動作を行う。つまり、伝送ゲートＴＧ２を構成するＰＭＯＳトランジスタのゲートはクロックＰＣＬＫ＿Ｍによりスイッチングされ、ＮＭＯＳトランジスタのゲートはインバータＩ１３’により反転されるクロックによりスイッチングされる。伝送ゲートＴＧ２の出力にはラッチ回路Ｌ２が接続され、ラッチ回路Ｌ２はＮＡＮＤゲートＮＧ１に接続される。またＮＡＮＤゲートＮＧ１には前段の位相検出器ＰＤＣｉの出力Ｔｉも入力される。
【００１４】
ＮＡＮＤゲートＮＧ１の出力信号と信号Ｔｉを入力とするＮＡＮＤゲートＮＧ２の出力がローレベルのとき、スイッチＳＷ１がオンする。ＮＡＮＤゲートＮＧ１の出力にはインバータＩ１９が接続されており、インバータＩ１９を通して後段の位相検出器ＰＤＣ２の活性化を制御する信号Ｔ２を出力する。ラッチ回路Ｌ１に接続されるＮＭＯＳトランジスタＮＴ１とラッチ回路Ｌ２に接続されるＮＭＯＳトランジスタＮＴ２は、位相検出器ＰＤＣ〜ＰＤＣｉ１の初期レベルを設定するための素子である。これらのトランジスタＮＴ１，ＮＴ２のゲートには、パワーアップ動作より速く立ち上がる信号ＶＣＣＨＢが印加される。
【００１５】
スイッチＳＷ１〜ＳＷｉは、対応する位相検出器ＰＤＣ１〜ＰＤＣｉ内のＮＡＮＤゲートＮＧ２に接続され、ＮＡＮＤゲートＮＧ２に接続されるインバータＩ２０と、インバータＩ２０で反転した信号によりスイッチング動作を行うＮＭＯＳトランジスタと、ＮＡＮＤゲートＮＧ２の出力信号によりスイッチング動作を行うＰＭＯＳトランジスタとから構成される。スイッチＳＷ１〜ＳＷｉを構成する伝送ゲートＴＧ３は、このＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなり、単位遅延器ＢＵＤ１〜ＢＵＤｎと内部遅延器ＩＤの間に接続される。
【００１６】
図２に示すように、クロックＰＣＬＫ＿Ｍがハイレベルに遷移すると、伝送ゲートＴＧ１のオン状態でハイレベルのクロックＤ１１が位相検出器ＰＤＣ１２に入力されることにより、信号Ｔ１３は活性化状態のハイレベルからローレベルに遷移して後端以降の位相検出器ＰＤＣ１３〜ＰＤＣｉをディセーブルする。すなわち、後端以降の位相検出器ＰＤＣ１３〜ＰＤＣｉはＮＡＮＤゲートＮＧ２を通してハイレベルを出力する。これによりスイッチＳＷ１３〜ＳＷｉはオフ状態になる。したがって、クロックバッファＢＤＣ１、単位遅延器ＢＵＤ１〜ＢＵＤ１１及び内部遅延器ＩＤを経由した外部クロックＣＬＫが内部クロックＰＣＬＫとして用いられる。内部クロックＰＣＬＫは外部クロックＣＬＫとの位相遅延差なしに同期する。
【００１７】
【発明が解決しようとする課題】
しかしこのような内部クロック発生回路は、多数の単位遅延器ＦＵＤ１〜ＦＵＤｎ，ＢＵＤ１〜ＢＵＤｎ及び位相検出器ＰＤＣ１〜ＰＤＣｉを備えるために、その消費電流は膨大になる。また、低周波のシステムクロックに対するマージンを確保するには、より多い単位遅延器ＦＵＤ１〜ＦＵＤｎ，ＢＵＤ１〜ＢＵＤｎ及び位相検出器ＰＤＣ１〜ＰＤＣｉが必要となり、さらに消費電流が増える。
【００１８】
本発明の目的は、消費電流を低減した内部クロック発生回路を提供することにある。
【００１９】
【課題を解決するための手段】
以上の課題を解決する本発明の内部クロック発生回路は、外部クロックを内部クロックのレベルに変換する入力バッファと、クロックを遅延する第１同期遅延ラインと、第１同期遅延ラインと同じ遅延量を持つ第２同期遅延ラインと、前記第２同期遅延ラインの遅延クロックに基づいて外部クロックと内部クロックの同期状態を検出する複数の位相検出器とを備える内部クロック発生回路において、いずれかの前記位相検出器が外部クロックと内部クロックとの位相の一致を検出すると、検出した位相検出器に対応する第１同期遅延ラインのクロックを内部クロックとし、第２同期遅延ラインを介して位相検出器へクロックを供給する経路を遮断する制御部を備えることを特徴とする。制御部は、入力バッファと第２同期遅延ラインの間に接続される伝送ゲートと、入力バッファと位相検出器の間に接続される伝送ゲートと、を含んで構成される。
【００２０】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施形態をより詳しく説明する。
【００２１】
図４は内部クロック発生回路の回路図である。
【００２２】
図３の回路に、スイッチングのための伝送ゲートＴＧ４，ＴＧ５とスイッチング制御部を備える制御部４００が付加される。制御部４００は論理制御部に接続され、第２同期遅延ラインに供給されるクロック経路と位相検出器ＰＤＣ１〜ＰＤＣｉに供給されるクロック経路を接続／遮断する。制御部４００は、クロックＰＣＬＫ＿Ｍの位相と内部クロックＰＣＬＫの位相が一致するとき、伝送ゲートＴＧ４，ＴＧ５を通してクロック経路を遮断して消費電流を低減する。
【００２３】
図５は図４の回路のタイムチャートである。
【００２４】
初期状態でクロックＰＣＬＫ＿Ｍと信号ＰＳＤＬＥがローレベルであれば、伝送ゲートＴＧ４〜ＴＧ６はオン状態になり、クロックを取り込むことができる。また、信号ＰＳＤＬＥがハイレベルに遷移しても伝送ゲートＴＧ４〜ＴＧ６はオン状態を保持し、入力されるクロックＰＣＬＫ＿Ｍに応じて単位遅延器ＦＵＤ１〜ＦＵＤｎ，ＢＵＤ１〜ＢＵＤｎ及び位相検出器ＰＤＣ１〜ＰＤＣｉが駆動される。しかし、メイン遅延器ＭＤＣと単位遅延器ＦＵＤ１〜ＦＵＤｎを経由して発生するクロックＤｊがクロックＰＣＬＫ＿Ｍと一致して内部クロックＰＣＬＫが発生すると、ハイレベルの内部クロックＰＣＬＫにより伝送ゲートＴＧ４〜ＴＧ６がオフ状態となり、次のサイクルから第２同期遅延ラインと位相検出器ＰＤＣ１〜ＰＤＣｉは動作しない。その後、信号ＰＳＤＬＥがローレベルになると、伝送ゲートＴＧ４〜ＴＧ６のいずれもオン状態となり、待機状態になる。
【００２５】
以上、制御部４００の動作のみを説明したが、残りの周辺動作は従来と同様である。これを説明すると、外部クロックＣＬＫに応じて所定時間遅延したクロックＰＣＬＫ＿Ｍがハイレベルに遷移すると、伝送ゲートＴＧ１のオン状態でハイレベルのクロックＤ１１が位相検出器ＰＤＣ１２に入力され、信号Ｔ１３は活性化状態のハイレベルからローレベルに遷移して後段以降の位相検出器ＰＤＣ１３〜ＰＤＣｉをディセーブルする。すなわち、後段以降の位相検出器ＰＤＣ１３〜ＰＤＣｉは、ＮＡＮＤゲートＮＧ２を通してハイレベルを出力する。ハイレベルが印加されるスイッチＳＷ１３〜ＳＷｉはオフ状態となる。したがって、クロックバッファＢＤＣ１、単位遅延器ＢＵＤ１〜ＢＵＤ１１及び内部遅延器ＩＤを経由した外部クロックＣＬＫが内部クロックＰＣＬＫとして用いられる。このような内部クロックＰＣＬＫは、外部クロックＣＬＫと同期する。ここで、内部クロックＰＣＬＫと外部クロックＣＬＫの位相が一致すると、伝送ゲートＴＧ４〜ＴＧ６はオフ状態となる。これにより、単位遅延器ＦＵＤ１〜ＦＵＤｎ及び位相検出器ＰＤＣ１〜ＰＤＣｉもオフとされる。
【００２６】
【発明の効果】
以上のような本発明の内部クロック発生回路により、外部クロックと内部クロックの同期が取れると、外部クロックと内部クロックとの位相の一致を検出した位相検出器の出力を使用してクロックを遮断することで、継続的に内部クロックを生成することができ、さらに消費電流を低減することができる。
【図面の簡単な説明】
【図１】従来の内部クロック発生回路のブロック図。
【図２】図１に示したブロック図のタイムチャート。
【図３】図１の回路の詳細回路図。
【図４】本発明の内部クロック発生回路の詳細回路図。
【図５】図４の回路のタイムチャート。
【符号の説明】
４００ 制御部
ＭＤＣ メイン遅延器
ＦＵＤｎ、ＢＵＤｎ 単位遅延器
ＳＷｉ スイッチ
ＰＤＣｉ 位相検出器
ＩＤ 内部遅延器
【発明の属する技術分野】
本発明は、外部から供給されるシステムクロックに同期した内部クロックを生成する内部クロック発生回路に関する。
【０００２】
【従来の技術】
内部クロック発生回路は、システムと半導体メモリ装置のインタフェースを行う回路であり、例えばＴＴＬ（Transistor Transistor Logic）レベルのシステムクロックから、それに同期したＣＭＯＳ（Complementary Metal Oxide Semiconductor）レベルの内部クロックを発生する回路である。内部クロックは、メモリ外部から入力される信号／ＲＡＳ，／ＣＡＳ，／ＷＥなどをメモリの内部に入出力するトリガとなる。
【０００３】
その動作は、同期型半導体メモリ装置においてはシステムクロックに応じて内部クロックを発生し、内部クロックはメモリ素子に対するデータ書込／読出の全動作を制御する基準信号となる。内部クロックを生成するために、同期型半導体メモリ装置では、外部から供給されるシステムクロックに応答するクロックバッファを採用している。そのために、システムクロックと内部クロックの位相にはズレが生じる。したがって、システムクロックを半導体メモリ装置に入力すると、メモリ内部の動作は常に位相差分遅くなる。
【０００４】
そのために、外部から供給されるシステムクロックと内部クロックの位相を合わせる研究が行われている。位相差を取り除くための方法としては、位相同期ループ、遅延同期ループなどを用いてシステムクロックと内部クロックのスキュー（skew）を最少化するものが提案されている。しかしこれらの方法では、位相を合わせるために長時間かかり、デバイスが動作しない待機状態でも全体の待機電流を増加させるため、高速の同期型半導体メモリ装置には不向きである。そこで、デジタル遅延同期方式を採用する内部クロック発生回路が開発されている。デジタル遅延同期方式を採用する従来の内部クロック発生回路は、図１に示すように、単位遅延器と位相検出器とを用いる。
【０００５】
図１を参照すると、クロックバッファＢＤＣは、ＴＴＬレベルの外部クロックＣＬＫをＣＭＯＳレベルのクロックＰＣＬＫ＿Ｍに変換する回路である。クロックＰＣＬＫ＿Ｍは、メイン遅延器ＭＤＣ、位相検出器ＰＤＣｉ（ｉは自然数）及び単位遅延器ＢＵＤ１に入力される。メイン遅延器ＭＤＣはクロックバッファＢＤＣと同じ遅延値を有する遅延回路であり、クロックＭＤを出力する。メイン遅延器ＭＤＣには、第２同期遅延ラインの単位遅延器ＦＵＤ１〜ＦＵＤｎが直列に接続される。単位遅延器ＦＵＤ１〜ＦＵＤｎはそれぞれ同じ遅延値を持ち、クロックＤ１〜Ｄｎを出力する。位相検出器ＰＤＣ１〜ＰＤＣｉ（ｉ＝ｎ＋１）は、入力されるクロックＭＤ、Ｄ１〜ＤｎをクロックＰＣＬＫ＿Ｍによってラッチした後、前段の位相検出器の出力Ｔ２〜Ｔｉとラッチした信号とを比較し、位相が一致するときのみ活性化信号Ｆｉを出力する。ここで一番目の位相検出器ＰＤＣ１に入力される信号Ｔ１は、予めハイレベルに設定されている。位相検出器ＰＤＣ１〜ＰＤＣｉは、信号Ｔ１〜Ｔｉによって活性／非活性化する。すなわち信号Ｔ１〜Ｔｉは、外部クロックＣＬＫの位相と内部クロックＰＣＬＫの位相が一致すると、活性化信号Ｆｉを出力し、後段の位相検出器をディセーブルする。
【０００６】
またクロックＰＣＬＫ＿Ｍは、第１同期遅延ラインとして直列に接続される単位遅延器ＢＵＤ１〜ＢＵＤｎの単位遅延器ＢＵＤ１にも入力される。単位遅延器ＢＵＤ１〜ＢＵＤｎはそれぞれ同じ遅延値を持ち、クロックＤ１’〜Ｄｎ’を出力する。内部クロックＰＣＬＫの出力端子と単位遅延器ＢＵＤ１〜ＢＵＤｎの間には、スイッチＳＷ１〜ＳＷｉが接続され、このスイッチＳＷ１〜ＳＷｉは活性化信号Ｆｉにより制御される。
【０００７】
図２は、図１の回路の出力タイミングを示すタイムチャートである。
【０００８】
内部クロック発生回路にシステムクロックである外部クロックＣＬＫが入力されると、外部クロックＣＬＫはクロックバッファＢＤＣにより、クロックＰＣＬＫ＿Ｍになる。クロックＰＣＬＫ＿Ｍは、クロックバッファＢＤＣと同じ遅延値を有するメイン遅延器ＭＤＣにより遅延されてクロックＭＤになる。またクロックＰＣＬＫ＿Ｍは、位相検出器ＰＤＣ１〜ＰＤＣｉ（ｉ＝ｎ＋１）及び単位遅延器ＢＵＤ１にも入力される。クロックＭＤは、単位遅延器ＦＵＤ１〜ＦＵＤｎによりそれぞれの遅延値を持つクロックＤ１〜Ｄｎになる。ここで、第２同期遅延ラインを構成する単位遅延器ＦＵＤ１〜ＦＵＤｎと第１同期遅延ラインを構成する単位遅延器ＢＵＤ１〜ＢＵＤｎの各遅延器の遅延値は同じである。クロックＭＤ、Ｄ１〜Ｄｎは、位相検出器ＰＤＣ１〜ＰＤＣｉに入力される。クロックＭＤ、Ｄ１〜Ｄｎは、クロックＰＣＬＫ＿Ｍにより位相検出器ＰＤＣ１〜ＰＤＣｉにラッチされ、ラッチ信号の位相と前段の位相検出器の出力信号の位相とを比較し、一致すると活性化した活性化信号Ｆｉを出力する。スイッチＳＷ１〜ＳＷｉは活性化した活性化信号Ｆｉが入力されるスイッチのみオンとなり、残りのスイッチはオフになる。オンのスイッチＳＷｉを通して出力される遅延クロックＤｎ’を内部クロックＰＣＬＫとして用いる。これにより内部クロックＰＣＬＫは、外部クロックＣＬＫと同期する信号として動作する。
【０００９】
このような動作による内部クロックＰＣＬＫと外部クロックＣＬＫの同期にかかる時間は、外部クロックＣＬＫの２周期分である。このような同期方式を用いる内部クロック発生回路は、従来の位相同期ループや遅延同期ループより速く外部クロックＣＬＫと同期するので、同期動作時間の短縮という利点がある。しかし、それ以外に解決すべき問題が存在する。これをさらに具体的な回路図である図３を参照して説明する。
【００１０】
図３は、クロックバッファＢＤＣを、外部クロックＣＬＫの入力バッファと内部クロックＰＣＬＫの出力バッファに分割した図面である。すなわちメイン遅延器ＭＤＣの遅延値は、クロックバッファＢＤＣ１（図示せず）と内部遅延器ＩＤの遅延値の和である。クロックバッファＢＤＣ１には外部クロックＣＬＫが入力され、内部遅延器ＩＤはスイッチＳＷ１〜ＳＷｉの出力端子に接続される。図３ではクロックバッファＢＤＣを分割したが、図１のようにクロックバッファＢＤＣの遅延値を分割することなく、メイン遅延器ＭＤＣと同じ遅延値を有するように設計することもできる。また内部クロック発生回路は、クロックバッファＢＤＣ１とメイン遅延器ＭＤＣの間に接続され、書込／読出時に活性化するスイッチング制御信号ＰＳＤＬＥにより制御される論理制御部を備える。
【００１１】
論理制御部は、クロックＰＣＬＫ＿Ｍとスイッチング制御信号ＰＳＤＬＥを入力とするＮＡＮＤゲートＮＧ４と、クロックＰＣＬＫ＿ＭをインバータＩ２３を通して反転させたクロックとスイッチング制御信号ＰＳＤＬＥを入力とするＮＡＮＤゲートＮＧ３とから構成される。ＮＡＮＤゲートＮＧ４の出力は位相検出器ＰＤＣ１〜ＰＤＣｉに入力され、ＮＡＮＤゲートＮＧ３の出力は第１同期遅延ライン、メイン遅延器ＭＤＣ及び位相検出器ＰＤＣ１〜ＰＤＣｉに入力される。
【００１２】
外部クロックＣＬＫを入力とするクロックバッファＢＤＣ１は直列接続されるインバータで構成され、メイン遅延器ＭＤＣはクロックバッファＢＤＣ１に直列接続されるインバータＩ５〜Ｉ１０からなる。また、メイン遅延器ＭＤＣと同じ遅延値を有するように、クロックバッファＢＤＣ１に内部遅延器ＩＤの遅延値を加算する。内部遅延器ＩＤは内部クロックＰＣＬＫ＿Ｍを出力しており、直列接続されるインバータＩ２１，Ｉ２２で構成される。同じ遅延値を有する単位遅延器ＦＵＤ１〜ＦＵＤｎ，ＢＵＤ１〜ＢＵＤｎは、それぞれ二つのインバータＩ１１，Ｉ１２から構成される。位相検出器ＰＤＣ１〜ＰＤＣｉは、伝送ゲートＴＧ１，ＴＧ２と、ラッチ回路Ｌ１，Ｌ２と、インバータＩ１３，Ｉ１６，Ｉ１９と、ＮＡＮＤゲートＮＧ１，ＮＧ２とから構成される。
【００１３】
位相検出器ＰＤＣ１〜ＰＤＣｉにおいて、伝送ゲートＴＧ１はＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる。ＮＭＯＳトランジスタのゲートはクロックＰＣＬＫ＿Ｍによってスイッチングされ、ＰＭＯＳトランジスタのゲートはクロックＰＣＬＫ＿Ｍの反転信号によりスイッチングされる。反転信号は、クロックバッファＢＤＣ１と位相検出器ＰＤＣ１の間に接続されるＮＡＮＤゲート４で作られる。位相検出器ＰＤＣ１〜ＰＤＣｉは、第２同期遅延ラインから出力される信号Ｄｎを、伝送ゲートＴＧ１によりラッチ回路Ｌ１にラッチする。ラッチ回路Ｌ１は、二つのインバータＩ１４，Ｉ１５から構成される。ラッチ回路Ｌ１には、ラッチした信号を反転させるインバータＩ１６が、ラッチ回路Ｌ１と伝送ゲートＴＧ２の間に接続される。伝送ゲートＴＧ２はクロックＰＣＬＫ＿Ｍの反転信号に応じてスイッチング動作を行う。つまり、伝送ゲートＴＧ２を構成するＰＭＯＳトランジスタのゲートはクロックＰＣＬＫ＿Ｍによりスイッチングされ、ＮＭＯＳトランジスタのゲートはインバータＩ１３’により反転されるクロックによりスイッチングされる。伝送ゲートＴＧ２の出力にはラッチ回路Ｌ２が接続され、ラッチ回路Ｌ２はＮＡＮＤゲートＮＧ１に接続される。またＮＡＮＤゲートＮＧ１には前段の位相検出器ＰＤＣｉの出力Ｔｉも入力される。
【００１４】
ＮＡＮＤゲートＮＧ１の出力信号と信号Ｔｉを入力とするＮＡＮＤゲートＮＧ２の出力がローレベルのとき、スイッチＳＷ１がオンする。ＮＡＮＤゲートＮＧ１の出力にはインバータＩ１９が接続されており、インバータＩ１９を通して後段の位相検出器ＰＤＣ２の活性化を制御する信号Ｔ２を出力する。ラッチ回路Ｌ１に接続されるＮＭＯＳトランジスタＮＴ１とラッチ回路Ｌ２に接続されるＮＭＯＳトランジスタＮＴ２は、位相検出器ＰＤＣ〜ＰＤＣｉ１の初期レベルを設定するための素子である。これらのトランジスタＮＴ１，ＮＴ２のゲートには、パワーアップ動作より速く立ち上がる信号ＶＣＣＨＢが印加される。
【００１５】
スイッチＳＷ１〜ＳＷｉは、対応する位相検出器ＰＤＣ１〜ＰＤＣｉ内のＮＡＮＤゲートＮＧ２に接続され、ＮＡＮＤゲートＮＧ２に接続されるインバータＩ２０と、インバータＩ２０で反転した信号によりスイッチング動作を行うＮＭＯＳトランジスタと、ＮＡＮＤゲートＮＧ２の出力信号によりスイッチング動作を行うＰＭＯＳトランジスタとから構成される。スイッチＳＷ１〜ＳＷｉを構成する伝送ゲートＴＧ３は、このＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなり、単位遅延器ＢＵＤ１〜ＢＵＤｎと内部遅延器ＩＤの間に接続される。
【００１６】
図２に示すように、クロックＰＣＬＫ＿Ｍがハイレベルに遷移すると、伝送ゲートＴＧ１のオン状態でハイレベルのクロックＤ１１が位相検出器ＰＤＣ１２に入力されることにより、信号Ｔ１３は活性化状態のハイレベルからローレベルに遷移して後端以降の位相検出器ＰＤＣ１３〜ＰＤＣｉをディセーブルする。すなわち、後端以降の位相検出器ＰＤＣ１３〜ＰＤＣｉはＮＡＮＤゲートＮＧ２を通してハイレベルを出力する。これによりスイッチＳＷ１３〜ＳＷｉはオフ状態になる。したがって、クロックバッファＢＤＣ１、単位遅延器ＢＵＤ１〜ＢＵＤ１１及び内部遅延器ＩＤを経由した外部クロックＣＬＫが内部クロックＰＣＬＫとして用いられる。内部クロックＰＣＬＫは外部クロックＣＬＫとの位相遅延差なしに同期する。
【００１７】
【発明が解決しようとする課題】
しかしこのような内部クロック発生回路は、多数の単位遅延器ＦＵＤ１〜ＦＵＤｎ，ＢＵＤ１〜ＢＵＤｎ及び位相検出器ＰＤＣ１〜ＰＤＣｉを備えるために、その消費電流は膨大になる。また、低周波のシステムクロックに対するマージンを確保するには、より多い単位遅延器ＦＵＤ１〜ＦＵＤｎ，ＢＵＤ１〜ＢＵＤｎ及び位相検出器ＰＤＣ１〜ＰＤＣｉが必要となり、さらに消費電流が増える。
【００１８】
本発明の目的は、消費電流を低減した内部クロック発生回路を提供することにある。
【００１９】
【課題を解決するための手段】
以上の課題を解決する本発明の内部クロック発生回路は、外部クロックを内部クロックのレベルに変換する入力バッファと、クロックを遅延する第１同期遅延ラインと、第１同期遅延ラインと同じ遅延量を持つ第２同期遅延ラインと、前記第２同期遅延ラインの遅延クロックに基づいて外部クロックと内部クロックの同期状態を検出する複数の位相検出器とを備える内部クロック発生回路において、いずれかの前記位相検出器が外部クロックと内部クロックとの位相の一致を検出すると、検出した位相検出器に対応する第１同期遅延ラインのクロックを内部クロックとし、第２同期遅延ラインを介して位相検出器へクロックを供給する経路を遮断する制御部を備えることを特徴とする。制御部は、入力バッファと第２同期遅延ラインの間に接続される伝送ゲートと、入力バッファと位相検出器の間に接続される伝送ゲートと、を含んで構成される。
【００２０】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施形態をより詳しく説明する。
【００２１】
図４は内部クロック発生回路の回路図である。
【００２２】
図３の回路に、スイッチングのための伝送ゲートＴＧ４，ＴＧ５とスイッチング制御部を備える制御部４００が付加される。制御部４００は論理制御部に接続され、第２同期遅延ラインに供給されるクロック経路と位相検出器ＰＤＣ１〜ＰＤＣｉに供給されるクロック経路を接続／遮断する。制御部４００は、クロックＰＣＬＫ＿Ｍの位相と内部クロックＰＣＬＫの位相が一致するとき、伝送ゲートＴＧ４，ＴＧ５を通してクロック経路を遮断して消費電流を低減する。
【００２３】
図５は図４の回路のタイムチャートである。
【００２４】
初期状態でクロックＰＣＬＫ＿Ｍと信号ＰＳＤＬＥがローレベルであれば、伝送ゲートＴＧ４〜ＴＧ６はオン状態になり、クロックを取り込むことができる。また、信号ＰＳＤＬＥがハイレベルに遷移しても伝送ゲートＴＧ４〜ＴＧ６はオン状態を保持し、入力されるクロックＰＣＬＫ＿Ｍに応じて単位遅延器ＦＵＤ１〜ＦＵＤｎ，ＢＵＤ１〜ＢＵＤｎ及び位相検出器ＰＤＣ１〜ＰＤＣｉが駆動される。しかし、メイン遅延器ＭＤＣと単位遅延器ＦＵＤ１〜ＦＵＤｎを経由して発生するクロックＤｊがクロックＰＣＬＫ＿Ｍと一致して内部クロックＰＣＬＫが発生すると、ハイレベルの内部クロックＰＣＬＫにより伝送ゲートＴＧ４〜ＴＧ６がオフ状態となり、次のサイクルから第２同期遅延ラインと位相検出器ＰＤＣ１〜ＰＤＣｉは動作しない。その後、信号ＰＳＤＬＥがローレベルになると、伝送ゲートＴＧ４〜ＴＧ６のいずれもオン状態となり、待機状態になる。
【００２５】
以上、制御部４００の動作のみを説明したが、残りの周辺動作は従来と同様である。これを説明すると、外部クロックＣＬＫに応じて所定時間遅延したクロックＰＣＬＫ＿Ｍがハイレベルに遷移すると、伝送ゲートＴＧ１のオン状態でハイレベルのクロックＤ１１が位相検出器ＰＤＣ１２に入力され、信号Ｔ１３は活性化状態のハイレベルからローレベルに遷移して後段以降の位相検出器ＰＤＣ１３〜ＰＤＣｉをディセーブルする。すなわち、後段以降の位相検出器ＰＤＣ１３〜ＰＤＣｉは、ＮＡＮＤゲートＮＧ２を通してハイレベルを出力する。ハイレベルが印加されるスイッチＳＷ１３〜ＳＷｉはオフ状態となる。したがって、クロックバッファＢＤＣ１、単位遅延器ＢＵＤ１〜ＢＵＤ１１及び内部遅延器ＩＤを経由した外部クロックＣＬＫが内部クロックＰＣＬＫとして用いられる。このような内部クロックＰＣＬＫは、外部クロックＣＬＫと同期する。ここで、内部クロックＰＣＬＫと外部クロックＣＬＫの位相が一致すると、伝送ゲートＴＧ４〜ＴＧ６はオフ状態となる。これにより、単位遅延器ＦＵＤ１〜ＦＵＤｎ及び位相検出器ＰＤＣ１〜ＰＤＣｉもオフとされる。
【００２６】
【発明の効果】
以上のような本発明の内部クロック発生回路により、外部クロックと内部クロックの同期が取れると、外部クロックと内部クロックとの位相の一致を検出した位相検出器の出力を使用してクロックを遮断することで、継続的に内部クロックを生成することができ、さらに消費電流を低減することができる。
【図面の簡単な説明】
【図１】従来の内部クロック発生回路のブロック図。
【図２】図１に示したブロック図のタイムチャート。
【図３】図１の回路の詳細回路図。
【図４】本発明の内部クロック発生回路の詳細回路図。
【図５】図４の回路のタイムチャート。
【符号の説明】
４００ 制御部
ＭＤＣ メイン遅延器
ＦＵＤｎ、ＢＵＤｎ 単位遅延器
ＳＷｉ スイッチ
ＰＤＣｉ 位相検出器
ＩＤ 内部遅延器
Claims (2)
- 外部クロックを内部クロックのレベルに変換する入力バッファと、クロックを遅延する第１同期遅延ラインと、第１同期遅延ラインと同じ遅延量を持つ第２同期遅延ラインと、前記第２同期遅延ラインの遅延クロックに基づいて外部クロックと内部クロックの同期状態を検出する複数の位相検出器と、を備える内部クロック発生回路において、
いずれかの前記位相検出器が外部クロックと内部クロックとの位相の一致を検出すると、検出した位相検出器に対応する第１同期遅延ラインのクロックを内部クロックとし、第２同期遅延ラインを介して位相検出器へクロックを供給する経路を遮断する制御部を備えることを特徴とする内部クロック発生回路。 - 制御部は、入力バッファと第２同期遅延ラインの間に接続される伝送ゲートと、
入力バッファと位相検出器の間に接続される伝送ゲートと、
を含んで構成される請求項１記載の内部クロック発生回路。
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