JPH11161363A - 内部クロック発生回路 - Google Patents

内部クロック発生回路

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JPH11161363A
JPH11161363A JP10237333A JP23733398A JPH11161363A JP H11161363 A JPH11161363 A JP H11161363A JP 10237333 A JP10237333 A JP 10237333A JP 23733398 A JP23733398 A JP 23733398A JP H11161363 A JPH11161363 A JP H11161363A
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Abstract

(57)【要約】 【課題】 消費電流を低減した内部クロック発生回路を
提供する。 【解決手段】 外部クロックを内部クロックのレベルに
変換する入力バッファと、クロックを遅延する第１同期
遅延ラインＢＵＤ１〜ｎと、第１同期遅延ラインと同じ
遅延量を持つ第２同期遅延ラインＦＵＤ１〜ｎと、外部
クロックと内部クロックの同期状態を検出する位相検出
器ＰＤＣ１〜ｉと、を備える内部クロック発生回路にお
いて、外部クロックと内部クロックとの位相が一致する
と第２同期遅延ラインから位相検出器へのクロック経路
を遮断する制御部を備えることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、外部から供給され
るシステムクロックに同期した内部クロックを生成する
内部クロック発生回路に関する。
【０００２】
【従来の技術】内部クロック発生回路は、システムと半
導体メモリ装置のインタフェースを行う回路であり、例
えばＴＴＬ（Transistor Transistor Logic）レベルの
システムクロックから、それに同期したＣＭＯＳ（Comp
lementary Metal Oxide Semiconductor）レベルの内部
クロックを発生する回路である。内部クロックは、メモ
リ外部から入力される信号／ＲＡＳ，／ＣＡＳ，／ＷＥ
などをメモリの内部に入出力するトリガとなる。
【０００３】その動作は、同期型半導体メモリ装置にお
いてはシステムクロックに応じて内部クロックを発生
し、内部クロックはメモリ素子に対するデータ書込／読
出の全動作を制御する基準信号となる。内部クロックを
生成するために、同期型半導体メモリ装置では、外部か
ら供給されるシステムクロックに応答するクロックバッ
ファを採用している。そのために、システムクロックと
内部クロックの位相にはズレが生じる。したがって、シ
ステムクロックを半導体メモリ装置に入力すると、メモ
リ内部の動作は常に位相差分遅くなる。
【０００４】そのために、外部から供給されるシステム
クロックと内部クロックの位相を合わせる研究が行われ
ている。位相差を取り除くための方法としては、位相同
期ループ、遅延同期ループなどを用いてシステムクロッ
クと内部クロックのスキュー（skew）を最少化するもの
が提案されている。しかしこれらの方法では、位相を合
わせるために長時間かかり、デバイスが動作しない待機
状態でも全体の待機電流を増加させるため、高速の同期
型半導体メモリ装置には不向きである。そこで、デジタ
ル遅延同期方式を採用する内部クロック発生回路が開発
されている。デジタル遅延同期方式を採用する従来の内
部クロック発生回路は、図１に示すように、単位遅延器
と位相検出器とを用いる。
【０００５】図１を参照すると、クロックバッファＢＤ
Ｃは、ＴＴＬレベルの外部クロックＣＬＫをＣＭＯＳレ
ベルのクロックＰＣＬＫ＿Ｍに変換する回路である。ク
ロックＰＣＬＫ＿Ｍは、メイン遅延器ＭＤＣ、位相検出
器ＰＤＣｉ（ｉは自然数）及び単位遅延器ＢＵＤ１に入
力される。メイン遅延器ＭＤＣはクロックバッファＢＤ
Ｃと同じ遅延値を有する遅延回路であり、クロックＭＤ
を出力する。メイン遅延器ＭＤＣには、第２同期遅延ラ
インの単位遅延器ＦＵＤ１〜ＦＵＤｎが直列に接続され
る。単位遅延器ＦＵＤ１〜ＦＵＤｎはそれぞれ同じ遅延
値を持ち、クロックＤ１〜Ｄｎを出力する。位相検出器
ＰＤＣ１〜ＰＤＣｉ（ｉ＝ｎ＋１）は、入力されるクロ
ックＭＤ、Ｄ１〜ＤｎをクロックＰＣＬＫ＿Ｍによって
ラッチした後、前段の位相検出器の出力Ｔ２〜Ｔｉとラ
ッチした信号とを比較し、位相が一致するときのみ活性
化信号Ｆｉを出力する。ここで一番目の位相検出器ＰＤ
Ｃ１に入力される信号Ｔ１は、予めハイレベルに設定さ
れている。位相検出器ＰＤＣ１〜ＰＤＣｉは、信号Ｔ１
〜Ｔｉによって活性／非活性化する。すなわち信号Ｔ１
〜Ｔｉは、外部クロックＣＬＫの位相と内部クロックＰ
ＣＬＫの位相が一致すると、活性化信号Ｆｉを出力し、
後段の位相検出器をディセーブルする。
【０００６】またクロックＰＣＬＫ＿Ｍは、第１同期遅
延ラインとして直列に接続される単位遅延器ＢＵＤ１〜
ＢＵＤｎの単位遅延器ＢＵＤ１にも入力される。単位遅
延器ＢＵＤ１〜ＢＵＤｎはそれぞれ同じ遅延値を持ち、
クロックＤ１’〜Ｄｎ’を出力する。内部クロックＰＣ
ＬＫの出力端子と単位遅延器ＢＵＤ１〜ＢＵＤｎの間に
は、スイッチＳＷ１〜ＳＷｉが接続され、このスイッチ
ＳＷ１〜ＳＷｉは活性化信号Ｆｉにより制御される。
【０００７】図２は、図１の回路の出力タイミングを示
すタイムチャートである。
【０００８】内部クロック発生回路にシステムクロック
である外部クロックＣＬＫが入力されると、外部クロッ
クＣＬＫはクロックバッファＢＤＣにより、クロックＰ
ＣＬＫ＿Ｍになる。クロックＰＣＬＫ＿Ｍは、クロック
バッファＢＤＣと同じ遅延値を有するメイン遅延器ＭＤ
Ｃにより遅延されてクロックＭＤになる。またクロック
ＰＣＬＫ＿Ｍは、位相検出器ＰＤＣ１〜ＰＤＣｉ（ｉ＝
ｎ＋１）及び単位遅延器ＢＵＤ１にも入力される。クロ
ックＭＤは、単位遅延器ＦＵＤ１〜ＦＵＤｎによりそれ
ぞれの遅延値を持つクロックＤ１〜Ｄｎになる。ここ
で、第２同期遅延ラインを構成する単位遅延器ＦＵＤ１
〜ＦＵＤｎと第１同期遅延ラインを構成する単位遅延器
ＢＵＤ１〜ＢＵＤｎの各遅延器の遅延値は同じである。
クロックＭＤ、Ｄ１〜Ｄｎは、位相検出器ＰＤＣ１〜Ｐ
ＤＣｉに入力される。クロックＭＤ、Ｄ１〜Ｄｎは、ク
ロックＰＣＬＫ＿Ｍにより位相検出器ＰＤＣ１〜ＰＤＣ
ｉにラッチされ、ラッチ信号の位相と前段の位相検出器
の出力信号の位相とを比較し、一致すると活性化した活
性化信号Ｆｉを出力する。スイッチＳＷ１〜ＳＷｉは活
性化した活性化信号Ｆｉが入力されるスイッチのみオン
となり、残りのスイッチはオフになる。オンのスイッチ
ＳＷｉを通して出力される遅延クロックＤｎ’を内部ク
ロックＰＣＬＫとして用いる。これにより内部クロック
ＰＣＬＫは、外部クロックＣＬＫと同期する信号として
動作する。
【０００９】このような動作による内部クロックＰＣＬ
Ｋと外部クロックＣＬＫの同期にかかる時間は、外部ク
ロックＣＬＫの２周期分である。このような同期方式を
用いる内部クロック発生回路は、従来の位相同期ループ
や遅延同期ループより速く外部クロックＣＬＫと同期す
るので、同期動作時間の短縮という利点がある。しか
し、それ以外に解決すべき問題が存在する。これをさら
に具体的な回路図である図３を参照して説明する。
【００１０】図３は、クロックバッファＢＤＣを、外部
クロックＣＬＫの入力バッファと内部クロックＰＣＬＫ
の出力バッファに分割した図面である。すなわちメイン
遅延器ＭＤＣの遅延値は、クロックバッファＢＤＣ１
（図示せず）と内部遅延器ＩＤの遅延値の和である。ク
ロックバッファＢＤＣ１には外部クロックＣＬＫが入力
され、内部遅延器ＩＤはスイッチＳＷ１〜ＳＷｉの出力
端子に接続される。図３ではクロックバッファＢＤＣを
分割したが、図１のようにクロックバッファＢＤＣの遅
延値を分割することなく、メイン遅延器ＭＤＣと同じ遅
延値を有するように設計することもできる。また内部ク
ロック発生回路は、クロックバッファＢＤＣ１とメイン
遅延器ＭＤＣの間に接続され、書込／読出時に活性化す
るスイッチング制御信号ＰＳＤＬＥにより制御される論
理制御部を備える。
【００１１】論理制御部は、クロックＰＣＬＫ＿Ｍとス
イッチング制御信号ＰＳＤＬＥを入力とするＮＡＮＤゲ
ートＮＧ４と、クロックＰＣＬＫ＿ＭをインバータＩ２
３を通して反転させたクロックとスイッチング制御信号
ＰＳＤＬＥを入力とするＮＡＮＤゲートＮＧ３とから構
成される。ＮＡＮＤゲートＮＧ４の出力は位相検出器Ｐ
ＤＣ１〜ＰＤＣｉに入力され、ＮＡＮＤゲートＮＧ３の
出力は第１同期遅延ライン、メイン遅延器ＭＤＣ及び位
相検出器ＰＤＣ１〜ＰＤＣｉに入力される。
【００１２】外部クロックＣＬＫを入力とするクロック
バッファＢＤＣ１は直列接続されるインバータで構成さ
れ、メイン遅延器ＭＤＣはクロックバッファＢＤＣ１に
直列接続されるインバータＩ５〜Ｉ１０からなる。ま
た、メイン遅延器ＭＤＣと同じ遅延値を有するように、
クロックバッファＢＤＣ１に内部遅延器ＩＤの遅延値を
加算する。内部遅延器ＩＤは内部クロックＰＣＬＫ＿Ｍ
を出力しており、直列接続されるインバータＩ２１，Ｉ
２２で構成される。同じ遅延値を有する単位遅延器ＦＵ
Ｄ１〜ＦＵＤｎ，ＢＵＤ１〜ＢＵＤｎは、それぞれ二つ
のインバータＩ１１，Ｉ１２から構成される。位相検出
器ＰＤＣ１〜ＰＤＣｉは、伝送ゲートＴＧ１，ＴＧ２
と、ラッチ回路Ｌ１，Ｌ２と、インバータＩ１３，Ｉ１
６，Ｉ１９と、ＮＡＮＤゲートＮＧ１，ＮＧ２とから構
成される。
【００１３】位相検出器ＰＤＣ１〜ＰＤＣｉにおいて、
伝送ゲートＴＧ１はＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとからなる。ＮＭＯＳトランジスタのゲート
はクロックＰＣＬＫ＿Ｍによってスイッチングされ、Ｐ
ＭＯＳトランジスタのゲートはクロックＰＣＬＫ＿Ｍの
反転信号によりスイッチングされる。反転信号は、クロ
ックバッファＢＤＣ１と位相検出器ＰＤＣ１の間に接続
されるＮＡＮＤゲート４で作られる。位相検出器ＰＤＣ
１〜ＰＤＣｉは、第２同期遅延ラインから出力される信
号Ｄｎを、伝送ゲートＴＧ１によりラッチ回路Ｌ１にラ
ッチする。ラッチ回路Ｌ１は、二つのインバータＩ１
４，Ｉ１５から構成される。ラッチ回路Ｌ１には、ラッ
チした信号を反転させるインバータＩ１６が、ラッチ回
路Ｌ１と伝送ゲートＴＧ２の間に接続される。伝送ゲー
トＴＧ２はクロックＰＣＬＫ＿Ｍの反転信号に応じてス
イッチング動作を行う。つまり、伝送ゲートＴＧ２を構
成するＰＭＯＳトランジスタのゲートはクロックＰＣＬ
Ｋ＿Ｍによりスイッチングされ、ＮＭＯＳトランジスタ
のゲートはインバータＩ１３’により反転されるクロッ
クによりスイッチングされる。伝送ゲートＴＧ２の出力
にはラッチ回路Ｌ２が接続され、ラッチ回路Ｌ２はＮＡ
ＮＤゲートＮＧ１に接続される。またＮＡＮＤゲートＮ
Ｇ１には前段の位相検出器ＰＤＣｉの出力Ｔｉも入力さ
れる。
【００１４】ＮＡＮＤゲートＮＧ１の出力信号と信号Ｔ
ｉを入力とするＮＡＮＤゲートＮＧ２の出力がローレベ
ルのとき、スイッチＳＷ１がオンする。ＮＡＮＤゲート
ＮＧ１の出力にはインバータＩ１９が接続されており、
インバータＩ１９を通して後段の位相検出器ＰＤＣ２の
活性化を制御する信号Ｔ２を出力する。ラッチ回路Ｌ１
に接続されるＮＭＯＳトランジスタＮＴ１とラッチ回路
Ｌ２に接続されるＮＭＯＳトランジスタＮＴ２は、位相
検出器ＰＤＣ〜ＰＤＣｉ１の初期レベルを設定するため
の素子である。これらのトランジスタＮＴ１，ＮＴ２の
ゲートには、パワーアップ動作より速く立ち上がる信号
ＶＣＣＨＢが印加される。
【００１５】スイッチＳＷ１〜ＳＷｉは、対応する位相
検出器ＰＤＣ１〜ＰＤＣｉ内のＮＡＮＤゲートＮＧ２に
接続され、ＮＡＮＤゲートＮＧ２に接続されるインバー
タＩ２０と、インバータＩ２０で反転した信号によりス
イッチング動作を行うＮＭＯＳトランジスタと、ＮＡＮ
ＤゲートＮＧ２の出力信号によりスイッチング動作を行
うＰＭＯＳトランジスタとから構成される。スイッチＳ
Ｗ１〜ＳＷｉを構成する伝送ゲートＴＧ３は、このＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタとからなり、
単位遅延器ＢＵＤ１〜ＢＵＤｎと内部遅延器ＩＤの間に
接続される。
【００１６】図２に示すように、クロックＰＣＬＫ＿Ｍ
がハイレベルに遷移すると、伝送ゲートＴＧ１のオン状
態でハイレベルのクロックＤ１１が位相検出器ＰＤＣ１
２に入力されることにより、信号Ｔ１３は活性化状態の
ハイレベルからローレベルに遷移して後端以降の位相検
出器ＰＤＣ１３〜ＰＤＣｉをディセーブルする。すなわ
ち、後端以降の位相検出器ＰＤＣ１３〜ＰＤＣｉはＮＡ
ＮＤゲートＮＧ２を通してハイレベルを出力する。これ
によりスイッチＳＷ１３〜ＳＷｉはオフ状態になる。し
たがって、クロックバッファＢＤＣ１、単位遅延器ＢＵ
Ｄ１〜ＢＵＤ１１及び内部遅延器ＩＤを経由した外部ク
ロックＣＬＫが内部クロックＰＣＬＫとして用いられ
る。内部クロックＰＣＬＫは外部クロックＣＬＫとの位
相遅延差なしに同期する。
【００１７】
【発明が解決しようとする課題】しかしこのような内部
クロック発生回路は、多数の単位遅延器ＦＵＤ１〜ＦＵ
Ｄｎ，ＢＵＤ１〜ＢＵＤｎ及び位相検出器ＰＤＣ１〜Ｐ
ＤＣｉを備えるために、その消費電流は膨大になる。ま
た、低周波のシステムクロックに対するマージンを確保
するには、より多い単位遅延器ＦＵＤ１〜ＦＵＤｎ，Ｂ
ＵＤ１〜ＢＵＤｎ及び位相検出器ＰＤＣ１〜ＰＤＣｉが
必要となり、さらに消費電流が増える。
【００１８】本発明の目的は、消費電流を低減した内部
クロック発生回路を提供することにある。
【００１９】
【課題を解決するための手段】以上の課題を解決する本
発明の内部クロック発生回路は、外部クロックを内部ク
ロックのレベルに変換する入力バッファと、クロックを
遅延する第１同期遅延ラインと、第１同期遅延ラインと
同じ遅延量を持つ第２同期遅延ラインと、外部クロック
と内部クロックの同期状態を検出する位相検出器と、を
備える内部クロック発生回路において、外部クロックと
内部クロックとの位相が一致すると第２同期遅延ライン
から位相検出器へのクロック経路を遮断する制御部を備
えることを特徴とする。制御部は、入力バッファと第２
同期遅延ラインの間に接続される伝送ゲートと、入力バ
ッファと位相検出器の間に接続される伝送ゲートと、を
含んで構成される。
【００２０】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施形態をより詳しく説明する。
【００２１】図４は内部クロック発生回路の回路図であ
る。
【００２２】図３の回路に、スイッチングのための伝送
ゲートＴＧ４，ＴＧ５とスイッチング制御部を備える制
御部４００が付加される。制御部４００は論理制御部に
接続され、第２同期遅延ラインに供給されるクロック経
路と位相検出器ＰＤＣ１〜ＰＤＣｉに供給されるクロッ
ク経路を接続／遮断する。制御部４００は、クロックＰ
ＣＬＫ＿Ｍの位相と内部クロックＰＣＬＫの位相が一致
するとき、伝送ゲートＴＧ４，ＴＧ５を通してクロック
経路を遮断して消費電流を低減する。
【００２３】図５は図４の回路のタイムチャートであ
る。
【００２４】初期状態でクロックＰＣＬＫ＿Ｍと信号Ｐ
ＳＤＬＥがローレベルであれば、伝送ゲートＴＧ４〜Ｔ
Ｇ６はオン状態になり、クロックを取り込むことができ
る。また、信号ＰＳＤＬＥがハイレベルに遷移しても伝
送ゲートＴＧ４〜ＴＧ６はオン状態を保持し、入力され
るクロックＰＣＬＫ＿Ｍに応じて単位遅延器ＦＵＤ１〜
ＦＵＤｎ，ＢＵＤ１〜ＢＵＤｎ及び位相検出器ＰＤＣ１
〜ＰＤＣｉが駆動される。しかし、メイン遅延器ＭＤＣ
と単位遅延器ＦＵＤ１〜ＦＵＤｎを経由して発生するク
ロックＤｊがクロックＰＣＬＫ＿Ｍと一致して内部クロ
ックＰＣＬＫが発生すると、ハイレベルの内部クロック
ＰＣＬＫにより伝送ゲートＴＧ４〜ＴＧ６がオフ状態と
なり、次のサイクルから第２同期遅延ラインと位相検出
器ＰＤＣ１〜ＰＤＣｉは動作しない。その後、信号ＰＳ
ＤＬＥがローレベルになると、伝送ゲートＴＧ４〜ＴＧ
６のいずれもオン状態となり、待機状態になる。
【００２５】以上、制御部４００の動作のみを説明した
が、残りの周辺動作は従来と同様である。これを説明す
ると、外部クロックＣＬＫに応じて所定時間遅延したク
ロックＰＣＬＫ＿Ｍがハイレベルに遷移すると、伝送ゲ
ートＴＧ１のオン状態でハイレベルのクロックＤ１１が
位相検出器ＰＤＣ１２に入力され、信号Ｔ１３は活性化
状態のハイレベルからローレベルに遷移して後段以降の
位相検出器ＰＤＣ１３〜ＰＤＣｉをディセーブルする。
すなわち、後段以降の位相検出器ＰＤＣ１３〜ＰＤＣｉ
は、ＮＡＮＤゲートＮＧ２を通してハイレベルを出力す
る。ハイレベルが印加されるスイッチＳＷ１３〜ＳＷｉ
はオフ状態となる。したがって、クロックバッファＢＤ
Ｃ１、単位遅延器ＢＵＤ１〜ＢＵＤ１１及び内部遅延器
ＩＤを経由した外部クロックＣＬＫが内部クロックＰＣ
ＬＫとして用いられる。このような内部クロックＰＣＬ
Ｋは、外部クロックＣＬＫと同期する。ここで、内部ク
ロックＰＣＬＫと外部クロックＣＬＫの位相が一致する
と、伝送ゲートＴＧ４〜ＴＧ６はオフ状態となる。これ
により、単位遅延器ＦＵＤ１〜ＦＵＤｎ及び位相検出器
ＰＤＣ１〜ＰＤＣｉもオフとされる。
【００２６】
【発明の効果】以上のような本発明の内部クロック発生
回路により、外部クロックと内部クロックの同期が取れ
ると、不要になる回路をオフ状態にして、消費電流を低
減することができる。
【図面の簡単な説明】
【図１】従来の内部クロック発生回路のブロック図。
【図２】図１に示したブロック図のタイムチャート。
【図３】図１の回路の詳細回路図。
【図４】本発明の内部クロック発生回路の詳細回路図。
【図５】図４の回路のタイムチャート。
【符号の説明】 ４００ 制御部 ＭＤＣ メイン遅延器 ＦＵＤｎ、ＢＵＤｎ 単位遅延器 ＳＷｉ スイッチ ＰＤＣｉ 位相検出器 ＩＤ 内部遅延器

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 外部クロックを内部クロックのレベルに
    変換する入力バッファと、クロックを遅延する第１同期
    遅延ラインと、第１同期遅延ラインと同じ遅延量を持つ
    第２同期遅延ラインと、外部クロックと内部クロックの
    同期状態を検出する位相検出器と、を備える内部クロッ
    ク発生回路において、 外部クロックと内部クロックとの位相が一致すると第２
    同期遅延ラインから位相検出器へのクロック経路を遮断
    する制御部を備えることを特徴とする内部クロック発生
    回路。
  2. 【請求項２】 制御部は、入力バッファと第２同期遅延
    ラインの間に接続される伝送ゲートと、入力バッファと
    位相検出器の間に接続される伝送ゲートと、を含んで構
    成される請求項１記載の内部クロック発生回路。
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