JP2006157357A - 位相同期回路及び半導体集積回路装置 - Google Patents

Abstract

【課題】動作周波数範囲を広げても、チップ上の占有面積、ゲート数、電力を増加させることなく、位相同期を短い時間で完了することが可能な位相同期回路を提供する。
【解決手段】遅延時間の異なる複数の遅延素子３１１，３１２，３１３，３１４を含み、第１のクロック信号１０３が入力される計測遅延列１１９と、その計測遅延列１１９に対応して複数の位相比較器１０９を含み、計測遅延列１１９からの信号及び第２のクロック信号１０４が入力され、第１のクロック信号１０３と第２のクロック信号１０４との遷移時間差を計測する位相比較器列１２１と、計測遅延列１１９に対応して遅延時間の異なる複数の遅延素子を含み、位相比較器列１２１からの信号及び第３のクロック信号１０５が入力される生成遅延列１２０とを有し、遅延素子のそれぞれの遅延時間は固定とする。
【選択図】図３

Description

本発明は、位相同期回路及び半導体集積回路装置に関し、特にマイクロプロセッサ、マイクロコントローラ、信号処理プロセッサ、画像処理プロセッサ、音声処理プロセッサ、及びＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリなどの各種メモリなどに利用されるＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の構成に適用して有効な技術に関するものである。

一般に、半導体集積回路装置は、半導体チップ内部と半導体チップ外部の信号のやりとりを正確に行うために、チップ内外での信号の時間的な同期をとる必要がある。このような同期には、半導体チップの外部から入力されたクロック（またはストローブ）信号の遷移時刻と一定のタイミング関係を保つように、精度良くその遷移時刻が制御された内部クロック（または内部ストローブ）信号を生成し、この内部クロック信号をデータ信号の取得に利用するといったことが広く行われている。

このような位相同期回路の目的は、チップ内外の信号の受け渡しでタイミングを調整し、データの値の取得ミスなど好ましくない影響を最小限に抑えることである。ここでは一般に、位相が同期するまでの時間に関して、より短い時間でこの位相同期が完了することが望ましい。

一方、半導体チップコストを削減するという目的から、できるだけ小さなチップ占有面積、又は、少ない素子数やゲート数で実現することが好ましい。

さらに、携帯機器などの応用を考えた場合、又は、低コストのパッケージの利用を考えた場合、より少ない電力（動作時、待機時の電力）で動作することが望ましい。

このような位相同期回路に関わる技術として、例えば以下のような技術が開示されている。

非特許文献１では、２本の遅延列ＦＤＡ，ＢＤＡを互いに逆向きに並列に並べ、その間に制御回路ＭＣＣを２本の遅延列に並列に並べ、遅延列ＢＤＡの出力に接続されているクロックドライバと同じ遅延時間を持つ負荷回路をあらかじめダミーとして設計し、遅延列ＦＤＡの入力に接続する構成をとっている。この回路は、遅延列ＦＤＡと制御回路ＭＣＣから遅延列ＦＤＡ内で位相が同期する位置を検出し、遅延列ＢＤＡの同じ位置からクロックを入力して遅延列ＦＤＡと逆向きにクロックを伝達することで、２サイクル遅れで位相が同期するという高速同期を実現している。

また、特許文献１では、可変遅延素子と固定遅延素子を組み合わせて、少ない遅延段数により同期回路を構成する例が示されている。可変遅延素子は、電源電圧を制御してその遅延時間を変化させるものである。

非特許文献１ 、特許文献１のいずれにおいても、同期回路内部で生成される遅延時間は、入力として与えられる基準信号のクロック周期に等しい時間、あるいはその整数倍の時間だけ、内外の信号の遷移（立ち上りあるいは立ち下り）時刻差が揃うように制御されるものである。
特開２００２−１５２０１８号公報 「アイ・イー・イー・イー・ジャーナル・オブ・ソリッドステート・サーキッツ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ）」、（米国）、１９９６年１１月、第３１巻、第１１号、ｐ．１６５６−１６６８

ところで、前記のような位相同期回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

図２に、本発明者が本発明の前提として検討した位相同期回路の一例を示す。

図２に示す位相同期回路は、計測回路２０１と遅延生成回路２０２の回路ブロック２個より構成される。計測回路２０１と遅延生成回路２０２のそれぞれは、遅延時間計測用の遅延列２１２（以下、「計測遅延列」と呼ぶ）と、遅延クロック信号生成用の遅延列２１３（以下、「生成遅延列」と呼ぶ）とを備えている。計測遅延列２１２と生成遅延列２１３のそれぞれは、遅延時間（Ｄ１）が同一の複数の遅延素子２１１，２０７から構成されている。

また、計測回路２０１は、複数の位相比較器２０９からなる位相比較器列２１４を備えており、位相調整用の固定遅延素子（Ｄｄｍｙ）２１０を介して、第１のクロック信号２０３を計測遅延列に通過させた信号と第２のクロック信号２０４との間の位相が一致したかどうかを決定する位相比較機構を有するものである。また、遅延生成回路２０２は、収束回路２０８と第４のクロック信号を出力する出力バッファ１０８を備えている。

計測回路２０１に入力された第１のクロック信号２０３は、位相調整用の固定遅延素子２１０を通過後、遅延素子２１１の集合として構成される計測遅延列２１２へと進行していく。そして、各遅延素子２１１からの出力は各位相比較器２０９へと出力される。

一方、第２のクロック信号２０４は位相比較器２０９のそれぞれに入力される（図では表記の関係上、左方からの入力として記述してあるが、全ての位相比較器に入力されている。これは本明細書の以下の記載の全ての図において共通である）。各位相比較器２０９では、上記２つの入力の間での位相関係により一致／不一致の信号を生成する。生成された一致／不一致の信号は遅延生成回路２０２へと出力される。

遅延生成回路２０２には、計測回路２０１における遅延素子２１１と同一の時間（Ｄ１）だけ信号を遅延させる複数の遅延素子２０７があり、これらが一連となり生成遅延列２１３が構成されている。この生成遅延列２１３には、第３のクロック信号２０５が入力されており、その信号は計測回路２０１から出力された一致信号の出力された位置の段（以下、「位相一致段」と呼ぶ）からのみ有意な信号が出力される。そして、この有意な信号を含む全ての段からの信号はこれらを束ねる収束回路２０８により一つの出力となり、出力バッファ１０８を通過して、所望の第４のクロック信号２０６となる。

収束回路２０８は、図２のような構成においては、典型的には多入力ＯＲ回路として実現される。計測回路２０１における位相調整用の固定遅延素子２１０は、収束回路２０８及び出力バッファ１０８などの遅延時間を補償するように構成される。

一般に、外部条件の変動や素子の特性ばらつきなどが存在するが、これらの変動、ばらつきにかかわらず正しく動作するために、計測遅延列２１２と生成遅延列２１３はある一定の遅延段数を有しており、いずれの条件においても正しく動作するように構成される。

以上のような構成により、第３のクロック信号２０５は、第１のクロック信号２０３及び第２のクロック信号２０４の時間差に等しい時間だけ遅延されて第４のクロック信号２０６となるものである。

さて、このような構成の問題点は、動作させる周波数範囲を広げると回路規模が増大するというものである。すなわち、動作周波数の範囲が最も高い場合に必要となる位相の一致精度を満足させるようにするためには、計測遅延列２１２及び生成遅延列２１３内部の遅延素子２１１の遅延時間（Ｄ１）を短くする必要がある。

しかし、このようにして決定される遅延時間の遅延素子を用いて最も低い周波数の時の段数を決定する場合、その動作周波数範囲が広いと非常に多数の遅延素子段数を必要とすることになる。遅延素子の段数が多いと位相比較器も同様に多数必要となるため、素子数やゲート数が増加してしまうこととなる。また、これはチップ上の面積や電力を増加させることにつながる。

また、非特許文献１に示される位相同期回路は、動作させる周波数範囲を広げると回路規模が増大するという問題点がある。すなわち、動作周波数の範囲が最も高い場合に必要となる位相の一致精度を満足させるようにすると、遅延列内部の遅延素子段数１段当たりの遅延時間を短くする必要がある。しかし、このようにして決定される遅延時間の遅延素子を用いて最も低い周波数の時の段数を決定する場合、その動作周波数範囲が広いと非常に多数の遅延素子段数を必要とすることになる。遅延素子の段数が多いと位相比較器も同様に多数必要となるため、素子数やゲート数が増加してしまうという問題がある。これは位相同期回路のチップ上の面積や電力を増加させることにつながる。

また、特許文献１に示される位相同期回路は、固定遅延素子と可変遅延素子との構成を組み合わせるため遅延素子段数の数を少なくできるものの、可変遅延素子を構成するためには電源電圧を制御するといった回路機構が必要となるため、位相同期までの時間が長くなる問題点がある。すなわち、電源電圧が所望のレベルに落ち着くまで、少しずつ電圧を上下させて調整する必要があるからである。また、このような制御機構は発振しないようにするために、いわゆるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路で利用されるものと同等のフィルタ素子を用いるといったことが必要となり、これらの素子が回路面積や電力を大きくするといった問題がある。さらに、このような制御回路はいわゆるアナログ回路であるため、製造プロセスの影響が大きく、プロセス変更のために再度素子調整が必要になるといった問題もある。

そこで、本発明の目的は、動作周波数範囲を広げても、チップ上の占有面積、ゲート数、電力を増加させることなく、さらに位相同期を短い時間で完了する（高速ロックさせる）ことが可能な位相同期回路を提供することにある。

また、本発明の他の目的は、製造プロセスの影響を受けにくい位相同期回路を提供することにある。

また、本発明の他の目的は、入力として与えられる基準信号のクロック周期に等しい時間、あるいはその整数倍の時間だけ内外の信号遷移時刻が揃うように内部遅延時間を生成するのに限らず、上記クロック周期の一定分の１または一定倍（すなわち整数倍に限らない）時間差に遷移時刻が揃うように内部遅延時間を生成することが可能な回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による位相同期回路は、遅延時間の異なる複数の遅延素子を含み、第１のクロック信号が入力される第１の遅延列と、その第１の遅延列に対応して複数の位相比較器を含み、第１の遅延列からの信号及び第２のクロック信号が入力され、第１のクロック信号と第２のクロック信号との遷移時間差を計測する位相比較器列と、第１の遅延列に対応して遅延時間の異なる複数の遅延素子を含み、位相比較器列からの信号及び第３のクロック信号が入力される第２の遅延列とを有し、遅延素子のそれぞれの遅延時間は固定であることを特徴とするものである。なお、第１の遅延列は、第１のクロック信号が早く到達する初段側の遅延素子の遅延時間が小さく、第１のクロック信号が遅く到達する後段側の遅延素子の遅延時間が大きいことが好ましい。

また、本発明による位相同期回路は、複数の遅延素子を含み、第１のクロック信号が入力される第１の遅延列と、その第１の遅延列に対応して複数の位相比較器を含み、第１の遅延列からの信号及び第２のクロック信号が入力され、第１のクロック信号と第２のクロック信号との遷移時間差を計測する位相比較器列と、第１の遅延列に対応して複数の遅延素子を含み、位相比較器列からの信号及び第３のクロック信号が入力される第２の遅延列とを有し、第１の遅延列に含まれる遅延素子の遅延時間と第２の遅延列に含まれる遅延素子の遅延時間との比率はそれぞれ一定であることを特徴とするものである。なお、その比率を１以外の比率をとることにより、定数倍の遅延クロック信号を得ることができる。

また、本発明による半導体集積回路装置は、上記位相同期回路を含むものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

本発明の位相同期回路によれば、動作周波数範囲が広くても、素子数やゲート数が少なく、電力も小さいにもかかわらず短い時間で同期を完了させることが可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は本発明の実施の形態１による位相同期回路の基本的構成を示すブロック図である。

まず、図１により、本実施の形態１による位相同期回路の基本的構成の一例を説明する。本実施の形態１の位相同期回路は、例えばＤＬＬとされ、計測回路１０１と遅延生成回路１０２などから構成される。計測回路１０１は、位相調整用の固定遅延素子１１０（遅延時間；Ｄｄｍｙ）と、それぞれ遅延時間の異なる遅延素子（遅延時間；Ｇ１，Ｇ２，Ｇ３，Ｇ４）を含む複数の遅延段１１１，１１２，１１３，１１４を一列に繋げた遅延時間計測用の計測遅延列１１９と、複数の位相比較器１０９を一列に繋げた位相比較器列１２１などから構成される。遅延生成回路１０２は、計測遅延列１１９に対応してそれぞれ遅延時間の異なる遅延素子（遅延時間；Ｇ１，Ｇ２，Ｇ３，Ｇ４）を含む遅延段１１５，１１６，１１７，１１８を一列に繋げた遅延クロック信号（第４のクロック信号）生成用の生成遅延列１２０、収束回路１０７、出力バッファ１０８などから構成される。位相調整用の固定遅延素子１１０は、収束回路１０７及び出力バッファ１０８などの遅延時間を補償するように構成される。また、生成遅延列１２０の内部に存在する遅延段１１５，１１６，１１７，１１８は、計測遅延列１１９の内部に存在する遅延段１１１，１１２，１１３，１１４と同じ時間（Ｇ１，Ｇ２，Ｇ３，Ｇ４）だけ信号を遅延させる回路である。

計測回路１０１内の計測遅延列１１９には、固定遅延素子１１０を介して第１のクロック信号１０３が入力されている。また、遅延生成回路１０２内の生成遅延列１２０には、第３のクロック信号１０５が入力されている。そして、計測遅延列１１９及び生成遅延列１２０において、第１のクロック信号１０３が相対的に早く到達する初段側の遅延段１１１では、その遅延素子の単位遅延時間（Ｇ１）が短くなるように設定され、また、第１のクロック信号１０３が順次遅く到達する後段側の遅延段（１１２，１１３，１１４の順）では、その単位遅延時間（Ｇ２，Ｇ３，Ｇ４）が長くなるように設定される（Ｇ１＜Ｇ２＜Ｇ３＜Ｇ４）。また、位相比較器列１２１には第２のクロック信号が入力され、遅延生成回路１０２からは第４のクロック信号（遅延クロック信号）が出力される。

図３は、図１による位相同期回路の計測遅延列１１９及び生成遅延列１２０の具体的構成例を示す図である。図３に示す構成例では、計測遅延列１１９において、遅延段１１１は２個の遅延素子３１１（単位遅延時間；Ｄ１）から構成され、遅延段１１２は２個の遅延素子３１２（単位遅延時間；２・Ｄ１）から構成され、遅延段１１３は３個の遅延素子３１３（単位遅延時間；４・Ｄ１）から構成され、遅延段１１４は３個の遅延素子３１４（単位遅延時間；８・Ｄ１）から構成されており、初段側から後段側に向かって、順次、単位遅延時間を長く設定する。生成遅延列１２０の遅延段１１５，１１６，１１７，１１８も同じにする。

本実施の形態１による位相同期回路は、図１及び図３に示されるような第１のクロック信号（基準クロック信号１）１０３及び第２のクロック信号（基準クロック信号２）１０４を入力として受け取り、これら２つの信号の遷移時刻（立ち上り時刻対、又は立ち下り時刻対）の時間差に等しい時間だけ、第３のクロック信号（生成入力クロック信号）１０５を遅延させた第４のクロック信号（生成出力クロック信号）１０６ を生成するものである。

なお、第１のクロック信号１０３と第２のクロック信号１０４は独立した信号であってもよいし、同一の信号又はその分配信号であってもよい。一般に、素子の性能は、半導体のチップ別により、また温度や電圧の変動などの外部条件により、変動するものである。位相同期回路はこのような変動が存在しても、所望の生成出力クロック信号を生成できなければならない。

次に、本実施の形態１による位相同期回路の作用効果について説明する。

まず、動作周波数が高い場合の動作から説明する。動作周波数範囲が高い場合、周波数の逆数である単位周期時間（以下、「サイクルタイム」と呼ぶ）は、短い時間となる。従って、位相同期回路が生成する遅延時間は同様に短い遅延時間となる。すなわち、第１のクロック信号１０３と第２のクロック信号１０４との時間差は比較的短い時間となる。

従って、位相一致段は複数の遅延段における第１のクロック信号１０３が相対的に早く到達する側となる。一般に、第３のクロック信号１０５と第４のクロック信号１０６との間の時間差が第１のクロック信号１０３と第２のクロック信号１０４との時間差に等しくなるように位相同期回路は動作することが必要である。

しかし、この第３のクロック信号１０５と第４のクロック信号１０６との間の遷移時間差の誤差（以下、「ジッタ」と呼ぶ）は、このサイクルタイムに対して一定の水準（比率）を満たすように小さな値でなければならない。動作周波数範囲が高い場合、このサイクルタイムも短いため、上記ジッタの許容時間も十分に小さい必要がある。

図１に示す本実施の形態１による構成では、第１のクロック信号１０３が相対的に早く到達する初段側の遅延段１１１の遅延素子は、その単位遅延時間が短くなるように設定されているため、位相一致を判断する最小単位は短くなる。従って、ジッタの許容時間を満たすことが可能となる。

他方、動作周波数が低い場合の動作を示すと以下のようになる。動作周波数が低い場合、サイクルタイムが長いため、上記ジッタの許容時間は相対的に大きな時間となる。本実施の形態１の構成によれば、第１のクロック信号１０３が遅く到達する後段側の遅延段（１１２，１１３，１１４の順）の遅延素子は、順次その単位遅延時間が長くなるように設定されている。ジッタ許容時間は動作周波数が低くなるに従い長くなるため、位相一致を判断する最小単位が大きくなっても本実施の形態１によれば位相合わせの精度劣化は起こらない。

上記のような高い動作周波数と低い動作周波数の双方の動作を行う位相同期回路を考えた場合、従来の位相同期回路では遅延段数が増加していたのに対し、本実施の形態１による位相同期回路では、遅延段数を大幅に削減することができる。

すなわち、従来の位相同期回路では、単一の単位遅延時間をもつ遅延素子により計測遅延列及び生成遅延列が構成されていたため、ジッタの許容時間を満たすためには、高い動作周波数で許容時間（短い遅延時間）を満足させるように単位遅延時間を設定しなければならないこととなる。

従って、低い動作周波数で動作させる場合であっても、同様に短い遅延時間単位での位相合わせを行うこととなる。これは、本来、低い動作周波数でのジッタの許容時間より相対的に大きい時間であるにもかかわらず、短い時間単位での位相合わせを行っているため、外部条件の変動や素子の特性ばらつきなどが存在しても正しく動作するためには、非常に多くの遅延段数を必要とする。

本実施の形態１では、低い動作周波数では、本来、そのジッタの許容時間が相対的に長くてもよいことを利用し、低い動作周波数のときに位相合わせを行う部分に対応する計測遅延列１１９及び生成遅延列１２０における単位遅延量を大きく設定することにより、遅延段数を削減することが可能となる。遅延段数が削減されると、これに従いゲート数も削減され、これがチップの占有面積および電力の削減にもつながる。

しかも、本実施の形態１による位相同期回路は、低電力化に関し、別の優位点も存在する。すなわち、位相の同期が完了するまでの時間について考えると、位相比較器１０９への２つの入力が準備された次のサイクルで位相一致／不一致信号が生成され、その結果の段数を用いて第４のクロック信号１０６が出るまでの時間でよいため、典型的には１〜数サイクルで同期が完了（ロック）することが可能である。

このため、位相同期回路を頻繁に動作及び停止しても、同期までの復帰時間に影響を与えないことになる。このような特徴は、非常に低電力で動作させることが必要なシステムにおいて有益である。

なぜなら、通常、ＰＬＬなどの同期回路は同期完了までの時間が長いため、クロック同期の復帰の時間がかかるという問題がある。そのため、システム本来の動作が行われていない状況でも停止することができない。これに対し、本実施の形態１による位相同期回路では、このような問題が存在しないため、頻繁に動作及び停止を行うことが可能であり、低電力システムを構成するにふさわしい。

図５は、本実施の形態１による位相同期回路の詳細構成を示す回路図である。図５に示す計測遅延列と生成遅延列では、単位遅延素子としてインバータゲートを２段用いたインバータ遅延５０３，５０４，５０５，５０８，５０９，５１０（図中でインバータ記号図の中に「２」と記されたもの）を遅延素子としている。なお、インバータゲートを用いることは必須ではなく、ＮＡＮＤゲート、ＡＮＤゲート、ＮＯＲゲート、ＯＲゲートなどの各種ゲートを単位遅延素子として用いることが可能である。また、このような論理ゲートに限らず、一定の遅延をもつ回路であればいかなる回路でも用いることができる。

図５において、計測回路５１３内の計測遅延列は、遅延素子の単位遅延時間が異なる２つの遅延段５０１，５０２により構成されている。第１のクロック信号１０３の入力に近い側の遅延段５０１は単位遅延時間がインバータ遅延５０３の１段分である。一方、入力から遠い側の遅延段５０２では、単位遅延時間がインバータ遅延５０４，５０５の２段分となっている。このような構成では、低い周波数での動作においては、位相一致の比較が高い周波数での動作時より大きな時間単位で行われることになるのは、前述のとおりである。しかし、そのサイクルタイムに対する比率で見た場合、クロック信号の周波数が低いためにジッタの許容時間における劣化はない。

図６に、図５における位相比較器１０９の一例を示す。この位相比較器１０９は、フリップフロップ６０１，６０３，６０５、及び前段と次段の間の論理をとるゲートとして１つの入力を反転した後もう一つの入力とのＮＯＲをとるゲート６０２，６０４，６０６により構成されている。このようなゲートを用いれば、フリップフロップ６０１，６０３，６０５が第２のクロック信号１０４の遷移までに計測遅延段からの出力の遷移が間に合った場合の境目の段のみ“１”を出力し、他の出力は“０”であるような信号を生成し、これを遅延生成回路５１４に受け渡すことが可能である。

今、位相比較器１０９の回路規模を考えてみると、一般にフリップフロップ回路は素子数がインバータなどのゲートに比較して非常に大きく、さらに図６にあるように段間のゲートも必要であるため、位相比較器１０９は位相同期回路における素子数としても非常に大きな値を占めることになることがわかる。本実施の形態１では、従来と比較して遅延素子の段数が少なくて済むため、位相比較器１０９の個数も少なくてよいこととなり、素子数やチップ面積、電力などの面でより小さな回路を構成できることになる。

図５及び図６で示したように、本実施の形態１の位相同期回路は、その構成要素を全ていわゆるデジタル回路のみで構成することが可能である。このような場合に、従来のアナログ回路を用いて構成していたような位相同期回路と異なり、デバイスを製造するときに用いられるプロセスの変動に対して動作耐性が強いために、プロセスごとに再設計する工数が著しく削減されるという利点がある。

また、アナログ的な制御に必要とされる安定化時間（例えばアナログ回路を用いたＰＬＬでのロックまでの時間となる、電圧制御発振器の電圧安定化時間など）が不要となり、デジタル回路として出力を決めるサイクルタイムの数倍以下の時間でロックさせることが可能になるという利点も有する。

図７は、図５に示す位相調整用の固定遅延素子１１０の構成の一例を示す回路図である。図７に示すように固定遅延素子１１０の内部には、第３のクロック信号１０５が遅延されて第４のクロック信号１０６として出力されるまでに進行する経路において、生成遅延列内部の遅延素子以外で通過する回路が擬似的に再現されている。

図７においては、位相一致段のみを有効にする収束回路としてのＡＮＤゲート７０１と多入力ＯＲ回路７０２、及び出力バッファ７０３が再現されている。すなわち、ＡＮＤゲート７０１はＡＮＤゲート５１１に対応し、多入力ＯＲ回路７０２は多入力ＯＲ回路５１２に対応し、出力バッファ７０３は出力バッファ１０８に対応する等価回路となっている。

（実施の形態２）
図４は、本発明の実施の形態２による位相同期回路の基本的構成を示すブロック図である。

本実施の形態２による位相同期回路は、クロック信号周期の一定倍分の１または一定倍（すなわち整数倍に限らない）時間差に遷移時刻が揃うように内部遅延時間を生成することが可能な回路である。

すなわち、本実施の形態２による位相同期回路は、計測遅延列と生成遅延列の内部において、位相の一致／不一致の信号を受け渡しする同一の遅延段におけるそれぞれの遅延素子の遅延時間の大きさを同じ値とする代わりに、ある一定の比率関係を保つように設定するものである。

例えば、計測遅延列における単位遅延時間を生成遅延列における単位遅延時間の２倍にしたり、逆に半分にしたりして一定の比率関係をもたせるものである。さらに、遅延列にとどまらず、位相調整用の固定遅延素子に関しても、同一遅延生成時における位相補償で必要な遅延時間に対して、この一定の比率関係を保つように設定することが必要である。図４はこのような構成の一例を示したものである。

図４（ａ）は、生成される遅延が、第１のクロック信号と第２のクロック信号との時間差の３倍の時間である場合、また、図４（ｂ）は、生成される遅延が第１のクロック信号と第２のクロック信号との時間差の半分の時間である場合の構成を示している。

本実施の形態２による位相同期回路は、計測回路４０１と遅延生成回路４０２などから構成される。計測回路４０１は、位相調整用の固定遅延素子４１０と、それぞれ遅延時間が同一の遅延素子４１１を一列に繋げた遅延時間計測用の計測遅延列４１９と、複数の位相比較器１０９を一列に繋げた位相比較器列４２１などから構成される。遅延生成回路４０２は、計測遅延列４１９に対応してそれぞれ一定比率の遅延時間を持つ遅延素子４０７を一列に繋げた生成遅延列４２０、収束回路４０８、出力バッファ１０８などから構成される。

この位相同期回路において、計測遅延列４１９を構成する遅延素子４１１と生成遅延列４２０を構成する遅延素子４０７とは一定の比率の関係にあり、また、位相調整用の固定遅延素子４１０は、同一遅延生成時における位相補償で必要な遅延時間に対して一定比率となっている。すなわち、図４（ａ）では、一定比率とは、計測遅延列対生成遅延列で１対３の関係にある。この場合、位相調整用の固定遅延素子４１０は同一遅延生成時における位相補償で必要な遅延時間の１／３に設定されている。また、図４（ｂ）では、一定比率とは、計測遅延列対生成遅延列で２対１の関係にあり、この場合、位相調整用の固定遅延素子は同一遅延生成時における位相補償で必要な遅延時間の２倍に設定されている。

図４のような構成では、第１のクロック信号と第２のクロック信号間の時間差と同一でないものの、その時間差に対して、一定の比率関係を持つように位相同期が行えるのは以下に順次示すとおりである。

すなわち、図４（ａ）の例においては、第１のクロック信号が入力されると、その信号は、まず位相調整用の固定遅延素子４１０で遅延される。この固定遅延素子４１０においては、出力バッファ１０８や収束回路４０８で付加される遅延の１／３の時間（１／３Ｄｄｍｙ）だけ遅延される。次にこの信号は、計測遅延列４１９に挿入されて進行していく。複数の位相比較器１０９からなる位相比較器列４２１は、第２のクロック信号１０４と、計測遅延列４１９の複数の遅延素子４１１の段からの出力との間で位相の一致を検出するべく動作する。位相が一致した段においてはその一致信号を遅延生成回路４０２へと出力する。一方、遅延生成回路４０２では、第３のクロック信号１０５が上記位相一致段までの段数だけ生成遅延列４２０を通過する。従って、単位遅延時間（ここでは計測遅延列４１９における遅延素子４１１の遅延時間の３倍の時間）に一致段数だけ乗じた分の時間だけ遅延される。さらに、この信号は収束回路４０８と出力バッファ１０８を通過するため、それぞれの通過時間だけ遅延されて、最後に第４のクロック信号１０６として出力される。

さて、上記の場合、第１のクロック信号と第２のクロック信号の間の時間差（Ｄｔｇｔ）と、第３のクロック信号と第４のクロック信号の間の時間差（Ｄｇｅｎ）にどのような関係が成立するかを以下に示す。計測遅延列４１９における単位遅延時間をＤ１、収束回路４０８における遅延時間をＤｃ、出力バッファ１０８における遅延時間をＤｏとする。

前記図２に示した同一時間生成の場合における位相調整用の固定遅延素子２１０の遅延時間（Ｄｄｍｙ）は、時間Ｄｃと時間Ｄｏの和となる。すなわち、Ｄｄｍｙ＝Ｄｃ＋Ｄｏとなる。ただし、これら以外にも遅延生成回路２０２において、第３のクロックに対して何がしかの付加的な遅延を与える回路を通過する場合は、その遅延時間も加えられることになる。しかし、本例では理解を容易にするために時間Ｄｃ及び時間Ｄｏだけの場合を示す。

図４（ａ）において、計測遅延列４１９の位相一致段までの段数Ｓｄは以下のようになる。

Ｓｄ＝（Ｄｔｇｔ−Ｄｄｍｙ／３）／Ｄ１＝（Ｄｔｇｔ−（Ｄｃ＋ Ｄｏ）／３）／Ｄ１ 式（１）
一方、第３のクロック信号は、まず、この段数を単位遅延時間に乗じた時間だけ遅延される。このように位相一致段までの遅延時間をＴ１とすると、
Ｔ１＝Ｓｄ・３・Ｄ１＝３・（Ｄｔｇｔ−（Ｄｃ＋ Ｄｏ）／３）＝３・Ｄｔｇｔ−（Ｄｃ＋ Ｄｏ） 式（２）
さらに、この信号は収束回路４０８と出力バッファ１０８を通過するため、総和の遅延時間Ｄｇｅｎは、以下のようになる。

Ｄｇｅｎ＝Ｔ１＋Ｄｃ＋Ｄｏ＝３・Ｄｔｇｔ 式（３）
以上の式（３）を見れば分かるように、第３のクロック信号と第４の力クロック信号の間の時間差は、第１のクロック信号と第２のクロック信号の間の時間差の３倍の時間になることが確認できる。

図４（ｂ）の例でも同様に、第３のクロック信号と第４のクロック信号の間の時間差は、第１のクロック信号と第２クロック信号の間の時間差の半分の時間になることは容易に確認できる。

図８は、本実施の形態２による位相同期回路の詳細構成を示す回路図である。図８は図４（ｂ）の構成のように、第１のクロック信号と第２のクロック信号の間の時間差と同一ではなく、上記２つの信号の時間差と一定の比率関係として１／２倍の関係にある時間差だけ第３のクロック信号を遅らせて第４のクロック信号を出力する回路の例を示したものである。計測遅延列４１９と生成遅延列４２０では、それぞれ、遅延素子の単位遅延回路としてインバータ遅延が用いているが、これに限らないことは先に述べたとおりである。

さて、計測遅延列４１９では、遅延素子４１１の遅延時間はインバータ遅延の２段分となっている。一方、生成遅延列４２０では、遅延素子４０７の遅延時間はインバータ遅延の１段分となっている。さらに、位相調整用の固定遅延素子４１０の遅延時間は、第１及び第２のクロック信号間の時間差と同一の時間を生成する場合の２倍の遅延時間（２・Ｄｄｍｙ）となるように設定される。このような時間は、信号が図７で示した回路を２回通過するようにして実現できる。

次に、上記の場合、第１及び第２のクロック信号間の時間差（Ｄｔｇｔ）と、第３及び第４のクロック信号間の時間差（Ｄｇｅｎ）にどのような関係が成立するかを以下に示す。計測遅延列４１９におけるインバータ遅延の単位遅延時間をＤ１、収束回路４０８における遅延時間をＤｃ、出力バッファ１０８における遅延時間をＤｏとする。前述のように図２に示した同一時間生成の場合の位相調整用の固定遅延素子２１０の遅延時間（Ｄｄｍｙ）は、ＤｃとＤｏの時間の和となる（すなわち、Ｄｄｍｙ ＝ Ｄｃ ＋ Ｄｏ）。まず、計測遅延列の位相一致段までの段数Ｓｄは以下のようになる。

Ｓｄ＝（Ｄｔｇｔ−２・Ｄｄｍｙ）／（２・Ｄ１）＝（Ｄｔｇｔ−２・（Ｄｃ＋Ｄｏ））／（２・Ｄ１） 式（４）
一方、第３のクロック信号は、まず、単位遅延時間Ｄ１にこの段数Ｓｄを乗じた時間だけ遅延される。このように位相一致段までの遅延量をＴ１とすると、
Ｔ１＝Ｓｄ・Ｄ１＝（Ｄｔｇｔ−２・（Ｄｃ＋Ｄｏ））／２＝Ｄｔｇｔ／２−（Ｄｃ ＋Ｄｏ） 式（５）
さらに、この信号は収束回路４０８と出力バッファ１０８を通過するため、第３のクロック信号から第４のクロック信号までの総和の遅延時間Ｄｇｅｎは、以下のようになる。

Ｄｇｅｎ＝Ｔ１＋Ｄｃ＋Ｄｏ＝Ｄｔｇｔ／２ 式（６）
以上の式（６）を見れば分かるように、生成される遅延時間は、第１及び第２のクロック信号間の時間差の１／２倍（すなわち半分）になっていることが確認できる。

（実施の形態３）
図９は、本発明の実施の形態３による位相同期回路の詳細構成を示す回路図である。本実施の形態３による位相同期回路は、前記実施の形態１と前記実施の形態２とを組み合わせたものである。本実施の形態３は、外部からの第１及び第２のクロック信号の時間差と異なる時間差を生成しながら、しかも遅延段数を削減することにより、柔軟性と回路規模の縮小、ひいてはチップ面積、電力を削減することが可能な位相同期回路を提供する。

すなわち、計測回路９０９内の計測遅延列９１１において、第１のクロック信号１０３が早く到達する初段側の計測遅延段９０１では、インバータ遅延２段分の遅延素子９０３を用いている。一方、第１のクロック信号１０３が遅く到達する後段側の計測遅延段９０２ではインバータ遅延４段分の遅延素子９０４を用いている。

一方、遅延生成回路９１０内の生成遅延列９１２においては、第３のクロック信号１０５が早く到達する初段側の生成遅延段９０５では、インバータ遅延１段分の遅延素子９０７を用いている。一方、第３のクロック信号１０５が遅く到達する後段側の生成遅延段９０６ではインバータ遅延２段分の遅延素子９０８を用いている。

このような構造では、外部からの第１のクロック信号１０３と第２のクロック信号１０４との時間差の半分の時間を第３のクロック信号１０５と第４のクロック信号１０６との時間差として生成している。

図１０に、この場合のタイムチャートを示す。本構成では、第１のクロック信号１０３と第２のクロック信号１０４は、位相で１８０度位相差を持つように入力されて、第４のクロック信号１０６は第３のクロック信号１０５を９０度だけ位相を遅らせて出力されていることが分かる。

（実施の形態４）
図１１は、本発明の実施の形態４による位相同期回路の詳細構成を示す回路図である。本実施の形態４による位相同期回路は、前記実施の形態２における生成回路を複数個設けたものである。図１１に示す位相同期回路はその一例であり、２組の第３のクロック信号１０５ａ，１０５ｂが存在し、それぞれの入力が遅延されて２組の第４のクロック信号１０６ａ，１０６ｂが出力されるものである。

２組の第４のクロック信号１０６ａ，１０６ｂで遅延される時間は同一であってもよいが、本例では異なる例を示してある。計測回路４０１で受け取る第１のクロック信号１０３と第２のクロック信号１０４との時間差に対して、遅延生成回路４０２ではその時間差の半分の時間の遅延を生成するのに対し、遅延生成回路１１１０では計測回路４０１側の第１及び第２のクロック信号の時間差と同一の時間差の生成を行うものである。

これを実現するために、計測回路４０１における遅延素子４１１の単位遅延はインバータ遅延２段で実現されている場合に、遅延生成回路４０２における単位遅延はインバータ遅延１段の遅延素子４０７で構成され、遅延生成回路１１１０における単位遅延はインバータ遅延２段の遅延素子１１０７で構成されている。また、遅延生成回路１１１０では、位相調整用の固定遅延素子として、計測回路４０１のそれの半分の時間の固定遅延素子１１１１が用いられる。

本実施の形態４の構成は、計測回路に関しては共通であるから、異なる二つの位相同期回路を用いる場合よりもチップ上の占有面積や電力が小さくなるという利点がある。

図１２は、図１１に示した位相同期回路におけるクロック信号の関係を示すタイムチャートである。

図１１に示す位相同期回路は、計測回路４０１と遅延生成回路４０２及び遅延生成回路１１１０の遅延列はそれぞれ１つであるが、単位遅延時間が異なる複数の遅延素子で構成することも可能であり、前記実施の形態１〜３を組み合わせて、しかも生成回路が複数ある場合、例えば２個に限らず３個以上で構成することも可能である。

図１３は、本実施の形態４において、他の位相同期回路を示す回路図である。図１３は、図１１に示した位相同期回路を用いて、２つの異なる位相差を選択して生成することが可能な選択型位相同期回路を示している。そのために、図１３に示す位相同期回路は、図１１に示した位相同期回路に、第３のクロック信号１０５ａ，１０５ｂを選択するスイッチ１３０１と、第４のクロック信号１０６ａ，１０６ｂを選択するセレクタ１３０２と、選択条件を設定する選択条件メモリ１３０３を付加したものである。

このような回路は、必要となる位相差が利用時に変化するといった場合に有益である。例えば、シングルデータレートのＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリの読み出し時には、データの変更タイミングがクロック１サイクルに１回であるため、１８０度の位相差を用い、ダブルデータレートのＳＤＲＡＭなどのメモリ読み出し時には、データの変更タイミングがクロック１サイクルに２回であるため９０度の位相差を用いるといったことを選択的に使い分けることが可能となる。いずれを選択するかに関しては、外部からの制御信号で直接駆動してもよいし、また、設定レジスタなどの選択条件メモリ１３０３に保持しておいて、この値を切り替えることで利用時に動的に変更することも可能である。

本実施の形態についても図１１に示した例と同様に、計測回路４０１に関しては共通であるから、異なる２つの位相同期回路を用いる場合よりもチップ上の占有面積や電力が小さくなるという利点がある。

（実施の形態５）
図１４は、前記実施の形態１〜４による位相同期回路の応用例の１つとして、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ−ＳＤＲＡＭ）１４０１とＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）１４０２との接続関係を示すブロック図である。

ＬＳＩ１４０２には、前記実施の形態１〜４による位相同期回路１４０４とフリップフロップ１４０５とを含むメモリインタフェース１４０３が搭載されている。位相同期回路１４０４は、ＤＤＲ−ＳＤＲＡＭのデータを読み込む際の位相を制御するためのものである。ＤＤＲ−ＳＤＲＡＭ１４０１からは、位相同期回路１４０４に第３のクロック信号が入力し、フリップフロップ１４０５にデータ信号が入力している。また、位相同期回路１４０４では、第１のクロック信号と第２のクロック信号が入力し、フリップフロップ１４０５へ第４のクロック信号が出力している。この位相同期回路１４０４に前記実施の形態１〜４による位相同期回路をいることにより、ＬＳＩ１４０２はＤＤＲ−ＳＤＲＡＭ１４０１のデータを低電力に正確なタイミングで確実に読み込む事が可能となる。しかも位相同期回路１４０４のチップ上占有面積は小さい。

図１５は、前記実施の形態１〜４の位相同期回路を用いて複数のプロセッサ（いわゆるマルチプロセッサ）間を接続したシステム１５００において、同期をとる例を示すブロック図である。このシステム１５００は、第１のプロセッサ１５０１、第２のプロセッサ１５０２、ＳＤＲ−ＳＤＲＡＭ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ−ＳＤＲＡＭ）１５０３、ＤＤＲ−ＳＤＲＡＭ１５０４、クロックモジュール１５０５などから構成される。クロックモジュール１５０５は、クロック発生回路（ＣＰＧ）１５０６、前記実施の形態１〜４による位相同期回路１５０７などから構成される。そして、ＳＤＲ−ＳＤＲＡＭ１５０３と第１のプロセッサ１５０１とが接続され、ＤＤＲ−ＳＤＲＡＭ１５０４と第２のプロセッサ１５０２とが接続されている。また、位相同期回路１５０７では、クロック発生回路１５０６から第１のクロック信号１０３、第２のクロック信号１０４、第３のクロック信号１０５が入力し、第１のプロセッサ１５０１へ第４のクロック信号１０６ａが出力し、第２のプロセッサ１５０２へ第４のクロック信号１０６ｂが出力している。

複数の第１及び第２のプロセッサ１５０１，１５０２は別々の半導体チップであってもよいし、同一のチップ上に存在してもよい。このような接続はクロックの同期タイミングが異なるプロセッサを接続するといった場合に必要となる。図１５に示す例では、第１のプロセッサ１５０１はシングルデータレートのＳＤＲ−ＳＤＲＡＭ１５０３と同期して動作し、第２のプロセッサ１５０２はダブルデータレートのＤＤＲ−ＳＤＲＡＭ１５０４と同期して動作するといった場合が示されている。

ＳＤＲ−ＳＤＲＡＭ１５０３の読み込みは、クロック信号に対し１８０度位相がずれたタイミングに同期して動くのに対し、ＤＤＲ−ＳＤＲＡＭ１５０４の読み込みは９０度位相がずれたタイミングに同期して動く。

第１及び第２のプロセッサ１５０１，１５０２が、このような９０度位相がずれた状態で動作するときに、前記実施の形態４による位相同期回路１５０７と、その源となる第１のクロック信号１０３、第２のクロック信号１０４、第３のクロック信号１０５を生成するクロック発生回路１５０６とを有するクロックモジュール１５０５が両プロセッサに対し、それぞれ位相の異なる第４のクロック信号１０６ａ，１０６ｂを供給することが可能である。図１５における第１及び第２のプロセッサ１５０１，１５０２やクロックモジュール１５０５のいずれも同一チップに存在してもよいし、また、片方のプロセッサにクロックモジュール１５０５を搭載してもよい。前記実施の形態４による位相同期回路は、本例に限らずクロックの同期タイミングが異なるプロセッサ同士の接続において広く用いることができる。

（実施の形態６）
図１６は、前記実施の形態１による位相同期回路において、複数の遅延段における遅延素子の遅延時間を相違させる方法についての一例を示す図である。前記図５に示した位相同期回路の例では、インバータ遅延の従属接続数を変化させることで、単位遅延時間が異なる遅延素子を構成していた。しかし、同一論理の同じゲートの従属接続数を変化させる以外にも、ゲートの種類を複数の遅延素子のそれぞれで変化させるという方法（ある遅延素子ではインバータゲートを用い、他の遅延列では複数入力のＮＡＮＤゲートを用いるといったような方法）もあり得る。

図１６に示す本実施の形態６による位相同期回路では、インバータ遅延の従属接続数で遅延時間を設定するのではなく、遅延時間の異なる複数種類のインバータ遅延でそれぞれの遅延素子の遅延時間を設定している。例えば、インバータ遅延１６０２，１６０６とインバータ遅延１６０４，１６０８とは遅延時間が異なる種類のものである。すなわち、図１６に示す実施の形態では、単位遅延時間が小さい遅延段１６０１，１６０５では、トランジスタの閾値電圧が低いトランジスタにより高速動作することが可能なインバータゲートを２段接続したインバータ遅延１６０２，１６０６が用いられ、他方、単位遅延時間が大きい計測遅延段１６０３，１６０７では、トランジスタの閾値電圧が高いデバイスにより低速動作するインバータゲートを２段接続したインバータ遅延１６０４，１６０８が用いられている。

このように、基本となるデバイスを複数種類用いることで複数の遅延列を構成することも可能である。一般に、トランジスタの閾値電圧が低いデバイスは静止時（非動作時）のリーク電流が大きいことが知られているが、本実施の形態６のように、複数の遅延素子の中でも高速動作で必要となる部分の遅延段１６０１，１６０５のみに適用することで、少ないゲートに対してのみ低閾値デバイスを用いるため、位相同期回路自体は高速で動作可能である一方で、全体でみたときの静止時のリーク電流を増大させなくてよいという利点もあり、チップの低電力化に寄与する。

図１７は、前記実施の形態１の位相同期回路において、複数の遅延段における遅延素子の遅延時間を相違させる別の方法についての一例を示す図である。すなわち、図１７（ａ）に示す位相同期回路では、より小さな単位遅延を用いる方法として、補間回路１７０１，１７０２を用いる例を示している。補間回路とは、出力時刻が異なる２つの遅延段からの出力を入力として受けて、その間の時間を生成するような回路である。図１７（ｂ）は、そのような補間回路の一例を示す図である。

（実施の形態７）
図１８は、本発明の実施の形態７による位相同期回路の構成を示す回路図である。本実施の形態７による位相同期回路は、前記実施の形態１（図５）と前記実施の形態２を組み合わせた上で、第１及び第２のクロック信号と第３のクロック信号とが遅延列の配置方向に対して、逆方向に進行する一例を示したものである。ここでは、計測遅延列と生成遅延列のそれぞれの複数の遅延素子の遅延時間を変えるために、各遅延列内部の遅延素子の従属接続数を変えている。例えば、図１８では、計測遅延列において、遅延段５０１内の遅延素子は１段のインバータ遅延５０３で構成し、遅延段５０２内の遅延素子は２段のインバータ遅延５０４，５０５で構成している。また、生成遅延列において、遅延段１８０１内の遅延素子は１段のＡＮＤゲート１８０３で構成し、遅延段１８０２内の遅延素子は２段のＡＮＤゲート１８０３で構成している。また、計測遅延列と生成遅延列との遅延素子の遅延時間における一定の比率を実現するために、論理ゲートの種類（インバータ遅延とＯＲゲート）を変えた構成となっている。

さて、図１８の構成は、図１、図２、図３、図４、図５、図８、図９、図１１、図１３、図１６、図１７といった回路で、第１のクロック信号と第２のクロック信号と第３のクロック信号とが遅延列の配置方向に対して、同方向に進行していたのと対照的なものである。前記図１から図１７までの例では、第３のクロック信号が位相一致段まで遅延段を通過した後に、それが収束回路を通過するかどうかが決定される。これに対し、図１８の構成は、逆に、いったん第３のクロック信号１０５を遅延段数分だけ分岐させた後、どの分岐信号を遅延段に挿入するかを位相比較器の出力を用いて決定する構成となっている。図１から図１７の例の回路は、いずれもこのような逆方向の進行形態に対しても適用可能である。

（実施の形態８）
図１９（ａ）は本発明の実施の形態８において、周波数２倍化回路の構成を示す回路図、図１９（ｂ）は、その動作を示すタイミングチャート、図１９（ｃ）は２のｎ乗倍化回路の構成を示すブロック図である。なお、ｎは自然数である。

本実施の形態８による周波数２倍化回路及び２のｎ乗化回路は、前記実施の形態２の位相同期回路を利用したものである。図１９（ａ）に示す周波数２倍化回路１９１３は、例えば、前記図４（ｂ）に示した位相同期回路に対して、位相を１８０度ずらす位相変換回路１９０３と排他的ＯＲゲート１９０６とを付加し、第１のクロック信号１０３及び第３のクロック信号１０５を入力クロック信号１９０１とし、位相変換回路１９０３で１８０度位相をずらしたクロック信号１９０４を第２のクロック信号１０４として入力し、第４のクロック信号１０６（生成出力クロック信号１９０５）を排他的ＯＲゲート１９０６の一方の入力信号とし、入力クロック信号１９０１を排他的ＯＲゲート１９０６の他方の入力信号とし、排他的ＯＲゲート１９０６の出力信号を出力クロック信号１９０２としたものである。なお、位相変換回路１９０３は、インバータゲートなどで生成可能である。

次に、図１９（ａ），（ｂ）により、この周波数２倍化回路１９１３の動作を説明する。まず、位相変換回路１９０３により、入力クロック信号１９０１から位相が１８０度ずれた関係にあるクロック信号１９０４を生成する。次に、これらの信号を前記実施の形態２に示した位相同期回路（例えば、図４の回路）へ入力し、入力クロック信号１９０１に対して９０度の位相差がある生成出力クロック信号１９０５を作り出す。その後、入力クロック信号１９０１と生成出力クロック信号１９０５との排他的ＯＲ１９０６を論理的にとることにより、２倍の周波数のクロックを生成できる。

図１９（ｃ）は、入力クロック信号１９０１が、図１９（ａ）の周波数２倍化回路１９１３により周波数が２倍化され、さらに図１９（ａ）の周波数２倍化回路１９１３を複数回（図１９（ｃ）では３回）通過させることにより、当初の周波数の２のｎ乗倍（図１９（ｃ）では１６倍）の周波数のクロック信号１９１２が生成可能となる例を示している。一般に同様の回路構成を繰り返すことにより、周波数の２のｎ乗化回路が構成可能となる。

さらに、図２１は、周波数の２倍化に限らず、より一般的なｍ倍化にも第２の本発明が利用できることを示した例である。なお、ｍは自然数である。ここではｍとして、３倍の周波数を生成している。まず、位相変換回路２１０３により入力クロック信号２１０１から位相が１８０度ずれた関係にあるクロック信号２１０４を生成し（これは、インバータゲートなどで生成可能である）、次に、これらの信号を前記実施の形態２による位相同期回路へ入力し、入力クロック信号２１０１に対して６０度の位相差がある第１の生成出力クロック信号２１０５と入力クロック信号に対して１２０度の位相差がある第２の生成出力クロック信号２１０６を作り出す。その後、入力クロック信号２１０１と第１の生成出力クロック信号２１０５と第２の生成出力クロック信号２１０６との排他的ＯＲゲート２１０７を論理的にとることにより、３倍の周波数のクロック信号２１０２を生成できる。

図２１（ｂ）は、タイムチャートとして周波数が３倍になる様子を示したものである。

図２１（ｃ）は、入力クロック信号２１０１が、図２１（ａ）の周波数３倍化回路２１１３により周波数が２倍化され、さらに図１９（ａ）の周波数２倍化回路１９１３を通過させ、再度、図２１（ａ）の周波数３倍化回路２１１３を通過させることにより、当初の１８倍の周波数のクロック信号２１１２が生成可能となる例を示している。同様な手法により、３６度遅延、７２度遅延、１０８度遅延、１４４度遅延の回路を作った後、これらの出力と、入力のクロック信号とをあわせた５信号の排他的ＯＲをとることにより５倍の周波数のクロックが、このような計測回路を共通とした前記実施の形態２の位相同期回路から効率的に生成可能であることが分かる。同様な方法により、多様な周波数が生成できる。

図２０は、前記図１５で示したような複数のプロセッサ間の接続において、図１９の回路を用いて、互いに異なる周波数で動作するプロセッサ間の接続に本実施の形態８を用いた場合を示している。

本実施の形態８によるシステム２０００は、第１のプロセッサ２００５、第２のプロセッサ２００７、クロックモジュール２００１などから構成される。クロックモジュール２００１は、クロック発生回路（ＣＰＧ）２００２、前記図１９に示した周波数２のｎ乗倍化回路２００４などから構成される。そして、周波数２のｎ乗倍化回路２００４では、クロック発生回路２００２から入力クロック信号２００３が入力し、第１のプロセッサ２００５へ生成出力クロック信号２００６が出力し、第２のプロセッサ２００７へ生成出力クロック信号２００８が出力している。クロックモジュール２００１内のクロック発生回路２００２からの入力クロック信号２００３を受けた周波数２のｎ乗倍化回路２００４は、例えば、入力クロック信号２００３の２倍の周波数の生成出力クロック信号２００６と８倍の周波数の生成出力クロック信号２００８を生成し、これを動作周波数が異なる複数のプロセッサ（図２０では第１のプロセッサ２００５と第２のプロセッサ２００７）に供給する。同図における各プロセッサ２００５，２００７やクロックモジュール２００１のいずれも同一半導体チップ上に存在してもよいし、また、片方のプロセッサにクロックモジュール２００１を搭載していてもよいことは前記実施の形態５で述べた例と同様である。

なお、同一半導体チップ上に存在する例としては、システムの制御を中心に行う低周波数のクロックで動作するプロセッサと、高速な画像処理などを中心に処理を行う高周波数のクロックで動作するエンジンプロセッサといったものなどが挙げられる。

以上述べてきた本発明の実施の形態１〜８による回路は、通常の半導体製造プロセスにより、一つ又は複数の半導体基板上に形成され半導体集積回路装置として実現することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、マイクロプロセッサ、マイクロコントローラ、信号処理プロセッサ、画像処理プロセッサ、音声処理プロセッサ、及びＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどの各種メモリなどの半導体集積回路装置について適用可能である。

本発明の実施の形態１において、位相同期回路の基本的構成を示すブロック図である。 本発明の前提として検討した位相同期回路の構成を示すブロック図である。 本発明の実施の形態１において、図１に示す位相同期回路における計測遅延列及び生成遅延列の構成例を示すブロック図である。 本発明の実施の形態２において、位相同期回路の基本的構成を示すブロック図である。 本発明の実施の形態１において、位相同期回路の構成例を示す回路図である。 本発明の実施の形態１において、位相比較器の構成例を示す回路図である。 本発明の実施の形態１において、位相調整用の固定遅延素子の構成例を示す回路図である。 本発明の実施の形態２において、位相同期回路の構成例を示す回路図である。 本発明の実施の形態３において、位相同期回路の構成例を示す回路図である。 本発明の実施の形態３において、図９に示す位相同期回路のクロック信号間のタイミング関係を示す図である。 本発明の実施の形態４において、位相同期回路の構成例を示す回路図である。 本発明の実施の形態４において、図１１に示す位相同期回路のクロック信号間のタイミング関係を示す図である。 本発明の実施の形態４において、位相同期回路の他の構成例を示す回路図である。 本発明の実施の形態５において、本発明の位相同期回路を応用したシステムの構成例を示すブロック図である。 本発明の実施の形態５において、本発明の位相同期回路を応用したシステムの他の構成例を示すブロック図である。 本発明の実施の形態６において、位相同期回路の構成例を示す回路図である。 本発明の実施の形態６において、位相同期回路の他の構成例を示す回路図である。 本発明の実施の形態７において、位相同期回路の構成例を示す回路図である。 （ａ）は、本発明の実施の形態８において、本発明の位相同期回路を応用した周波数２倍化回路の構成例を示す回路図、（ｂ）は、（ａ）に示す周波数２倍化回路の動作を示す図、（ｃ）は、（ａ）に示す周波数２倍化回路を応用した周波数２のｎ乗倍化回路の構成例を示す図である。 本発明の実施の形態８において、図１９に示す周波数２倍化回路及び周波数２のｎ乗倍化回路を応用したシステムの構成例を示すブロック図である。 （ａ）は、本発明の実施の形態８において、本発明の位相同期回路を応用した周波数３倍化回路の構成例を示す回路図、（ｂ）は、（ａ）に示す周波数３倍化回路の動作を示す図、（ｃ）は、（ａ）に示す周波数３倍化回路及び図１９（ａ）に示す周波数２倍化回路を応用した周波数ｍ倍化回路の構成例を示す図である。

符号の説明

１０１，２０１，４０１，５１３，９０９ 計測回路
１０２，２０２，４０２，５１４，９１０，１１１０ 遅延生成回路
１０３，２０３ 第１のクロック信号
１０４，２０４ 第２のクロック信号
１０５，１０５ａ，１０５ｂ，２０５ 第３のクロック信号
１０６，１０６ａ，１０６ｂ，２０６ 第４のクロック信号
１０７，２０８，４０８ 収束回路
１０８，７０３ 出力バッファ
１０９，２０９ 位相比較器
１１０，２１０，４１０，１１１１ 固定遅延素子
１１１〜１１８，５０１，５０２，５０６，５０７，９０１，９０２，９０５，９０６，１６０１，１６０３，１６０５，１６０７，１８０１，１８０２ 遅延段
１１９，２１２，４１９，９１１ 計測遅延列（第１の遅延列）
１２０，２１３，４２０，９１２ 生成遅延列（第２の遅延列）
１２１，２１４，４２１ 位相比較器列
２０７，２１１，３１１，３１２，３１３，３１４，４０７，４１１，９０３，９０４，９０７，９０８，１１０７ 遅延素子
５０３〜５０５，５０８〜５１０，１６０２，１６０４，１６０６，１６０８ インバータ遅延
５１１，７０１，１８０３ ＡＮＤゲート
５１２，７０２ 多入力ＯＲ回路
６０１，６０３，６０５，１４０５ フリップフロップ
６０２，６０４，６０６ ゲート
１３０１ スイッチ
１３０２ セレクタ
１３０３ 選択条件メモリ
１４０１，１５０４ ＤＤＲ−ＳＤＲＡＭ
１４０２ ＬＳＩ
１４０３ メモリインタフェース
１４０４，１５０７ 位相同期回路
１５００，２０００ システム
１５０１ 第１のプロセッサ
１５０２ 第２のプロセッサ
１５０３ ＳＤＲ−ＳＤＲＡＭ
１５０５，２００１ クロックモジュール
１５０６，２００２ クロック発生回路（ＣＰＧ）
１７０１，１７０２ 補間回路
１９０１，２００３，２１０１ 入力クロック信号
１９０２ 出力クロック信号
１９０３，２１０３ 位相変換回路
１９０４，１９１２，２１０２，２１０４，２１１２ クロック信号
１９０５，２００６，２００８ 生成出力クロック信号
１９０６，２１０７ 排他的ＯＲゲート
１９１３ 周波数２倍化回路
２００４ 周波数２のｎ乗倍化回路
２００５ 第１のプロセッサ
２００７ 第２のプロセッサ
２１０５ 第１の生成出力クロック信号
２１０６ 第２の生成出力クロック信号
２１１３ 周波数３倍化回路

Claims (13)

1. 第１のクロック信号と第２のクロック信号との遷移時間差に基づいて、第３のクロック信号の遷移時間を遅延させて第４のクロック信号を生成する位相同期回路であって、
   遅延時間の異なる複数の遅延素子を含み、前記第１のクロック信号が入力される第１の遅延列と、
   前記第１の遅延列に対応して複数の位相比較器を含み、前記第１の遅延列からの信号及び前記第２のクロック信号が入力され、前記第１のクロック信号と前記第２のクロック信号との遷移時間差を計測する位相比較器列と、
   前記第１の遅延列に対応して遅延時間の異なる複数の遅延素子を含み、前記位相比較器列からの信号及び前記第３のクロック信号が入力される第２の遅延列と、を有し、
   前記第１の遅延列及び前記第２の遅延列の前記複数の遅延素子のそれぞれの遅延時間は固定であることを特徴とする位相同期回路。
2. 請求項１記載の位相同期回路において、
   前記第１の遅延列は、前記第１のクロック信号が早く到達する初段側の遅延素子の遅延時間が小さく、前記第１のクロック信号が遅く到達する後段側の遅延素子の遅延時間が大きいことを特徴とする位相同期回路。
3. 第１のクロック信号と第２のクロック信号との遷移時間差に基づいて、第３のクロック信号の遷移時間を遅延させて第４のクロック信号を生成する位相同期回路であって、
   複数の遅延素子を含み、前記第１のクロック信号が入力される第１の遅延列と、
   前記第１の遅延列に対応して複数の位相比較器を含み、前記第１の遅延列からの信号及び前記第２のクロック信号が入力され、前記第１のクロック信号と前記第２のクロック信号との遷移時間差を計測する位相比較器列と、
   前記第１の遅延列に対応して複数の遅延素子を含み、前記位相比較器列からの信号及び前記第３のクロック信号が入力される第２の遅延列と、を有し、
   前記第１の遅延列に含まれる遅延素子の遅延時間と前記第２の遅延列に含まれる遅延素子の遅延時間との比率はそれぞれ一定であることを特徴とする位相同期回路。
4. 請求項３記載の位相同期回路において、
   前記遅延素子の遅延時間の前記比率の値は、１以外であることを特徴とする位相同期回路。
5. 第１のクロック信号と第２のクロック信号との遷移時間差に基づいて、第３のクロック信号の遷移時間を遅延させて第４のクロック信号を生成する位相同期回路であって、
   遅延時間の異なる複数の遅延素子を含み、前記第１のクロック信号が入力される第１の遅延列と、
   前記第１の遅延列に対応して複数の位相比較器を含み、前記第１の遅延列からの信号及び前記第２のクロック信号が入力され、前記第１のクロック信号と前記第２のクロック信号との遷移時間差を計測する位相比較器列と、
   前記第１の遅延列に対応して遅延時間の異なる複数の遅延素子を含み、前記位相比較器列からの信号及び前記第３のクロック信号が入力される第２の遅延列と、を有し、
   前記第１の遅延列及び前記第２の遅延列の前記複数の遅延素子のそれぞれの遅延時間は固定であり、前記第１の遅延列に含まれる遅延素子の遅延時間と前記第２の遅延列に含まれる遅延素子の遅延時間との比率はそれぞれ一定であることを特徴とする位相同期回路。
6. 請求項５記載の位相同期回路において、
   前記第１の遅延列は、前記第１のクロック信号が早く到達する初段側の遅延素子の遅延時間が小さく、前記第１のクロック信号が遅く到達する後段側の遅延素子の遅延時間が大きく、
   前記遅延素子の遅延時間の前記比率の値は、１以外であることを特徴とする位相同期回路。
7. 請求項３記載の位相同期回路において、
   位相調整用の固定遅延素子をさらに有し、
   前記第１の遅延列に含まれる遅延素子の遅延時間と前記第２の遅延列に含まれる遅延素子の遅延時間との比率と、前記固定遅延素子の遅延時間と、前記第３のクロック信号が入力されてから前記第４のクロック信号が出力されるまでの遅延時間から前記第２の遅延列における遅延時間を除いた時間との比率は、同じであることを特徴とする位相同期回路。
8. 請求項１記載の位相同期回路において、
   前記第１のクロック信号が早く到達する初段側の遅延素子と、前記第１のクロック信号が遅く到達する後段側の遅延素子とは、速度性能が異なるデバイスを用いた論理的に同一なゲートにより構成されていることを特徴とする位相同期回路。
9. 請求項３記載の位相同期回路において、
   前記第１の遅延列の１つに対し、前記第２の遅延列を複数系統有することを特徴とする位相同期回路。
10. 同期する位相関係が異なる複数の同期型メモリに接続することが可能である半導体集積回路装置であって、
    請求項９記載の位相同期回路と、
    接続される前記同期型メモリの種類により複数ある前記第４のクロック信号系統のいずれかを利用する機能と、を有することを特徴とする半導体集積回路装置。
11. 同期する位相関係が異なる複数の同期型メモリのうち１つを接続することが可能である半導体集積回路装置であって、
    請求項９記載の位相同期回路と、
    接続される前記同期型メモリの情報が記憶される選択条件メモリと、
    前記選択条件メモリ内の情報に基づいて、複数ある前記第４のクロック信号系統のいずれか１つを選択して出力する選択回路と、を有することを特徴とする半導体集積回路装置。
12. 同期する位相関係が異なる複数のマイクロプロセッサに接続することが可能である半導体集積回路装置であって、
    請求項９記載の位相同期回路と、
    接続される前記マイクロプロセッサの種類により複数ある前記第４のクロック信号系統のいずれかを利用する機能と、を有することを特徴とする半導体集積回路装置。
13. 請求項３記載の位相同期回路と、
    位相変換回路と、
    排他的ＯＲ回路とを有し、
    前記第１のクロック信号と前記第３のクロック信号は共通であり、前記位相変換回路は前記第１のクロック信号を入力とし前記第２のクロック信号を出力とし、前記排他的ＯＲ回路は前記第１のクロック信号及び前記第４のクロック信号を入力としていることを特徴とする半導体集積回路装置。

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