KR100256004B1 - 반도체 기억 장치 시스템 및 반도체 기억 장치 - Google Patents

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요시히로 다케마에
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아끼구사 나오유끼
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Abstract

반도체 기억 장치 시스템을 구축하는 경우에, 제어기측에서 스트로브 신호에 따라서 직접 입력용 래치 펄스가 발생할 수 있도록 하여, 그 만큼의 마진을 감소시켜 고속화를 실현한다.
출력용 동기 신호를 출력하는 출력용 동기 신호 출력 회로(29)와, 출력용 동기 신호에 동기하여 출력 데이타를 출력하는 데이타 출력 회로(26)를 구비하는 반도체 기억 장치에 있어서, 출력 데이타와 출력용 동기 신호가 소정의 위상이 되도록 하는 출력 위상 시프트 회로(28)를 구비한다.

Description

반도체 기억 장치 시스템 및 반도체 기억 장치{SEMICONDUCTOR MEMORY SYSTEM USING A CLOCK-SYNCHRONOUS SEMICONDUCTOR DEVICE, AND AN SEMICONDUCTOR MEMORY DEVICE FOR USE IN THE SAME}
본 발명은 외부로부터 입력되는 신호에 동기하여 동작하는 동기형 반도체 기억 장치(동기 메모리)에 관한 것으로, 특히 고속의 반도체 기억 장치 시스템을 구성하는데 유리하도록, 데이타 스트로브 신호를 출력하여 이 데이타 스트로브 신호에 동기하여 데이타를 출력하는 동기 메모리에 관한 것이다.
통상, 반도체 집적 회로(LSI)에서는, 외부로부터 신호가 입력되고, 입력 신호에 따른 처리 동작이 행해져 출력 신호가 출력된다. 따라서, 외부 입력 신호에 대하여, 어떠한 타이밍으로 출력 신호를 수득할 수 있을지가 중요하고, 범용 LSI에서는 규정으로 이 타이밍이 정해져 있는 것이 일반적이다. 예컨대, 다이나믹·랜덤·액세스·메모리(DRAM)에서는 어드레스 신호의 최대 주파수 등과 함께, 어드레스 신호의 변화 엣지로부터 데이타가 출력되는 타이밍이나 데이타를 기록하기 위한 데이타 세트업 시간이 규정되어 있다.
근래, 컴퓨터 시스템에 있어서의 CPU의 클럭의 고속화, 혹은, 다른 여러가지 전자 회로의 처리 속도의 고속화에 따라서, 인터페이스 부분도 고속화될 필요가 있다. 예컨대, 클럭이 100MHz 이상의 CPU도 출현하고 있지만, 주기억 장치로서 널리 사용되는 DRAM의 액세스 속도나 데이타 전송 속도는 1자릿수 작은 동작 속도이다. 그래서, 100MHz 이상에서의 데이타 전송 속도를 가능하게 하는 동기 DRAM(SDRAM) 등의 새로운 DRAM 방식이 각종 제안되고 있다.
SDRAM은 외부로부터 입력되는 고속의 클럭에 동기하여 데이타의 입출력을 행함으로써, 내부에는 복수 비트의 데이타를 병행하여 입출력할 수 있는 복수의 유닛을 가지며, 외부와의 인터페이스는 이 복수 비트의 데이타를 직렬 데이타로 변환하여 행함으로써 외부와의 인터페이스를 고속화하는 방식과, 내부에서의 동작을 파이프 라인화하여, 각 파이프의 동작을 병행하여 행함으로써 고속화하는 방식과, 그들을 조합한 방식이 있다.
도 1은 SDRAM을 복수개 사용한 메모리 시스템의 구성예를 나타내는 도면이다. 도 1에 도시된 바와 같이, 복수의 SDRAM(102-1, 102-2, 102-3, …)은 클럭(CLK) 신호선, 명령 버스, 어드레스 버스, 데이타(DQ) 버스, 및 데이타 스트로브(DS) 신호선으로 SDRAM 제어기(101)에 접속되어 있다. SDRAM 제어기(101)는 예컨대, CPU나 SDRAM 제어칩 세트이다. 또한, SDRAM은 내부에 복수의 SDRAM 칩을 탑재한 모듈이어도 좋다. 통상 SDRAM의 데이타 비트폭은 8비트 정도이므로, 데이타(DQ) 버스가 64비트이면 16비트의 데이타폭의 SDRAM을 4개 탑재한 모듈을 사용한다.
종래의 SDRAM은 제어기로부터 보내어지는 클럭 CLK에 동기하여 동작하고, SDRAM에 데이타를 기록하는 경우에는, 제어기로부터 보내어지는 기록 데이타나 어드레스를 입력하는 래치 회로를 수신한 CLK로 동작시킴으로써 SDRAM 내부에 입력하고 있었다. 또한, SDRAM에서 데이타를 독출하는 경우에도, 내부의 기억셀로부터 독출한 데이타를 출력하는 데이타 출력 회로를 수신한 CLK로 동작시킴으로써 출력하고 있었다. 제어기로부터 SDRAM에 송신되는 신호는 CLK와 거의 동일한 신호 경로로 함으로써 CLK와 위상 어긋남(스큐)을 작게할 수 있기 때문에 문제가 없지만, SDRAM으로부터 제어기에 송신하는 독출 데이타는 CLK와 역방향으로 송신되기 때문에, 가령 SDRAM이 수신한 CLK에 동기하여 데이타를 출력하여도 제어기로 수신될 때에는 CLK와 독출 데이타의 사이에 스큐가 생기게 된다. 종래의 비교적 동작 속도가 느린 SDRAM에서는, 이러한 스큐는 그다지 문제가 되지는 않았지만, 100MHz를 초과하는 동작 속도의 SDRAM에서 메모리 시스템을 구축하는 경우에는, 이러한 스큐를 무시할 수 없게 되었다. 그래서, SDRAM에서 데이타 스트로브 신호 DS를 출력하고, 이 DS에 동기하여 독출 데이타를 출력하는 것이 제안되고 있다. 제어기는 독출 데이타를 입력하는 래치 회로를 수신한 DS로 동작시킴으로써, 제어기 내부에 입력하는 것으로 상기 스큐의 문제를 감소시킬 수 있다.
도 2는 도 1에 도시된 데이타 스트로브 신호 DS를 출력하는 SDRAM을 사용하는 메모리 시스템에 있어서, SDRAM에서의 데이타 독출 동작을 나타내는 도면이다. 도 2에 도시된 바와 같이, SDRAM 측에서는 독출(리드) 명령이 입력된 후, 소정의 클럭 사이클수 후에 DS가 하이 임피던스 상태에서 「저(L)」상태로 변화한다. 여기서는, 1.5 클럭후에 「L」이 된다. 그리고, 그 후의 DS의 「L」에서 「고(H)」로의 변화 엣지와 「H」에서 「L」로의 변화 엣지의 양방에 맞추어 데이타 DQ가 출력된다. 제어기측에서는 리드 명령을 출력한 일정 시간후, DS의 입력을 개시하고(여기서는 1.5 클럭과 2.0 클럭의 사이), DS의 상승과 상승에 동기시킨 데이타 DQ를 입력한다. DS와 DQ의 배선 길이, 레이아웃 등을 완전히 같게 해 두면, DS와 DQ 사이의 스큐를 거의 제로로 하는 것이 가능하다. 이것에 의해, 도 1과 같은 메모리 시스템으로 어떤 SDRAM으로부터 데이타를 독출하는 경우라도, 제어기측에서는 DS를 기준으로 데이타 DQ를 입력하면, 독출 데이타에 대하여 항상 최적의 스트로브·포인트로 설정할 수 있다.
도 3은 데이타 스트로브 신호 DS를 출력하는 종래의 SDRAM의 데이타 출력부의 구성예를 나타내는 도면이다. 도 3에 도시된 바와 같이, 외부로부터 입력되는 클럭 CLK를 입력하는 내부 클럭을 생성하는 클럭 버퍼(11)와, 메모리셀로부터 독출한 데이타의 비트폭을 변환하는 출력 데이타 멀티플렉서(24)와, 출력 데이타 멀티플렉서(24)로부터의 신호를 외부로 출력하는 출력 데이타 버퍼(26)와, 내부 클럭으로부터 데이타 스트로브 신호 DS를 발생시키기 위한 근본이 되는 원DS 신호를 생성하는 원DS 발생 회로(27)와, 원DS 신호에 따라서 외부에 데이타 스트로브 신호 DS를 출력하는 DS 출력 버퍼(29)를 갖는다. 출력 버퍼(26)는 원DS 신호에 따라서 데이타를 출력한다.
도 4는 도 1에 도시된 제어기(101)의 독출 데이타를 입력하는 회로의 종래의 구성예를 나타내는 도면이다. 도 4에 도시된 바와 같이, 데이타 DQ와 데이타 스트로브 신호 DS, 및 클럭 CLK는 입력 버퍼(61,62,63)에 입력된다. 또, 여기서의 클럭 CLK는 제어기(101)의 상위 요소로부터 입력되는 클럭이며, 도 1에 도시된 CLK와는 다르다. 도 4에 도시된 클럭으로부터 내부 클럭이 발생되고, 그리고 도 1에 도시된 클럭이 출력된다. 도 4에 도시된 예에서는, SDRAM으로부터 계속해서 2회 독출되는 2개의 데이타 세트로 1개의 데이타를 형성하고 있고, 2개의 데이타를 세트로 하여 출력하도록 되어 있고, 데이타 래치 회로(64,65), 데이타 시프트 회로(66), 및 데이타 전송 회로(67,68)는 그를 위한 회로이다. 입력 버퍼(62)에 입력된 DS는 지연 회로(69)에서 지연되어 DDS 신호로 된 후, 「H」엣지 트리거 회로(70)와 「L」엣지 트리거 회로(71)에 입력되며, DS의 「H」엣지와 「L」엣지에 대응하여 래치 펄스 DSPZ와 DSPX가 발생된다. 「H」엣지 트리거 회로(70)의 래치 펄스 DSPZ는 데이타 래치 회로(64)에 입력되고, 데이타 래치 회로(64)는 DS의 「H」엣지로부터 소정 시간 지연되어 데이타 DQ를 래치한다. 동일하게, 「L」엣지 트리거 회로(71)의 래치 펄스 DSPX는 데이타 래치 회로(65)에 입력되고, 데이타 래치 회로(65)는 DS의 「L」엣지로부터 소정 시간 지연되어 데이타 DQ를 래치한다. 또한, 「L」엣지 트리거 회로(71)의 래치 펄스 DSPX는 데이타 시프트 회로(66)에 입력되고, 데이타 시프트 회로(66)는 DS의 「L」엣지로부터 소정 시간 지연되어 데이타 래치 회로(64)의 출력을 래치한다. 이것에 의해, 2개의 데이타가 갖추어지게 된다. 데이타 전송 회로(67,68)는 전송 클럭 DQTZ에 동기하여 이들 2개의 데이타를 전송한다.
도 2에 도시된 바와 같이, DQ는 DS의 변화 엣지에서 변화하고 있고, 입력한 DS를 직접 「H」엣지 트리거 회로(70)와 「L」엣지 트리거 회로(71)에 입력하여 래치 펄스를 발생하는 경우에는, 아직 DQ가 안정한 상태로 되어 있지 않아서 정확한 입력을 행할 수 없다. 그래서, 지연 회로(69)를 사용하여, 데이타 래치 회로(64,65)로 데이타를 입력하는 타이밍이 가장 적합해지도록 DS를 지연시키고 있다.
도 5는 도 4에 도시된 독출 데이타를 입력하는 회로의 종래예에 있어서의 입력 동작의 마진을 설명하는 도면이다. 전술한 바와 같이, DS와 DQ사이의 스큐를 거의 제로로 하도록 배치하지만, 실제로는 약간의 배선의 차이나 복수 비트의 데이타 DQ의 배선 패턴의 차이 등으로 인해 스큐를 완전히 제로로 할 수는 없으며, 예컨대 ±0.5ns, 총 1.0ns의 스큐가 있는 것으로 한다. 또한, 데이타 래치 회로(64,65)에서 데이타를 입력하기 위한 펄스폭은, 최저폭인 1.5ns로 한다. 또한, 복수의 복수 비트 데이타 DQ의 제어기내에서의 레이아웃의 차이, 배선 길이의 차이, 또 리드 프레임 길이의 차이 등에 따라 0.5ns의 차이가 생기는 것으로 한다. 또한, 도 4의 회로에서는 지연 회로(69)를 사용하고 있지만, 칩사이에 제조 격차가 있는 경우, 온도나 전원 전압의 차이에 따라서 격차가 생긴다. 이것이 1.0ns 정도 있다. 그 때문에, 전체로서는 4.0ns 정도의 마진을 예상할 필요가 있고, 이것이 SDRAM의 동작 속도의 한계를 결정하게 되며, 4.0ns의 마진이면, 동작 속도는 250MHz가 된다. 따라서, 이 이상이 고속인 SDRAM을 실현하기 위해서는, 이 동작 마진을 감소시킬 필요가 있다.
본 발명은 이러한 SDRAM으로부터 데이타를 독출하는 경우의 마진을 감소시켜, 동기형 메모리를 사용하여 보다 고속으로 동작하는 반도체 기억 장치 시스템 및 그를 위한 반도체 기억 장치의 실현을 목적으로 한다.
도 1은 동기·DRAM(SDRAM)을 사용하는 시스템의 구성예를 나타내는 도면.
도 2는 데이타 스트로브 신호를 출력하는 SDRAM으로부터의 데이타 독출 동작을 나타내는 도면.
도 3은 종래의 SDRAM의 데이타 출력부의 구성을 나타내는 도면.
도 4는 제어기의 데이타 입력 회로의 종래예를 나타내는 도면.
도 5는 종래예에 있어서의 제어기에서의 데이타 입력 동작을 나타내는 도면.
도 6은 본 발명의 SDRAM의 기본 구성을 나타내는 도면.
도 7은 본 발명을 적용했을 때의 제어기측의 데이타 입력 회로의 구성을 나타내는 도면.
도 8은 본 발명의 원리를 설명하는 도면.
도 9는 본 발명에 의한 데이타의 입력시의 마진을 나타내는 도면.
도 10은 본 발명의 제1 실시예의 SDRAM의 전체 구성을 나타내는 도면.
도 11은 제1 실시예의 위상 시프트 원DS 발생 회로의 구성을 나타내는 도면.
도 12는 지연 회로와 지연 제어 회로의 구성을 나타내는 도면.
도 13은 위상 비교 회로의 구성을 나타내는 도면.
도 14의 (a) 및 (b)는 제1 실시예의 위상 비교 회로의 동작을 설명하는 도면.
도 15는 제1 실시예에서의 SDRAM의 출력 동작을 나타내는 도면.
도 16은 제1 실시예의 위상 시프트 원DS 발생 회로의 변형예의 구성을 나타내는 도면.
도 17은 제1 실시예의 변형예에서의 SDRAM의 출력 동작을 나타내는 도면.
도 18은 제2 실시예의 위상 시프트 원DS 발생 회로의 구성을 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
11: 클럭 버퍼
24: 출력 데이타 멀티플렉서
26: 출력 데이타 버퍼
27: 원DS 발생 회로
28: 위상 시프트 회로
29: DS 버퍼
도 6은 본 발명을 적용한 반도체 기억 장치의 기본 구성을 나타내는 도면이고, 도 7은 본 발명을 적용했을 때의 제어기측의 데이타 입력 회로의 기본 구성을 나타내는 도면이며, 도 8은 본 발명의 원리를 설명하는 도면이고, 도 9는 본 발명에 의한 데이타 입력의 마진을 설명하는 도면이다.
도 6 내지 도 8에 도시된 바와 같이, 상기 목적을 실현하기 위해서, 본 발명의 반도체 기억 장치 시스템 및 반도체 기억 장치에서는 반도체 기억 장치측에서 출력 데이타와 데이타 스트로브 신호가 정확히 소정의 위상이 되도록 관리하고, 제어기측에서는 수신한 데이타 스트로브 신호로 즉각 래치 펄스를 발생할 수 있도록 함으로써, 종래 필요했던 지연 회로를 없애고, 이 제조 격차, 온도나 전원 전압의 차이에 따른 격차 때문에 필요했던 마진을 감소시킨다.
즉, 본 발명의 반도체 기억 장치 시스템은, 적어도 1개의 반도체 기억 장치와, 반도체 기억 장치와의 사이에서 데이타의 입출력을 행하는 제어 장치를 구비하고, 제어 장치는, 이 제어 장치가 출력하는 제1 동기 신호에 동기하여 반도체 기억 장치에 기억하는 데이타(DQ)의 출력을 행하며, 반도체 기억 장치는, 이 반도체 기억 장치가 출력하는 제2 동기 신호(데이타 스트로브 신호 DS)에 동기하여 출력 데이타의 출력을 행하는 반도체 기억 장치 시스템에 있어서, 반도체 기억 장치는, 출력 데이타와 제2 동기 신호가 소정의 위상이 되도록 하는 출력 위상 시프트 회로(28)를 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 기억 장치는, 출력용 동기 신호(데이타 스트로브 신호 DS)를 출력하는 출력용 동기 신호 출력 회로(29)와, 출력용 동기 신호에 동기하여 출력 데이타(DQ)를 출력하는 데이타 출력 회로(26)를 구비하는 반도체 기억 장치에 있어서, 출력 데이타와 출력용 동기 신호가 소정의 위상이 되도록 하는 출력 위상 시프트 회로(28)를 구비하는 것을 특징으로 한다.
도 6에 도시된 바와 같이, 본 발명의 반도체 기억 장치 시스템 및 반도체 기억 장치에서는 출력 위상 시프트 회로(28)에 의해, 출력 데이타 DQ와 데이타 스트로브 신호 DS가 소정의 위상으로 된다. 이 위상은 항상 일정해지도록 관리되며, 구체적으로는, 도 8에 도시된 바와 같이, 출력 데이타 DQ의 변화 엣지로부터 위상 각도 α 지연되어 데이타 스트로브 신호 DS가 변화하는 위상 관계가 되도록 된다. 이 α는 제어기가 DS를 수신하여 직접 「H」 엣지 트리거 회로(70)와 「L」엣지 트리거 회로(71)에 입력하여 래치 펄스를 발생하면, 가장 적합한 래치 타이밍이 되도록 결정된다. 따라서, 본 발명을 적용했을 경우에는, 도 7에 도시된 바와 같이, 제어기측의 데이타 입력 회로에 종래예에서 사용하던 지연 회로를 사용할 필요가 없다.
도 9에 도시된 바와 같이, DS를 입력하여 발생된 내부 DS는 지연되지 않고 즉각 래치 펄스 DSPZ를 발생한다. 따라서, 종래예에 있어서 사용되던 지연 회로의 칩사이에서 제조 격차, 온도나 전원 전압의 차이에 따라 생기던 1.0ns 정도의 마진을 감소시킬 수 있게 된다. 다른 마진은 같기 때문에, 본 발명을 적용함으로써, 종래예에 비하여 동작 마진을 4.0ns에서 3.0ns로 감소할 수 있으며, 동작 속도를 330MHz로 향상시킬 수 있다.
이미 설명한 바와 같이, 데이타 스트로브 신호 DS는 듀티가 50%의 신호인 것이 바람직하고, 출력 데이타의 출력은 데이타 스트로브 신호 DS의 1주기에 2회 행한다. 이 경우, 데이타 스트로브 신호 DS의 출력 데이타에 대한 위상은 90도와 270도인 것이 바람직하다.
또한, 각종 제어기에 대응할 수 있도록, 출력 위상 시프트 회로는 출력 데이타와 데이타 스트로브 신호의 위상차를 복수의 설정치로 조정가능한 것이 바람직하고, 그것은 제어 장치로부터 설정가능한 것이 바람직하다. 그 경우, 출력 데이타와 데이타 스트로브 신호의 복수의 위상차 값에 대응하는 복수의 제어치를 기억하고, 제어 장치로부터의 명령 신호에 따라서 어느 하나의 제어치를 선택하여 출력하는 모드 레지스터를 구비할 필요가 있으며, 출력 위상 시프트 회로는 모드 레지스터가 출력하는 제어치에 기초하여 위상을 조정한다.
이하의 설명에서는, 본 발명을 동기 DRAM에 적용한 실시예에 대해서 기술하지만, 전술한 바와 같이 본 발명은 동기 DRAM에 한하지 않고, 외부에서 입력되는 신호에 동기하여 출력 신호가 출력되는 반도체 집적 회로이면 어떠한 것에도 적용가능하다.
도 10은 본 발명의 제1 실시예의 동기 DRAM(SDRAM)의 전체 구성을 나타내는 도면이다. 도 10에 도시된 바와 같이, SDRAM은 외부에서 입력되는 클럭 CLK를 받는 클럭 버퍼(11)와, 클럭 버퍼(11)의 출력으로부터 내부 클럭을 발생하는 클럭 발생 회로(12)와, 내부 클럭으로부터 CLK에 동기한 동기 내부 클럭 CLKOZ를 생성하는 위상 조정 회로(13)와, CLKOZ와 CLK의 위상을 비교하여 위상 조정 회로(13)의 제어 신호를 생성하는 위상 비교 회로(14)와, 명령 신호를 받는 명령 레지스터(15)와, 어드레스 신호를 받는 어드레스 버퍼(16)와, 어드레스 신호중 행어드레스를 래치하는 행어드레스 래치(17)와, 어드레스 신호중 열어드레스를 래치하는 열어드레스 래치(18)와, 행어드레스 래치(17)의 출력하는 행어드레스를 디코드하는 행디코더(19)와, 셀어레이(20)와, 셀어레이(20)의 입출력 신호를 증폭하는 센스 앰프(21)와, 열어드레스 래치(18)의 출력하는 열어드레스를 디코드하는 열디코더(22)와, 라이트 앰프(23)와, 출력 데이타 멀티플렉서(24)와, 데이타 입력 버퍼(25)와, 데이타 출력 버퍼(26)와, 데이타 스트로브 신호 DS의 출력 버퍼(29)와, 데이타 스트로브 신호 DS를 발생시키기 위한 원DS 신호를 발생하는 위상 시프트 원DS 발생 회로(30)를 갖는다. 여기서, 종래예와 다른 것은, 위상 시프트 원DS 발생 회로(30)와, 위상 조정 회로(13)와, 위상 비교 회로(14)의 부분만이며, 다른 부분은 종래와 같으므로, 여기서는 설명을 생략하고, 다른 부분에 대해서만 설명한다. 또, 센스 앰프(21)와 라이트 앰프(23) 및 출력 데이타 멀티플렉서(24)를 접속하는 내부 데이타 버스와 외부 데이타 버스의 데이타 폭은 동일한 경우도 있고, 내부 데이타 버스 쪽이 2배 또는 4배 등인 경우도 있다.
도 11은 위상 시프트 원DS 발생 회로(30)의 구성을 나타내는 도면이다. 도 11에 도시된 바와 같이, 위상 시프트 원DS 발생 회로(30)는 직렬로 접속된 4조의 지연 회로와 버퍼 회로의 조 (31)과 (32), (33)과 (34), (35)와 (36), (37)과 (38)을 가지고 있다. 각 지연 회로와 각 버퍼 회로는 등가의 구성을 가지고 있고, 각 지연 회로(31,33,35,37)의 지연량은 지연 제어 회로(40)에 의해 공통으로 제어된다. 따라서, 각 지연 회로의 지연량은 동일하다. 최초의 지연 회로(31)에는 동기 내부 클럭 CLKOZ가 입력된다. 위상 비교 회로(39)는 CLKOZ와 최종 버퍼 회로(38)의 출력 위상을 비교하여, 그 비교 결과를 지연 제어 회로(40)에 출력한다. 지연 제어 회로(40)는, 그 비교 결과에 기초하여, 각 지연 회로(31,33,35,37)의 지연량을 공통으로 제어하며, CLKOZ와 최종 버퍼 회로(38)의 출력 위상이 일치하도록 제어한다. 따라서, CLKOZ와 최종 버퍼 회로(38)의 출력 위상이 일치했을 때에는 각 지연 회로(31,33,35,37)에 입력하는 신호는 정확히 1/4 사이클, 즉 90°씩 벗어나게 된다. 직렬로 접속된 3개의 인버터와 AND 게이트의 장치는 각 지연 회로(31,33,35,37)에 입력하는 신호의 상승 엣지(H 엣지)에서 클럭에 비하여 협폭의 펄스를 발생시키는 회로이다. 지연 회로(31,35)의 입력 신호로부터 생성된 협폭의 펄스를 OR 게이트로 합성함으로써 생성된 신호가 ψ0 원DS가 되고, 지연 회로(33,37)의 입력 신호로부터 생성된 협폭의 펄스를 OR 게이트로 합성함으로써 생성된 신호가 ψ1/4 원DS가 된다. 상기의 설명으로부터 명백하듯이, 1/4 원DS는 ψ0 원DS에 대하여 위상이 90° 지연된 신호로 되어 있다. ψ1/4 원DS는 DS 출력 버퍼(29)의 래치 펄스로서 출력되며, ψ0 원DS는 데이타 출력 버퍼(26)의 래치 펄스로서 출력된다.
도 12는 지연 회로(31)와 지연 제어 회로(40)의 구성을 나타내는 도면이고, 지연 회로(33,35,37)도 지연 회로(31)와 동일한 구성을 가지며, 지연 제어 회로(40)로부터의 신호로 공통으로 제어되지만, 여기서는 생략하고 있다. 또한, 도 13은 위상 비교 회로(39)의 구성을 나타내는 도면이고, 도 14는 위상 비교 회로(39)의 동작을 설명하는 도면이다.
도 12에 도시된 바와 같이, 지연 회로(31)는 복수의 인버터를 직렬로 접속한 인버터열(521)과, 입력의 한쪽이 인버터열(521)의 2단마다의 출력을 받도록 설치된 복수의 AND 게이트(522-1,522-2, …,522-n)로 구성되는 AND 게이트열과, 각 AND 게이트의 출력이 게이트에 인가되고, 소스는 접지되며, 드레인이 공통으로 접속되어 있는 N-채널 트랜지스터(523-1,523-2, …,523-n)로 구성되는 트랜지스터열과, 각 N-채널 트랜지스터의 드레인이 공통으로 접속되는 신호선과 전원의 고전위측사이에 접속된 저항(524)과, 입력이 이 신호선에 접속되어 내부 클럭 CLK2를 출력하는 버퍼(525)를 구비한다. 지연 제어 회로(40)는 업/다운 카운터(526)와 디코더(527)로 구성되며, 업/다운 카운터(526)는 홀드 신호 HOLD가 "L"일 때에는 카운트 동작을 행하지 않고, 홀드 신호 HOLD가 "H"일 때에, 지연 회로(41)의 출력하는 CLKOZ를 지연시킨 신호의 상승에 동기하여 카운트 동작을 행하며, 업/다운 신호가 "H"일 때에는 카운트업하고, "L"일 때에는 카운트다운한다. 디코더(527)는 업·다운 카운터(526)의 출력을 디코드하여, 어느 하나의 출력을 「H」로 하고, 다른 출력을 「L」로 한다. 업·다운 카운터(526)가 카운트업했을 경우에는 「H」로 하는 출력 위치를 오른쪽으로 시프트하고, 카운트다운하는 경우에는 「h」로 하는 출력 위치를 왼쪽으로 시프트한다. 디코더(527)의 출력은, 순서대로 각 AND 게이트(522-1,522-2, …,522-n)의 다른 한쪽의 입력에 접속되어 있고, 디코더(527)로부터 「H」가 입력되는 AND 게이트만이 활성화된다. 그리고, 인버터열의 출력중, 활성화된 AND 게이트에 입력되는 신호가 내부 클럭 CLK2로서 출력되게 되고, 어떤 AND 게이트를 활성화하는지에 따라, 인버터열을 통과하는 단수가 변화하므로, 내부 클럭의 지연량을 선택할 수 있다. 따라서, 지연량 제어의 조정 단위는 인버터 2개분의 지연량이다.
도 13에 도시된 바와 같이, 위상 비교 회로(39)는 버퍼(38)가 출력하는 CLKOZ-4'에 동기하여 동기 내부 클럭 CLKOZ를 래치하는 래치 회로(53l)와, CLKOZ-4'를 지연 회로(533)에서 지연 회로(31)의 1단분의 지연량정도 지연시킨 신호에 동기하여 동기 내부 클럭 CLKOZ를 래치하는 래치 회로(532)와, 그 출력 P와 Q를 연산하는 AND 게이트와 NAND 게이트와 인버터로 구성되어 있다. 도 14의 (a)에 도시된 바와 같이, CLKOZ의 변화에 대하여, 래치 회로(531,532)가 래치하는 타이밍은 도시와 같이 어긋나 있고, CLKOZ-4'의 쪽이 진행하고 있는 상태(a)일 때에는 래치 회로(531,532)의 출력 P와 Q는 모두 「L」이 되고, CLKOZ-4'의 쪽이 지연되고 있는 상태(c)일 때에는 P와 Q는 모두 「H」가 되며, 양방이 거의 일치하고 있을 때에는 p가 「L」이고, Q가 「H」가 된다. 이 경우의 진리값표를 도 14의 (b)에 나타낸다. 도 13의 회로에 있어서, P와 Q가 모두 「L」일 때에는 HOLD가 「H」가 되고, 업/다운 신호가 「H」가 되며, 지연 회로(31,33,35,37)의 지연량을 증가시키고, P와 Q가 모두 「H」일 때에는 HOLD가 「H」가 되고, 업/다운 신호가 「L」이 되며, 지연 회로(31,33,35,37)의 지연량을 감소시키고, P가 「L」이고 Q가 「H」일 때에는 HOLD가 「L」이 되어 지연 회로(31,33,35,37)의 지연량은 변화하지 않는다.
도 15는 제1 실시예의 SDRAM의 출력 동작을 나타내는 도면이다. 도 11 내지 도 13에 도시된 회로에 의해, 도 15에 도시된 바와 같은 ψ0 원DS와 ψ1/4 원DS가 발생된다. 위상 시프트 원DS 발생 회로는 DS의 출력 기간에 관계없이 항상 ψ0 원DS와 ψ1/4 원DS를 발생하며, 독출 동작 등에 따라서 출력을 행하는지 여부의 제어는, 도시하지 않은 제어 회로에 의해, 데이타 출력 버퍼(26)와 DS 출력 버퍼(29)로 행해지는 것으로 한다. 도 15에 도시된 바와 같이, 데이타 출력 버퍼(26)는 도시한 내부 DQ를 ψ0 원DS에 따라서 래치하여 출력하여, 도시와 같은 DQ가 출력된다. 또한, DS 출력 버퍼(29)는 도시한 CLKOZ를 ψ1/4 원DS에 따라서 래치하여 출력하여, 도시와 같은 DS가 출력된다.
이상과 같이, 제1 실시예의 SDRAM에서는, 클럭 CLK의 1주기에 2회 데이타가 출력되고, 데이타의 출력으로부터 정확히 클럭 사이클의 90°분 지연된 타이밍으로 변화하는 데이타 스트로브 신호 DS가 출력된다. 따라서, 제어기에서는 수신한 DS로부터 직접 입력 데이타의 래치 신호를 생성할 수 있다.
제1 실시예에서는, 위상 시프트 원DS 발생 회로에서, 도 15에 도시된 바와 같은 클럭 CLK의 2배의 주파수의 ψ0 원DS와 ψ1/4 원DS를 발생시키고 있지만, 클럭 CLK와 같은 주파수의 쪽이 마진을 취하기 쉽고, 취급이 쉽다. 그래서, 제1 실시예의 변형예로서, 도 16에 도시된 바와 같이, 위상 시프트 원DS 발생 회로로부터는 3개의 인버터와 AND 게이트를 조합하였기 때문에 발생되는 4개의 펄스가, ψ0 원DS', ψ1/4 원DS', ψ1/2 원DS', ψ3/4 원DS'로서 출력되도록 한다. 그리고, 데이타 출력 버퍼(26)에는 ψ01 원DS'와 ψ1/2 원DS'를, DS 출력 버퍼(29)에는 ψ1/4 원DS'와 ψ3/4 원DS'를 공급한다. 도 17은 이 변형예에 있어서의 출력 동작을 나타내는 도면이다.
도 18은 본 발명의 제2 실시예의 반도체 장치의 위상 시프트 원DS 발생 회로의 구성을 나타내는 도면이다. 도시와 같이, 지연 회로와 버퍼 회로의 조가 2n조 설치되어 있고, 최종단의 출력과 동기 내부 클럭 CLKOZ의 위상이 일치했을 때에는 각 단의 신호는 360°/2n만큼 어긋나게 된다. 제1 실시예와 동일하게, CLKOZ과 n단째 입력 신호로부터 펄스 신호를 생성하여 그들을 합성하여 ψ0 원DS로 한다. 180°벗어나 있는 각 단의 출력을 조합하여 펄스 신호를 생성하여 그들을 합성하면, 180°/n만큼 위상이 벗어난 래치 신호가 생성된다. 선택 회로(48-1에서 48-n-1)는 3개의 인버터와 AND 게이트와 OR 게이트의 조를 2개 포함하는 동시에, 선택 회로(45)로부터의 선택 신호에 따라서 OR 게이트로부터의 신호를 출력할지의 여부를 선택할 수 있게 되어 있다.
SDRAM은 제어기로부터의 명령에 따라서 동작 모드를 설정할 수 있도록 되어 있고, 명령 디코더(15)의 출력으로부터 모드를 판별하는 모드 레지스터(43)가 설치되어 있다. 제2 실시예에서는, 모드 레지스터(43)에 기억하는 모드에 데이타 스트로브 신호 DS의 출력 데이타 DQ에 대한 위상을 설정하는 모드를 설치하고 있다. 위상을 설정하는 모드의 입력에 따라서, 모드 레지스터(43)는 상기한 180°/n 씩 벗어난 위상중 어느것을 선택할지를 지시하는 데이타를 위상 레지스터(44)에 출력하며, 위상 레지스터(44)는 이 값을 기억하여 선택 회로(45)에 출력한다. 선택 회로(45)는 이 값에 따라서 선택 회로(48-1 내지 48-n-1)중 어느 하나를 선택하여, 시프트 DS로서 출력한다. 이 시프트 DS가 DS 출력 버퍼에 인가된다. 이러한 구성에 의해, 데이타 스트로브 신호 DS의 출력 데이타 신호 DQ에 대한 위상이 제어기측으로부터 임의로 설정될 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 따르면, 반도체 기억 회로로부터의 데이타 스트로브 신호의 출력을 출력 데이타에 대하여 소정의 위상으로 행할 수 있기 때문에, 제어기측에서 지연 회로를 설치할 필요가 없고, 그것에 의해 생기는 마진을 감소시킬 수 있으며, 고속화가 가능해진다.

Claims (21)

  1. 적어도 1개의 반도체 기억 장치와,
    상기 반도체 기억 장치와의 사이에서 데이타의 입출력을 행하는 제어 장치를 구비하고,
    상기 제어 장치는 상기 제어 장치가 출력하는 제1 동기 신호에 동기하여 상기 반도체 기억 장치에 기억하는 데이타의 출력을 행하며,
    상기 반도체 기억 장치는 상기 반도체 기억 장치가 출력하는 제2 동기 신호에 동기하여 상기 반도체 기억 장치로부터의 출력 데이타의 출력을 행하는 반도체 기억 장치 시스템에 있어서,
    상기 반도체 기억 장치는 상기 출력 데이타와 상기 제2 동기 신호가 소정의 위상이 되도록 하는 출력 위상 시프트 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치 시스템.
  2. 제1항에 있어서, 상기 제2 동기 신호는 듀티가 50%의 신호인 것을 특징으로 하는 반도체 기억 장치 시스템.
  3. 제2항에 있어서, 상기 반도체 기억 장치는 출력 데이타의 출력을 상기 제2 동기 신호의 1주기에 2회 행하는 것을 특징으로 하는 반도체 기억 장치 시스템.
  4. 제3항에 있어서, 상기 제2 동기 신호의 상기 출력 데이타에 대한 위상은 90°와 270°인 것을 특징으로 하는 반도체 기억 장치 시스템.
  5. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 출력 위상 시프트 회로는 상기 출력 데이타와 상기 제2 동기 신호의 위상차를 복수의 설정치로 조정가능한 것을 특징으로 하는 반도체 기억 장치 시스템.
  6. 제5항에 있어서, 상기 출력 데이타와 상기 제2 동기 신호의 위상차는 상기 제어 장치로부터 설정가능한 것을 특징으로 하는 반도체 기억 장치 시스템.
  7. 제6항에 있어서, 상기 제어 장치는 입력한 상기 제2 동기 신호에 따라서즉시 상기 반도체 기억 장치의 상기 출력 데이타를 입력하는데 적합하도록 상기 소정의 위상을 설정하도록 요구하는 것을 특징으로 하는 반도체 기억 장치 시스템.
  8. 제6항에 있어서, 상기 반도체 기억 장치는 상기 출력 데이타와 상기 제2 동기 신호의 복수의 위상차값에 대응하는 복수의 제어값을 기억하고, 상기 제어 장치로부터의 명령 신호에 따라서 어느 한 쪽 제어값을 선택하여 출력하는 모드 레지스터를 구비하며,
    상기 출력 위상 시프트 회로는 상기 모드 레지스터가 출력하는 상기 제어값에 기초하여 상기 출력 데이타와 상기 제2 동기 신호의 위상을 조정하는 것을 특징으로 하는 반도체 기억 장치 시스템.
  9. 제1항에 있어서, 상기 반도체 기억 장치는 입력한 상기 제1 동기 신호로부터, 상기 제2 동기 신호를 생성하기 위한 원 제2 동기 신호를 발생시키는 원 제2 동기 신호 발생 회로와,
    상기 원 제2 동기 신호에 동기하여 상기 출력 데이타를 출력하는 데이타 출력 회로를 구비하고,
    상기 출력 위상 시프트 회로는 상기 원 제2 동기 신호를 상기 소정의 위상분 지연시키는 것을 특징으로 하는 반도체 기억 장치 시스템.
  10. 제9항에 있어서, 상기 반도체 기억 장치는 상기 입력한 상기 제1 동기 신호의 위상이 상기 제1 동기 신호의 위상에 일치하도록 조정하는 외부 동기 위상 조정 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치 시스템.
  11. 제9항에 있어서, 상기 원 제2 동기 신호 발생 회로와 상기 출력 위상 소프트 회로를 일체로 형성한 위상 시프트 원 제2 동기 신호 발생 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치 시스템.
  12. 출력용 동기 신호를 출력하는 출력용 동기 신호 출력 회로와,
    상기 출력용 동기 신호에 동기하여 출력 데이타를 출력하는 데이타 출력 회로를 구비하는 반도체 기억 장치에 있어서,
    상기 출력 데이타와 상기 출력용 동기 신호가 소정의 위상이 되도록 하는 출력 위상 시프트 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서, 상기 출력용 동기 신호는 듀티가 50%의 신호인 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서, 상기 반도체 기억 장치는 출력 데이타의 출력을 상기 출력용 동기 신호의 1주기에 2회 행하는 것을 특징으로 하는 반도체 기억 장치.
  15. 제14항에 있어서, 상기 출력용 동기 신호의 상기 출력 데이타에 대한 위상은 90°와 270°인 것을 특징으로 하는 반도체 기억 장치.
  16. 제12항 내지 제14항중 어느 한 항에 있어서, 상기 출력 위상 시프트 회로는, 상기 출력 데이타와 상기 출력용 동기 신호의 위상차를 복수의 설정치로 조정가능한 것을 특징으로 하는 반도체 기억 장치.
  17. 제16항에 있어서, 상기 출력 데이타와 상기 출력용 동기 신호의 위상차는 외부로부터 설정가능한 것을 특징으로 하는 반도체 기억 장치.
  18. 제17항에 있어서, 상기 출력 데이타와 상기 출력용 동기 신호의 복수의 위상차값에 대응하는 복수의 제어값을 기억하고, 상기 제어 장치로부터의 명령 신호에 따라서 어느 한 쪽 제어값을 선택하여 출력하는 모드 레지스터를 구비하며,
    상기 출력 위상 시프트 회로는 상기 모드 레지스터의 출력하는 상기 제어값에 기초하여 상기 출력 데이타와 상기 출력용 동기 신호의 위상을 조정하는 것을 특징으로 하는 반도체 기억 장치.
  19. 제12항에 있어서, 입력한 외부 입력 동기 신호로부터, 상기 출력용 동기 신호를 생성하기 위한 원출력 동기 신호를 발생하는 원출력 동기 신호 발생 회로를 구비하고,
    상기 데이타 출력 회로는 상기 원출력 동기 신호에 동기하여 출력 데이타를 출력하며,
    상기 출력 위상 시프트 회로는 상기 원출력 동기 신호를 상기 소정의 위상분 지연시키고,
    상기 출력용 동기 신호 출력 회로는 상기 출력 위상 시프트 회로에서 지연된 상기 원출력 동기 신호에 동기하여 상기 출력용 동기 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  20. 제19항에 있어서, 상기 입력한 상기 외부 입력 동기 신호의 위상이 상기 출력용 동기 신호의 위상에 일치하도록 조정하는 외부 동기 위상 조정 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  21. 제19항에 있어서, 상기 원출력 동기 신호 발생 회로와 상기 출력 위상 시프트 회로를 일체로 형성한 위상 시프트 원출력 동기 신호 발생 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
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