JP4136429B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に外部データバス幅よりもバス幅の大きなデータを伝送することを可能にする半導体装置に関する。
【０００２】
【従来の技術】
シンクロナス型ＤＲＡＭ（dynamic random access memory）に代表されるコマンド入力式のデバイスでは、通常データとコマンドとを同時に送信し、システムクロックの立ち上がりエッジにより、取り込まれる。このようにクロックの立ち上がりエッジで一回だけデータが取り込まれる方式をシングルデータレート（ＳＤＲ）型と呼ぶ。以下に、データの取り込みをシステムクロックに同期して行うシンクロナス型のデバイスを例に、データ転送を行う回路の例を示す。
【０００３】
図１５は従来のデータ転送の一例を示す回路図、図１６はシングルデータレート型のデータ転送波形の例を示す図である。
この回路例において、出力側デバイス１００および入力側デバイス１０１は、それぞれ同じ数の内部データバス１０２，１０３を有し、同じ数の外部データバス１０４によって接続されている。コマンド線についても同じように、出力側デバイス１００と入力側デバイス１０１との間で１対１に接続されている。出力側デバイス１００は、その内部データバス１０２の出力側に出力ラッチ回路１０５および出力バッファ回路１０６が設けられ、入力側デバイス１０１は、その内部データバス１０３の入力側に入力バッファ回路１０７および入力ラッチ回路１０８が設けられている。出力側デバイス１００および入力側デバイス１０１の出力ラッチ回路１０５および入力ラッチ回路１０８には、システムクロックが与えられている。
【０００４】
出力側デバイス１００は、システムクロックに同期して、データおよびコマンドを転送する。すなわち、システムクロックの立ち上がりエッジで出力ラッチ回路１０５が内部データバス１０２のデータおよびコマンド線のコマンドをラッチし、それぞれ出力バッファ回路１０６を介して外部データバス１０４およびコマンド線に送り出す。入力側デバイス１０１は、外部データバス１０４およびコマンド線を介して転送されたデータおよびコマンドを入力バッファ回路１０７で受け、システムクロックの立ち上がりエッジで入力ラッチ回路１０８がデータおよびコマンドをラッチして保持し、内部データバス１０３に出力する。
【０００５】
出力側デバイス１００は、システムクロックの立ち上がりエッジを基に出力を開始するが、入力側デバイス１０１がデータを取り込むための適当なセットアップ時間を満たすため、図１６に示したように、外部データバス１０４に送り出されるデータには、システムクロックの半サイクルの遅延Ｄを持たせるようにしている。これにより、入力側デバイス１０１では、システムクロックの立ち上がりエッジのタイミングで有効データおよび有効コマンドの有効期間の中間におけるデータおよびコマンドをラッチすることができるようになる。
【０００６】
内部データバス１０２，１０３および外部データバス１０４は、通常、１回のコマンドで処理されるデータ幅のデータを送信するが、バス幅以上のデータ幅を有するデータを送信する場合は、そのデータは、複数回のクロックに分ける等により行われる。
【０００７】
図１７は２倍のデータ幅を有するデータを転送する場合のシングルデータレート型のデータ転送波形の例を示す図である。
たとえば２倍のデータ幅を有するデータを転送する場合、１つのコマンドに対するデータは、２クロックに分けて転送され、最初のクロックで前半のデータがコマンドと一緒に送られ、次のクロックで後半のデータのみが送られる。このように、シングルデータレート型で２倍のデータ幅を有するデータを転送する場合には、後半のデータを送信している間は他のコマンド発行を行うことができない（No Operation）ため、システムの実効性能を低下させる要因となる。
【０００８】
これに対し、クロック信号の立ち上がりエッジと立ち下がりエッジの両方を使用して、２倍のデータ幅を有するデータの取り込みを可能にしたダブルデータレート（ＤＤＲ）型のデバイスがある。
【０００９】
図１８は従来のダブルデータレート型の出力側デバイスの例を示す回路図、図１９はラッチパルス発生回路の例を示す図であって、(Ａ)はラッチパルス発生回路の回路図、（Ｂ）はラッチパルス発生回路の入出力波形を示す図、図２０はデータセレクタの例を示す回路図である。
【００１０】
出力側デバイス１１０は、たとえばｍビットのバス幅を有する内部データバスを有するとした場合、データを２つのデータブロックに分け、これらをシステムクロックの１サイクルで転送する。そのため、出力側デバイス１１０は、２つの入力Ａ，Ｂと１つの出力Ｏとを有するデータセレクタ１１１を有している。各データセレクタ１１１の入力Ａは、第１データブロックのデータを受けるよう接続され、入力Ｂは、第２データブロックのデータを受けるよう接続され、出力Ｏは、ラッチ回路１１２および出力バッファ１１３を介してｍ／２本の外部データバス１１４に接続されている。データをラッチするラッチ回路１１２は、ラッチパルス発生回路１１５によって制御するよう構成されている。データセレクタ１１１およびラッチパルス発生回路１１５は、システムクロックを基に動作し、システムクロックは、また、出力バッファを介し同期信号(ストローブ信号）として出力される。
【００１１】
ラッチパルス発生回路１１５は、図１９に示したように、ＡＮＤゲート１１６とＮＯＲゲート１１７とを有している。ＡＮＤゲート１１６およびＮＯＲゲート１１７の一方の入力は、直接システムクロックを受けるよう接続され、他方の入力は、インバータ１１８の出力に接続されている。このインバータ１１８の入力には、システムクロックを入力して遅延するラッチパルス幅調整用の遅延回路１１９が接続されている。そして、ＡＮＤゲート１１６およびＮＯＲゲート１１７の出力は、ＯＲゲート１２０の入力に接続され、その出力は、ラッチパルス発生回路１１５の出力を構成している。
【００１２】
このラッチパルス発生回路１１５によれば、ＡＮＤゲート１１６がシステムクロックの立ち上がりエッジに応答して、ラッチパルスａを出力し、ＮＯＲゲート１１７がシステムクロックの立ち下がりエッジに応答して、ラッチパルスｂを出力する。それぞれのラッチパルスａ，ｂのパルス幅は、遅延回路１１９による遅延時間に相当する。
【００１３】
また、データセレクタ１１１は、図２０に示したように、一方の入力にこのデータセレクタ１１１の入力Ａ，Ｂが接続されたＮＡＮＤゲート１２１，１２２を有し、これらの出力は、ＮＡＮＤゲート１２３の入力に接続され、このＮＡＮＤゲート１２３の出力は、データセレクタ１１１の出力Ｏに接続されている。また、ＮＡＮＤゲート１２２の他方の入力は、入力にシステムクロックを受けるインバータ１２４の出力に接続され、ＮＡＮＤゲート１２１の他方の入力は、直接システムクロックを受けるよう構成されている。
【００１４】
このデータセレクタ１１１において、システムクロックがローレベルにあるとき、ＮＡＮＤゲート１２１が入力Ａからのデータ入力を許可し、ＮＡＮＤゲート１２２は入力Ｂからのデータ入力を禁止する。逆に、システムクロックがハイレベルにある期間では、ＮＡＮＤゲート１２１が入力Ａからのデータ入力を禁止し、ＮＡＮＤゲート１２２は入力Ｂからのデータ入力を許可する。
【００１５】
以上の構成の出力側デバイス１１０では、システムクロックの半サイクル毎にデータセレクタ１１１が、前半のデータブロックのデータ０〜ｍ／２−１と後半のデータブロックのデータｍ／２〜ｍ−１とを交互に選択し、ラッチ回路１１２がラッチパルス発生回路１１５からのラッチパルスａによって前半のデータブロックのデータ０〜ｍ／２−１をラッチし、出力バッファ１１３を介して外部データバス１１４に出力し、ラッチパルスｂによって後半のデータブロックのデータｍ／２〜ｍ−１をラッチし、出力バッファ１１３を介して外部データバス１１４に出力する。
【００１６】
図２１は従来のダブルデータレート型の入力側デバイスの例を示す回路図、図２２はラッチパルス発生回路の例を示す図であって、(Ａ）はラッチパルス発生回路の回路図、（Ｂ）はラッチパルス発生回路の入出力波形を示す図である。
【００１７】
入力側デバイス１３０では、データバスは、入力バッファ１３１で受けられ、その出力は、各入力バッファ１３１毎に２つのラッチ回路１３２に入力するように接続されている。ラッチ回路１３２の各ペアの一方の制御入力は、ラッチパルス発生回路１３３の一方の出力ｃに接続され、各ペアの他方の制御入力は、ラッチパルス発生回路１３３の他方の出力ｃに接続されている。
【００１８】
ラッチパルス発生回路１３３は、図２２に示したように、ＡＮＤゲート１３４とＮＯＲゲート１３５とを有している。ＡＮＤゲート１３４およびＮＯＲゲート１３５の一方の入力は、直接システムクロックを受けるよう接続され、他方の入力は、インバータ１３６の出力に接続されている。このインバータ１３６の入力には、システムクロックを入力して遅延するラッチパルス幅調整用の遅延回路１３７が接続されている。そして、ＡＮＤゲート１３４の出力は、セットアップ時間を調整するための遅延回路１３８に接続され、この遅延回路１３８の出力は、ラッチパルス発生回路１３３の出力ｃを構成している。また、ＮＯＲゲート１３５の出力は、セットアップ時間を調整するための遅延回路１３９の入力に接続され、その出力は、ラッチパルス発生回路１３３の出力ｄを構成している。
【００１９】
このラッチパルス発生回路１３３によれば、ＡＮＤゲート１３４が同期信号の立ち上がりエッジに応答して、ラッチパルスを出力し、このラッチパルスが遅延回路１３８により遅延されて出力ｃより出力される。また、ＮＯＲゲート１３５が同期信号の立ち下がりエッジに応答して、ラッチパルスを出力し、このラッチパルスが遅延回路１３９により遅延されて出力ｄより出力される。
【００２０】
以上の構成の入力側デバイス１３０では、ラッチパルス発生回路１３３が同期信号のローレベルの期間に第１のラッチパルスを生成し、同期信号のハイレベルの期間に第２のラッチパルスを生成する。これら第１および第２のラッチパルスにより、ラッチ回路１３２が入力バッファ１３１を介して受けたデータを交互にラッチすることで、前半のデータブロックのデータと後半のデータブロックのデータとを内部データバスに振り分ける。すなわち、ラッチ回路１３２のうち、ラッチパルス発生回路１１５の出力ｃからのラッチパルスで動作するラッチ回路１３２は、前半のデータブロックのデータ０〜ｍ／２−１をとり込み、出力ｄからのラッチパルスで動作するラッチ回路１３２は、後半のデータブロックのデータｍ／２〜ｍ−１を取り込む。
【００２１】
このように、ダブルデータレート型のデバイスは、シングルデータレート型のデバイスに比べシステムクロックの１サイクルで２倍のデータを転送することが可能である。このとき、コマンドは、通常システムクロックの立ち上がりエッジのみで取り込まれ、１コマンドで２回データが取り込まれる。
【００２２】
【発明が解決しようとする課題】
しかし、ダブルデータレート型では、シングルデータレート型よりも転送速度が２倍になるため、データ有効期間が半分になるため、シングルデータレート型に比べデータを取り込むクロックに対するセットアップ時間も半分になるが、クロックを駆動するドライバのプルアップトランジスタとプルダウントランジスタの特性が、動作環境によっては必ずしも同一にならず、データ取り込み時のセットアップ時間、ホールド時間を最適に保つことが困難になるという問題点があった。
【００２３】
また、シングルデータレート型およびダブルデータレート型の何れの方式においても、あるデータをｎ分割して転送した場合、転送されたデータを並び替えるためにデータの先頭を正しく認識する必要がある。通常データの先頭を示すために、先頭データと同時に有効なコマンドの転送等を行うが、コマンドの解釈を行いデータラッチ信号を発生させる為の回路が複雑になる等の問題があった。
【００２４】
本発明はこのような点に鑑みてなされたものであり、デバイスの外部データバスのバス幅によらず、バス幅の大きなデータを伝送することができる半導体装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
図１は上記目的を達成する本発明の原理図である。
本発明による半導体装置において、データ出力側の半導体装置１は、ｍビット幅の内部データバス上のデータからｎ分割したデータブロックのデータをブロック毎に選択するデータ選択回路２と、このデータ選択回路２によって選択されたＬ（＝ｍ／ｎ）個のデータを出力するデータ出力部３と、データ選択回路２のデータ選択を制御する出力コントロール回路４と、選択したデータブロックを表すｎ個の同期信号を出力する同期信号出力部５とを有している。一方、データ入力側の半導体装置６は、Ｌ（＝ｍ／ｎ）個のデータを入力するデータ入力部７と、転送されるデータブロックを表すｎ個の同期信号を入力する同期信号入力部８と、データ入力部７に入力されたデータを同期信号入力部８に入力された同期信号によって表されるデータブロックのデータとして取り込むデータ取り込み回路９とを有している。そして、データ出力側の半導体装置１のデータ出力部３は、データ入力側の半導体装置６のデータ入力部７とＬビット幅を有する外部データバス１０によって接続され、データ出力側の半導体装置１の同期信号出力部５は、データ入力側の半導体装置６の同期信号入力部８とｎ本の同期信号線１１によって接続されている。
【００２６】
この構成において、データ出力側の半導体装置１では、ｍビット幅の内部データバスのデータは、出力コントロール回路４から供給されるｎビットの選択信号によりデータ選択回路２にて１／ｎに分割されたデータブロックをブロックごとに選択し、選択されたデータブロックのデータをデータ出力部３を介してＬビット幅の外部データバス１０に出力する。このとき、同期信号出力部５は、選択したデータブロックを表す同期信号を同期信号線１１に出力する。
【００２７】
データ入力側の半導体装置６では、外部データバス１０によってブロック毎に転送されたデータをデータ入力部７が入力し、データ取り込み回路９が同期信号入力部８で受けた同期信号に対応するデータブロックの内部データバスに出力する。データ取り込み回路９がすべての同期信号に対応するデータブロックのデータを取り込むことによって、ｍビットのデータがデータ入力側の半導体装置６に取り込まれることになる。
【００２８】
このように、データ出力側の半導体装置１がデータを１／ｎのブロックに分割して転送し、ｎ個の同期信号を一緒に転送することにより、データ入力側の半導体装置６では、１ブロックずつ転送されてきたデータを対応するブロックの内部データバスに順次割り当てていくことにより、ｍビットのデータに再構成することができる。これにより、外部データバス幅によらず、バス幅の大きなデータを伝送することが可能になる。
【００２９】
【発明の実施の形態】
まず、本発明の概略について図面を参照して説明する。
図１は本発明の半導体装置のデータ転送に関する原理的構成を示すブロック図である。
【００３０】
まず、ｍビット幅の内部データバスを有していて、この内部データバス上のデータを出力する側の半導体装置１について説明する。データ出力側の半導体装置１は、内部データバス上のｍビットのデータを１／ｎのデータブロックに分割してブロック毎に順次選択するデータ選択回路２と、このデータ選択回路２によって選択されたＬ（＝ｍ／ｎ）個のデータを出力するデータ出力部３と、データ選択回路２がどのデータブロックのデータを選択するかを制御する出力コントロール回路４と、データ選択回路２がどのデータブロックのデータを選択しているかを表すｎ個の同期信号を出力する同期信号出力部５とを有している。
【００３１】
データ入力側の半導体装置６は、転送されてきたＬ個のデータを入力するデータ入力部７と、どのデータブロックのデータが転送されて来たかを表すｎ個の同期信号を入力する同期信号入力部８と、データ入力部７に入力されたデータを同期信号入力部８に入力された同期信号によって表されるデータブロックのデータとして取り込むデータ取り込み回路９とを有している。
【００３２】
そして、データ出力側の半導体装置１のデータ出力部３は、データ入力側の半導体装置６のデータ入力部７とＬビット幅を有する外部データバス１０によって接続され、データ出力側の半導体装置１の同期信号出力部５は、データ入力側の半導体装置６の同期信号入力部８とｎ本の同期信号線１１によって接続されている。
【００３３】
この構成において、データ出力側の半導体装置１では、まず、データ選択回路２がｍビット幅の内部データバスのデータをｎ個に分割したデータブロック毎に選択する。このブロック毎の選択は、出力コントロール回路４から供給されるｎ個の選択信号により順次行われる。データ選択回路２で選択されたＬ（＝ｍ／ｎ）個のデータは、データ出力部３を介して外部データバス１０に出力される。このとき、同期信号出力部５は、データ出力部３がどのデータブロックのデータを転送しているかを表す同期信号を同期信号線１１に出力する。
【００３４】
データ入力側の半導体装置６では、外部データバス１０によってブロック毎に転送されて来たデータをデータ入力部７が受ける。このデータとともに同期信号入力部８がそのデータのデータブロックを表す同期信号を受けている。データ取り込み回路９は、データ入力部７が受けたデータを同期信号入力部８が受けた同期信号に対応するデータブロックの内部データバスに出力する。同じように、次に受けた同期信号では、その同期信号に対応するデータブロックの内部データバスにデータ入力部７が受けたデータを出力する。データ取り込み回路９がすべての同期信号に対応するデータブロックのデータを取り込むことによって、ｍビットのデータがデータ入力側の半導体装置６に取り込まれることになる。
【００３５】
このように、データ出力側の半導体装置１がデータを１／ｎのブロックに分割して転送し、ｎ個の同期信号を一緒に転送することにより、データ入力側の半導体装置６では、１ブロックずつ転送されてきたデータを対応するブロックの内部データバスに順次出力していくことにより、ｍビットのデータを再構成することができる。これにより、外部データバス幅によらず、バス幅の大きなデータを伝送することが可能になる。
【００３６】
次に、本発明の実施の形態を、一例として、内部データバスが２８８（＝ｍ）ビットのバス幅を有し、外部データバスが７２（＝Ｌ）ビットのバス幅を有し、データは４（＝ｎ）つのデータブロックに分割して転送する場合を例にして詳細に説明する。
【００３７】
図２はデータ出力装置の一例を示す回路図、図３は出力コントロール回路の一例を示す回路図、図４は出力コントロール回路の入出力波形を示す図である。
データ出力装置は、内部データバスのデータをラッチする２８８個のラッチ回路１２を有しており、それらの各出力は７２個のマルチプレクサ１３に接続されている。各マルチプレクサ１３は、４つのスリーステートバッファによって構成され、それぞれ４つに分割されたデータブロックの４つのデータを選択して出力する。
【００３８】
たとえば１番目のマルチプレクサ１３0は、１番目のデータブロックの１番目のデータ０と、２番目のデータブロックの１番目のデータ７２と、３番目のデータブロックの１番目のデータ１４４と、４番目のデータブロックの１番目のデータ２１６とを入力し、最後の７２番目のマルチプレクサ１３71は、１番目のデータブロックの７２番目のデータ７１と、２番目のデータブロックの７２番目のデータ１４３と、３番目のデータブロックの７２番目のデータ２１５と、４番目のデータブロックの７２番目のデータ２８７とを入力するようにしている。
【００３９】
各マルチプレクサ１３の出力は、出力ラッチ回路１４および出力バッファ１５を介して外部データバスに接続されている。出力ラッチ回路１４は、出力クロックの立ち上がりエッジに応答してマルチプレクサ１３の出力データをラッチする。ここで、出力クロックは、システムクロックの４倍以上の周波数にすることで、システムクロックの１サイクルの期間内に分割されたデータのすべてを出力することができ、好ましくは、システムクロックの４倍の周波数に設定される。
【００４０】
マルチプレクサ１３によるデータの選択は、出力コントロール回路１６から出力される４つの選択信号によって行われる。この出力コントロール回路１６は、図３に示したように、４つのラッチ回路１７1〜１７4を直列に接続することによって構成され、最初のラッチ回路１７1のデータ入力には、システムクロックに同期したラッチおよび出力開始信号が入力され、各ラッチ回路１７1〜１７4の制御入力には、出力クロックがそれぞれ入力するように接続されている。
【００４１】
この出力コントロール回路１６は、図４に示したように、ラッチ回路１７1にハイレベルのラッチおよび出力開始信号が入力されると、出力クロックの立ち上がりエッジに応答してラッチ回路１７1がそのラッチおよび出力開始信号をラッチして選択信号ｓｅｌｅｃｔ０を出力し、次の出力クロックの立ち上がりエッジでは、ラッチ回路１７1はローレベルになったラッチおよび出力開始信号をラッチして出力をローレベルにし、次段のラッチ回路１７2は今までハイレベルであった選択信号ｓｅｌｅｃｔ０をラッチして選択信号ｓｅｌｅｃｔ１を出力する。このようにして、出力コントロール回路１６は、出力クロックに同期した選択信号を順次出力する。
【００４２】
出力コントロール回路１６によって生成される４つの選択信号は、また、出力ラッチ回路１４および出力バッファ１５を介してストローブ信号０〜３として出力される。
【００４３】
以上の構成のデータ出力装置において、まず、システムクロックに同期したラッチおよび出力開始信号が入力されると、ラッチ回路１２は内部データバスのすべてのデータをラッチする。次に、マルチプレクサ１３は、出力コントロール回路１６から１番目の選択信号ｓｅｌｅｃｔ０を受けて、４分割された第１のデータブロックのデータ０〜７１を選択し、選択されたデータ０〜７１は、出力ラッチ回路１４によりラッチされ、出力バッファ１５を介して外部データバスに出力される。次の出力クロックでは、マルチプレクサ１３は、出力コントロール回路１６から２番目の選択信号ｓｅｌｅｃｔ１を受けて、第２のデータブロックのデータ７２〜１４３を選択し、選択されたデータ７２〜１４３は、出力ラッチ回路１４によりラッチされ、出力バッファ１５を介して外部データバスに出力される。同様にして、マルチプレクサ１３は、出力コントロール回路１６から選択信号ｓｅｌｅｃｔ２，ｓｅｌｅｃｔ３を順次受けて、第３および第４のデータブロックのデータを順次選択し、選択されたデータが出力ラッチ回路１４により順次ラッチされ、出力バッファ１５を介して外部データバスに順次出力される。このとき、マルチプレクサ１３に与えられた選択信号は、出力ラッチ回路１４によりラッチされ、出力バッファ１５を介してストローブ信号０〜３としてデータと一緒に同期信号線に出力される。このストローブ信号０〜３およびデータの出力は、システムクロックの少なくとも１サイクルの期間内に終了する。
【００４４】
このようなデータ出力装置では、ストローブ信号とデータとを同一の出力クロックの立ち上がりエッジで駆動することにより、内部データを分割した後も、各データに対してストローブ信号によるセットアップは常に一定に保つことが可能である。
【００４５】
図５はデータ入力装置の一例を示す回路図、図６は同期信号線および外部データバスの波形を示す図である。
データ入力装置は、同期信号線の４つのストローブ信号を受ける入力バッファ１８と、外部データバスの７２のデータを受ける入力バッファ１９とを有している。データを受ける入力バッファ１９の出力は、入力ラッチ回路２０に接続されている。この入力ラッチ回路２０は、内部データバスと同じ数のラッチ回路を有し、入力バッファ１９の１つの出力は４つのラッチ回路のデータ入力に接続されている。たとえば、１番目のデータバス０のデータを受ける入力バッファ１９の出力は、各データブロックの１番目のデータをラッチするラッチ回路０−０，１−０，２−０，３−０のデータ入力に接続され、７２番目のデータバスＬ−１のデータを受ける入力バッファ１９の出力は、各データブロックの７２番目のデータをラッチするラッチ回路０−Ｌ−１，１−Ｌ−１，２−Ｌ−１，３−Ｌ−１のデータ入力に接続されている。
【００４６】
また、ストローブ信号を受ける入力バッファ１８の出力は、それぞれセットアップ保証用遅延回路１８ａを介して入力ラッチ回路２０に接続されている。このセットアップ保証用遅延回路１８ａは、データに対してセットアップ時間を保つために、ストローブ信号に遅延を与えるものである。入力ラッチ回路２０では、図の上から１番目のラッチ回路の制御入力にストローブ信号０が入力され、後は、４つ置きにあるラッチ回路の制御入力にストローブ信号０が入力される。同様に、ストローブ信号１は、図の上から２番目のラッチ回路の制御入力に入力され、後は、４つ置きにあるラッチ回路の制御入力にストローブ信号１が入力される。ストローブ信号２，３についても同様に、図の上から３番目および４番目のラッチ回路の制御入力に入力され、後は、それぞれ４つ置きにあるラッチ回路の制御入力にストローブ信号２，３が入力される。
【００４７】
この構成のデータ入力装置によれば、図６に示したように、データの受信は、まず始めに、ストローブ信号０がハイレベルにあるときは、外部データバスには４分割された第１のデータブロックのデータ０〜７１が来ているので、これらに対応する内部データバスのラッチ回路がストローブ信号０によりトリガされて外部データバスのデータをラッチする。次に、ストローブ信号１がハイレベルにあるときは、外部データバスには第２のデータブロックのデータ７２〜１４３が来ているので、これらに対応する内部データバスのラッチ回路がストローブ信号１によりトリガされて外部データバスのデータをラッチする。同様に、ストローブ信号２，３がハイレベルにあるときは、外部データバスには第３および第４のデータブロックのデータ１４４〜２１５，２１６〜２８７が来ているので、これらに対応する内部データバスのラッチ回路がストローブ信号２，３によりトリガされて外部データバスのデータをそれぞれラッチして、対応するすべてのデータが取り込まれる。
【００４８】
このようなデータ入力装置の側では、ストローブ信号のハイエッジのみでデータを取り込むため、ダブルデータレート型のように、ストローブ信号を駆動するドライバのハイエッジ、ローエッジ特性差の影響を受けることがない。
【００４９】
また、ストローブ信号のみで取り込みデータを元のデータバス幅に戻すことができるため、システムクロックなどによる同期作業が不必要である。このため、１サイクルのシステムクロック内に、分割したデータを複数回伝送することが可能である。１サイクルでｎ回の転送を行えば、１サイクル毎に分割前のデータを転送することができる。これは、プリント基板等へ実装する際に、データバス幅が広すぎて基板デザインが困難な場合に有効である。さらに、デバイスのパッケージピン数を削減することができるため、デバイスパッケージのアセンブリコストを削減する事が可能である。
【００５０】
図７はデータ入力装置の第２の例を示す回路図、図８は同期信号線、外部データバス、２次ラッチ前データおよび内部データバスの波形を示す図である。図７において、図５に示した構成要素と同じ要素には同一の符号を付してその詳細な説明は省略する。
【００５１】
このデータ入力装置によれば、４個１組になってストローブ信号０〜３によりデータをラッチする最初の３つのラッチ回路の後段に３つの２次ラッチ回路２１を備えている。この３つの２次ラッチ回路２１は、一連のデータ入力の最後のストローブ信号、すなわち４番目のストローブ信号３により同時にトリガされて、前段のラッチ回路が保持しているデータをラッチし直すようにしている。
【００５２】
これは、ストローブ信号０〜３が異なる時間で入力されることによって、内部データの位相が揃わないといった点を回避するためのものである。このように、２次ラッチ回路２１を設けて、先に入力してラッチされている第１ないし第３のデータブロックのデータを、第４のデータブロックのデータを取り込むときに２次ラッチ回路２１でラッチし直すことにより、図８に示したように、内部データバスにおける内部データは同一位相となり、内部データのデータ有効期間を最大にとることができるようになる。
【００５３】
図９はデータ出力装置の第２の例を示す回路図、図１０は図９に示した出力コントロール回路の一例を示す回路図である。図９において、図２に示した構成要素と同じ要素には同一の符号を付してその詳細な説明は省略する。
【００５４】
このデータ出力装置では、出力コントロール回路２２が選択信号ｓｅｌｅｃｔ０〜３の他に第１ないし第３同期信号を生成し、これをデータとともに出力するようにしている。
【００５５】
出力コントロール回路２２は、図１０に示したように、直列に接続した４つのラッチ回路２３1〜２３4と２つのＯＲゲート２４1，２４2とから構成されている。最初のラッチ回路２３1のデータ入力には、ラッチおよび出力開始信号が入力され、各ラッチ回路２３1〜２３4の制御入力には、出力クロックがそれぞれ入力するように接続されている。各ラッチ回路２３1〜２３4の出力は、選択信号ｓｅｌｅｃｔ０〜３を出力する。ＯＲゲート２４1は、その２つの入力にラッチ回路２３1，２３3の出力を受けて第１同期信号を出力し、ＯＲゲート２４2は、その２つの入力にラッチ回路２３2，２３4の出力を受けて第２同期信号を出力し、ラッチ回路２３1の出力は、第３同期信号として出力する。
【００５６】
これらの第１ないし第３同期信号は、出力クロックにてトリガされる出力ラッチ回路１４にてラッチされ、出力バッファ１５を介して第１および第２同期信号は、データを取り込むストローブ信号０，１となり、第３同期信号はデータの始まりを示すスタート信号となる。ストローブ信号０，１は、データが出力される度に状態が互いに逆に変化する相補信号であり、ハイエッジのみでデータを取り込む。スタート信号は、最初のデータブロックのデータが出力されたときのみハイレベルを出力する。
【００５７】
図１１はデータ入力装置の第３の例を示す回路図、図１２はデータ入力装置の要部波形を示す回路図である。図１１において、図５に示した構成要素と同じ要素には同一の符号を付してその詳細な説明は省略する。
【００５８】
このデータ入力装置では、入力バッファ１８にストローブ信号０，１およびスタート信号を受け、ストローブ信号０，１についてはセットアップ保証用遅延回路１８ａにて適当な遅延をかけるようにしてある。外部データバスのデータを受ける入力バッファ１９では、それらの各出力は、入力ラッチ回路２０の対応する２つのラッチ回路０−０〜０（Ｌ−１），１−０〜１（Ｌ−１）のデータ入力に接続されている。ラッチ回路０−０〜０（Ｌ−１）の制御入力は、ストローブ信号０が入力するよう接続され、ラッチ回路１−０〜１（Ｌ−１）の制御入力は、ストローブ信号１が入力するよう接続されている。このデータ入力装置は、また、並び替えラッチコントロール回路２５と、入力ラッチ回路２０の各出力に配置された並び替えラッチ２６0〜２６3とを備えている。
【００５９】
並び替えラッチコントロール回路２５は、３つのラッチ回路２７1，２７2，２７3を有している。ラッチ回路２７1は、そのデータ入力にスタート信号を受け、制御入力にはストローブ信号０を受けるように構成されている。ラッチ回路２７1の出力は、次段のラッチ回路２７2のデータ入力に接続され、その制御入力はストローブ信号１を受けるよう接続されている。ラッチ回路２７2の出力は、次段のラッチ回路２７3のデータ入力に接続され、その制御入力はストローブ信号０を受けるよう接続されている。ラッチ回路２７1の出力は、ＡＮＤゲート２７4の一方の入力に接続され、その他方の入力はストローブ信号１を受けるよう接続され、出力は、並び替え信号Ｒ０を並び替えラッチ２６0の制御入力に入力するよう接続されている。ラッチ回路２７2の出力は、ＡＮＤゲート２７5の一方の入力に接続され、その他方の入力はストローブ信号０を受けるよう接続され、出力は、並び替え信号Ｒ１を並び替えラッチ２６1の制御入力に入力するよう接続されている。そして、ラッチ回路２７3の出力は、ＡＮＤゲート２７6の一方の入力に接続され、その他方の入力はストローブ信号１を受けるよう接続され、出力は、並び替え信号Ｒ２を並び替えラッチ２６2，２６3の各制御入力に入力するように接続されている。
【００６０】
このデータ入力装置は、相補のストローブ信号０，１によりラッチ回路０−０〜０−（Ｌ−１）またはラッチ回路１−０〜１−（Ｌ−１）に取り込まれたデータは、並び替えラッチコントロール回路２５より出力される並び替え信号Ｒ０〜Ｒ２により、所定の並び替えラッチ２６0〜２６3に取り込まれる。すなわち、第１のデータブロックのデータは、ストローブ信号０により入力ラッチ回路２０のラッチ回路０−０〜０−（Ｌ−１）にラッチされる。次に、第２のデータブロックのデータは、ストローブ信号１により入力ラッチ回路２０のラッチ回路１−０〜１−（Ｌ−１）にラッチされるとともにラッチ回路０−０〜０−（Ｌ−１）にラッチされていたデータが並び替え信号Ｒ０により並び替えラッチ２６0にラッチされる。次に、第３のデータブロックのデータは、ストローブ信号０により入力ラッチ回路２０のラッチ回路０−０〜０−（Ｌ−１）にラッチされるとともにラッチ回路１−０〜１−（Ｌ−１）にラッチされていたデータが並び替え信号Ｒ１により並び替えラッチ２６1にラッチされる。そして、第４のデータブロックのデータは、並び替え信号Ｒ２により並び替えラッチ２６3にラッチされるとともに入力ラッチ回路２０のラッチ回路０−０〜０−（Ｌ−１）にラッチされていたデータが並び替えラッチ２６2にラッチされる。このとき、第４のデータブロックのデータは、ストローブ信号１により入力ラッチ回路２０のラッチ回路１−０〜１−（Ｌ−１）にラッチされるが、このデータは使われない。
【００６１】
このように、並び替えラッチコントロール回路２５は、スタート信号を基に、ストローブ信号０，１が変化する度に入力されたデータが取り込まれるべき並び替えラッチ２６0〜２６3に対して順次取り込むための並び替え信号Ｒ０〜Ｒ２信号を出力し、この結果、並び替えラッチ２６0には、第１のデータブロックのデータが取り込まれ、並び替えラッチ２６1には、第２のデータブロックのデータが取り込まれ、並び替えラッチ２６2には、第３のデータブロックのデータが取り込まれ、並び替えラッチ２６3には、第４のデータブロックのデータが取り込まれることになる。
【００６２】
図１３はデータ入力装置の第４の例を示す回路図、図１４はデータ入力装置の要部波形を示す回路図である。図１３において、図７および図１１に示した 構成要素と同じ要素には同一の符号を付してその詳細な説明は省略する。
【００６３】
このデータ入力装置は、図７に示した２次ラッチ回路２１を有するデータ入力装置と図１１に示したデータの並び替えを行う入力装置とを組み合わせた構成を有している。
【００６４】
すなわち、このデータ入力装置は、第２および第３のデータブロックのデータ転送時に、先に取り込んだ第１および第２のデータブロックのデータを並び変える並び替えラッチ２６0，２６1の出力に２次ラッチ２１0，２１1を設けた２次ラッチ回路２１を有している。この２次ラッチ２１0，２１1は、第３のデータブロックのデータの並び替えと第４のデータブロックのデータの取り込みを行う並び替え信号Ｒ２によってトリガされる。
【００６５】
以上の構成により、スタート信号を基にしてデータの取り込みを開始するが、そのとき、相補のストローブ信号０，１により、入力ラッチ回路２０の２組のラッチ回路０−０〜０−（Ｌ−１），１−０〜１−（Ｌ−１）に交互に入力されたデータを取り込み、先に取り込んだデータは、並び替えラッチコントロール回路２５から出力される並び替え信号Ｒ０〜Ｒ２によって並び替えラッチ２６0，２６1に移し替えられ、最後に、直前に取り込んだデータの並び替えラッチ２６2への移し替えと最後のデータの取り込みとともに、並び替えラッチ２６0，２６1にて取り込み済みのデータを２次ラッチ２１0，２１1によりラッチし直す。これにより、内部データは、同位相となり、内部データの有効期間を最大にとることができる。
【００６６】
（付記１） 内部データバス幅より狭い外部データバスに内部データを出力する半導体装置において、
ｍビット幅の内部データバスからｎ分割したデータブロックのデータを選択するデータ選択回路と、
前記データ選択回路によって選択されたデータブロックのデータをｍ／ｎビット幅の外部データバスに出力するデータ出力部と、
出力開始信号に応答してｎ個の選択信号を順次生成し、前記データ選択回路がデータブロック毎のデータ選択を行うよう制御する出力コントロール回路と、
前記選択信号をストローブ信号として同期信号線に出力する同期信号出力部と、
を備えていることを特徴とする半導体装置。
【００６７】
（付記２） 前記データ選択回路、前記データ出力部、前記出力コントロール回路、および前記同期信号出力部は、システムクロックより高い周波数を有する出力クロックに同期して動作することを特徴とする付記１記載の半導体装置。
【００６８】
（付記３） 前記出力クロックは、前記システムクロックのｎ倍の周波数を有することを特徴とする付記２記載の半導体装置。
（付記４） 前記データ選択回路は、前記出力信号をトリガとして前記内部データバスのデータをラッチする内部データラッチ回路と、ｎ個に分割されたデータブロックから１ビットずつ入力して前記選択信号に対応するデータブロックからの１ビットのデータを選択するｍ／ｎ個のマルチプレクサとを有することを特徴とする付記２記載の半導体装置。
【００６９】
（付記５） 前記出力コントロール回路は、前記出力クロックにより前記出力開始信号をラッチして第１の選択信号を出力し、次の前記出力クロックで前記第１の選択信号をラッチして第２の選択信号を出力するような方法で、前記出力クロックに同期して順次前記選択信号を出力するｎ個のラッチ回路からなることを特徴とする付記２記載の半導体装置。
【００７０】
（付記６） 前記データ出力部は、前記出力クロックに同期して前記データ選択回路により選択されたデータをラッチする出力ラッチ回路と、前記出力ラッチ回路にてラッチされたデータを前記外部データバスに出力する出力バッファとを有することを特徴とする付記２記載の半導体装置。
【００７１】
（付記７） 前記同期信号出力部は、前記出力クロックに同期して前記出力コントロール回路から出力され選択信号をラッチする出力ラッチ回路と、前記出力ラッチ回路にてラッチされた選択信号を前記ストローブ信号として同期信号線に出力する出力バッファとを有することを特徴とする付記２記載の半導体装置。
【００７２】
（付記８） 内部データバス幅より狭い外部データバスによって転送されたデータを入力する半導体装置において、
ｍビット幅の内部データバスの１／ｎのバス幅を有する外部データバスのデータを入力するデータ入力部と、
１／ｎに分割して転送されて来るデータブロックを表すｎ個のストローブ信号を入力する同期信号入力部と、
前記データ入力部に入力されたデータを取り込んで前記ストローブ信号によって特定されたデータブロックに対応する内部データバスに割り当てるデータ取り込み回路と、
を備えていることを特徴とする半導体装置。
【００７３】
（付記９） 前記データ入力部は、前記外部データバスのデータを入力するｍ／ｎ個のデータ入力バッファからなることを特徴とする付記８記載の半導体装置。
【００７４】
（付記１０） 前記同期信号入力部は、前記ストローブ信号を入力するｎ個の同期用入力バッファと、前記同期用入力バッファによって入力された前記ストローブ信号に適当な遅延を与えるｎ個のセットアップ保証用遅延回路とからなることを特徴とする付記８記載の半導体装置。
【００７５】
（付記１１） 前記データ取り込み回路は、前記データ入力部に入力された１ビットのデータを同時にｎ個の入力ラッチ回路が入力するよう構成され、ｎ個組の前記入力ラッチ回路は前記同期信号入力部に入力された前記ストローブ信号をトリガとして対応するデータブロックのデータをラッチして内部データバスに出力することを特徴とする付記８記載の半導体装置。
【００７６】
（付記１２） 前記データ取り込み回路は、ｎ個組の前記入力ラッチ回路の最初のｎ−１個の前記入力ラッチ回路の出力に配置されて、ｎ番目の前記ストローブ信号をトリガとして最初のｎ−１個の前記入力ラッチ回路がラッチしたデータを再ラッチして取り込んだすべてのデータの位相を揃えるようにした２次ラッチ回路を有していることを特徴とする付記１１記載の半導体装置。
【００７７】
（付記１３） 内部データバス幅より狭い外部データバスに内部データを出力する半導体装置において、
ｍビット幅の内部データバスからｎ分割したデータブロックのデータを選択するデータ選択回路と、
前記データ選択回路によって選択されたデータブロックのデータをｍ／ｎビット幅の外部データバスに出力するデータ出力部と、
出力開始信号に応答してｎ個の選択信号を順次生成し、前記データ選択回路がデータブロック毎のデータ選択を行うよう制御するとともに、前記選択信号が生成される度に状態が互いに逆に変化する２つの相補同期信号および最初の前記選択信号に同期した同期信号を出力する出力コントロール回路と、
前記相補同期信号をストローブ信号とし、前記同期信号をスタート信号として同期信号線に出力する同期信号出力部と、
を備えていることを特徴とする半導体装置。
【００７８】
（付記１４） 前記データ選択回路、前記データ出力部、前記出力コントロール回路、および前記同期信号出力部は、システムクロックより高い周波数を有する出力クロックに同期して動作することを特徴とする付記１３記載の半導体装置。
【００７９】
（付記１５） 前記出力クロックは、システムクロックのｎ倍の周波数を有することを特徴とする付記１４記載の半導体装置。
（付記１６） 前記データ選択回路は、前記出力信号をトリガとして前記内部データバスのデータをラッチする内部データラッチ回路と、ｎ個に分割されたデータブロックから１ビットずつ入力して前記選択信号に対応するデータブロックからの１ビットのデータを選択するｍ／ｎ個のマルチプレクサとを有することを特徴とする付記１４記載の半導体装置。
【００８０】
（付記１７） 前記出力コントロール回路は、前記出力クロックにより前記出力開始信号をラッチして第１の選択信号を出力し、次の前記出力クロックで前記第１の選択信号をラッチして第２の選択信号を出力するような方法で、前記出力クロックに同期して順次前記選択信号を出力するｎ個のラッチ回路と、奇数番目の前記ラッチ回路の出力を入力する第１のＯＲゲートと、偶数番目の前記ラッチ回路の出力を入力する第２のＯＲゲートとからなり、前記第１の選択信号を前記同期信号として出力することを特徴とする付記１４記載の半導体装置。
【００８１】
（付記１８） 前記データ出力部は、前記出力クロックに同期して前記データ選択回路により選択されたデータをラッチする出力ラッチ回路と、前記出力ラッチ回路にてラッチされたデータを前記外部データバスに出力する出力バッファとを有することを特徴とする付記１４記載の半導体装置。
【００８２】
（付記１９） 前記同期信号出力部は、前記出力クロックに同期して前記出力コントロール回路から出力され前記相補同期信号および前記同期信号をラッチする出力ラッチ回路と、前記出力ラッチ回路にてラッチされた前記相補同期信号および前記同期信号を同期信号線に出力する出力バッファとを有することを特徴とする付記１４記載の半導体装置。
【００８３】
（付記２０） 内部データバス幅より狭い外部データバスによって転送されたデータを入力する半導体装置において、
ｍビット幅の内部データバスの１／ｎのバス幅を有する外部データバスのデータを入力するデータ入力部と、
１／ｎに分割して転送されて来るデータブロックの奇数番目および偶数番目を表す２個の相補ストローブ信号とデータの転送開始を表すスタート信号とを入力する同期信号入力部と、
前記データ入力部に入力されたデータを前記相補ストローブ信号によって交互に取り込むデータ取り込み回路と、
前記スタート信号をトリガとして前記データ取り込み回路が取り込んだデータの並び替えを行うための並び替え信号を出力する並び替えラッチコントロール回路と、
前記データ取り込み回路が取り込んだ取り込み済みのデータを前記並び替え信号により並び替えして対応する内部データバスに出力するデータ並び替え回路と、
を備えていることを特徴とする半導体装置。
【００８４】
（付記２１） 前記データ入力部は、前記外部データバスのデータを入力するｍ／ｎ個のデータ入力バッファからなることを特徴とする付記２０記載の半導体装置。
【００８５】
（付記２２） 前記同期信号入力部は、前記相補ストローブ信号および前記スタート信号を入力する３個の同期用入力バッファと、前記同期用入力バッファによって入力された前記相補ストローブ信号に適当な遅延を与えるｎ個のセットアップ保証用遅延回路とからなることを特徴とする付記２０記載の半導体装置。
【００８６】
（付記２３） 前記データ取り込み回路は、前記データ入力部に入力された１ビットのデータを前記相補ストローブ信号をトリガとして交互にラッチする入力ラッチ回路からなることを特徴とする付記２０記載の半導体装置。
【００８７】
（付記２４） 前記並び替えラッチコントロール回路は、前記相補ストローブ信号により前記スタート信号を順次シフトしていくラッチ回路と、前記ラッチ回路のそれぞれの出力と前記相補ストローブ信号とを組み合わせてデータブロックごとのデータの入力の度に１つの前記並び替え信号を出力するＡＮＤゲートとからなることを特徴とする付記２０記載の半導体装置。
【００８８】
（付記２５） 前記データ並び替え回路は、前記データ取り込み回路の出力に配置され、前記並び替え信号によりトリガされて前記データ取り込み回路が交互に取り込んだ取り込み済みのデータをラッチするとともに、前記データ取り込み回路に入力されるデータを直接取り込むよう配置されて、最後に生成される前記並び替え信号によりトリガされて最後に入力したデータブロックのデータをラッチする並び替えラッチ回路からなることを特徴とする付記２０記載の半導体装置。
【００８９】
（付記２６） 前記データ並び替え回路は、ｎ−２番目までのデータブロックのデータをラッチする前記並び替えラッチ回路の出力に配置され、最後に生成される前記並び替え信号をトリガとして最初のｎ−２個の前記並び替えラッチ回路がラッチしたデータを再ラッチして取り込んだすべてのデータの位相を揃えるようにした２次ラッチ回路を有していることを特徴とする付記２５記載の半導体装置。
【００９０】
（付記２７） 内部データバス幅より狭い外部データバスを介してデータを転送する半導体装置間のデータ伝送方法において、
データ出力側で転送しようとするデータをｎ個のデータブロックに分割し、
分割されたデータブロックを表す同期信号とともに分割したデータブロック毎にシステムクロックとは非同期で前記データを転送し、
データ入力側でデータブロック毎に転送されたデータを前記同期信号に同期して取り込む、
ことを特徴とする半導体装置間のデータ伝送方法。
【００９１】
（付記２８） 前記同期信号は、分割されたデータブロックを表すｎ個のストローブ信号によって構成したことを特徴とする付記２７記載の半導体装置間のデータ伝送方法。
【００９２】
（付記２９） 前記データの取り込みは、最後の前記ストローブ信号によるデータの取り込みに同期して先に取り込んだデータを再ラッチして取り込んだすべての内部データの位相を揃えるようにしたことを特徴とする付記２８記載の半導体装置間のデータ伝送方法。
【００９３】
（付記３０） 前記同期信号は、相補型の２つのストローブ信号とデータ転送開始を表すスタート信号とからなることを特徴とする付記２７記載の半導体装置間のデータ伝送方法。
【００９４】
（付記３１） 前記データの取り込みは、前記スタート信号に同期して転送されてきたデータを交互に取り込み、データの取り込みの際に先に取り込んだデータを順次並び替えるようにして分割転送されたデータを再構成していくことを特徴とする付記３０記載の半導体装置間のデータ伝送方法。
【００９５】
（付記３２） 前記データの取り込みは、分割された最後のデータの取り込みに同期して先に取り込んだデータを再ラッチして取り込んだすべての内部データの位相を揃えるようにしたことを特徴とする付記３１記載の半導体装置間のデータ伝送方法。
【００９６】
（付記３３） 前記同期信号は、システムクロックの少なくともｎ倍の周波数を有する出力クロックに同期して転送されることを特徴とする付記２７記載の半導体装置間のデータ伝送方法。
【００９７】
【発明の効果】
以上説明したように本発明では、出力側デバイスでは、バス幅の大きな内部データバスのデータを１／ｎに分割して転送し、そのとき、分割されたどのデータブロックのデータを転送しているかを示す同期信号を同時に送るようにし、入力側デバイスでは、同時に転送されてきた同期信号を基にして入力されたデータを取り込むように構成した。このため、外部データバスのバス幅によらず、バス幅の大きな内部データバスのデータを転送することができる。
【００９８】
パッケージピン数は、物理的な制約があるため、内部データのバス幅が広すぎて、外部データバスに割り当てられるパッケージピン数を十分に取れない場合にでも、内部データを転送することができるため、デバイスパッケージのアセンブリコストを削減することが可能である。
【００９９】
さらに、入出力デバイスをプリント基板等へ実装する際に、データバス幅が広すぎて基板デザインが困難な場合にも有効である。
【図面の簡単な説明】
【図１】本発明の半導体装置のデータ転送に関する原理的構成を示すブロック図である。
【図２】データ出力装置の一例を示す回路図である。
【図３】出力コントロール回路の一例を示す回路図である。
【図４】出力コントロール回路の入出力波形を示す図である。
【図５】データ入力装置の一例を示す回路図である。
【図６】同期信号線および外部データバスの波形を示す図である。
【図７】データ入力装置の第２の例を示す回路図である。
【図８】同期信号線、外部データバス、２次ラッチ前データおよび内部データバスの波形を示す図である。
【図９】データ出力装置の第２の例を示す回路図である。
【図１０】図９に示した出力コントロール回路の一例を示す回路図である。
【図１１】データ入力装置の第３の例を示す回路図である。
【図１２】データ入力装置の要部波形を示す回路図である。
【図１３】データ入力装置の第４の例を示す回路図である。
【図１４】データ入力装置の要部波形を示す回路図である。
【図１５】従来のデータ転送の一例を示す回路図である。
【図１６】シングルデータレート型のデータ転送波形の例を示す図である。
【図１７】２倍のデータ幅を有するデータを転送する場合のシングルデータレート型のデータ転送波形の例を示す図である。
【図１８】従来のダブルデータレート型の出力側デバイスの例を示す回路図である。
【図１９】ラッチパルス発生回路の例を示す図であって、(Ａ）はラッチパルス発生回路の回路図、（Ｂ）はラッチパルス発生回路の入出力波形を示す図である。
【図２０】データセレクタの例を示す回路図である。
【図２１】従来のダブルデータレート型の入力側デバイスの例を示す回路図である。
【図２２】ラッチパルス発生回路の例を示す図であって、(Ａ）はラッチパルス発生回路の回路図、（Ｂ）はラッチパルス発生回路の入出力波形を示す図である。
【符号の説明】
１ データ出力側の半導体装置
２ データ選択回路
３ データ出力部
４ 出力コントロール回路
５ 同期信号出力部
６ データ入力側の半導体装置
７ データ入力部
８ 同期信号入力部
９ データ取り込み回路
１０ 外部データバス
１１ 同期信号線
【発明の属する技術分野】
本発明は半導体装置に関し、特に外部データバス幅よりもバス幅の大きなデータを伝送することを可能にする半導体装置に関する。
【０００２】
【従来の技術】
シンクロナス型ＤＲＡＭ（dynamic random access memory）に代表されるコマンド入力式のデバイスでは、通常データとコマンドとを同時に送信し、システムクロックの立ち上がりエッジにより、取り込まれる。このようにクロックの立ち上がりエッジで一回だけデータが取り込まれる方式をシングルデータレート（ＳＤＲ）型と呼ぶ。以下に、データの取り込みをシステムクロックに同期して行うシンクロナス型のデバイスを例に、データ転送を行う回路の例を示す。
【０００３】
図１５は従来のデータ転送の一例を示す回路図、図１６はシングルデータレート型のデータ転送波形の例を示す図である。
この回路例において、出力側デバイス１００および入力側デバイス１０１は、それぞれ同じ数の内部データバス１０２，１０３を有し、同じ数の外部データバス１０４によって接続されている。コマンド線についても同じように、出力側デバイス１００と入力側デバイス１０１との間で１対１に接続されている。出力側デバイス１００は、その内部データバス１０２の出力側に出力ラッチ回路１０５および出力バッファ回路１０６が設けられ、入力側デバイス１０１は、その内部データバス１０３の入力側に入力バッファ回路１０７および入力ラッチ回路１０８が設けられている。出力側デバイス１００および入力側デバイス１０１の出力ラッチ回路１０５および入力ラッチ回路１０８には、システムクロックが与えられている。
【０００４】
出力側デバイス１００は、システムクロックに同期して、データおよびコマンドを転送する。すなわち、システムクロックの立ち上がりエッジで出力ラッチ回路１０５が内部データバス１０２のデータおよびコマンド線のコマンドをラッチし、それぞれ出力バッファ回路１０６を介して外部データバス１０４およびコマンド線に送り出す。入力側デバイス１０１は、外部データバス１０４およびコマンド線を介して転送されたデータおよびコマンドを入力バッファ回路１０７で受け、システムクロックの立ち上がりエッジで入力ラッチ回路１０８がデータおよびコマンドをラッチして保持し、内部データバス１０３に出力する。
【０００５】
出力側デバイス１００は、システムクロックの立ち上がりエッジを基に出力を開始するが、入力側デバイス１０１がデータを取り込むための適当なセットアップ時間を満たすため、図１６に示したように、外部データバス１０４に送り出されるデータには、システムクロックの半サイクルの遅延Ｄを持たせるようにしている。これにより、入力側デバイス１０１では、システムクロックの立ち上がりエッジのタイミングで有効データおよび有効コマンドの有効期間の中間におけるデータおよびコマンドをラッチすることができるようになる。
【０００６】
内部データバス１０２，１０３および外部データバス１０４は、通常、１回のコマンドで処理されるデータ幅のデータを送信するが、バス幅以上のデータ幅を有するデータを送信する場合は、そのデータは、複数回のクロックに分ける等により行われる。
【０００７】
図１７は２倍のデータ幅を有するデータを転送する場合のシングルデータレート型のデータ転送波形の例を示す図である。
たとえば２倍のデータ幅を有するデータを転送する場合、１つのコマンドに対するデータは、２クロックに分けて転送され、最初のクロックで前半のデータがコマンドと一緒に送られ、次のクロックで後半のデータのみが送られる。このように、シングルデータレート型で２倍のデータ幅を有するデータを転送する場合には、後半のデータを送信している間は他のコマンド発行を行うことができない（No Operation）ため、システムの実効性能を低下させる要因となる。
【０００８】
これに対し、クロック信号の立ち上がりエッジと立ち下がりエッジの両方を使用して、２倍のデータ幅を有するデータの取り込みを可能にしたダブルデータレート（ＤＤＲ）型のデバイスがある。
【０００９】
図１８は従来のダブルデータレート型の出力側デバイスの例を示す回路図、図１９はラッチパルス発生回路の例を示す図であって、(Ａ)はラッチパルス発生回路の回路図、（Ｂ）はラッチパルス発生回路の入出力波形を示す図、図２０はデータセレクタの例を示す回路図である。
【００１０】
出力側デバイス１１０は、たとえばｍビットのバス幅を有する内部データバスを有するとした場合、データを２つのデータブロックに分け、これらをシステムクロックの１サイクルで転送する。そのため、出力側デバイス１１０は、２つの入力Ａ，Ｂと１つの出力Ｏとを有するデータセレクタ１１１を有している。各データセレクタ１１１の入力Ａは、第１データブロックのデータを受けるよう接続され、入力Ｂは、第２データブロックのデータを受けるよう接続され、出力Ｏは、ラッチ回路１１２および出力バッファ１１３を介してｍ／２本の外部データバス１１４に接続されている。データをラッチするラッチ回路１１２は、ラッチパルス発生回路１１５によって制御するよう構成されている。データセレクタ１１１およびラッチパルス発生回路１１５は、システムクロックを基に動作し、システムクロックは、また、出力バッファを介し同期信号(ストローブ信号）として出力される。
【００１１】
ラッチパルス発生回路１１５は、図１９に示したように、ＡＮＤゲート１１６とＮＯＲゲート１１７とを有している。ＡＮＤゲート１１６およびＮＯＲゲート１１７の一方の入力は、直接システムクロックを受けるよう接続され、他方の入力は、インバータ１１８の出力に接続されている。このインバータ１１８の入力には、システムクロックを入力して遅延するラッチパルス幅調整用の遅延回路１１９が接続されている。そして、ＡＮＤゲート１１６およびＮＯＲゲート１１７の出力は、ＯＲゲート１２０の入力に接続され、その出力は、ラッチパルス発生回路１１５の出力を構成している。
【００１２】
このラッチパルス発生回路１１５によれば、ＡＮＤゲート１１６がシステムクロックの立ち上がりエッジに応答して、ラッチパルスａを出力し、ＮＯＲゲート１１７がシステムクロックの立ち下がりエッジに応答して、ラッチパルスｂを出力する。それぞれのラッチパルスａ，ｂのパルス幅は、遅延回路１１９による遅延時間に相当する。
【００１３】
また、データセレクタ１１１は、図２０に示したように、一方の入力にこのデータセレクタ１１１の入力Ａ，Ｂが接続されたＮＡＮＤゲート１２１，１２２を有し、これらの出力は、ＮＡＮＤゲート１２３の入力に接続され、このＮＡＮＤゲート１２３の出力は、データセレクタ１１１の出力Ｏに接続されている。また、ＮＡＮＤゲート１２２の他方の入力は、入力にシステムクロックを受けるインバータ１２４の出力に接続され、ＮＡＮＤゲート１２１の他方の入力は、直接システムクロックを受けるよう構成されている。
【００１４】
このデータセレクタ１１１において、システムクロックがローレベルにあるとき、ＮＡＮＤゲート１２１が入力Ａからのデータ入力を許可し、ＮＡＮＤゲート１２２は入力Ｂからのデータ入力を禁止する。逆に、システムクロックがハイレベルにある期間では、ＮＡＮＤゲート１２１が入力Ａからのデータ入力を禁止し、ＮＡＮＤゲート１２２は入力Ｂからのデータ入力を許可する。
【００１５】
以上の構成の出力側デバイス１１０では、システムクロックの半サイクル毎にデータセレクタ１１１が、前半のデータブロックのデータ０〜ｍ／２−１と後半のデータブロックのデータｍ／２〜ｍ−１とを交互に選択し、ラッチ回路１１２がラッチパルス発生回路１１５からのラッチパルスａによって前半のデータブロックのデータ０〜ｍ／２−１をラッチし、出力バッファ１１３を介して外部データバス１１４に出力し、ラッチパルスｂによって後半のデータブロックのデータｍ／２〜ｍ−１をラッチし、出力バッファ１１３を介して外部データバス１１４に出力する。
【００１６】
図２１は従来のダブルデータレート型の入力側デバイスの例を示す回路図、図２２はラッチパルス発生回路の例を示す図であって、(Ａ）はラッチパルス発生回路の回路図、（Ｂ）はラッチパルス発生回路の入出力波形を示す図である。
【００１７】
入力側デバイス１３０では、データバスは、入力バッファ１３１で受けられ、その出力は、各入力バッファ１３１毎に２つのラッチ回路１３２に入力するように接続されている。ラッチ回路１３２の各ペアの一方の制御入力は、ラッチパルス発生回路１３３の一方の出力ｃに接続され、各ペアの他方の制御入力は、ラッチパルス発生回路１３３の他方の出力ｃに接続されている。
【００１８】
ラッチパルス発生回路１３３は、図２２に示したように、ＡＮＤゲート１３４とＮＯＲゲート１３５とを有している。ＡＮＤゲート１３４およびＮＯＲゲート１３５の一方の入力は、直接システムクロックを受けるよう接続され、他方の入力は、インバータ１３６の出力に接続されている。このインバータ１３６の入力には、システムクロックを入力して遅延するラッチパルス幅調整用の遅延回路１３７が接続されている。そして、ＡＮＤゲート１３４の出力は、セットアップ時間を調整するための遅延回路１３８に接続され、この遅延回路１３８の出力は、ラッチパルス発生回路１３３の出力ｃを構成している。また、ＮＯＲゲート１３５の出力は、セットアップ時間を調整するための遅延回路１３９の入力に接続され、その出力は、ラッチパルス発生回路１３３の出力ｄを構成している。
【００１９】
このラッチパルス発生回路１３３によれば、ＡＮＤゲート１３４が同期信号の立ち上がりエッジに応答して、ラッチパルスを出力し、このラッチパルスが遅延回路１３８により遅延されて出力ｃより出力される。また、ＮＯＲゲート１３５が同期信号の立ち下がりエッジに応答して、ラッチパルスを出力し、このラッチパルスが遅延回路１３９により遅延されて出力ｄより出力される。
【００２０】
以上の構成の入力側デバイス１３０では、ラッチパルス発生回路１３３が同期信号のローレベルの期間に第１のラッチパルスを生成し、同期信号のハイレベルの期間に第２のラッチパルスを生成する。これら第１および第２のラッチパルスにより、ラッチ回路１３２が入力バッファ１３１を介して受けたデータを交互にラッチすることで、前半のデータブロックのデータと後半のデータブロックのデータとを内部データバスに振り分ける。すなわち、ラッチ回路１３２のうち、ラッチパルス発生回路１１５の出力ｃからのラッチパルスで動作するラッチ回路１３２は、前半のデータブロックのデータ０〜ｍ／２−１をとり込み、出力ｄからのラッチパルスで動作するラッチ回路１３２は、後半のデータブロックのデータｍ／２〜ｍ−１を取り込む。
【００２１】
このように、ダブルデータレート型のデバイスは、シングルデータレート型のデバイスに比べシステムクロックの１サイクルで２倍のデータを転送することが可能である。このとき、コマンドは、通常システムクロックの立ち上がりエッジのみで取り込まれ、１コマンドで２回データが取り込まれる。
【００２２】
【発明が解決しようとする課題】
しかし、ダブルデータレート型では、シングルデータレート型よりも転送速度が２倍になるため、データ有効期間が半分になるため、シングルデータレート型に比べデータを取り込むクロックに対するセットアップ時間も半分になるが、クロックを駆動するドライバのプルアップトランジスタとプルダウントランジスタの特性が、動作環境によっては必ずしも同一にならず、データ取り込み時のセットアップ時間、ホールド時間を最適に保つことが困難になるという問題点があった。
【００２３】
また、シングルデータレート型およびダブルデータレート型の何れの方式においても、あるデータをｎ分割して転送した場合、転送されたデータを並び替えるためにデータの先頭を正しく認識する必要がある。通常データの先頭を示すために、先頭データと同時に有効なコマンドの転送等を行うが、コマンドの解釈を行いデータラッチ信号を発生させる為の回路が複雑になる等の問題があった。
【００２４】
本発明はこのような点に鑑みてなされたものであり、デバイスの外部データバスのバス幅によらず、バス幅の大きなデータを伝送することができる半導体装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
図１は上記目的を達成する本発明の原理図である。
本発明による半導体装置において、データ出力側の半導体装置１は、ｍビット幅の内部データバス上のデータからｎ分割したデータブロックのデータをブロック毎に選択するデータ選択回路２と、このデータ選択回路２によって選択されたＬ（＝ｍ／ｎ）個のデータを出力するデータ出力部３と、データ選択回路２のデータ選択を制御する出力コントロール回路４と、選択したデータブロックを表すｎ個の同期信号を出力する同期信号出力部５とを有している。一方、データ入力側の半導体装置６は、Ｌ（＝ｍ／ｎ）個のデータを入力するデータ入力部７と、転送されるデータブロックを表すｎ個の同期信号を入力する同期信号入力部８と、データ入力部７に入力されたデータを同期信号入力部８に入力された同期信号によって表されるデータブロックのデータとして取り込むデータ取り込み回路９とを有している。そして、データ出力側の半導体装置１のデータ出力部３は、データ入力側の半導体装置６のデータ入力部７とＬビット幅を有する外部データバス１０によって接続され、データ出力側の半導体装置１の同期信号出力部５は、データ入力側の半導体装置６の同期信号入力部８とｎ本の同期信号線１１によって接続されている。
【００２６】
この構成において、データ出力側の半導体装置１では、ｍビット幅の内部データバスのデータは、出力コントロール回路４から供給されるｎビットの選択信号によりデータ選択回路２にて１／ｎに分割されたデータブロックをブロックごとに選択し、選択されたデータブロックのデータをデータ出力部３を介してＬビット幅の外部データバス１０に出力する。このとき、同期信号出力部５は、選択したデータブロックを表す同期信号を同期信号線１１に出力する。
【００２７】
データ入力側の半導体装置６では、外部データバス１０によってブロック毎に転送されたデータをデータ入力部７が入力し、データ取り込み回路９が同期信号入力部８で受けた同期信号に対応するデータブロックの内部データバスに出力する。データ取り込み回路９がすべての同期信号に対応するデータブロックのデータを取り込むことによって、ｍビットのデータがデータ入力側の半導体装置６に取り込まれることになる。
【００２８】
このように、データ出力側の半導体装置１がデータを１／ｎのブロックに分割して転送し、ｎ個の同期信号を一緒に転送することにより、データ入力側の半導体装置６では、１ブロックずつ転送されてきたデータを対応するブロックの内部データバスに順次割り当てていくことにより、ｍビットのデータに再構成することができる。これにより、外部データバス幅によらず、バス幅の大きなデータを伝送することが可能になる。
【００２９】
【発明の実施の形態】
まず、本発明の概略について図面を参照して説明する。
図１は本発明の半導体装置のデータ転送に関する原理的構成を示すブロック図である。
【００３０】
まず、ｍビット幅の内部データバスを有していて、この内部データバス上のデータを出力する側の半導体装置１について説明する。データ出力側の半導体装置１は、内部データバス上のｍビットのデータを１／ｎのデータブロックに分割してブロック毎に順次選択するデータ選択回路２と、このデータ選択回路２によって選択されたＬ（＝ｍ／ｎ）個のデータを出力するデータ出力部３と、データ選択回路２がどのデータブロックのデータを選択するかを制御する出力コントロール回路４と、データ選択回路２がどのデータブロックのデータを選択しているかを表すｎ個の同期信号を出力する同期信号出力部５とを有している。
【００３１】
データ入力側の半導体装置６は、転送されてきたＬ個のデータを入力するデータ入力部７と、どのデータブロックのデータが転送されて来たかを表すｎ個の同期信号を入力する同期信号入力部８と、データ入力部７に入力されたデータを同期信号入力部８に入力された同期信号によって表されるデータブロックのデータとして取り込むデータ取り込み回路９とを有している。
【００３２】
そして、データ出力側の半導体装置１のデータ出力部３は、データ入力側の半導体装置６のデータ入力部７とＬビット幅を有する外部データバス１０によって接続され、データ出力側の半導体装置１の同期信号出力部５は、データ入力側の半導体装置６の同期信号入力部８とｎ本の同期信号線１１によって接続されている。
【００３３】
この構成において、データ出力側の半導体装置１では、まず、データ選択回路２がｍビット幅の内部データバスのデータをｎ個に分割したデータブロック毎に選択する。このブロック毎の選択は、出力コントロール回路４から供給されるｎ個の選択信号により順次行われる。データ選択回路２で選択されたＬ（＝ｍ／ｎ）個のデータは、データ出力部３を介して外部データバス１０に出力される。このとき、同期信号出力部５は、データ出力部３がどのデータブロックのデータを転送しているかを表す同期信号を同期信号線１１に出力する。
【００３４】
データ入力側の半導体装置６では、外部データバス１０によってブロック毎に転送されて来たデータをデータ入力部７が受ける。このデータとともに同期信号入力部８がそのデータのデータブロックを表す同期信号を受けている。データ取り込み回路９は、データ入力部７が受けたデータを同期信号入力部８が受けた同期信号に対応するデータブロックの内部データバスに出力する。同じように、次に受けた同期信号では、その同期信号に対応するデータブロックの内部データバスにデータ入力部７が受けたデータを出力する。データ取り込み回路９がすべての同期信号に対応するデータブロックのデータを取り込むことによって、ｍビットのデータがデータ入力側の半導体装置６に取り込まれることになる。
【００３５】
このように、データ出力側の半導体装置１がデータを１／ｎのブロックに分割して転送し、ｎ個の同期信号を一緒に転送することにより、データ入力側の半導体装置６では、１ブロックずつ転送されてきたデータを対応するブロックの内部データバスに順次出力していくことにより、ｍビットのデータを再構成することができる。これにより、外部データバス幅によらず、バス幅の大きなデータを伝送することが可能になる。
【００３６】
次に、本発明の実施の形態を、一例として、内部データバスが２８８（＝ｍ）ビットのバス幅を有し、外部データバスが７２（＝Ｌ）ビットのバス幅を有し、データは４（＝ｎ）つのデータブロックに分割して転送する場合を例にして詳細に説明する。
【００３７】
図２はデータ出力装置の一例を示す回路図、図３は出力コントロール回路の一例を示す回路図、図４は出力コントロール回路の入出力波形を示す図である。
データ出力装置は、内部データバスのデータをラッチする２８８個のラッチ回路１２を有しており、それらの各出力は７２個のマルチプレクサ１３に接続されている。各マルチプレクサ１３は、４つのスリーステートバッファによって構成され、それぞれ４つに分割されたデータブロックの４つのデータを選択して出力する。
【００３８】
たとえば１番目のマルチプレクサ１３0は、１番目のデータブロックの１番目のデータ０と、２番目のデータブロックの１番目のデータ７２と、３番目のデータブロックの１番目のデータ１４４と、４番目のデータブロックの１番目のデータ２１６とを入力し、最後の７２番目のマルチプレクサ１３71は、１番目のデータブロックの７２番目のデータ７１と、２番目のデータブロックの７２番目のデータ１４３と、３番目のデータブロックの７２番目のデータ２１５と、４番目のデータブロックの７２番目のデータ２８７とを入力するようにしている。
【００３９】
各マルチプレクサ１３の出力は、出力ラッチ回路１４および出力バッファ１５を介して外部データバスに接続されている。出力ラッチ回路１４は、出力クロックの立ち上がりエッジに応答してマルチプレクサ１３の出力データをラッチする。ここで、出力クロックは、システムクロックの４倍以上の周波数にすることで、システムクロックの１サイクルの期間内に分割されたデータのすべてを出力することができ、好ましくは、システムクロックの４倍の周波数に設定される。
【００４０】
マルチプレクサ１３によるデータの選択は、出力コントロール回路１６から出力される４つの選択信号によって行われる。この出力コントロール回路１６は、図３に示したように、４つのラッチ回路１７1〜１７4を直列に接続することによって構成され、最初のラッチ回路１７1のデータ入力には、システムクロックに同期したラッチおよび出力開始信号が入力され、各ラッチ回路１７1〜１７4の制御入力には、出力クロックがそれぞれ入力するように接続されている。
【００４１】
この出力コントロール回路１６は、図４に示したように、ラッチ回路１７1にハイレベルのラッチおよび出力開始信号が入力されると、出力クロックの立ち上がりエッジに応答してラッチ回路１７1がそのラッチおよび出力開始信号をラッチして選択信号ｓｅｌｅｃｔ０を出力し、次の出力クロックの立ち上がりエッジでは、ラッチ回路１７1はローレベルになったラッチおよび出力開始信号をラッチして出力をローレベルにし、次段のラッチ回路１７2は今までハイレベルであった選択信号ｓｅｌｅｃｔ０をラッチして選択信号ｓｅｌｅｃｔ１を出力する。このようにして、出力コントロール回路１６は、出力クロックに同期した選択信号を順次出力する。
【００４２】
出力コントロール回路１６によって生成される４つの選択信号は、また、出力ラッチ回路１４および出力バッファ１５を介してストローブ信号０〜３として出力される。
【００４３】
以上の構成のデータ出力装置において、まず、システムクロックに同期したラッチおよび出力開始信号が入力されると、ラッチ回路１２は内部データバスのすべてのデータをラッチする。次に、マルチプレクサ１３は、出力コントロール回路１６から１番目の選択信号ｓｅｌｅｃｔ０を受けて、４分割された第１のデータブロックのデータ０〜７１を選択し、選択されたデータ０〜７１は、出力ラッチ回路１４によりラッチされ、出力バッファ１５を介して外部データバスに出力される。次の出力クロックでは、マルチプレクサ１３は、出力コントロール回路１６から２番目の選択信号ｓｅｌｅｃｔ１を受けて、第２のデータブロックのデータ７２〜１４３を選択し、選択されたデータ７２〜１４３は、出力ラッチ回路１４によりラッチされ、出力バッファ１５を介して外部データバスに出力される。同様にして、マルチプレクサ１３は、出力コントロール回路１６から選択信号ｓｅｌｅｃｔ２，ｓｅｌｅｃｔ３を順次受けて、第３および第４のデータブロックのデータを順次選択し、選択されたデータが出力ラッチ回路１４により順次ラッチされ、出力バッファ１５を介して外部データバスに順次出力される。このとき、マルチプレクサ１３に与えられた選択信号は、出力ラッチ回路１４によりラッチされ、出力バッファ１５を介してストローブ信号０〜３としてデータと一緒に同期信号線に出力される。このストローブ信号０〜３およびデータの出力は、システムクロックの少なくとも１サイクルの期間内に終了する。
【００４４】
このようなデータ出力装置では、ストローブ信号とデータとを同一の出力クロックの立ち上がりエッジで駆動することにより、内部データを分割した後も、各データに対してストローブ信号によるセットアップは常に一定に保つことが可能である。
【００４５】
図５はデータ入力装置の一例を示す回路図、図６は同期信号線および外部データバスの波形を示す図である。
データ入力装置は、同期信号線の４つのストローブ信号を受ける入力バッファ１８と、外部データバスの７２のデータを受ける入力バッファ１９とを有している。データを受ける入力バッファ１９の出力は、入力ラッチ回路２０に接続されている。この入力ラッチ回路２０は、内部データバスと同じ数のラッチ回路を有し、入力バッファ１９の１つの出力は４つのラッチ回路のデータ入力に接続されている。たとえば、１番目のデータバス０のデータを受ける入力バッファ１９の出力は、各データブロックの１番目のデータをラッチするラッチ回路０−０，１−０，２−０，３−０のデータ入力に接続され、７２番目のデータバスＬ−１のデータを受ける入力バッファ１９の出力は、各データブロックの７２番目のデータをラッチするラッチ回路０−Ｌ−１，１−Ｌ−１，２−Ｌ−１，３−Ｌ−１のデータ入力に接続されている。
【００４６】
また、ストローブ信号を受ける入力バッファ１８の出力は、それぞれセットアップ保証用遅延回路１８ａを介して入力ラッチ回路２０に接続されている。このセットアップ保証用遅延回路１８ａは、データに対してセットアップ時間を保つために、ストローブ信号に遅延を与えるものである。入力ラッチ回路２０では、図の上から１番目のラッチ回路の制御入力にストローブ信号０が入力され、後は、４つ置きにあるラッチ回路の制御入力にストローブ信号０が入力される。同様に、ストローブ信号１は、図の上から２番目のラッチ回路の制御入力に入力され、後は、４つ置きにあるラッチ回路の制御入力にストローブ信号１が入力される。ストローブ信号２，３についても同様に、図の上から３番目および４番目のラッチ回路の制御入力に入力され、後は、それぞれ４つ置きにあるラッチ回路の制御入力にストローブ信号２，３が入力される。
【００４７】
この構成のデータ入力装置によれば、図６に示したように、データの受信は、まず始めに、ストローブ信号０がハイレベルにあるときは、外部データバスには４分割された第１のデータブロックのデータ０〜７１が来ているので、これらに対応する内部データバスのラッチ回路がストローブ信号０によりトリガされて外部データバスのデータをラッチする。次に、ストローブ信号１がハイレベルにあるときは、外部データバスには第２のデータブロックのデータ７２〜１４３が来ているので、これらに対応する内部データバスのラッチ回路がストローブ信号１によりトリガされて外部データバスのデータをラッチする。同様に、ストローブ信号２，３がハイレベルにあるときは、外部データバスには第３および第４のデータブロックのデータ１４４〜２１５，２１６〜２８７が来ているので、これらに対応する内部データバスのラッチ回路がストローブ信号２，３によりトリガされて外部データバスのデータをそれぞれラッチして、対応するすべてのデータが取り込まれる。
【００４８】
このようなデータ入力装置の側では、ストローブ信号のハイエッジのみでデータを取り込むため、ダブルデータレート型のように、ストローブ信号を駆動するドライバのハイエッジ、ローエッジ特性差の影響を受けることがない。
【００４９】
また、ストローブ信号のみで取り込みデータを元のデータバス幅に戻すことができるため、システムクロックなどによる同期作業が不必要である。このため、１サイクルのシステムクロック内に、分割したデータを複数回伝送することが可能である。１サイクルでｎ回の転送を行えば、１サイクル毎に分割前のデータを転送することができる。これは、プリント基板等へ実装する際に、データバス幅が広すぎて基板デザインが困難な場合に有効である。さらに、デバイスのパッケージピン数を削減することができるため、デバイスパッケージのアセンブリコストを削減する事が可能である。
【００５０】
図７はデータ入力装置の第２の例を示す回路図、図８は同期信号線、外部データバス、２次ラッチ前データおよび内部データバスの波形を示す図である。図７において、図５に示した構成要素と同じ要素には同一の符号を付してその詳細な説明は省略する。
【００５１】
このデータ入力装置によれば、４個１組になってストローブ信号０〜３によりデータをラッチする最初の３つのラッチ回路の後段に３つの２次ラッチ回路２１を備えている。この３つの２次ラッチ回路２１は、一連のデータ入力の最後のストローブ信号、すなわち４番目のストローブ信号３により同時にトリガされて、前段のラッチ回路が保持しているデータをラッチし直すようにしている。
【００５２】
これは、ストローブ信号０〜３が異なる時間で入力されることによって、内部データの位相が揃わないといった点を回避するためのものである。このように、２次ラッチ回路２１を設けて、先に入力してラッチされている第１ないし第３のデータブロックのデータを、第４のデータブロックのデータを取り込むときに２次ラッチ回路２１でラッチし直すことにより、図８に示したように、内部データバスにおける内部データは同一位相となり、内部データのデータ有効期間を最大にとることができるようになる。
【００５３】
図９はデータ出力装置の第２の例を示す回路図、図１０は図９に示した出力コントロール回路の一例を示す回路図である。図９において、図２に示した構成要素と同じ要素には同一の符号を付してその詳細な説明は省略する。
【００５４】
このデータ出力装置では、出力コントロール回路２２が選択信号ｓｅｌｅｃｔ０〜３の他に第１ないし第３同期信号を生成し、これをデータとともに出力するようにしている。
【００５５】
出力コントロール回路２２は、図１０に示したように、直列に接続した４つのラッチ回路２３1〜２３4と２つのＯＲゲート２４1，２４2とから構成されている。最初のラッチ回路２３1のデータ入力には、ラッチおよび出力開始信号が入力され、各ラッチ回路２３1〜２３4の制御入力には、出力クロックがそれぞれ入力するように接続されている。各ラッチ回路２３1〜２３4の出力は、選択信号ｓｅｌｅｃｔ０〜３を出力する。ＯＲゲート２４1は、その２つの入力にラッチ回路２３1，２３3の出力を受けて第１同期信号を出力し、ＯＲゲート２４2は、その２つの入力にラッチ回路２３2，２３4の出力を受けて第２同期信号を出力し、ラッチ回路２３1の出力は、第３同期信号として出力する。
【００５６】
これらの第１ないし第３同期信号は、出力クロックにてトリガされる出力ラッチ回路１４にてラッチされ、出力バッファ１５を介して第１および第２同期信号は、データを取り込むストローブ信号０，１となり、第３同期信号はデータの始まりを示すスタート信号となる。ストローブ信号０，１は、データが出力される度に状態が互いに逆に変化する相補信号であり、ハイエッジのみでデータを取り込む。スタート信号は、最初のデータブロックのデータが出力されたときのみハイレベルを出力する。
【００５７】
図１１はデータ入力装置の第３の例を示す回路図、図１２はデータ入力装置の要部波形を示す回路図である。図１１において、図５に示した構成要素と同じ要素には同一の符号を付してその詳細な説明は省略する。
【００５８】
このデータ入力装置では、入力バッファ１８にストローブ信号０，１およびスタート信号を受け、ストローブ信号０，１についてはセットアップ保証用遅延回路１８ａにて適当な遅延をかけるようにしてある。外部データバスのデータを受ける入力バッファ１９では、それらの各出力は、入力ラッチ回路２０の対応する２つのラッチ回路０−０〜０（Ｌ−１），１−０〜１（Ｌ−１）のデータ入力に接続されている。ラッチ回路０−０〜０（Ｌ−１）の制御入力は、ストローブ信号０が入力するよう接続され、ラッチ回路１−０〜１（Ｌ−１）の制御入力は、ストローブ信号１が入力するよう接続されている。このデータ入力装置は、また、並び替えラッチコントロール回路２５と、入力ラッチ回路２０の各出力に配置された並び替えラッチ２６0〜２６3とを備えている。
【００５９】
並び替えラッチコントロール回路２５は、３つのラッチ回路２７1，２７2，２７3を有している。ラッチ回路２７1は、そのデータ入力にスタート信号を受け、制御入力にはストローブ信号０を受けるように構成されている。ラッチ回路２７1の出力は、次段のラッチ回路２７2のデータ入力に接続され、その制御入力はストローブ信号１を受けるよう接続されている。ラッチ回路２７2の出力は、次段のラッチ回路２７3のデータ入力に接続され、その制御入力はストローブ信号０を受けるよう接続されている。ラッチ回路２７1の出力は、ＡＮＤゲート２７4の一方の入力に接続され、その他方の入力はストローブ信号１を受けるよう接続され、出力は、並び替え信号Ｒ０を並び替えラッチ２６0の制御入力に入力するよう接続されている。ラッチ回路２７2の出力は、ＡＮＤゲート２７5の一方の入力に接続され、その他方の入力はストローブ信号０を受けるよう接続され、出力は、並び替え信号Ｒ１を並び替えラッチ２６1の制御入力に入力するよう接続されている。そして、ラッチ回路２７3の出力は、ＡＮＤゲート２７6の一方の入力に接続され、その他方の入力はストローブ信号１を受けるよう接続され、出力は、並び替え信号Ｒ２を並び替えラッチ２６2，２６3の各制御入力に入力するように接続されている。
【００６０】
このデータ入力装置は、相補のストローブ信号０，１によりラッチ回路０−０〜０−（Ｌ−１）またはラッチ回路１−０〜１−（Ｌ−１）に取り込まれたデータは、並び替えラッチコントロール回路２５より出力される並び替え信号Ｒ０〜Ｒ２により、所定の並び替えラッチ２６0〜２６3に取り込まれる。すなわち、第１のデータブロックのデータは、ストローブ信号０により入力ラッチ回路２０のラッチ回路０−０〜０−（Ｌ−１）にラッチされる。次に、第２のデータブロックのデータは、ストローブ信号１により入力ラッチ回路２０のラッチ回路１−０〜１−（Ｌ−１）にラッチされるとともにラッチ回路０−０〜０−（Ｌ−１）にラッチされていたデータが並び替え信号Ｒ０により並び替えラッチ２６0にラッチされる。次に、第３のデータブロックのデータは、ストローブ信号０により入力ラッチ回路２０のラッチ回路０−０〜０−（Ｌ−１）にラッチされるとともにラッチ回路１−０〜１−（Ｌ−１）にラッチされていたデータが並び替え信号Ｒ１により並び替えラッチ２６1にラッチされる。そして、第４のデータブロックのデータは、並び替え信号Ｒ２により並び替えラッチ２６3にラッチされるとともに入力ラッチ回路２０のラッチ回路０−０〜０−（Ｌ−１）にラッチされていたデータが並び替えラッチ２６2にラッチされる。このとき、第４のデータブロックのデータは、ストローブ信号１により入力ラッチ回路２０のラッチ回路１−０〜１−（Ｌ−１）にラッチされるが、このデータは使われない。
【００６１】
このように、並び替えラッチコントロール回路２５は、スタート信号を基に、ストローブ信号０，１が変化する度に入力されたデータが取り込まれるべき並び替えラッチ２６0〜２６3に対して順次取り込むための並び替え信号Ｒ０〜Ｒ２信号を出力し、この結果、並び替えラッチ２６0には、第１のデータブロックのデータが取り込まれ、並び替えラッチ２６1には、第２のデータブロックのデータが取り込まれ、並び替えラッチ２６2には、第３のデータブロックのデータが取り込まれ、並び替えラッチ２６3には、第４のデータブロックのデータが取り込まれることになる。
【００６２】
図１３はデータ入力装置の第４の例を示す回路図、図１４はデータ入力装置の要部波形を示す回路図である。図１３において、図７および図１１に示した 構成要素と同じ要素には同一の符号を付してその詳細な説明は省略する。
【００６３】
このデータ入力装置は、図７に示した２次ラッチ回路２１を有するデータ入力装置と図１１に示したデータの並び替えを行う入力装置とを組み合わせた構成を有している。
【００６４】
すなわち、このデータ入力装置は、第２および第３のデータブロックのデータ転送時に、先に取り込んだ第１および第２のデータブロックのデータを並び変える並び替えラッチ２６0，２６1の出力に２次ラッチ２１0，２１1を設けた２次ラッチ回路２１を有している。この２次ラッチ２１0，２１1は、第３のデータブロックのデータの並び替えと第４のデータブロックのデータの取り込みを行う並び替え信号Ｒ２によってトリガされる。
【００６５】
以上の構成により、スタート信号を基にしてデータの取り込みを開始するが、そのとき、相補のストローブ信号０，１により、入力ラッチ回路２０の２組のラッチ回路０−０〜０−（Ｌ−１），１−０〜１−（Ｌ−１）に交互に入力されたデータを取り込み、先に取り込んだデータは、並び替えラッチコントロール回路２５から出力される並び替え信号Ｒ０〜Ｒ２によって並び替えラッチ２６0，２６1に移し替えられ、最後に、直前に取り込んだデータの並び替えラッチ２６2への移し替えと最後のデータの取り込みとともに、並び替えラッチ２６0，２６1にて取り込み済みのデータを２次ラッチ２１0，２１1によりラッチし直す。これにより、内部データは、同位相となり、内部データの有効期間を最大にとることができる。
【００６６】
（付記１） 内部データバス幅より狭い外部データバスに内部データを出力する半導体装置において、
ｍビット幅の内部データバスからｎ分割したデータブロックのデータを選択するデータ選択回路と、
前記データ選択回路によって選択されたデータブロックのデータをｍ／ｎビット幅の外部データバスに出力するデータ出力部と、
出力開始信号に応答してｎ個の選択信号を順次生成し、前記データ選択回路がデータブロック毎のデータ選択を行うよう制御する出力コントロール回路と、
前記選択信号をストローブ信号として同期信号線に出力する同期信号出力部と、
を備えていることを特徴とする半導体装置。
【００６７】
（付記２） 前記データ選択回路、前記データ出力部、前記出力コントロール回路、および前記同期信号出力部は、システムクロックより高い周波数を有する出力クロックに同期して動作することを特徴とする付記１記載の半導体装置。
【００６８】
（付記３） 前記出力クロックは、前記システムクロックのｎ倍の周波数を有することを特徴とする付記２記載の半導体装置。
（付記４） 前記データ選択回路は、前記出力信号をトリガとして前記内部データバスのデータをラッチする内部データラッチ回路と、ｎ個に分割されたデータブロックから１ビットずつ入力して前記選択信号に対応するデータブロックからの１ビットのデータを選択するｍ／ｎ個のマルチプレクサとを有することを特徴とする付記２記載の半導体装置。
【００６９】
（付記５） 前記出力コントロール回路は、前記出力クロックにより前記出力開始信号をラッチして第１の選択信号を出力し、次の前記出力クロックで前記第１の選択信号をラッチして第２の選択信号を出力するような方法で、前記出力クロックに同期して順次前記選択信号を出力するｎ個のラッチ回路からなることを特徴とする付記２記載の半導体装置。
【００７０】
（付記６） 前記データ出力部は、前記出力クロックに同期して前記データ選択回路により選択されたデータをラッチする出力ラッチ回路と、前記出力ラッチ回路にてラッチされたデータを前記外部データバスに出力する出力バッファとを有することを特徴とする付記２記載の半導体装置。
【００７１】
（付記７） 前記同期信号出力部は、前記出力クロックに同期して前記出力コントロール回路から出力され選択信号をラッチする出力ラッチ回路と、前記出力ラッチ回路にてラッチされた選択信号を前記ストローブ信号として同期信号線に出力する出力バッファとを有することを特徴とする付記２記載の半導体装置。
【００７２】
（付記８） 内部データバス幅より狭い外部データバスによって転送されたデータを入力する半導体装置において、
ｍビット幅の内部データバスの１／ｎのバス幅を有する外部データバスのデータを入力するデータ入力部と、
１／ｎに分割して転送されて来るデータブロックを表すｎ個のストローブ信号を入力する同期信号入力部と、
前記データ入力部に入力されたデータを取り込んで前記ストローブ信号によって特定されたデータブロックに対応する内部データバスに割り当てるデータ取り込み回路と、
を備えていることを特徴とする半導体装置。
【００７３】
（付記９） 前記データ入力部は、前記外部データバスのデータを入力するｍ／ｎ個のデータ入力バッファからなることを特徴とする付記８記載の半導体装置。
【００７４】
（付記１０） 前記同期信号入力部は、前記ストローブ信号を入力するｎ個の同期用入力バッファと、前記同期用入力バッファによって入力された前記ストローブ信号に適当な遅延を与えるｎ個のセットアップ保証用遅延回路とからなることを特徴とする付記８記載の半導体装置。
【００７５】
（付記１１） 前記データ取り込み回路は、前記データ入力部に入力された１ビットのデータを同時にｎ個の入力ラッチ回路が入力するよう構成され、ｎ個組の前記入力ラッチ回路は前記同期信号入力部に入力された前記ストローブ信号をトリガとして対応するデータブロックのデータをラッチして内部データバスに出力することを特徴とする付記８記載の半導体装置。
【００７６】
（付記１２） 前記データ取り込み回路は、ｎ個組の前記入力ラッチ回路の最初のｎ−１個の前記入力ラッチ回路の出力に配置されて、ｎ番目の前記ストローブ信号をトリガとして最初のｎ−１個の前記入力ラッチ回路がラッチしたデータを再ラッチして取り込んだすべてのデータの位相を揃えるようにした２次ラッチ回路を有していることを特徴とする付記１１記載の半導体装置。
【００７７】
（付記１３） 内部データバス幅より狭い外部データバスに内部データを出力する半導体装置において、
ｍビット幅の内部データバスからｎ分割したデータブロックのデータを選択するデータ選択回路と、
前記データ選択回路によって選択されたデータブロックのデータをｍ／ｎビット幅の外部データバスに出力するデータ出力部と、
出力開始信号に応答してｎ個の選択信号を順次生成し、前記データ選択回路がデータブロック毎のデータ選択を行うよう制御するとともに、前記選択信号が生成される度に状態が互いに逆に変化する２つの相補同期信号および最初の前記選択信号に同期した同期信号を出力する出力コントロール回路と、
前記相補同期信号をストローブ信号とし、前記同期信号をスタート信号として同期信号線に出力する同期信号出力部と、
を備えていることを特徴とする半導体装置。
【００７８】
（付記１４） 前記データ選択回路、前記データ出力部、前記出力コントロール回路、および前記同期信号出力部は、システムクロックより高い周波数を有する出力クロックに同期して動作することを特徴とする付記１３記載の半導体装置。
【００７９】
（付記１５） 前記出力クロックは、システムクロックのｎ倍の周波数を有することを特徴とする付記１４記載の半導体装置。
（付記１６） 前記データ選択回路は、前記出力信号をトリガとして前記内部データバスのデータをラッチする内部データラッチ回路と、ｎ個に分割されたデータブロックから１ビットずつ入力して前記選択信号に対応するデータブロックからの１ビットのデータを選択するｍ／ｎ個のマルチプレクサとを有することを特徴とする付記１４記載の半導体装置。
【００８０】
（付記１７） 前記出力コントロール回路は、前記出力クロックにより前記出力開始信号をラッチして第１の選択信号を出力し、次の前記出力クロックで前記第１の選択信号をラッチして第２の選択信号を出力するような方法で、前記出力クロックに同期して順次前記選択信号を出力するｎ個のラッチ回路と、奇数番目の前記ラッチ回路の出力を入力する第１のＯＲゲートと、偶数番目の前記ラッチ回路の出力を入力する第２のＯＲゲートとからなり、前記第１の選択信号を前記同期信号として出力することを特徴とする付記１４記載の半導体装置。
【００８１】
（付記１８） 前記データ出力部は、前記出力クロックに同期して前記データ選択回路により選択されたデータをラッチする出力ラッチ回路と、前記出力ラッチ回路にてラッチされたデータを前記外部データバスに出力する出力バッファとを有することを特徴とする付記１４記載の半導体装置。
【００８２】
（付記１９） 前記同期信号出力部は、前記出力クロックに同期して前記出力コントロール回路から出力され前記相補同期信号および前記同期信号をラッチする出力ラッチ回路と、前記出力ラッチ回路にてラッチされた前記相補同期信号および前記同期信号を同期信号線に出力する出力バッファとを有することを特徴とする付記１４記載の半導体装置。
【００８３】
（付記２０） 内部データバス幅より狭い外部データバスによって転送されたデータを入力する半導体装置において、
ｍビット幅の内部データバスの１／ｎのバス幅を有する外部データバスのデータを入力するデータ入力部と、
１／ｎに分割して転送されて来るデータブロックの奇数番目および偶数番目を表す２個の相補ストローブ信号とデータの転送開始を表すスタート信号とを入力する同期信号入力部と、
前記データ入力部に入力されたデータを前記相補ストローブ信号によって交互に取り込むデータ取り込み回路と、
前記スタート信号をトリガとして前記データ取り込み回路が取り込んだデータの並び替えを行うための並び替え信号を出力する並び替えラッチコントロール回路と、
前記データ取り込み回路が取り込んだ取り込み済みのデータを前記並び替え信号により並び替えして対応する内部データバスに出力するデータ並び替え回路と、
を備えていることを特徴とする半導体装置。
【００８４】
（付記２１） 前記データ入力部は、前記外部データバスのデータを入力するｍ／ｎ個のデータ入力バッファからなることを特徴とする付記２０記載の半導体装置。
【００８５】
（付記２２） 前記同期信号入力部は、前記相補ストローブ信号および前記スタート信号を入力する３個の同期用入力バッファと、前記同期用入力バッファによって入力された前記相補ストローブ信号に適当な遅延を与えるｎ個のセットアップ保証用遅延回路とからなることを特徴とする付記２０記載の半導体装置。
【００８６】
（付記２３） 前記データ取り込み回路は、前記データ入力部に入力された１ビットのデータを前記相補ストローブ信号をトリガとして交互にラッチする入力ラッチ回路からなることを特徴とする付記２０記載の半導体装置。
【００８７】
（付記２４） 前記並び替えラッチコントロール回路は、前記相補ストローブ信号により前記スタート信号を順次シフトしていくラッチ回路と、前記ラッチ回路のそれぞれの出力と前記相補ストローブ信号とを組み合わせてデータブロックごとのデータの入力の度に１つの前記並び替え信号を出力するＡＮＤゲートとからなることを特徴とする付記２０記載の半導体装置。
【００８８】
（付記２５） 前記データ並び替え回路は、前記データ取り込み回路の出力に配置され、前記並び替え信号によりトリガされて前記データ取り込み回路が交互に取り込んだ取り込み済みのデータをラッチするとともに、前記データ取り込み回路に入力されるデータを直接取り込むよう配置されて、最後に生成される前記並び替え信号によりトリガされて最後に入力したデータブロックのデータをラッチする並び替えラッチ回路からなることを特徴とする付記２０記載の半導体装置。
【００８９】
（付記２６） 前記データ並び替え回路は、ｎ−２番目までのデータブロックのデータをラッチする前記並び替えラッチ回路の出力に配置され、最後に生成される前記並び替え信号をトリガとして最初のｎ−２個の前記並び替えラッチ回路がラッチしたデータを再ラッチして取り込んだすべてのデータの位相を揃えるようにした２次ラッチ回路を有していることを特徴とする付記２５記載の半導体装置。
【００９０】
（付記２７） 内部データバス幅より狭い外部データバスを介してデータを転送する半導体装置間のデータ伝送方法において、
データ出力側で転送しようとするデータをｎ個のデータブロックに分割し、
分割されたデータブロックを表す同期信号とともに分割したデータブロック毎にシステムクロックとは非同期で前記データを転送し、
データ入力側でデータブロック毎に転送されたデータを前記同期信号に同期して取り込む、
ことを特徴とする半導体装置間のデータ伝送方法。
【００９１】
（付記２８） 前記同期信号は、分割されたデータブロックを表すｎ個のストローブ信号によって構成したことを特徴とする付記２７記載の半導体装置間のデータ伝送方法。
【００９２】
（付記２９） 前記データの取り込みは、最後の前記ストローブ信号によるデータの取り込みに同期して先に取り込んだデータを再ラッチして取り込んだすべての内部データの位相を揃えるようにしたことを特徴とする付記２８記載の半導体装置間のデータ伝送方法。
【００９３】
（付記３０） 前記同期信号は、相補型の２つのストローブ信号とデータ転送開始を表すスタート信号とからなることを特徴とする付記２７記載の半導体装置間のデータ伝送方法。
【００９４】
（付記３１） 前記データの取り込みは、前記スタート信号に同期して転送されてきたデータを交互に取り込み、データの取り込みの際に先に取り込んだデータを順次並び替えるようにして分割転送されたデータを再構成していくことを特徴とする付記３０記載の半導体装置間のデータ伝送方法。
【００９５】
（付記３２） 前記データの取り込みは、分割された最後のデータの取り込みに同期して先に取り込んだデータを再ラッチして取り込んだすべての内部データの位相を揃えるようにしたことを特徴とする付記３１記載の半導体装置間のデータ伝送方法。
【００９６】
（付記３３） 前記同期信号は、システムクロックの少なくともｎ倍の周波数を有する出力クロックに同期して転送されることを特徴とする付記２７記載の半導体装置間のデータ伝送方法。
【００９７】
【発明の効果】
以上説明したように本発明では、出力側デバイスでは、バス幅の大きな内部データバスのデータを１／ｎに分割して転送し、そのとき、分割されたどのデータブロックのデータを転送しているかを示す同期信号を同時に送るようにし、入力側デバイスでは、同時に転送されてきた同期信号を基にして入力されたデータを取り込むように構成した。このため、外部データバスのバス幅によらず、バス幅の大きな内部データバスのデータを転送することができる。
【００９８】
パッケージピン数は、物理的な制約があるため、内部データのバス幅が広すぎて、外部データバスに割り当てられるパッケージピン数を十分に取れない場合にでも、内部データを転送することができるため、デバイスパッケージのアセンブリコストを削減することが可能である。
【００９９】
さらに、入出力デバイスをプリント基板等へ実装する際に、データバス幅が広すぎて基板デザインが困難な場合にも有効である。
【図面の簡単な説明】
【図１】本発明の半導体装置のデータ転送に関する原理的構成を示すブロック図である。
【図２】データ出力装置の一例を示す回路図である。
【図３】出力コントロール回路の一例を示す回路図である。
【図４】出力コントロール回路の入出力波形を示す図である。
【図５】データ入力装置の一例を示す回路図である。
【図６】同期信号線および外部データバスの波形を示す図である。
【図７】データ入力装置の第２の例を示す回路図である。
【図８】同期信号線、外部データバス、２次ラッチ前データおよび内部データバスの波形を示す図である。
【図９】データ出力装置の第２の例を示す回路図である。
【図１０】図９に示した出力コントロール回路の一例を示す回路図である。
【図１１】データ入力装置の第３の例を示す回路図である。
【図１２】データ入力装置の要部波形を示す回路図である。
【図１３】データ入力装置の第４の例を示す回路図である。
【図１４】データ入力装置の要部波形を示す回路図である。
【図１５】従来のデータ転送の一例を示す回路図である。
【図１６】シングルデータレート型のデータ転送波形の例を示す図である。
【図１７】２倍のデータ幅を有するデータを転送する場合のシングルデータレート型のデータ転送波形の例を示す図である。
【図１８】従来のダブルデータレート型の出力側デバイスの例を示す回路図である。
【図１９】ラッチパルス発生回路の例を示す図であって、(Ａ）はラッチパルス発生回路の回路図、（Ｂ）はラッチパルス発生回路の入出力波形を示す図である。
【図２０】データセレクタの例を示す回路図である。
【図２１】従来のダブルデータレート型の入力側デバイスの例を示す回路図である。
【図２２】ラッチパルス発生回路の例を示す図であって、(Ａ）はラッチパルス発生回路の回路図、（Ｂ）はラッチパルス発生回路の入出力波形を示す図である。
【符号の説明】
１ データ出力側の半導体装置
２ データ選択回路
３ データ出力部
４ 出力コントロール回路
５ 同期信号出力部
６ データ入力側の半導体装置
７ データ入力部
８ 同期信号入力部
９ データ取り込み回路
１０ 外部データバス
１１ 同期信号線
Claims (7)
- 内部データバス幅より狭い外部データバスに内部データを出力する半導体装置において、
ｍ（ｍ≧２）ビット幅の内部データバスからｎ（ｎ≧２）分割したデータブロックのデータを選択するデータ選択回路と、
前記データ選択回路によって選択されたデータブロックのデータを（ｍ／ｎ）（ｍ／ｎは自然数）ビット幅の外部データバスに出力するデータ出力部と、
出力開始信号に応答してｎ個の選択信号を順次生成し、前記データ選択回路が前記データブロック毎のデータ選択を行うよう制御する出力コントロール回路と、
前記選択信号をストローブ信号として同期信号線に出力する同期信号出力部と、
を備え、
前記データ選択回路は、前記出力開始信号をトリガとして前記内部データバスのデータをラッチする内部データラッチ回路と、ｎ個に分割されたデータブロックから１ビットずつ入力して前記選択信号に対応するデータブロックからの１ビットのデータを選択する（ｍ／ｎ）個のマルチプレクサとを有することを特徴とする半導体装置。 - 内部データバス幅より狭い外部データバスに内部データを出力する半導体装置において、
ｍ（ｍ≧２）ビット幅の内部データバスからｎ（ｎ≧２）分割したデータブロックのデータを選択するデータ選択回路と、
前記データ選択回路によって選択されたデータブロックのデータを（ｍ／ｎ）（ｍ／ｎは自然数）ビット幅の外部データバスに出力するデータ出力部と、
出力開始信号に応答してｎ個の選択信号を順次生成し、前記データ選択回路が前記データブロック毎のデータ選択を行うよう制御するとともに、前記選択信号が生成される度に状態が互いに逆に変化する２つの相補同期信号および最初の前記選択信号に同期した同期信号を出力する出力コントロール回路と、
前記相補同期信号をストローブ信号とし、前記同期信号をスタート信号として同期信号線に出力する同期信号出力部と、
を備えていることを特徴とする半導体装置。 - 内部データバス幅より狭い外部データバスによって転送されたデータを入力する半導体装置において、
ｍ（ｍ≧２）ビット幅の内部データバスの（１／ｎ）（ｎは偶数）のバス幅を有する外部データバスのデータを入力するデータ入力部と、
（１／ｎ）に分割して転送されてくるデータブロックの奇数番目および偶数番目を表す２個の相補ストローブ信号とデータの転送開始を表すスタート信号とを入力する同期信号入力部と、
前記データ入力部に入力されたデータを前記相補ストローブ信号によって交互に取り込むデータ取り込み回路と、
前記スタート信号をトリガとして前記データ取り込み回路が取り込んだデータの並び替えを行うための並び替え信号を出力する並び替えラッチコントロール回路と、
前記データ取り込み回路が取り込んだ取り込み済みのデータを前記並び替え信号により並び替えして対応する内部データバスに出力するデータ並び替え回路と、
を備えていることを特徴とする半導体装置。 - 前記データ取り込み回路は、前記データ入力部に入力された１ビットのデータを前記相補ストローブ信号をトリガとして交互にラッチする入力ラッチ回路からなることを特徴とする請求項３記載の半導体装置。
- 前記並び替えラッチコントロール回路は、前記相補ストローブ信号により前記スタート信号を順次シフトしていくラッチ回路と、前記ラッチ回路のそれぞれの出力と前記相補ストローブ信号とを組み合わせてデータブロックごとのデータの入力の度に１つの前記並び替え信号を出力するＡＮＤゲートとからなることを特徴とする請求項３記載の半導体装置。
- 前記データ並び替え回路は、前記データ取り込み回路の出力に配置され、前記並び替え信号によりトリガされて前記データ取り込み回路が交互に取り込んだ取り込み済みのデータをラッチするとともに、前記データ取り込み回路に入力されるデータを直接取り込むよう配置されて、最後に生成される前記並び替え信号によりトリガされて最後に入力したデータブロックのデータをラッチする並び替えラッチ回路からなることを特徴とする請求項３記載の半導体装置。
- 前記データ並び替え回路は、（ｎ−２）番目までのデータブロックのデータをラッチする前記並び替えラッチ回路の出力に配置され、最後に生成される前記並び替え信号をトリガとして最初の（ｎ−２）個の前記並び替えラッチ回路がラッチしたデータを再ラッチして取り込んだすべてのデータの位相を揃えるようにした２次ラッチ回路を有していることを特徴とする請求項６記載の半導体装置。
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