CN110209621A - 一种数据传输控制电路 - Google Patents

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杨小华
李翊民
赵兴发
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Abstract

本发明公开了一种数据传输控制电路，包括：总线、数据输入电路、数据输出电路以及总线状态控制电路。所述数据输入电路的输出端与所述总线的输入端连接，所述总线的输出端与所述数据输出电路的输入端连接，所述总线状态控制电路的输出端与所述总线的输入端连接。本发明通过数据输入电路将多个信号源的数据分时输入到所述总线，使得总线被多个数据源共享，数据输出电路将数据同时发送至多个数据接收装置，可在同一时刻使总线数据同时输出到多个数据接收装置，实现总线的分时复用，可使数据一对一或一对多的传输，且电路结构简单，具有良好的经济价值。本发明可广泛应用于数据处理技术领域。

Description

一种数据传输控制电路
技术领域
本发明涉及数据处理技术领域，尤其是涉及一种数据传输控制电路。
背景技术
电子系统中，往往需要控制信号的流向；例如一个或一组信号可控的流向单个或多个数据接收端；多个或多组信号流向单个数据接收端；单个或单组信号流向单个或单组数据接收端；并且在控制器的控制数据信号流向可配置、可关断。
现有的技术实现方案，硬件电路多会采用编码器电路、译码电路或者多路选择器电路配合开关电路以及缓冲电路来实现信号流向可配置、可关断；通过编码电路来实现多路数据的轮询输入，译码电路或多路选择器将信号有选择的输出到对应的通道上；开关电路来实现通道的开关，缓冲电路来增强信号的驱动。
但随着电路集成化程度越来越高，所有这些编码电路、译码电路、多路选择以及缓冲在实现的逻辑上随着系统规模的增大而变的非常繁杂。
发明内容
本发明旨在至少在一定程度上解决相关记述中的技术问题之一。为此，本发明的一个目的是提供一种简单的数据传输控制电路，能够实现总线的分时复用，可使数据一对一或一对多的传输。
本发明所采用的技术方案是：
本发明提供一种数据传输控制电路，包括：总线、数据输入电路、数据输出电路以及总线状态控制电路，
所述数据输入电路的输出端与所述总线的输入端连接，所述数据输入电路将多个信号源的数据分时输入到所述总线；
所述总线的输出端与所述数据输出电路的输入端连接，所述数据输出电路将数据同时发送至多个数据接收装置；
所述总线状态控制电路的输出端与所述总线的输入端连接，所述总线状态控制电路用于控制所述总线的闲时状态。
进一步地，所述数据输入电路包括若干缓冲器，所述缓冲器的输出端与所述总线输入端连接，所述缓冲器的输入端与所述信号源的输出端连接。
进一步地，所述缓冲器的型号为VHC244。
进一步地，所述数据输出电路包括若干D触发器，所述总线的输出端与所述D触发器的输入端连接，所述D触发器的输出端与所述数据接收装置连接。
进一步地，所述D触发器的型号为AHC273。
进一步地，所述总线状态控制电路包括第九缓冲器、第十缓冲器、上拉电路以及下拉电路，所述第九缓冲器的输入端与所述上拉电路的输出端连接，所述第九缓冲器的输出端与所述总线的输入端连接，所述第十缓冲器的输入端与所述下拉电路的输出端连接，所述第十缓冲器的输出端与所述总线的输入端连接。
进一步地，所述上拉电路包括上拉电阻和电源正极，所述上拉电阻的一端与所述电源正端连接，其另一端与所述第九缓冲器的输入端连接。
进一步地，所述下拉电路包括下拉电阻和电源地，所述下拉电阻的一端与所述电源地连接，其另一端与所述第十缓冲器的输入端连接。
本发明的有益效果是：
本发明通过数据输入电路将多个信号源的数据分时输入到所述总线，使得总线被多个数据源共享，数据输出电路将数据同时发送至多个数据接收装置，可在同一时刻使总线数据同时输出到多个数据接收装置，实现总线的分时复用，可使数据一对一或一对多的传输，且电路结构简单，具有良好的经济价值。
附图说明
图1是本发明一具体实施例的结构框图；
图2是本发明一具体实施例的电路原理图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
如图1所示，其示出了一种数据传输控制电路，包括：总线、数据输入电路、数据输出电路以及总线状态控制电路，数据输入电路的输出端与总线的输入端连接，数据输入电路将多个信号源的数据分时输入到总线；总线的输出端与数据输出电路的输入端连接，数据输出电路将数据同时发送至多个数据接收装置；总线状态控制电路的输出端与总线的输入端连接，总线状态控制电路用于控制总线的闲时状态。
本发明通过数据输入电路将多个信号源的数据分时输入到总线，使得总线被多个数据源共享，数据输出电路将数据同时发送至多个数据接收装置，可在同一时刻使总线数据同时输出到多个数据接收装置，实现总线的分时复用，可使数据一对一或一对多的传输，且电路结构简单，具有良好的经济价值
进一步作为优选的实施方式，数据输入电路包括若干缓冲器，缓冲器的输出端与总线输入端连接，缓冲器的输入端与信号源的输出端连接。
进一步作为优选的实施方式，数据输出电路包括若干D触发器，总线的输出端与D触发器的输入端连接，D触发器的输出端与数据接收装置连接。
如图2所示，其示出了一种数据传输控制电路的电路原理图，其中总线包括D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线，
总线状态控制电路包括第九缓冲器U9、第十缓冲器U10、上拉电路以及下拉电路；其中第九缓冲器U9、第十缓冲器U10为8位缓冲器；第九缓冲器U9的输出YA1～YA4YB1～YB4脚对应连接都总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线；第十缓冲器U10的输出YA1～YA4YB1～YB4脚对应连接都总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线；上拉电路包括上拉电阻R 1、上拉电阻R 3、上拉电阻R 5上拉电阻R 7、上拉电阻R 11、上拉电阻R 13、上拉电阻R 15、上拉电阻R 17和电源正极+5V，所述下拉电路包括下拉电阻R2、下拉电阻R4、下拉电阻R6、下拉电阻R8、下拉电阻R12、下拉电阻R14、下拉电阻R16、下拉电阻R18和电源地。第九缓冲器U9的8位数据输入端分别通过上拉电阻R 1、上拉电阻R 3、上拉电阻R 5上拉电阻R7、上拉电阻R 11、上拉电阻R 13、上拉电阻R 15、上拉电阻R 17上拉到电源正极+5V，第十缓冲器U10的8位数据输入端分别通过下拉电阻R2、下拉电阻R4、下拉电阻R6、下拉电阻R8、下拉电阻R12、下拉电阻R14、下拉电阻R16、下拉电阻R18下拉到电源地GND。
总线数据输入电路包括带数据输入使能控制端的8位总线缓冲器构成，根据需要可以拓展到多个；在本实施例中包括缓冲器U1、缓冲器U3、缓冲器U5、缓冲器U7,不同数据源的8位数据分别给到缓冲器U1、缓冲器U3、缓冲器U5、缓冲器U7的输入端；缓冲器U1的输出YA1～YA4YB1～YB4脚对应连接都总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线；缓冲器U3的输出YA1～YA4YB1～YB4脚对应连接都总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线；缓冲器U5的输出YA1～YA4YB1～YB4脚对应连接都总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线；缓冲器U7的输出YA1～YA4YB1～YB4脚对应连接都总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线；缓冲器U1的pin1脚(/OEA)连接到控制信号ENA；缓冲器U3的pin1脚(/OEA)连接到控制信号ENB；缓冲器U5的pin1脚(/OEA)连接到控制信号ENC；缓冲器U7的pin1脚(/OEA)连接到控制信号ENN；所有缓冲器的VCC脚连接电源正极+5V，所有GND脚连接电源地GND。
总线数据输出电路包括带复位控制的8位D触发器构成，根据需要可以拓展到多个。在本实施例中包括D触发器U2、D触发器U4、D触发器U6、D触发器U8；D触发器U2的输入脚D0～D7对应连接总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线；D触发器U4的输入脚D0～D7对应连接总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线；D触发器U6的输入脚D0～D7对应连接总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线；D触发器U8的输入脚D0～D7对应连接总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线；D触发器U2的pin11脚(CP)连接到控制信号CP1,pin1脚(/MR)连接到控制信号CLEAR1；D触发器U4的pin11脚(CP)连接到控制信号CP2,pin1脚(/MR)连接到控制信号CLEAR2；D触发器U6的pin11脚(CP)连接到控制信号CP3,pin1脚(/MR)连接到控制信号CLEAR3；D触发器U8的pin11脚(CP)连接到控制信号CP4,pin1脚(/MR)连接到控制信号CLEAR4；所有D触发器的VCC脚连接+5V电源，所有GND脚连接GND；
当第九缓冲器U9的使能控制信号“EN_UP”为逻辑低电平且第十缓冲器U10的使能控制信号“EN_DOWN”为逻辑高电平时，总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线通过上拉电路上拉到高电平逻辑5V；此时，当总线数据输入电路没有有效输入时候，总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线均被上拉到逻辑高电平(5V)。
当第九缓冲器U9的使能控制信号“EN_UP”为逻辑高电平且第十缓冲器U10的使能控制信号“EN_DOWN”为逻辑低电平时，总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线通过下拉电路下拉到低电平逻辑GND；此时，当总线数据输入电路没有有效输入时，总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线均被上拉到逻辑低电平(0V)。
同一时间，只允许多个输入数据输入缓冲器中的一个使能输入有效，即使能控制信号“ENA/ENB/ENC...ENN”在同一时刻最多只能一个为逻辑低电平；当其中一个使能控制信号为逻辑低电平时，对应缓冲器输入端数据经过缓冲器输出呈现到总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线上；
在一段时间内，可以分时使能总线输入缓冲器；使总线的D0数据线、D1数据线、D2数据线、D3数据线、D4数据线、D5数据线D6数据线以及D7数据线被多路8位数据缓冲器的数据源共享。
D触发器在CP信号的上升沿将总线数据锁存到输出端；多个D触发器可以同时通过有效CP信号触发将总线数据D0～D7锁存到各自的输出端；可在同一时刻有效多个D触发器的CP信号来触发总线数据D0～D7同时锁存到多个触发器的输出端。D触发器可以通过有效复位信号“CLEAR”(低电平有效)将触发器的输出复位到逻辑低电平(0V)，不论此时该触发器的CP信号是否有效；
将数据源通道的数据传输给总线和将总线上数据传输给数据接收装置通道是两个相互独立的过程，这两个过程是在不同的控制信号下完成。所以，该数据控制传输控制电路可以在不同的控制信号条件下，完成数据源通道到后端通道的一对一传输，一对多传输。另外，数据总线可以分时复用的方式被多个数据源所共享；可实现多路数据源信号分时复用总线的方式合并信号；呈现在总线上的合并信号，可选择的通过一个或多个D触发器输出到后端通道。
以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (8)

1.一种数据传输控制电路，其特征在于，包括：总线、数据输入电路、数据输出电路以及总线状态控制电路，
所述数据输入电路的输出端与所述总线的输入端连接，所述数据输入电路将多个信号源的数据分时输入到所述总线；
所述总线的输出端与所述数据输出电路的输入端连接，所述数据输出电路将数据同时发送至多个所述数据接收装置；
所述总线状态控制电路的输出端与所述总线的输入端连接，所述总线状态控制电路用于控制所述总线的闲时状态。
2.根据权利要求1所述的数据传输控制电路，其特征在于，所述数据输入电路包括若干缓冲器，所述缓冲器的输出端与所述总线输入端连接，所述缓冲器的输入端与所述信号源的输出端连接。
3.根据权利要求2所述的数据传输控制电路，其特征在于，所述缓冲器的型号为VHC244。
4.根据权利要求1所述的数据传输控制电路，其特征在于，所述数据输出电路包括若干D触发器，所述总线的输出端与所述D触发器的输入端连接，所述D触发器的输出端与所述数据接收装置连接。
5.根据权利要求4所述的数据传输控制电路，其特征在于，所述D触发器的型号为AHC273。
6.根据权利要求1所述的数据传输控制电路，其特征在于，所述总线状态控制电路包括第九缓冲器、第十缓冲器、上拉电路以及下拉电路，所述第九缓冲器的输入端与所述上拉电路的输出端连接，所述第九缓冲器的输出端与所述总线的输入端连接，所述第十缓冲器的输入端与所述下拉电路的输出端连接，所述第十缓冲器的输出端与所述总线的输入端连接。
7.根据权利要求6所述的数据传输控制电路，其特征在于，所述上拉电路包括上拉电阻和电源正极，所述上拉电阻的一端与所述电源正端连接，其另一端与所述第九缓冲器的输入端连接。
8.根据权利要求6所述的数据传输控制电路，其特征在于，所述下拉电路包括下拉电阻和电源地，所述下拉电阻的一端与所述电源地连接，其另一端与所述第十缓冲器的输入端连接。
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