CN107425846A - 一种亚阈值抗噪声的全加器电路 - Google Patents

一种亚阈值抗噪声的全加器电路 Download PDF

Info

Publication number
CN107425846A
CN107425846A CN201710608026.8A CN201710608026A CN107425846A CN 107425846 A CN107425846 A CN 107425846A CN 201710608026 A CN201710608026 A CN 201710608026A CN 107425846 A CN107425846 A CN 107425846A
Authority
CN
China
Prior art keywords
cmos
input
nand gate
inverters
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710608026.8A
Other languages
English (en)
Inventor
金威
汪望
金旭炜
何卫锋
高建军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Jiaotong University
East China Normal University
Original Assignee
Shanghai Jiaotong University
East China Normal University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Jiaotong University, East China Normal University filed Critical Shanghai Jiaotong University
Priority to CN201710608026.8A priority Critical patent/CN107425846A/zh
Publication of CN107425846A publication Critical patent/CN107425846A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computational Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Optimization (AREA)
  • Logic Circuits (AREA)

Abstract

本发明提供一种亚阈值抗噪声的全加器电路，包括：数据输入电路模块，数据输入电路模块包括逻辑与门和逻辑异或门，用于将输入信号生成进位信号和进位传播信号；数据处理电路模块，数据处理电路模块包括逻辑与门和选择器，用于对进位信号和进位传播信号进行逻辑运算；数据输出电路模块，数据输出电路模块包括逻辑异或门，用于将数据处理模块产生的求和信号以及进位传播信号输出；其中，数据输入电路模块和数据输出电路模块中的逻辑与门使用马尔科夫与门，逻辑异或门使用马尔科夫异或门。本发明能够使得全加器的工作电压更低，同时提高抗噪性能。

Description

一种亚阈值抗噪声的全加器电路
技术领域
本发明涉及数字集成电路技术领域，尤其涉及一种亚阈值抗噪声的全加器电路。
背景技术
在当前广泛应用的物联网系统中，大量具有微处理能力的微型传感器节点能够实现实时监测、感知和采集信息的功能。目前，各个系统节点的处理器由于供电电压有限，需要在极低的电压下工作，在电路工作噪声幅值不变的情况下，将严重影响处理器电路的性能。
在各个系统节点的处理器中，数据通路是处理器的核心，典型的数据通路是由算术运算器或逻辑运算器组合而成，其中加法器/全加器是数据通路中的重要部件，提升加法器/全加器的抗噪性能够有效地提升整个处理器电路的可靠性。
在现有技术中，通常对加法器电路使用静态CMOS电路设计方法，能够在SMIC0.13微米工艺库下，得到约为0.2V的处理器最低工作电压。在特定信噪比(Signal to NoiseRatio，SNR)的输入信号下，能够得到改善信噪比的输出信号。比如，在输入信号SNR为20分贝(dB)时，输出信号SNR为24.28分贝(dB)，提高4.28分贝(dB)。
但是，在特定的应用中，现有的最低工作电压0.2V仍然偏高，从输入至输出过程中仅仅提升4.85分贝也不能满足处理器中加法器/全加器对抗噪性能的要求。在恶劣的噪声环境下，加法器/全加器极有可能会发生错误，致使整个处理器电路无法工作。
因此，亟需设计一种能够在晶体管的阈值附近或以下的亚阈值状态下进行工作并且具有高抗噪性能的电路，满足物联网节点在特定应用中供电电压较低的需求。
发明内容
本发明提供的亚阈值抗噪声的全加器电路，能够针对现有技术的不足，通过使用马尔科夫电路设计方法，使处理器的最低工作电压达到0.15V以下，同时具有高抗噪性能。
本发明提供一种亚阈值抗噪声的全加器电路，包括：
数据输入电路模块，所述数据输入电路模块包括逻辑与门和逻辑异或门，用于将输入信号生成进位信号和进位传播信号；
数据处理电路模块，所述数据处理电路模块包括逻辑与门和选择器，用于对所述进位信号和进位传播信号进行逻辑运算；
数据输出电路模块，所述数据输出电路模块包括逻辑异或门，用于将所述数据处理模块产生的求和信号以及进位传播信号输出；
其中，所述数据输入电路模块和数据输出电路模块中的逻辑与门使用马尔科夫与门，逻辑异或门使用马尔科夫异或门。
可选地，上述数据处理电路模块中的逻辑与门使用反相器链与门，所述数据处理电路模块中的选择器使用反相器链选择器。
可选地，上述马尔科夫与门的第一和第二输入信号分别连接到主从马尔科夫与非门的两个输入端，所述主从马尔科夫与非门的输出端连接到CMOS静态反相器的输入端，所述CMOS静态反相器输出所述马尔科夫与门的输出信号。
可选地，上述马尔科夫异或门的输出信号由第一马尔科夫或非门输出，所述第一马尔科夫或非门的第一输入端连接到第二马尔科夫或非门的输出端，所述第二马尔科夫或非门的输入分别为第一和第二输入信号；所述第一马尔科夫或非门的第二输入端连接到CMOS静态反相器的输出端，所述CMOS静态反相器的输入端连接到主从马尔科夫与非门的输出端，所述主从马尔科夫与非门的输入端分别为所述第一和第二输入信号。
可选地，上述反相器链与门的第一和第二输入信号输入反相器链与非门的输入端，所述反相器链与非门的输出端连接到CMOS静态反相器的输入端，所述CMOS静态反相器输出所述反相器链与门的输出信号。
可选地，上述反相器链选择器的输出信号由第一反相器链与非门输出，所述第一反相器链与非门的两个输入端分别连接第二反相器链与非门和第三反相器链与非门的输出端，
第二反相器链与非门的两个输入端分别为：所述反相器链选择器的第一输入信号，以及静态CMOS反相器的输出信号，所述静态CMOS反相器的输入端为所述反相器链选择器的选择信号；
第三反相器链与非门的两个输入端分别为：所述反相器链选择器的第二输入信号，以及所述反相器链选择器的选择信号。
可选地，上述主从马尔科夫与非门包括：第一CMOS与非门、第一静态CMOS反相器、第二CMOS与非门、第二静态CMOS反相器、第一CMOS或非门、第三静态CMOS反相器、第三CMOS与非门、第四静态CMOS反相器；
主从马尔科夫与非门的第一输入信号和第二输入信号连接所述第一CMOS与非门的输入，所述第一CMOS与非门顺次连接所述第一静态CMOS反相器、第二CMOS与非门、第二静态CMOS反相器；
第一输入信号和第二输入信号分别经反相处理后得到第一反相输入信号和第二反相输入信号，所述第一反相输入信号和第二反相输入信号连接所述第一或非门的输入，所述第一或非门顺次连接所述第三静态CMOS反相器、第三CMOS与非门、第四静态CMOS反相器；
其中，所述第二CMOS与非门和所述第三CMOS与非门的输入输出交叉连接，形成RS触发器。
可选地，上述主从马尔科夫或非门包括第一CMOS或非门、第一静态CMOS反相器、第一CMOS与非门、第二静态CMOS反相器、第二CMOS与非门、第三静态CMOS反相器、第三CMOS与非门、第四静态CMOS反相器；
第一输入信号和第二输入信号分别经反相处理后得到第一反相输入信号和第二反相输入信号，所述第一反相输入信号和第二反相输入信号连接所述第一CMOS或非门的输入，所述第一CMOS或非门顺次连接所述第一静态CMOS反相器、第一CMOS与非门、第二静态CMOS反相器；
主从马尔科夫或非门的第一输入信号和第二输入信号连接所述第二与非门的输入，所述第二与非门顺次连接所述第三静态CMOS反相器、第三CMOS与非门、第四静态CMOS反相器；
其中，所述第一CMOS与非门和所述第三CMOS与非门的输入输出交叉连接，形成RS触发器。
可选地，上述反相器链与非门包括第一CMOS与非门、第一静态CMOS反相器、第二静态CMOS反相器、第三静态CMOS反相器，所述反相器链与非门的两个输入端连接所述第一CMOS与非门的输入端，所述第一CMOS与非门顺次连接所述第一静态CMOS反相器、第二静态CMOS反相器、第三静态CMOS反相器。
可选地，上述全加器的最低工作电压为0.15V。
本发明实施例提供的亚阈值抗噪声的全加器电路，通过混合电路设计方法，对输入输出电路采用具有高抗噪性能的主从马尔科夫电路单元，对数据处理电路采用综合性能较高的反相器链电路单元，使得全加器的工作电压更低，同时提高抗噪性能。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为现有技术中的全加器的结构框架示意图；
图2a-2b为本发明一个实施例的底层单元的电路结构和电路符号示意图；
图3a-3b为本发明一个实施例的底层单元的电路结构和电路符号示意图；
图4a-4b为本发明一个实施例的底层单元的电路结构和电路符号示意图；
图5a-5b为本发明一个实施例的底层单元的电路结构和电路符号示意图；
图6a-6b示出了本发明一个实施例的中间层单元的电路结构和电路符号示意图；
图7a-7b示出了本发明一个实施例的中间层单元的电路结构和电路符号示意图；
图8a-8b示出了本发明一个实施例的中间层单元的电路结构和电路符号示意图；
图9a-9b示出了本发明一个实施例的中间层单元的电路结构和电路符号示意图；
图10示出了本发明一个实施例提供的亚阈值高抗噪性全加器的电路结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为现有技术中的全加器的结构框架示意图。如图所示，基于选择器的全加器主要电路分为数据输入输出电路和数据处理电路两部分。
具体地，数据输入输出电路包括数据输入电路和数据输出电路。数据输入电路以与门和异或门为基本单元，将两个8位输入信号生成进位信号和进位传播信号；数据输出电路以异或门为基本单元，用于对数据处理模块产生的求和信号以及进位传播信号产生输出。具体地，数据处理电路则以与门、选择器为基本单元，对进位信号和进位传播信号进行数据处理。特别地，现有技术中的全加器的所有底层逻辑门单元均采用传统静态CMOS电路。
特别地，传统静态CMOS电路设计方法在SMIC0.13微米(μm)工艺库设计了较为完整的亚阈值高抗噪电路单元库，其中大部分电路单元的最低工作电压只能够达到0.2V。其中，电路单元的最低工作电压是在一定的温度范围内和所有的工艺角下电路具有正确的逻辑功能的供电电压的最小值，例如，在-40℃至100℃的温度范围内。
在现有技术的全加器中，输入输出电路直接与外部信号相连，抗噪性能会直接影响数据处理电路的功能，而数据处理电路决定着全加器性能，所以在保证全加器性能的基础上，提升输入输出电路和数据处理电路的抗噪性能可以有效提升全加器电路整体的抗噪性能。
本发明提供的亚阈值抗噪声的全加器电路，对输入输出电路和数据处理电路采用不同的电路设计方法，对所有底层的逻辑门单元采用具有抗噪声性能的逻辑电路，从而实现整体电路性能的优化。本发明提供的亚阈值抗噪声全加器具有两个8位数据输入端，一个8位数据输出端，一位的进位输出端，最低工作电压不大于0.15V。
图2a-2b示出了本发明一个实施例的底层单元的电路结构和电路符号示意图。其中，图2a示出了主从(Master and Slave，MS)马尔科夫(Markov Random Field，MRF)与非门的电路结构示意图。如图所示，A、B两个输入信号各自经过反相器生成AN、BN信号，最终生成输出信号C。具体地，A信号通过M1 1与M1 2构成的反相器实现信号反向，生成AN信号；B信号通过M1 15与M1 16构成的反相器实现信号反向，生成BN信号。典型地，反相器由一个PMOS管和一个NMOS管构成，原信号输入PMOS管和NMOS管的栅极，PMOS管的源极接高电平，NMOS管的源极接地，PMOS管的漏极和NMOS管的漏极相连并输出反向信号。特别的，M1 1与M1 15为PMOS管，M1 2与M1 16为NMOS管。
进一步的，A、B信号经过M1 3、M1 4、M1 5、M1 6构成的与非门，M1 3、M1 4、M1 5、M1 6构成的与非门的输出信号经过由M1 7、M1 8构成的反相器后，输出信号P0。信号P0经过M1 9、M1 10、M1 11、M1 12构成的与非门，输出F0信号。
进一步的，AN、BN信号经过M1 17、M1 18、M1 19、M1 20构成的或非门，M1 17、M1 18、M1 19、M1 20构成的或非门的输出信号经过由M1 21、M1 22构成的反相器后，输出信号P1。信号F0与信号P1经由M1 23、M1 24、M1 25、M1 26构成的与非门生成信号F1。信号F1经过M1 27、M1 28构成的反相器最终输出信号C。其中，由M1 9、M1 10、M1 11、M1 12构成的与非门与由M1 23、M1 24、M1 25、M1 26构成的与非门的输入、输出端交叉连接，形成RS触发器，信号P0、信号P1构成了RS触发器的两个输入信号。
图2b示出了主从马尔科夫与非门的电路符号示意图。A、B两个输入信号输入主从马尔科夫与非门电路后，最终生成输出信号C。
图3a-3b示出了本发明一个实施例的底层单元的电路结构和电路符号示意图。其中，图3a示出了主从(Master and Slave，MS)马尔科夫(Markov Random Field，MRF)或非门的电路结构示意图。如图所示，信号A、B两个输入信号各自经过反相器生成AN、BN信号，最终生成输出信号C。具体地，A信号通过M2 1与M2 2构成的反相器实现信号反向，生成AN信号；B信号通过M2 15与M2 16构成的反相器实现信号反向，生成BN信号。典型地，反相器由一个PMOS管和一个NMOS管构成，原信号输入PMOS管和NMOS管的栅极，PMOS管的源极接高电平，NMOS管的源极接地，PMOS管的漏极和NMOS管的漏极相连并输出反向信号。特别的，M2 1与M2 15为PMOS管，M2 2与M2 16为NMOS管。
进一步的，AN、BN信号经过M2 3、M2 4、M2 5、M2 6构成的或非门，M2 3、M2 4、M2 5、M2 6构成的或非门输出的信号经过由M2 7、M2 8构成的反相器后，得到输出信号P0。信号P0经过M2 9、M2 10、M2 11、M2 12构成的与非门，输出F0信号。
进一步的，A、B信号经过M2 17、M2 18、M2 19、M2 20构成的与非门，M2 17、M2 18、M2 19、M2 20构成的与非门输出的信号经过由M2 21、M2 22构成的反相器后，输出信号P1。信号P0经由M2 9、M2 10、M2 11、M2 12构成的与非门生成信号F0。信号F0与信号P1经由M2 23、M2 24、M2 25、M2 26构成的与非门生成信号F1。信号F1经过M2 27、M2 28构成的反相器，最终输出信号C。其中，由M2 9、M2 10、M2 11、M2 12构成的与非门和由M2 23、M2 24、M2 25、M2 26构成的与非门的输入、输出端交叉连接，形成RS触发器，信号P0、信号P1构成了RS触发器的两个输入信号。
图3b示出了主从马尔科夫或非门的电路符号示意图。A、B两个输入信号输入主从马尔科夫或非门电路后，最终生成输出信号C。
图4a-4b示出了本发明一个实施例的底层单元的电路结构和电路符号示意图。其中，图4a示出了反相器链(Inverter in Serial，INS)与非门的电路结构示意图。如图所示，信号A、B两个输入信号经由M3 1、M3 2、M3 3、M3 4构成的或非门输出，经过M3 5、M3 6构成的第一级反相器，经过M3 7、M3 8构成的第二级反相器，再经过M3 9，M3 10构成的第三级反相器，最终输出信号C。典型地，反相器由一个PMOS管和一个NMOS管构成，原信号输入PMOS管和NMOS管的栅极，PMOS管的源极接高电平，NMOS管的源极接地，PMOS管的漏极和NMOS管的漏极相连并输出反向信号。特别的，M3 5、M3 7、M3 9为PMOS管，M3 6、M3 8、M3 10为NMOS管。
图4b示出了反相器链与非门的电路符号示意图。A、B两个输入信号输入反相器链与非门后，最终生成输出信号C。
图5a-5b示出了本发明一个实施例的底层单元的电路结构和电路符号的示意图。图5a示出了静态CMOS反相器的电路结构。如图所示，一个输入信号A，经由M4 1、M4 2构成的反相器，最终输出信号AN。
图5b示出了静态CMOS反相器的电路符号示意图。
在本发明提供的亚阈值抗噪声全加器电路中，全加器运用上述四种底层单元设计成为四种中间层单元，即使用底层单元主从马尔科夫与非门、主从马尔科夫或非门、反相器链与非门、静态CMOS反相器设计成为主从马尔科夫与门、主从马尔科夫异或门、反相器链与门、反相器链选择器四种中间层单元。
图6a-6b示出了本发明一个实施例的中间层单元的电路结构和电路符号示意图。图6a示出了本发明一个实施例的马尔科夫与门的电路结构示意图。如图所示，信号A、B两个输入信号从主从马尔科夫与非门M1输入，从与非门M1输出的信号经由M2静态反相器生成输出信号C。图6b示出了本发明一个实施例的马尔科夫与门的电路符号示意图。
图7a-7b示出了本发明一个实施例的中间层单元的电路结构和电路符号示意图。图7a示出了本发明一个实施例的主从马尔科夫异或门的电路结构示意图。如图所示，信号A、B两个输入信号从上部线路和下部线路输入，上部线路通过主从马尔科夫或非门M1产生输出信号P0，输入另一主从马尔科夫或非门M4，下部线路通过主从马尔科夫与非门M2和静态反相器M3输出信号P1，并输入上述马尔科夫或非门M4，最终得到马尔科夫或非门输出的信号C。图7b示出了本发明一个实施例的马尔科夫异或门的电路符号示意图。
图8a-8b示出了本发明一个实施例的中间层单元的电路结构和电路符号示意图。图8a示出了本发明一个实施例的反相器链与门的电路结构示意图。如图所示，信号A、B两个输入信号输入到反相器链与非门M1，再经由静态反相器M2，最终产生输出信号C。图8b示出了本发明一个实施例的反相器链与门的电路符号示意图。
图9a-9b示出了本发明一个实施例的中间层单元的电路结构和电路符号示意图。图9a示出了本发明一个实施例的反相器链选择器的电路结构示意图。如图所示，信号A输入到反相器链与非门M1，信号B输入反相器链与非门M2，数据选择信号Mul经过静态反相器M2，产生信号P0。信号P0分别输入反相器链与非门M1和反相器链与非门M2，反相器链与非门M1输出信号P1，反相器链与非门M2输出信号P2，信号P1和信号P2经由反相器链与非门M4，最终产生输出C。图9b示出了本发明一个实施例的反相器链选择器的电路符号示意图。
图10示出了本发明一个实施例提供的亚阈值高抗噪性全加器的电路结构示意图。具体的，本发明一个实施例提供的亚阈值高抗噪性全加器使用上述图6至图9所示的四种中间层单元：马尔科夫与门、马尔科夫异或门、反相器链与门、反相器链选择器。
如图所示，输入输出电路与数据处理电路端口以连接线上的字母一一对应。A0至A7为第一个8位输入数据，B0至B7为第二个8位输入数据，S0至S7为8位输出数据，C7为进位输出端。输入电路包括M1至M16的中间电路单元。
具体地，马尔科夫与门M1的输入端连接了8位数据输入的数据A7、B7，输出为G7，连接至反相器链选择器M19的0位数据输入端。
马尔科夫异或门M2的输入端连接了8位数据输入的数据A7、B7，输出为P7，连接至反相器链与门M17的输入端和M19的数据选择端。
马尔科夫与门M3的输入端连接了8位数据输入的数据A6、B6，输出为G6，连接至反相器链选择器M19的1位数据输入端。
马尔科夫异或门M4的输入端连接了8位数据输入的数据A6、B6，输出为P6，连接至反相器链与门M17的输入端。
马尔科夫与门M5的输入端连接了8位数据输入的数据A5、B5，输出为G5，连接至反相器链选择器M26的0位数据输入端。
马尔科夫异或门M6的输入端连接了8位数据输入的数据A5、B5，输出为P5，连接至反相器链与门M24的输入端和反相器链选择器M26的数据选择端。
马尔科夫与门M7的输入端连接了8位数据输入的数据A4、B4，输出为G4，连接至反相器链选择器M26的1位数据输入端。
马尔科夫异或门M8的输入端连接了8位数据输入的数据A4、B4，输出为P4，连接至反相器链与门M24的输入端。
马尔科夫与门M9的输入端连接了8位数据输入的数据A3、B3，输出为G3，连接至反相器链选择器M29的0位数据输入端。
马尔科夫异或门M10的输入端连接了8位数据输入的数据A3、B3，输出为P3，连接至反相器链与门M28的输入端和反相器链选择器M29的数据选择端。
马尔科夫与门M11的输入端连接了8位数据输入的数据A2、B2，输出为G2，连接至反相器链选择器M29的1位数据输入端。
马尔科夫异或门M12的输入端连接了8位数据输入的数据A2、B2，输出为P2，连接至反相器链与门M28的输入端。
马尔科夫与门M13的输入端连接了8位数据输入的数据A1、B1，输出为G1，连接至反相器链选择器M32的0位数据输入端。
马尔科夫异或门M14的输入端连接了8位数据输入的数据A1、B1，输出为P1，连接至反相器链选择器M32的数据选择端。
马尔科夫与门M15的输入端连接了8位数据输入的最低位数据A0、B0，输出为G0，连接至反相器链选择器M32的1位数据输入端。
马尔科夫异或门M16的输入端连接了8位数据输入的最低位数据A0、B0，输出为P0，连接至S0输出端。
在本发明的一个实施例中，数据处理电路部分包括M17至M33等中间电路单元。数据处理电路的各中间电路单元依照标明的数字与数据输入电路的各中间单路单元相连。
具体地，反相器链与门M17的输入端为P6，P7，输出端连接反相器链与门M18的数据输入端。
反相器链与门M18的输入端为反相器链与门M24的输出、反相器链与门M17的输出，输出端连接反相器链选择器M21的数据选择端。
反相器链选择器M19的0位数据输入端为G7，1位数据输入端为G6，数据选择端为P7，输出端连接反相器链选择器M20的0位数据输入端。
反相器链选择器M20的0位数据输入端为反相器链选择器M19的输出，1位数据输入端为反相器链选择器M26的输出，数据选择端为反相器链与门M17的输出，输出端连接反相器链选择器M21的0位数据输入端。
反相器链选择器M21的0位数据输入端为反相器链选择器M20的输出，1位数据输入端为反相器链选择器M30的输出信号C3，数据选择端为反相器链与门M18的输出，输出端为C7。
反相器链与门M22的数据输入端为M24的输出、信号P6，输出端连接反相器链选择器M23的数据选择端。
反相器链选择器M23的0位数据输入端为反相器链选择器M25的输出，1位数据输入端为反相器链选择器M30的输出C3，数据选择端为反相器链与门M22的输出，输出端连接C6。
反相器与门M24的输入端为信号P4、信号P5，输出端连接反相器与门M18、反相器与门M22的数据输入端，以及反相器链选择器M27的数据选择端。
反相器链选择器M25的0位数据输入端为G6，1位数据输入端为反相器链选择器M26的输出，数据选择端为P6，输出端连接M23的0位数据输入端。
反相器链选择器M26的0位数据输入端为G5，1位数据输入端位G4，数据选择端为P5，输出端连接至反相器链选择器M20的1位数据输入端、M25的1位数据输入端，以及M27的0位数据输入端。
反相器链选择器M27的0位数据输入端为反相器链选择器M26的输出端，1位数据输入端为反相器链选择器M30的输出C3，数据选择端为M24的输出，输出端为C5。
反相器链与门M28的输入端为信号P2、P3，输出端连接反相器链选择器M30的数据选择端。
反相器链选择器M29的0位数据输入端为G3，1位数据输入端为G2，数据选择端为P3，输出端连接至反相器链选择器M30的0位数据输入端。
反相器链选择器M30的0位数据输入端为反相器链选择器M29的输出，1位数据输入端为反相器链选择器M32的输出端信号C1，数据选择端为反相器链与门M28的输出信号，输出信号C3。
反相器链选择器M31的0位数据输入端为G4，1位数据输入端为反相器链选择器M30的输出C3，数据选择端为P4，输出端为C4。
反相器链选择器M32的0位数据输入端为G1，1位数据输入端为G0，数据选择端为P1，输出信号C1。
反相器链选择器M33的0位数据输入端为G2，1位数据输入端为反相器链选择器M32的输出C1，数据选择端为P2，输出信号C2。
在本发明的一个实施例中，数据输出电路部分包括M34至M40等中间电路单元。数据输出电路的各中间电路单元依照标明的数字与数据处理电路的各中间单路单元相连。
马尔科夫异或门M34的数据输入端为P7、C6，输出端为数据输出S7。
马尔科夫异或门M35的数据输入端为P6、C5，输出端为数据输出S6。
马尔科夫异或门M36的数据输入端为P5、C4，输出端为数据输出S5。
马尔科夫异或门M37的数据输入端为P4、C3，输出端为数据输出S4。
马尔科夫异或门M38的数据输入端为P3、C2，输出端为数据输出S3。
马尔科夫异或门M39的数据输入端为P2、C1，输出端为数据输出S2。
马尔科夫异或门M40的数据输入端为P1、C0，输出端为数据输出S1。
特别的，数据输出端S0连接至马尔科夫异或门M16的输出端P0，数据输出端S0为数据输出端的最低位。
本发明实施例提供的亚阈值抗噪声全加器电路，抗噪性能大幅度提高，在特定信噪比(Signal to Noise Ratio，SNR)的输入信号下，输出信号的信噪比的典型值为：在输入信号SNR为20分贝(dB)时，输出信号的SNR为28.08分贝(dB)，提高8.08分贝(dB)。
本发明提供的亚阈值抗噪声全加器电路，基于混合电路设计方法，对输入输出电路和数据处理电路采用不同设计，能够有效适用于亚阈值低电压条件，最低工作电压可以达到0.15V，满足特定超低电压下的应用需求；同时保持较高的抗噪性能；另外，还可以适用SPICE模型仿真和SMIC0.13微米(μm)工艺库下的流片，保证电路功能的准确和稳定性。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种亚阈值抗噪声的全加器电路，包括，
数据输入电路模块，所述数据输入电路模块包括逻辑与门和逻辑异或门，用于将输入信号生成进位信号和进位传播信号；
数据处理电路模块，所述数据处理电路模块包括逻辑与门和选择器，用于对所述进位信号和进位传播信号进行逻辑运算；
数据输出电路模块，所述数据输出电路模块包括逻辑异或门，用于将所述数据处理模块产生的求和信号以及进位传播信号输出；
其特征在于：
所述数据输入电路模块和数据输出电路模块中的逻辑与门使用马尔科夫与门，所述逻辑异或门使用马尔科夫异或门。
2.根据权利要求1所述的全加器电路，其特征在于，所述数据处理电路模块中的逻辑与门使用反相器链与门，所述数据处理电路模块中的选择器使用反相器链选择器。
3.根据权利要求1所述的全加器电路，其特征在于，所述马尔科夫与门的第一和第二输入信号分别连接到主从马尔科夫与非门的两个输入端，所述主从马尔科夫与非门的输出端连接到CMOS静态反相器的输入端，所述CMOS静态反相器输出所述马尔科夫与门的输出信号。
4.根据权利要求1所述的全加器电路，其特征在于，所述马尔科夫异或门的输出信号由第一马尔科夫或非门输出，所述第一马尔科夫或非门的第一输入端连接到第二马尔科夫或非门的输出端，所述第二马尔科夫或非门的输入分别为第一和第二输入信号；所述第一马尔科夫或非门的第二输入端连接到CMOS静态反相器的输出端，所述CMOS静态反相器的输入端连接到主从马尔科夫与非门的输出端，所述主从马尔科夫与非门的输入端分别为所述第一和第二输入信号。
5.根据权利要求2所述的全加器电路，其特征在于，所述反相器链与门的第一和第二输入信号输入反相器链与非门的输入端，所述反相器链与非门的输出端连接到CMOS静态反相器的输入端，所述CMOS静态反相器输出所述反相器链与门的输出信号。
6.根据权利要求2所述的全加器电路，其特征在于，所述反相器链选择器的输出信号由第一反相器链与非门输出，所述第一反相器链与非门的两个输入端分别连接第二反相器链与非门和第三反相器链与非门的输出端，
所述第二反相器链与非门的两个输入端分别为：所述反相器链选择器的第一输入信号，以及静态CMOS反相器的输出信号，所述静态CMOS反相器的输入端为所述反相器链选择器的选择信号；
所述第三反相器链与非门的两个输入端分别为：所述反相器链选择器的第二输入信号，以及所述反相器链选择器的选择信号。
7.根据权利要求3所述的全加器电路，其特征在于，所述主从马尔科夫与非门包括：第一CMOS与非门、第一静态CMOS反相器、第二CMOS与非门、第二静态CMOS反相器、第一CMOS或非门、第三静态CMOS反相器、第三CMOS与非门、第四静态CMOS反相器；
所述主从马尔科夫与非门的第一输入信号和第二输入信号连接所述第一CMOS与非门的输入，所述第一CMOS与非门顺次连接所述第一静态CMOS反相器、第二CMOS与非门、第二静态CMOS反相器；
所述第一输入信号和第二输入信号分别经反相处理后得到第一反相输入信号和第二反相输入信号，所述第一反相输入信号和第二反相输入信号连接所述第一或非门的输入，所述第一或非门顺次连接所述第三静态CMOS反相器、第三CMOS与非门、第四静态CMOS反相器；
其中，所述第二CMOS与非门和所述第三CMOS与非门的输入输出交叉连接，形成RS触发器。
8.根据权利要求4所述的全加器电路，其特征在于，所述主从马尔科夫或非门包括第一CMOS或非门、第一静态CMOS反相器、第一CMOS与非门、第二静态CMOS反相器、第二CMOS与非门、第三静态CMOS反相器、第三CMOS与非门、第四静态CMOS反相器；
所述第一输入信号和第二输入信号分别经反相处理后得到第一反相输入信号和第二反相输入信号，所述第一反相输入信号和第二反相输入信号连接所述第一CMOS或非门的输入，所述第一CMOS或非门顺次连接所述第一静态CMOS反相器、第一CMOS与非门、第二静态CMOS反相器；
所述主从马尔科夫或非门的第一输入信号和第二输入信号连接所述第二与非门的输入，所述第二与非门顺次连接所述第三静态CMOS反相器、第三CMOS与非门、第四静态CMOS反相器；
其中，所述第一CMOS与非门和所述第三CMOS与非门的输入输出交叉连接，形成RS触发器。
9.根据权利要求5所述的全加器电路，其特征在于，所述反相器链与非门包括第一CMOS与非门、第一静态CMOS反相器、第二静态CMOS反相器、第三静态CMOS反相器，所述反相器链与非门的两个输入端连接所述第一CMOS与非门的输入端，所述第一CMOS与非门顺次连接所述第一静态CMOS反相器、第二静态CMOS反相器、第三静态CMOS反相器。
10.根据权利要求1所述的全加器电路，其特征在于，所述全加器的最低工作电压为0.15V。
CN201710608026.8A 2017-07-24 2017-07-24 一种亚阈值抗噪声的全加器电路 Pending CN107425846A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710608026.8A CN107425846A (zh) 2017-07-24 2017-07-24 一种亚阈值抗噪声的全加器电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710608026.8A CN107425846A (zh) 2017-07-24 2017-07-24 一种亚阈值抗噪声的全加器电路

Publications (1)

Publication Number Publication Date
CN107425846A true CN107425846A (zh) 2017-12-01

Family

ID=60431249

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710608026.8A Pending CN107425846A (zh) 2017-07-24 2017-07-24 一种亚阈值抗噪声的全加器电路

Country Status (1)

Country Link
CN (1) CN107425846A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109032561A (zh) * 2018-07-20 2018-12-18 福州大学 一种进位旁路输出为进位选择的可逆逻辑加法器电路
CN110209621A (zh) * 2019-06-10 2019-09-06 中航(深圳)航电科技发展有限公司 一种数据传输控制电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1432907A (zh) * 2002-01-16 2003-07-30 三星电子株式会社 异或进位产生器及使用其的条件选择加法器及方法
KR20080074448A (ko) * 2007-02-09 2008-08-13 연세대학교 산학협력단 모듈 단위 자가 검출 방식 기반의 캐리 선택 덧셈기의 에러수정 방법 및 그 캐리 선택 덧셈기
CN101710271B (zh) * 2009-10-22 2012-02-15 北京时代民芯科技有限公司 一种混合数制加法器
CN104917515A (zh) * 2015-05-19 2015-09-16 清华大学 一种噪声可容忍的通用数字逻辑电路及其构造方法
CN106160732A (zh) * 2015-03-09 2016-11-23 张晓伟 一种采用对称裁决结构的马尔科夫逻辑门电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1432907A (zh) * 2002-01-16 2003-07-30 三星电子株式会社 异或进位产生器及使用其的条件选择加法器及方法
KR20080074448A (ko) * 2007-02-09 2008-08-13 연세대학교 산학협력단 모듈 단위 자가 검출 방식 기반의 캐리 선택 덧셈기의 에러수정 방법 및 그 캐리 선택 덧셈기
CN101710271B (zh) * 2009-10-22 2012-02-15 北京时代民芯科技有限公司 一种混合数制加法器
CN106160732A (zh) * 2015-03-09 2016-11-23 张晓伟 一种采用对称裁决结构的马尔科夫逻辑门电路
CN104917515A (zh) * 2015-05-19 2015-09-16 清华大学 一种噪声可容忍的通用数字逻辑电路及其构造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109032561A (zh) * 2018-07-20 2018-12-18 福州大学 一种进位旁路输出为进位选择的可逆逻辑加法器电路
CN109032561B (zh) * 2018-07-20 2022-10-14 福州大学 一种进位旁路输出为进位选择的可逆逻辑加法器电路
CN110209621A (zh) * 2019-06-10 2019-09-06 中航(深圳)航电科技发展有限公司 一种数据传输控制电路

Similar Documents

Publication Publication Date Title
Jooq et al. Ultra-compact ternary logic gates based on negative capacitance carbon nanotube FETs
Kim et al. An optimal gate design for the synthesis of ternary logic circuits
CN113544688A (zh) 用于设计集成电路的系统和方法
Sharma Optimal design for 1: 2n demultiplexer using QCA nanotechnology with energy dissipation analysis
CN107425846A (zh) 一种亚阈值抗噪声的全加器电路
CN106899288A (zh) 电平转换电路
CN104268253A (zh) 一种基于查找表配置位统计的部分三模冗余方法
Roohi et al. Wire crossing constrained QCA circuit design using bilayer logic decomposition
CN107786191A (zh) 一种上电复位自关断电路
Azimi et al. Ternary DDCVSL: a combined dynamic logic style for standard ternary logic with single power source
CN105656474B (zh) 一种基于信号概率的fpga用户电路逻辑反转优化方法
CN106160744A (zh) 一种应用在低电压环境中的高速动态锁存比较器
Maitra et al. Noise reduction in VLSI circuits using modified GA based graph coloring
CN104506183A (zh) 单电压亚阈值电平转换器
CN111488722A (zh) 一种全定制低漏电数字电路标准单元设计方法
CN208985029U (zh) 电压转换电路及数据运算单元、芯片、算力板和计算设备
CN206948279U (zh) 一种高压器件工作在低电压下的全差分低功耗比较器
CN105137329B (zh) 一种检查电路中mos场效应管栅极悬空的方法及系统
CN102571071B (zh) 基于阈值逻辑的set/mos混合结构乘法器单元
CN203324967U (zh) Set/mos混合电路构成的阈值逻辑型超前进位加法器
Dhaou et al. Current mode, low-power, on-chip signaling in deep-submicron CMOS technology
CN202453865U (zh) 基于阈值逻辑的set/mos混合结构2位乘法器
CN114978144A (zh) 一种提升电容式数字隔离器共模脉冲抑制能力的电路
Wey et al. Reliable ultra-low-voltage low-power probabilistic-based noise-tolerant latch design
CN102611429B (zh) 基于阈值逻辑的set/mos混合结构的加法器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20171201