CN113544688A - 用于设计集成电路的系统和方法 - Google Patents

Abstract

本文提供了仅使用容许的连接的逻辑级对来生成集成电路的电路设计的系统和方法。所述容许的连接的逻辑级对是具有高于静态噪声容限(SNM)阈值的SNM的那些连接的逻辑级对。还提供了一种完全由具有这种容许的连接的逻辑级对的碳纳米管场效应晶体管(CNFET)制成的16位微处理器。

Description

用于设计集成电路的系统和方法

相关申请的交叉引用

本申请要求2018年9月10日提交的名称为“DREAM:Designing ResilienceAgainst Metallic Carbon Nanotubes”的美国临时申请第62/729,056号的优先权，该临时申请的全部公开内容通过引用并入本文。

政府支持

本发明是在美国国防部高级研究项目署(Defense Advanced Research Project)授予的资助号W909MY-16-1-0001下在政府的支持下进行的。政府对本发明享有一定权利。

背景技术

碳纳米管场效应晶体管(CNFET)是硅场效应晶体管(FET)的有前景的补充技术，在数字超大规模集成电路(VLSI)的能量延迟积(EDP，能量效率的度量)中具有预计的数量级的益处。图1A示出CNFET。常规光刻法限定了源极、漏极和栅极，而沟道包括多个碳纳米管(CNT)(用于足够的驱动电流)。尽管CNFET是有前景的，但CNT仍然具有主要的基本障碍：CNT综合产生半导体CNT(s-CNT)和金属CNT(m-CNT)的组合。随机包括一小部分m-CNT的CNFET(见图1C)产生的泄露电流产生了两个主要挑战：(1)泄漏功率增加，从而减少了EDP益处，以及(2)噪声抗扰性降低。

连接的逻辑级对的静态噪声容限(SNM)量化了其噪声抗扰性。SNM可以使用逻辑级的电压转移曲线(VTC)来量化。所有连接的逻辑级满足最小SNM要求(SNM_R)的概率是p_NMS，即，满足所有噪声容限约束的概率(在下面定义，其中C是电路中所有连接的逻辑级的集合，具有驱动逻辑级G_D和加载逻辑级G_L)。

虽然以前的工作已经基于限制m-CNT引起的泄漏功率而设定了s-CNT纯度(p_S)要求，但是没有现有的工作已经基于由于用于VLSI电路的物理设计的m-CNT而导致的泄漏增加和SNM降级来提供p_S的指导方针。尽管99.999％的p_S足以将EDP降低限制到＜5％，但SNM对纯度施加了更严格的要求：p_S应为约99.999999％以达到p_NMS≥99％(对于具有1百万个栅极的电路)。

目前典型的CNT综合获得了约66％的p_S。虽然已经提出了许多不同的技术来克服m-CNT的存在，但是任何技术中报道的最高纯度为约99.99％p_S：比VLSI电路的要求低10,000倍。此外，这些技术需要额外的处理步骤(例如，在制造期间施加高电压以电“击穿”m-CNT)，导致显著的EDP损失，或两者。

发明内容

一种用于设计集成电路的系统，包括：数据库，所述数据库用于存储集成电路的多个逻辑级的指示；以及处理器，所述处理器可操作地耦合到数据库，以便对于每个逻辑级对计算静态噪声容限(SNM)。SNM表示该逻辑级对在连接时的噪声抗扰性。处理器还基于预定最小SNM值和预定最大SNM值来设定SNM阈值的初始值。处理器还将容许的连接的逻辑级对标识为具有高于SNM阈值的SNM的那些连接的逻辑级对。处理器还仅使用容许的连接的逻辑级对来生成集成电路的电路设计。处理器还基于电路设计来确定集成电路的性能参数。

一种制造集成电路的方法，包括：对于可能用于集成电路中的每个连接的逻辑级对，确定具有金属碳纳米管(m-CNT)的连接的逻辑级对的静态噪声容限(SNM)。SNM表示逻辑级对在被制成具有m-CNT时的噪声抗扰性。该方法还包括制造仅包括SNM高于阈值SNM的那些连接的逻辑级对的集成电路。

一种集成电路包括多个逻辑级，所述多个逻辑级包括碳纳米管场效应晶体管(CNFET)，所述多个逻辑级具有至少99％的满足所有噪声容限约束的概率，并且所述CNFET具有在99.9％和99.99999％之间的半导体碳纳米管纯度。

一种制造集成电路的方法，包括：对于可能用于集成电路中的每个连接的逻辑级对，确定该连接的逻辑级对的静态噪声容限(SNM)。SNM表示逻辑级对的噪声抗扰性。该方法还包括基于连接的逻辑级对的SNM和满足集成电路的所有噪声容限约束的期望概率来选择用于集成电路的连接的逻辑级对。

一种用于设计集成电路的方法包括，在步骤(a)，对于多个逻辑级中的每个逻辑级对，计算静态噪声容限(SNM)。SNM表示当连接时以及当该连接的逻辑级对中的至少一个逻辑级包括金属碳纳米管(m-CNT)时该逻辑级对的噪声抗扰性。该方法还包括，在步骤(b)，基于预定最小SNM值和预定最大SNM值来设定SNM阈值的初始值，以及在步骤(c)，将容许的连接的逻辑级对标识为具有高于SNM阈值的SNM的那些连接的逻辑级对。该方法还包括，在步骤(d)，仅使用容许的连接的逻辑级对来生成集成电路的电路设计，以及在步骤(e)，基于电路设计满足预定噪声标准的可能性来调整SNM阈值。该方法还包括，在步骤(f)，基于经调整的SNM阈值重复步骤(c)、(d)和(e)，以生成电路设计集合。这包括，一旦电路设计集合中的两个电路设计包括相同的容许的逻辑级对，则选择电路设计集合中的如下电路设计，该电路设计1)具有99％的满足最大噪声标准的可能性，以及2)对于以下中的一者或多者在电路设计集合中具有最低值：功耗、切换延迟或表面积。

附图说明

所属领域的技术人员将理解，附图主要是用于说明性目的且并非意图对本文所述的发明性主题的范围进行限制。附图未必按比例绘制；在一些情况下，本文公开的发明主题的各个方面可在附图中夸大或放大地示出以助于理解不同特征。在附图中，类似的参考标号通常指类似的特征(例如，功能上类似和/或结构上类似的元件)。

图1A示出CNFET的示意图及其扫描电子显微镜(SEM)图像(插图)。

图1B示出具有1000个NMOS CNFET和1000个PMOS CNFET的制造的CNFET CMOS管芯。p_S为约99.99％，或约15-25个CNT/CNFFET。

图1C示出对于所有1000个NMOS(V_DS＝1.8V，右图)和1000个PMOS CNFET(V_DS＝-1.8V，左图)而没有省略CNFET的实验测量的漏极电流I_D相对于栅极-源极电压V_GS的曲线图。CNFET中存在的m-CNT导致高关断状态泄露电流(V_GS＝0V时，I_关断＝I_D)。

图1D示出CNFET EDP益处的减少相对于p_S的关系图(m-CNT增加I_关断)。对来自7nm节点处理器核的VLSI电路模块进行结果仿真。

图1E是针对SNM_R＝V_DD/5示出的p_NMS相对于p_s(m-CNT降低SNM)的曲线图。对来自7nm节点处理器核的VLSI电路模块进行结果仿真。

图2A是nand2逻辑门(左电路)和nor2逻辑门(右电路)的CNFET级示意图。

图2B示出使用“asap7sc7p5t”标准单元库和CNT相关性导出的标准单元布局。由于CNT的长度(例如，100微米)通常比CNFET接触栅极节距(CGP，例如，对于7nm节点为42-54nm)长得多，所以CNFET中的s-CNT和m-CNT的数量可以不相关或高度相关，这取决于CNFET有源区的相对物理布置。对于许多在亚10nm节点处的CMOS标准单元库，FET的有源区高度对准，导致库单元中的CNFET中的m-CNT的高度相关数量，进一步使VTC劣化(因为1个m-CNT可以同时影响多个CNFET)。

图2C是示例性连接的逻辑级对-nand2、nor2的示意图。

图2D是用于驱动逻辑级的VTC和用于加载逻辑级的镜像VTC，示出具有多达2个m-CNT的仿真SNM。这里的逻辑级对是(nand2、nand2)。

图2E是用于驱动逻辑级的VTC和用于加载逻辑级的镜像VTC，示出具有多达2个m-CNT的仿真SNM。这里的逻辑级对是(或nor2、nor2)。

图2F是用于驱动逻辑级的VTC和用于加载逻辑级的镜像VTC，示出具有多达2个m-CNT的仿真SNM。这里的逻辑级对是(nand2、nor2)。

图2G是用于驱动逻辑级的VTC和用于加载逻辑级的镜像VTC，示出具有多达2个m-CNT的仿真SNM。这里的逻辑级对是(nor2、nand2)。

图3A示出7nm节点标准单元库中的逻辑级的子集的VTC参数。“标称”＝没有m-CNT，填充的标记是当建立DREAM SNM表时最坏情况的VTC参数。具有后缀“级*的逻辑级用于包括多个逻辑级的逻辑门，例如，AND3是驱动反相器(AND3级2)的nand3(AND3级e1)。由于AND3级1仅可驱动AND3级2，因此具有驱动逻辑级AND3级1的其它逻辑级对不适用(n/a)。

图3B是使用SNM_c＝83mV设计针对金属CNT的弹性(DREAM)的示例SNM表。

图3C是显示被禁止的逻辑级对的图3B的DREAM SNM表。

图4A是针对图4C中的最佳EDP设计所示的SNM_R＝V_DD/5的p_NMS相对于s-CNT纯度的曲线图。p_NMS对应于包括106个逻辑门的电路，其使用针对"dec"模块的p_NMS来缩放(5×10³个逻辑门)。目标p_NMS＝99％对应于具有p_NMS＝0.99^{(5000/1,000,000)}＝99.995％的"dec"，其使用图7中描述的方法仿真，并且假设p_NMS对于5000个逻辑门的每个块是独立的。

图4B是SNM_R相对于s-CNT纯度的曲线图，以实现p_NMS＝99％。

图4C是对于基线情况和对于DREAM的帕累托(pareto)最优能量相对于时钟频率折衷曲线的曲线图。

图4D示出基线相对于DREAM的相对能量延迟、面积和所需的p_s(对于p_NMS＝99％)。

图5A示出(nor2、nor2)对，其保持最小的SNM>0V，并且大于99.99％的(nor2、nor2)和(nand2、nand2)对实现SNM>0V。通过随机选择图1C中的2个NMOS和2个PMOS CNFET，生成用于nand2和nor2的VTC，其中一些包含m-CNT，重复这些VTC以形成1000个唯一的nor2和nand2VTC。

图5B示出在m-CNT存在下遭受最小SNM＜0V的(nand2、nor2)对，其中约97％的(nand2、nor2)对实现SNM＞0V。VTC产生的过程类似于图5A的过程。

图5C示出SNM在1百万个逻辑级对上的累积分布，对应于如图5A、5B所示的驱动逻辑级的1000个VTC和加载逻辑级的1000个VTC的所有组合。

图6A示出从asap7sc7p5t标准单元库得到的D触发器的变型感知CNFET SNM模型的生成。CNFET按照逻辑级分组。

图6B示出用于提取每个逻辑级的网表的布局。

图6C示出对于每个提取的网表，可以存在多个VTC。对于每个逻辑级，即输出，如果给定所有其它输入的状态，输出状态(0或1)取决于该输入的状态，则逻辑级输入被敏化。例如，对于具有布尔函数Y＝！(A*B+C)，当(A,B)＝(0,0)、(0,1)或(1,0)时，C被敏化。在所有逻辑级输出和敏感输入上，以及在存在m-CNT的情况下，对所有可能的VTC进行仿真。这里示出图6A中的逻辑级的VTC的子集，其中输出节点MH和敏化输入D(其中(clkb,clkn,MS)＝(0,1,0))。虚线：没有m-CNT的VTC，实线：在m-CNT存在下的VTC实例(+CNT相关性)。在每种情况下，V_OH、V_IH、V_IL和V_OL被建模为r个区域(M₁,…,M_r)的每一个中的M-CNT的数量的仿射函数，其中在图6E中示出SNM模型矩阵T中的校准参数。

图6D示出针对图6C中提取的VTC参数的SNM模型矩阵T的示例校准，标记是从电路仿真中提取的VTC参数(Cadence

)。实线是校准模型。

图6E示出图6D的CNFET SNM模型的仿射模型形式。

图7A示出优化CNFET数字VLSI电路的能量和延迟的物理设计FLOR，包括：1)库功率/时序表征(Candence

)，其跨多个V_DD并且使用从标准单元布局(源自asap7sc7p5t)提取的寄生参数，结合CNFET紧凑模型(图10中的参数)；2)综合(Candence

)，从ASAP7 PDK以后端制程(BEOL)线路寄生参数布局布线((Candence

)；3)电路EDP优化：(在综合/布局布线期间)扫描V_DD和目标时钟频率两者以创建多个物理设计。将具有最佳EDP的一个用于比较设计选项(例如，DREAM与基线)。

图7B示出示例电路模块中的逻辑门的子集，示出CNT相关性在电路级的影响(例如，CNFET P3,1和P5,1的M-CNT计数都等于M₁+M₂+M₃)。

图7C示出对于电路m-CNT计数的单个采样，SNM在所有连接的逻辑级对上的分布。每个试验的最小SNM限制p_NMS。

图7D示出10,000次Monte Carlo试验中的最小SNM的累积分布，针对多个目标p_s值示出。这些结果用于找到针对目标SNM_R的p_NMS相对于p_s的关系(参见图4A)，其中p_NMS是满足所有逻辑级对的SNM要求的试验的分数。注意，然后可以对p_NMS取幂以基于逻辑门的数量来调整各种电路大小(参见图4A中的细节)。

图8示出例如对于(nand2、nor2)的VTC和SNM参数定义。(DR)＝驱动逻辑级；(LD)＝加载逻辑级；SNM＝min(SNM_H,SNM_L)；SNM_H＝V_OH(^DR)–V_IH(^LD)；并且SNM_L＝V_IL(^LD)–V_OL(^DR)。

图9A示出使用实验测量的CNFET I-V曲线来求解VTC(例如，用于nand2)的方法。此处示出NMOS和PMOS CNFET的示例I_D相对于V_DS的关系。

图9B是求解VTC的示意图(例如，V_输出相对于V_A，其中V_B＝V_DD)。对于每个V_A，找到V₁和V_输出，使得i_PA+i_PB＝i_NA＝i_NB(DC收敛)。

图9C示出上拉网络(i_PU＝i_PA+i_PB)和下拉网络(i_PD＝i_NA＝i_NB)中的电流相对于V_输出和V_A的关系。在这些电流相交的地方看到VTC。

图10示出示例7nm节点的CNET紧凑模型参数。

图11A是制造的RV16X-NANO芯片的图像。管芯面积是6.912mm×6.912mm，其中输入/输出焊垫围绕外围放置。插图中示出放大倍数增加的扫描电子显微镜图像。RV16X-NANO完全由CNFET CMOS以晶片级、VLSI兼容和硅CMOS兼容的方式制造。

图11B是RV16X-NANO物理布局的三维按比例绘制的示意图(所有尺寸都是按比例绘制的，除了z轴，z轴被放大以阐明每个单独的垂直层)。RV16X-NANO利用新的三维(3D)物理架构，其中CNFET物理上位于堆叠的中间，金属布线在上方和下方。

图12A是RV16X-NANO的架构和设计的框图，示出RV16X-NANO的组织，包括指令获取、指令解码、寄存器读取、执行+存储器访问和回写阶段。

图12B是描述图12A的设计的每一级的高级寄存器传输级(RTL)描述的示意图，包括输入、输出和信号连接。

图13A示出执行‘Hello,World’程序的来自RV16X-NANO的实验测量波形。波形示出从存储器取回的32位指令、存储在RV16X-NANO中的程序计数器、以及从RV16X-NANO输出的字符。在波形下方，二进制输出(以十六进制代码示出)被转换成其ASCII字符到其ASCII字符，示出RV16X-NANO打印出“Hello,world！我是RV16XNano，由CNT制成”除了该程序之外，通过执行RV32E内的所有31个指令来测试功能性(参见实施例4)。

图13B示出利用如本文所公开的CNT工艺设计套件和CNT CMOS标准单元库，使用常规电子设计自动化(EDA)工具设计的RV16X-NANO。在制造的单元的光学显微镜图像、它们的示意图以及它们的实验测量的波形旁边示出示例组合单元(全加器)和示例时序单元(D触发器)。对于全加器，这里示出的是针对所有可能的偏置条件的输出(和输出和进位输出)，在所有可能的偏置条件中，扫描输入的电压(从0到V_DD)导致输出的逻辑状态的改变(即，对于全加器，C_输出＝A*B+B*C_IN+A*C_IN，其中A＝逻辑‘0’并且B＝逻辑‘1’，然后从‘0’到‘1’扫描C_IN导致C_输出从逻辑“0”改变到逻辑“1”)。(C_I指示C_IN，并且C_O指示C_输出。)对于总输出S(V_输出)，存在12种这样的条件：在六种中，V_输出具有与扫描输入相同的极性(正unate)，在六种中，V_输出具有与扫描输入相反的极性(负unate)。对于进位输出C(V_输出)，存在六个这样的条件(都为正unate)；测量结果彼此重叠。所有转换的增益＞15，输出电压摆动＞99％。D触发器波形(电压对时间)说明正边沿触发的D触发器的正确功能性(输出状态Q展示基于数据输入D和时钟输入CLK的正确功能性)。CK和C-K-分别是时钟输入和时钟输入的反相。

图14A示出RV16X-NANO的设计和制造流程，示出本文所述的制造方法如何无缝地集成在常规硅基EDA工具内。黑框示出硅CMOS设计流程中的常规步骤。对于CNT而不是硅，调整“制造CNFET”、“底部金属层”、“沉积CNT…”和“顶部金属层…”步骤。“DREAM执行…”、“MIXED…”和“RINSE”步骤表示实现制造方法的添加项。RV16X-NANO是利用完整的RTL到GDS物理设计流程的硅外新兴纳米技术的首次硬件演示。软件包来自Synopsys、Cadence和Mentor Graphics。

图14B示出扫描电子显微图像，其显示CNT固有地束在一起，形成厚的CNT聚集体。这些聚集体导致CNFET失效(CNFET产量降低)以及用于VLSI制造的禁止性颗粒污染。

图14C示出通过选择性剥离(RINSE)工艺步骤除去培养的纳米管：(1)CNT温育、(2)粘附涂布、(3)机械剥离(详见正文)。

图14D示出在执行RINSE之后如何从晶片去除CNT聚集体。

图14E示出在执行RINSE之后，不是聚集体的各个CNT不从晶片去除，而在没有RINSE的情况下，超声处理无意中从晶片去除了所有CNT的大的区域。顶部图示出RINSE前的CNT温育，中间图示出RINSE后留在晶片上的CNT，底部图示出在超声处理晶片以去除CNT聚集体而没有在RINSE中执行粘附涂布步骤之后无意地从晶片去除的CNT。

图14F示出由于RINSE导致的颗粒污染减少。RINSE使颗粒密度降低＞250×。

图14G示出将图14C的步骤3的时间(超声处理时间)增加到超过7小时如何导致整个晶片上的CNT密度没有变化。

图15A是使用与静电掺杂交叉的金属界面工程(MIXED)制造的CNFET CMOS的示意图。MIXED是组合掺杂工艺，其利用金属接点功函数设计以及静电掺杂两者来实现稳健的晶片级CNFET CMOS工艺。这里采用的是用于p-CNFET的铂接触和SiOx钝化，以及用于n-CNFET的钛接触和HfOx钝化。

图15B示出用跨150mm晶片的10,400个CNFET CMOS数字逻辑门制造的管芯，以表征MIXED。

图15C示出I_D相对于V_DS特性的关系，示出表现出利用MIXED实现的类似I_D–V_DS特性(对于相反极性的输入偏置条件，例如V_DS,P＝-V_DS,N)。栅极-源极电压V_GS从-V_DD到V_DD的增量为0.1V。参见I_D–V_GS和另外的CNFET特性的实施例4。

图15D示出图15B中单个管芯内的所有10,400个CNT CMOS逻辑门(nor2)的输出电压转移曲线(VTC,V_输出相对于V_输入)。每个VTC示出(V_输出)作为一个(V_输入)的输入电压的函数，而另一个输入保持恒定。对于每个nor2逻辑门(具有逻辑函数输出＝！(IN_A|IN_B)，VTC是对于两种情况中的每一种测量的：V_OUT相对于V_IN,A，其中V_IN,B＝0V，以及V_OUT相对于V_IN,B，其中V_IN,A＝0V)。所有10,400/10,400都表现出正确的功能(定义为输出电压摆动＞70％)。中间的虚线表示平均VTC(对于每个V_输出值所有测量的VTC的平均V_输入)，而外部的虚线表示±3标准偏差的边界(同样，对于每个V_输出值所有V_输入值)。参见实施例4，从这些实验测量中提取关键度量的分布(增益、输出电压摆动和SNM分析＞100百万个由这10,400个样品形成的可能的级联逻辑门对)，以及整个150mm晶片的均匀性特征。尽管MIXED和RINSE实现了高产量和稳健的CNFET CMOS，但是存在具有降低的输出摆动的异常值门(最外行)。这些异常值是由包含金属CNT的CNT CMOS逻辑门引起的；制造方法的第三部分(DREAM)是克服这些金属CNT的存在的设计技术。

图16A示出对于DREAM，用于驱动逻辑级的VTC和用于加载逻辑级的镜像VTC，示出对于4个不同逻辑级对仿真的SNM，在所有CNFET中具有多达两个金属CNT。逻辑级对：(nand2、nand2)和(nor2、nor2)的SNM比(nand2、nor2)和(nor2、nand2)的SNM低，尽管所有逻辑级具有完全相同的VTC。逻辑级(例如，反相器)与逻辑门(例如，通过级联两个反相器的缓冲器)是可区分的，其中逻辑门可包括多个逻辑级。通常，DREAM通过电路设计克服了金属CNT的存在，并且是制造方法的一个组成部分。DREAM使对金属CNT纯度的要求降低了约10,000×，而没有施加任何额外的处理步骤或冗余。DREAM是使用标准EDA工具实现的，具有最小成本(≤10％能量，≤10％延迟，≤20％面积)，并且能够实现具有当今商业上可获得的CNT纯度(例如，99.99％半导体CNT纯度)的数字VLSI系统。

图16B是示例性DREAM SNM表(针对具有500mV的缩放VDD的投影的7nm节点进行分析)，其示出每个连接的逻辑级对的最小SNM。作为示例，小于83mV的值被突出显示，并且指示在设计期间将不允许这些组合，以降低在VLSI电路级对噪声的总体敏感性。

图16C示出对于所需SNM水平(SNM_R)SNM_R＝V_DD/5，产量(p_NMS)相对于半导体CNT纯度的关系，示出使用7nm节点CNFET标准库单元设计的OpenSparc‘dec’模块，该标准库单元从具有500mV的缩放VDD的ASAP7工艺设计套件获得。

图16D示出包括1,000个NMOS CNFET和1,000个PMOS CNFET的制造的CNT CMOS管芯。半导体CNT纯度为p_S≈99.99％，每个CNFET具有约15-25个CNT。

图16E示出通过从图16D中随机选择两个NMOS和两个PMOS CNFET(其中一些包含金属CNT)而产生的用于nand2和nor2的VTC。重复这个过程以形成1,000个唯一的nor2(左图)和nand2(右图)VTC。(nor2、nor2)逻辑级对保持最小SNM＞0，而(nand2、nor2)逻辑级对在金属CNT存在的情况下经受最小SNM＜0；>99.99％的(nor2、nor2)和(nand2、nand2)逻辑级对实现SNM＞0V，而大约97％的(nand2、nor2)逻辑级对实现SNM＞0V。

图16F示出在SNM一百万个逻辑级对上的累积分布。针对一百万个逻辑级对分析SNM，并且SNM对应于图16E中所示的驱动逻辑级的1,000个VTC和加载逻辑级的1,000个VTC的所有组合。

图17A-17N示出RV16X-NANO的制造工艺流程。该制造工艺是5-金属层(M1至M5)工艺，并涉及＞100个单独的工艺步骤。s-CNT、半导体CNT；S/D，源极/漏极。图17A示出第一金属层的图案化。

图17B示出层间电介质的沉积。

图17C示出通孔的图案化和蚀刻。

图17D示出底栅的形成。

图17E示出栅极电介质的原子层沉积。

图17F示出通孔的附加蚀刻。

图17G示出CNT沉积。

图17H示出蚀刻以去除CNFET外部的CNT。

图17I示出通过金属层沉积形成PMOS源极和漏极。

图17J示出通过SiO₂沉积的钝化。

图17K示出通过金属层沉积形成NMOS源极和漏极。

图17L示出非化学计量掺杂氧化物的沉积(NDO)。

图17M示出PMOS CNFET上方的通孔的附加蚀刻和NDO的去除。

图17N示出用于配电的端子的形成。

图18是完整制造的RV16X-NANO管芯的显微图像。处理器核在管芯的中间，测试电路围绕管芯的周边(当RV16X-NANO被切割以用于包装时，这些测试结构被移除)。该测试结构包括用于监控制造以及用于测量和表征图19的标准单元库中的所有63个标准单元的测试结构。

图19示出CNFET标准单元库。这是如本文所揭示的标准单元库中的所有标准单元的列表，连同每一所制造标准单元的显微镜图像、每个单元的示意图及来自每个所制造单元的典型所测量波形。如对于静态CMOS逻辑级所预期的，CNFET逻辑级展现超过V_DD的99％的输出电压摆动，且实现>15的增益。未示出其功能未由作为输入电压或时间的函数的输出电压来演示的单元的实验波形；例如，对于没有输出的单元(例如，填充单元：以‘填充_’开始的单元名称，或去耦电容单元：以‘去耦电容_’开始的单元名称)，对于输出恒定的单元(置高/低：以‘置_’开始的单元名称)，或者对于传输门(以‘传输门_’开始的单元名称)。

图20是完成的RV16X-NANO 150-mm晶片的图像。每个晶片包括32个管芯。

图21A示出RINSE对CNT和CNFET的可忽略影响，并且CNT密度在RINSE之前与之后是相同的。

图21B示出CNFET I_D–V_GS曲线如何针对利用和不利用RINSE制造的CNFET的集合表现出最小变化(V_DS＝-1.8V，对于所有所示的测量)两个样品来自同一晶片，其在CNT沉积之后但在RINSE工艺之前被切割。一个样品经历RINSE，而另一个样品没有。

图21C是示出在RINSE过程之后仍然可以对CNFET进行掺杂的NMOS的曲线图，利用了MIXED处理(VDS＝-1.2V，对于所有所示的测量)

图22A示出用于表征逻辑门的度量的定义，包括SNM、增益和摆动。V_OH、V_IH、V_IL和V_IL(在VTC上标记，其中(V_IL、V_OH)和(V_IH、V_OL)是VTC上的点，在该点处ΔV_输出/ΔV_输入＝-1)用于提取噪声容限：SNM＝min(SNM_H、SNM_L)。

图22B示出为10,400 CNFET CMOS nor2逻辑门提取的度量(在图22A中定义)。V_DD为1.2V。

图22C示出基于来自图22B的分布的SNM提取。基于这些实验结果分析了＞100百万个逻辑门对。

图22D示出V_IH的空间相关性(作为计算SNM的示例参数)。每个像素表示在管芯中该位置处的nor2的VIH。VIH在整个管芯上(从顶部到底部)增加。VIH的变化对应于CNFET阈值电压的轻微变化。阈值电压变化不是独立且相同分布(i.i.d.)而是具有空间依赖性的事实说明，阈值电压变化的一部分(以及因此SNM的变化)是由于晶片级处理相关的变化(CNT沉积在150mm晶片上更均匀)。

图22E示出晶片级CNFET CMOS表征。来自跨越150mm晶片的4个管芯的测量(从每一管芯中的10,400个此些逻辑门随机取样1,000个CNFET CMOS nor2个逻辑门)。不排除异常值。如输出电压摆动的分布所示，在整个晶片上，产量和性能变化是可忽略的。

图23A总体上示出金属CNT对数字VLSI电路的影响，并且特别地示出CNFET EDP益处相对于p_S的减少(金属CNT增加I_关断，降低EDP)。p_S≈99.999％，足以使由于金属CNT导致的EDP成本最小化至≤5％。对来自7nm节点处理器核的VLSI电路模块进行结果仿真。

图23B示出，p_NMS相对于p_S(金属性CNT使SNM退化)(针对SNM_R＝V_DD/5，以及一百万个逻辑门的电路示出)。尽管99.999％的p_S足以将EDP降低限制在≤5％，该曲线图显示SNM对纯度施加了更严格的要求：p_S≈99.999999％时，pNMS≥99％。对来自7nm节点处理器核的VLSI电路模块进行结果仿真。

图24A总体上示出使用CNFET I-V测量来解决VTC的方法，并且具体地示出实验上测量的I_D相对于所有1,000个NMOS(V_DS＝1.8V)和1,000个PMOS CNFET(V_DS＝-1.8V)，没有省略CNFET。存在于一些CNFET中的金属CNT(m-CNT)导致高关断状态泄露电流(V_GS＝0V时，I_关断＝I_D)。CNFET以～1μm技术节点制造，并且CNFET宽度是19μm。

图24B示出例如(nand2、nor2)的VTC和SNM参数定义。DR是驱动逻辑级；LD是加载逻辑级。SNM＝min(SNM_H,SNM_L)，其中SNM_H＝V_OH(DR)–V_IH(LD)并且SNM_L＝V_IL(LD)–V_OL(DR)。

图24C示出NMOS和PMOS CNFET的示例I_D相对于V_DS的关系(V_GS以0.1-V的增量从-1.8V扫描至1.8V)。

图24D是求解VTC(例如，V_输出相对于V_A，V_B＝V_DD)的电路示意图：对于每个V_A，找到V₁和V_输出，使得i_PA+i_PB＝i_NA＝i_NB(DC，直流，收敛)。

图24E示出相对于V_输出和V_A的上拉网络中的电流((i_PU，其中i_PU＝i_PA+i_PB，并且i_PA和i_PB分别是由A和B选通的PMOS FET的标记漏极电流)和下拉网络中的电流(i_PD，其中i_PD＝i_NA＝i_NB，并且i_NA和i_NB分别是由A和B选通的NMOS FET的标记漏极电流)。在这些电流相交的地方看到VTC。

图25A总体上示出DREAM实现和方法，并且具体地示出标准单元布局(使用‘asap7sc7p5t’标准单元库得出)，示出CNT相关性的重要性：因为CNT的长度(其可以是几百微米的数量级)通常比CNFET接触栅极节距(CGP，例如对于7nm节点大约42-54nm)长得多，所以CNFET中的s-CNT和m-CNT的数量可以不相关或高度相关，这取决于CNFET有源区的相对物理布置。对于在亚10nm节点处的许多CMOS标准单元库，FET的有源区高度对准，导致库单元中的CNFET中的m-CNT的高度相关的数量，进一步使VTC劣化(因为一个m-CNT可以同时影响多个CNFET)。

图25B总体上示出如何生成变型感知CNFET SNM模型，其针对从asap7sc7p5t标准单元库得到的D触发器(dff)示出。具体地，示出用于提取每个逻辑级的网表的布局。

图25C是示出如何通过逻辑级(其中为了易于参考，节点任意标记为‘D’、‘MH’、‘MS’、‘SH’、‘SS’、‘CLK’、‘clkn’、‘clkb’和‘QN’)对CNFET进行分组的示意图。

图25D示出对于每个提取的网表，可以存在多个VTC：对于每个逻辑级输出，如果输出状态(0或1)取决于该输入的状态(给定所有其它输入的状态)，则逻辑级输入敏感。例如，对于具有布尔函数的逻辑级：Y＝！(A*B+C)，当(A,B)＝(0,0),(0,1)或(1,0)时，C被敏化。(在所有逻辑级输出和敏感输入上)，以及在存在m-CNT的情况下，对所有可能的VTC进行仿真。例如，图25D示出图25B中的逻辑级的VTC的子集，具有输出节点‘MH’(在图25C中标记)，以及敏化输入‘D’(具有标记的节点(‘clkb’,‘clkn’,‘MS’)＝(0,1,0)))。虚线表示没有m-CNT的VTC，实线是存在m-CNT的VTC的实例(包括CNT相关性的影响)。在每种情况下，VOH、VIH、VIL和VOL被建模为r个区域(M₁,...,M_r)的每一个中的M-CNT(M_i)的数量的仿射函数，其中校准参数在静态噪声容限(SNM)模型矩阵T中(图25F中示出)。

图25E示出针对图25D中提取的VTC参数的SNM模型矩阵T的示例校准。符号是从电路仿真(使用Cadence Spectre)提取的VTC参数，实线是校准模型。

图25F示出用于在存在金属碳纳米管(m-CNT)的情况下计算SNM的仿射模型形式。

图25G示出优化CNFET数字VLSI电路的能量和延迟的设计流程，包括：(1)库功率/时序表征，结合CNFET紧凑模型，其跨多个VDD并且使用从标准单元布局(源自asap7sc7p5t标准单元库)提取的寄生参数，结合CNFET紧凑模型；(2)综合(使用Cadence Genus)，从ASAP7工艺设计套件(PDK)以后端制程(BEOL)线路寄生参数布局布线(使用CadenceInnovus)；(3)电路EDP优化：(在综合/布局布线期间)扫描VDD和目标时钟频率两者以创建多个物理设计。将具有最佳EDP的一个用于比较设计选项(例如，DREAM与基线)。

图25H示出示例电路模块中的逻辑门的子集，示出CNT相关性在电路级的影响(例如，CNFET P_3,1和P_5,1的M-CNT计数都等于M₁+M₂+M₃)。

图25I示出对于电路m-CNT计数的单个采样，SNM在所有连接的逻辑级对上的分布。每个试验的最小SNM限制了满足电路中所有噪声容限约束的概率(p_NMS)。

图25J示出在10,000次Monte Carlo试验中的最小SNM的累积分布，针对多个目标p_S值示出，其中p_S是给定CNT是半导体CNT的概率。这些结果用于找到针对目标SNM要求(SNM_R)的p_NMS相对于p_S的关系，其中p_NMS是满足所有逻辑级对的SNM要求的试验的分数。注意，然后可以对p_NMS取幂以基于逻辑门的数量来调整各种电路大小。

图25K示出CNFET紧凑模型参数(例如，对于7nm节点)。

图26示出实现RISC-V指令集架构的细节。顶部的图示出在RV16X-NANO中实现的所有支持的指令，其遵守RV32E的RISC-V格式规范，每个指令具有高级描述概要。每个指令被分类为六种格式中的一种，包括指令类型(R-类型、I-类型、S-类型、U-类型)和立即变量(I-立即、U-立即、B-立即、J-立即、S-立即)，形成六种格式中的一种(类型立即)：R.I-I、I-U、S-B、S-S、U-J(在底部图中示出)。对于汇编码，‘rd’是目的地寄存器，‘rs1’是源寄存器1，‘rs2’是源寄存器2，‘imm’是立即数。底部面板示出每个指令格式的位级描述。底部的7位(inst[6:0])总是OPCODE，然后根据指令格式(由OPCODE确定)对剩余位进行解码。被删除的值指示不用于具有四个寄存器的16位数据路径实现(RV16E)而不是具有16个寄存器的32位数据路径实现(RV32E)的位。例如，对于指令‘auipc’，仅需要用于‘rd’的5个保留位中的2个来寻址用于寄存器‘rd’的寄存器文件(因为仅存在22＝4个寄存器而不是25＝32个寄存器)，并且还不使用32位立即数的高16位(即，imm[31:16])，因为数据路径被截断为16位。

图27示出用于设计集成电路的系统。

图28示出用于设计集成电路的方法。

图29示出用于设计和制造集成电路的另一种方法。

图30示出用于设计集成电路的另一种方法。

具体实施方式

尽管碳纳米管(CNT)场效应晶体管(CNFET)有希望提高数字逻辑电路的能量效率，但是CNT受到阻碍实现这些益处的金属碳纳米管(m-CNT)的影响。m-CNT不能由栅极控制，因此泄漏功率并可能导致不正确的逻辑功能。尽管进行了许多尝试，但是还没有克服m-CNT的技术能够实现所需的半导体CNT(s-CNT)纯度(p_S)。虽然数字VLSI电路需要～99.999,999％p_S，但是以前的方法获得的最大p_S为99.99％并施加实质上额外的(且通常不是高容量制造(HVM)兼容的)处理步骤。

在此描述的系统和方法，也称为“DREAM”(设计针对金属CNT的弹性)，通过电路设计克服或减轻金属CNT的存在。通常，这样的系统可以包括存储单元库的数据库和/或存储器，单元库又可以是对于电路设计可以使用或有用的逻辑级的规范。耦合到数据库/存储器的处理器计算连接的或可连接的任何两对逻辑级的SNM。处理器考虑给定逻辑级可包括m-CNT的概率以及m-CNT对包括该逻辑级的对的SNM的影响。如果尽管可能存在m-CNT但逻辑级对的SNM超过某个SNM阈值，则处理器可以使用该对作为电路设计中的连接逻辑门。通过仅使用其SNM高于阈值SNM的那些对连接的逻辑门，处理器可以设计其性能满足一个或多个期望标准的IC，而不管m-CNT的存在。

可以针对若干参数来评估这种电路设计，例如针对电路的预定噪声标准、能量/功率消耗、切换延迟、表面积等。然后，可以如下面更详细描述的那样改变SNM，并且可以基于对于该设计允许哪个逻辑级来生成附加电路设计。然后，可以基于诸如噪声标准和面积的一个或多个参数，将所生成的设计彼此进行比较，以选择针对预期用途而优化的设计。以这种方式，减少了m-CNT的存在，同时降低了纯度要求，但是仍然提供了可接受的电路性能。在一些情况下，这种系统可以包括制造单元，该制造单元基于如本文关于例如图17进一步描述的设计来生成集成电路。

DREAM技术可以用于任何降低SNM的技术，而不仅仅是m-CNT(尽管m-CNT是一个好的实例)。它们也可以用于任何晶体管技术，包括CMOS和CNT晶体管技术，并且可以用于在各种参数上优化IC，包括IC面积、速度、功耗和成本。DREAM技术可以使芯片对几种不同类型的辐射效应更稳健，包括总电离剂量和软错误，这对于设计用于外空间应用的芯片是有用的。它们对于设计以较低电源电压工作的超低功率IC和亚阈值IC也是有用的。

系统和方法

图27是其中可以实现和/或执行这种集成电路设计的环境/系统2700的示意图。在一些实施例中，系统2700的各方面可以执行如关于图1-26所描述的电路设计和/或可以执行图28-30中所示的方法。

系统2700包括计算设备2710和可选的(如虚线所示)制造单元2760。在一些实施例中，系统2710的所有部件可被包括在共同外壳中，诸如为用户将系统2700呈现为集成的一件式设备的单个壳体。在其它实施例中，系统2700的部件可以位于分开的位置、外壳和/或设备中。例如，计算设备2700可以是经由一个或多个网络与制造单元2760通信的膝上型设备，所述网络诸如局域网(LAN)、广域网(WAN)、虚拟网络、电信网络和/或因特网，其被实现为有线网络和/或无线网络。如本领域中已知的，任何或所有通信可以是安全的(例如，加密的)或不安全的。系统2700和/或计算设备2710可以是或包含个人计算机、服务器、工作站、平板电脑、移动设备、云计算环境、在这些平台中的任何一个上运行的应用或模块等。

计算设备2710至少包括处理器2720和存储器2730。图27还示出数据库2740，尽管可以理解，在一些实施例中，数据库2740和存储器2730可以是公共数据存储器。一些实施例可以包括一组数据库而不是单个数据库。此外，在其它实施例(未示出)中，至少一个数据库可在设备2710和/或系统2700的外部。计算设备2710还可包括以软件和/或硬件实现的一个或多个输入/输出(I/O)接口(未示出)，用于系统2700的其它部件和/或系统2700外部的部件与设备2710交互。

存储器2730和/或数据库2740可各自为例如随机存取存储器(RAM)、存储器缓冲器、硬盘驱动器、数据库、可擦除可编程只读存储器(EPROM)、电可擦除只读存储器(EEPROM)、只读存储器(ROM)、快闪存储器等。存储器2730和/或数据库2740可以存储指令以使得处理器2720执行与系统2700相关联的过程和/或功能，例如用于电路设计。数据库2740和/或存储器2730可以存储用于设计集成电路的逻辑级和连接的逻辑级的指示。每组逻辑级可以包括单元库，下面将更详细地描述(例如，参见图3A)。

处理器2720可以是被配置为运行和/或执行与设备2710相关联的指令集或代码集的任何合适的处理设备。处理器2720可以是例如通用处理器、现场可编程门阵列(FPGA)、专用集成电路(ASIC)、数字信号处理器(DSP)和/或类似物。

处理器2720可以可通信地耦合到存储器2730和/或数据库2740。处理器2720可以针对该组逻辑级中的每个逻辑级对计算静态噪声容限(SNM)。SNM表示所述逻辑级对在彼此连接时噪声抗扰性。计算的SNM值可以存储在存储器2730和/或数据库2740中的SNM表(例如，参见图3B)中。处理器2720可以通过测量该连接的逻辑级对的电压传递特性(例如，生成VTC曲线)来计算该连接的逻辑级对的SNM。它可以通过改变所述逻辑级对的一个或两个逻辑级中的金属碳纳米管(m-CNT)的数量来产生这种特性。

处理器2720还可以设定SNM阈值的初始值，以将这些SNM值与该初始值进行比较。SNM阈值可以基于用户提供和/或以其它方式确定的预定最小SNM值和预定最大SNM值。然后，处理器2720可以将容许的连接的逻辑级对标识为具有高于SNM阈值的SNM的那些连接的逻辑级对(例如，参见图3C中的结果SNM表)。处理器2720还可以仅使用容许的连接的逻辑级对来生成集成电路的电路设计。处理器2720还可以基于电路设计来确定集成电路的一个或多个性能参数，例如功耗、切换延迟和/或表面积。

处理器2720还可以生成如下的附加电路设计。处理器2720基于电路设计满足预定噪声标准的可能性来确定调整的SNM阈值，所述预定噪声标准例如为该电路设计的总体p_NMS。调整所述SNM阈值可以改变容许的已连接/可连接逻辑门对，其中已调整的可允许已连接的逻辑级对被标识为具有高于已调整的SNM阈值的SNM的那些已连接的逻辑级对。然后，可以基于经调整的容许的连接的逻辑级对来生成经调整的电路设计。这些调整可以迭代地进行，直到调整所述SNM阈值产生先前标识的容许的连接的逻辑门对或者与在先前迭代中获得的相同的电路设计。然后，在所生成的所有电路设计中，可以基于例如是否满足预定噪声标准和/或是否一个或多个参数值满足特定要求(例如，最大可允许表面面积或最大可允许功耗)来选择一个或多个。

所得到的电路设计可以包括至少1000个连接的逻辑门、至少10,000、至少100,000、至少一百万个连接的逻辑级，包括其间的所有值和子范围。可选制造单元2760可基于电路设计产生集成电路2750(此处以虚线展示以指示所得产品，而非系统部件)。在一些情况下，该组逻辑级包括至少一个碳纳米管场效应晶体管(CNFET)，并且所得到的电路2750具有小于100％的半导体-碳纳米管(s-CNT)纯度(有时也称为s-CNT纯度测量p_S)，例如大约99.99％、99.995％等等。

图28是示出设计集成电路的方法2800的流程图。方法2800的一些或所有方面可由本文所述的系统和设备中的一个或多个来实现，例如，系统2700和/或设备2710，如关于图27更详细地描述。

方法2800包括，在步骤2810，确定每对连接的/可连接的逻辑级的SNM，该逻辑级具有可在集成电路中使用的具有m-CNT的碳纳米管场效应晶体管(例如，诸如在单元库中指定的逻辑门)。SNM表示逻辑级对在被制成具有m-CNT时的噪声抗扰性。每个连接的逻辑级对的SNM可以包括确定该连接的逻辑级对中的m-CNT的所有可能组合，例如通过改变所述逻辑级对中的一个或两个逻辑级中的m-CNT的数量。

方法2800还包括，在步骤2820，制造仅包括SNM高于阈值SNM值的那些连接的逻辑级对的集成电路，该阈值SNM值例如可如图27所述来确定。方法2800还可以包括仅使用SNM高于阈值SNM的那些连接的逻辑级对来确定满足所有噪声容限约束的概率(例如，p_NMS值)。然后，可以基于仅使用SNM高于阈值SNM的那些连接的逻辑级对满足所有噪声容限约束的概率来调整阈值SNM。

方法2800还可以包括将可能用于集成电路的连接逻辑级对的SNM模型(例如，参见图6A-6E的示例CNFET SNM模型)存储在库中，例如存储在数据库2740和/或存储器2730中。方法2800还可包括利用链接到所存储的库的电子设计自动化(EDA)工具来设计集成电路。例如，EDA工具可以包括存储在数据库2740和/或存储器2730中或者在系统2700外部的并且可由处理器2720和/或在系统2700外部的另一处理器执行的软件指令。

图29是示出设计集成电路的另一方法2900的流程图。在一些实施例中，方法2800的一些或所有方面可由本文所述的系统和设备中的一个或多个来实现，例如，系统2700和/或设备2710，如关于图27更详细地描述。

方法2900包括，在步骤2910，对于可能在集成电路中使用的每个连接的逻辑级对，确定该连接的逻辑级对的SNM。SNM表示该连接的逻辑级对的噪声抗扰性。可以基于在第一连接的逻辑级对中具有金属碳纳米管场效应晶体管的概率来确定第一连接的逻辑级对的SNM。例如，可改变该对逻辑门的每个逻辑门中的m-CNT的数量，以确定该对逻辑门的SNM。在一些情况下，可以基于第一连接的逻辑级对中的晶体管的器件到器件变化性，例如基于任一逻辑级中的晶体管中的m-CNT的存在和/或数量，来确定第一连接的逻辑级对的SNM。

方法2900还包括，在步骤2920，基于1)连接的逻辑级对的SNM，和b)满足集成电路的所有噪声容限约束(例如，p_NMS度量)的期望概率，选择用于集成电路的连接的逻辑级对。

图30是示出设计集成电路的另一方法3000的流程图。在一些实施例中，方法3000的一些或所有方面可由本文所述的系统和设备中的一个或多个来实现，例如，系统2700和/或设备2710，如关于图27更详细地描述。

方法3000包括在步骤3010接收集成电路的一组逻辑级的指示(例如，单元库)。方法3000还包括，在步骤3020，对于多个逻辑级中的每个逻辑级对，计算SNM。SNM表示当所述逻辑级对(彼此连接)连接时以及当该连接的逻辑级对中的至少一个逻辑级由m-CNT组成时对所述逻辑级对的噪声抗扰性。这可以包括通过改变所述逻辑级对中的至少一个连接的逻辑级中的金属碳纳米管(m-CNT)的数量来测量所述逻辑级对的电压转移曲线。

方法3000还包括，在步骤3030，基于预定最小SNM值和预定最大SNM值设定SNM阈值的初始值，也如图27所解释的。在步骤3040，将容许的连接的逻辑级对标识为具有高于SNM阈值的SNM的那些连接的逻辑级对。

方法3000还包括在步骤3050处仅使用容许的连接的逻辑级对来生成集成电路的电路设计。在步骤3060，基于电路设计满足预定噪声标准的可能性(例如，基于该电路设计的p_NMS度量)来调整SNM阈值。

在步骤3070，基于经调整的SNM阈值重复步骤3040到3060，以生成电路设计集合。在这个阶段，一旦两个电路设计包括相同的容许的逻辑级对，或者一旦在步骤3040处容许的连接的逻辑级对与先前标识的那些相同，则选择电路设计集合的一个或多个电路设计。该选择可以基于所选择的电路设计1)具有99％的满足最大噪声标准的可能性，以及2)对于以下中的一者或多者在电路设计集合中具有最低值：功耗、切换延迟或表面积。

方法3000可进一步包含基于选定电路设计制造(例如，经由制造单元2760)集成电路(例如，电路2750)。集成电路可以具有至多大约99.99％的s-CNT纯度(例如，p_S值)，并且在其电路设计中可以包括至少一百万个连接的逻辑门。

在一些方面，非暂时性计算机可读介质(例如，数据库2740和/或存储器2730)存储用于执行图28-30的方法中的任何方法的计算机可执行指令。

所得集成电路(例如，电路2750和/或根据图28到图30的方法产生的电路)可包含又包含CNFET的一组逻辑级。总的来说，该组逻辑级可以具有至少99％的CNFET满足所有噪声容限约束(例如，该组逻辑级的p_NMS)的概率。CNFET可以具有在99.9％和99.99999％之间的s-CNT纯度(例如，p_S)。

一般性解释

通常，这样的系统(例如，系统2700)和方法(例如，图28-30的方法)可以提供：数字VLSI电路，以商业上可获得的p_S＝99.99％满足电路级噪声容限约束，使p_S的要求放宽～10,000×，(b)不强加用于m-CNT去除的附加处理步骤，以及(c)可以使用具有最小成本的标准电子设计自动化工具来实现(例如，＜10％能量/功耗，＜10％切换延迟，以及＜20％表面积，有时也称为“性能参数”，其中进一步的优化是可能的)。本文还呈现了制造的CNFET电路的结果，证明了这些系统和方法的有效性。虽然本文关于CNFET进行了具体描述，但是包括DREAM的这种系统和方法是广泛地提高数字VLSI电路的噪声恢复力的一般方法。这里还描述了一个示例，使用实验上制造和表征的CNFET(1,000个PMOS和1,000个NMOS CNFET)的DREAM的实验演示，分析了CNFET数字逻辑门的1百万个组合以示出DREAM的益处。

更一般地，这些系统和方法可以用于执行不仅优化面积、延迟和能量而且优化噪声容限的任何技术(例如，CNT或硅基器件)的物理综合。通过考虑噪声容限，可以创建具有组成逻辑门的性能和纯度要求的期望平衡的电路。例如，可以提高性能同时降低纯度水平要求，这可以简化制造并降低制造成本。DREAM利用了这样的见解，即m-CNT根据如何实现逻辑级(包括示意性和物理布局)而唯一地影响不同的逻辑级对。结果，逻辑级的特定组合的SNM对m-CNT(使用如图2A-2G所示的逻辑级对的VTC量化，更详细地描述)更敏感。为了改善数字VLSI电路的总体p_NMS，在逻辑综合期间应用逻辑变换以实现相同的电路功能，同时禁止或禁止使用其SNM最易受m-CNT影响的特定逻辑级对。

作为示例，令(G_D,G_L)是具有驱动逻辑级G_D和加载逻辑级G_L的逻辑级对。图2D-2G示出尽管对构成电路的逻辑级使用完全相同的VTC，但是一些逻辑级对在存在m-CNT时比其它逻辑级对具有更好的SNM(在这种情况下，逻辑级对(nand2、nand2)和(nor2、nor2)比(nand2、nor2)或(nor2、nand2)具有更好的SNM)。这在仿真(使用CNFET的紧凑模型)和使用实验上制造的CNFET(图2D-2G，也参见图5A-5B)中都得到验证。设计者可以通过避免使用对m-CNT更敏感的逻辑级对来改进p_NMS，同时允许尽管存在m-CNT但仍保持更好的SNM的逻辑级对。

为了量化m-CNT对VLSI电路的p_NMS的影响(这对于分析和实现DREAM都是有用的)，可以建立和采用变化感知CNFET SNM模型，其计算标准单元库中的任何逻辑级对的SNM，作为该逻辑级对中的所有CNFET中的m-CNT的数量的函数(图6A-6E)。然后，这些模型与电路物理设计结合使用，以比较不同电路实现的p_NMS(使用图7A中的设计流程)。不考虑p_NMS，可以针对功率、时序/延迟和面积优化物理设计。变化感知CNFET SNM模型也可用于确定禁止的逻辑级对，同时优化功率、时序和面积。为了实现用于CNFET的DREAM的一个示例方法，考虑以下过程：

1)产生“DREAM SNM表”-对于标准单元库中的每个逻辑级对，如下定量其对m-CNT的敏感性：使用知晓变化的CNFET SNM模型来计算每个CNFET是否包括m-CNT的(所有)可能组合的SNM(例如，在(nand2、nor2)逻辑级对中，存在28个这样的组合，因为总共存在8个CNFET)。将最小计算SNM记录在DREAM SNM表中(图3B)。

2)确定被禁止的逻辑级对-选择SNM截止值或阈值(SNM_C)，使得在物理设计期间(图3C中的示例)禁止在DREAM SNM表中的SNM小于SNM_C的所有逻辑级对。

3)物理设计-使用设计流程和电子设计自动化(EDA)工具来实现VLSI电路，而不使用禁止的逻辑级对，即，仅使用容许的级对。EDA工具可以使设计者能够在功率/时序/区域优化期间设定禁止哪些逻辑级对。例如，这可以通过使用EDA工具与DREAM执行库来实现，该DREAM执行库包括库单元的子集，使得没有单元的可能组合可以被连接以形成禁止的逻辑级对。

在上述步骤(2)中不必禁止逻辑级对。相反，可以基于其SNM对每种类型的逻辑级对进行加权，并且DREAM过程可以用于选择在上面的步骤(3)中产生目标噪声容限的逻辑级对的组合。DREAM过程甚至可以直接使用不同类型的逻辑级对的SNM来选择在步骤(3)中产生目标噪声容限性能的逻辑级对的组合。类似地，除了或代替SNM，DREAM可以使用其它参数，例如噪声容限改进、噪声容限设计目标、时序、功耗和面积，以在设计电路时优先选择逻辑级对。

较大的SNM_C可以禁止或抑制更多的逻辑级对，从而产生具有较高能量/延迟/面积成本的较好的p_NMS(反之亦然)。为了满足上述步骤(2)中的目标p_NMS约束(例如，p_NMS≥99％)，同时减少或最小化成本，SNM_C值可以通过示例性二分搜索过程来确定和修改：

A.初始化SNM_C的下限(L，有时也称为预定最小SNM值)和上限(预定最大SNM值U)。L＝0，U是使EDA工具能够综合任意逻辑函数的SNM_C的最大值；例如，如果SNM_C足够高，使得(inv,inv)是唯一容许的逻辑级，则SNM_C的值太高，因为不能仅使用反相器来综合任意数字逻辑功能(即，禁止除了(inv,inv)之外的所有逻辑级对将是不够的)。

B.使用图17中的设计流程，使用SNM_C＝(L+U)/2来找出p_NMS(有时也称为预定噪声标准)。在使用EDA工具(例如，用于逻辑综合)之后，记录禁止的逻辑级对的集合以及所得到的电路物理设计、p_NMS、能量、延迟和面积。

C.如果p_NMS满足目标约束(例如，p_NMS≥99％)，则设定U＝SNM_C。否则，设定L＝SNM_C。

D.设定SNM_C＝(L+U)/2。如果已经针对所得到的禁止的逻辑级对的集合分析了p_NMS(即，已经使用这些逻辑级对创建并分析了设计)，则终止。否则，返回步骤B。

对于步骤B中记录的物理设计，选择满足具有最小能量/延迟/面积成本的目标p_NMS约束的物理设计。虽然这是选择SNM_C的示例方法，但是用于选择SNM_C的其它方法也是可能的，例如，从最小值L到最大值U扫描SNM_C，并且根据某一预定标准选择最佳结果设计。

上述公开的方法中的一种或两种可以集成在EDA工具中。这使得EDA工具能够考虑噪声容限约束(以及噪声容限改进和噪声容限设计目标)，同时针对其它集成电路度量(诸如时序、功率和面积)进行优化。

实施例1：使用DREAM的处理器核

为了量化VLSI电路的DREAM的优点，分析了从OpenSparc T2的处理器核综合的电路模块，该多核芯片是非常类似于商业Oracle/SUN Niagara 2系统的大型多核芯片。这里给出的结果示出实际VLSI电路中存在的影响，例如线路寄生效应、满足时序约束的缓冲器插入、以及时序逻辑元件中交叉耦合逻辑级的SNM，这些影响在小电路基准中不存在。使用ASAP7工艺设计套件(PDK)中包括的源自参考文库“ASAP7sc7p5t”的标准细胞文库，以在实例7nm技术节点创建OpenSparc模块的物理设计，以比较在使用和不使用DREAM的情况下(使用图7A中的设计流程，结果在图4A-4D中)实现VLSI电路的p_NMS＝99％所需的优化能量、延迟、面积和p_S。允许所有逻辑级对的基线情况(“非DREAM”)需要p_S≥99.999,996,3％以实现p_NMS≥99％(对于SNMR＝VDD/5)。对于DREAM，通过使用如上所述的DREAM执行文库，该p_S需求被降低到低于99.99％。DREAM将p_S需求提高了8,500×，具有＜10％能量、＜10％延迟和＜20％面积的成本(图4D)。其它的权衡包括放宽SNMR和p_NMS目标以放宽p_S要求(图4A、4B)。此外，如上所述，将DREAM集成到EDA工具中-使得能够与功率/时序/面积优化同时进行p_NMS优化-可以改善p_S与功率/时序/面积的权衡。

实施例2：实验CNFET电路

为了在实验上演示DREAM，进行1,000个PMOS和1,000个NMOS CNFET(类似于图1B、1C中的那些)的I-V特性的制造和测量。执行2个NMOS和2个PMOS CNFET的随机选择，并且假定这4个CNFET被配置为nor2和nand2逻辑门，则解决VTC，因此，将完全相同的CNFET用于nand2和nor2逻辑门，以便直接比较(图7A、7B)。重复此步骤以形成1,000个唯一nor2及nand2VTC。针对1百万个逻辑级对分析SNM，对应于驱动逻辑级的1,000个VTC和负载逻辑级的1,000个VTC的所有组合。

图7C示出对于不同逻辑级对的1百万个组合的SNM的分布。基于所制造的CNFET，(nor2、nor2)和(nand2、nand2)逻辑级对中的＞99.99％实现SNM＞0V，而(nand2、nor2)中的约97％实现SNM＞0V(由于一些CNFET包含m-CNT)。因此，包含1,000(nand2、nor2)个逻辑级对的非DREAM设计将具有约等于0％的p_NMS，而具有1,000(nand2、nand2)或(nor2、nor2)个逻辑级对的DREAM设计将具有＞90％的p_NMS。

实施例3-由碳纳米管晶体管构建的微处理器

电子学正在接近主要的范式转变，因为硅晶体管缩放不再产生历史上的能量效率益处，刺激了对硅以外的纳米技术的研究。特别地，基于碳纳米管(CNT)场效应晶体管(CNFET)的数字电路保证了显著的能量效率益处，但是不能完美地控制CNT中的固有纳米级缺陷和变化性使得实现非常大规模的系统是不可行的。这里，克服了这些挑战，以便实验性地示出完全由CNFET构建的硅外微处理器。该16位微处理器基于RISC-V指令集，在16位数据和地址上运行标准32位指令，包括>14,000个互补金属氧化物半导体(CMOS)CNFET，并且使用工业标准设计流程和过程来设计和制造。该演示使用了一组组合的处理和设计技术来克服宏观尺度的纳米级缺陷。

随着硅场效应晶体管(FET)尺寸缩小的回报的逐渐减小，对利用纳米技术的FET的需求已经稳步增加。碳纳米管(或CNT，由直径为～

的单片碳原子制成的纳米级圆柱体)在被考虑用于下一代节能电子系统的各种纳米技术中是有前景的。由于CNT的纳米级尺寸和同时高的载流子输运，由利用CNT作为晶体管沟道制造的FET(即，CNFET)构建的数字系统被设计成将当今的硅基技术的能量效率提高一个数量级。

在过去的十年中，CNT技术已经取得了成熟的进展：从单个CNFET到单个数字逻辑门到小规模数字电路和系统。在2013年，该进展导致完整数字系统的演示：包括178个CNFET的微型计算机，其仅实现对仅单个数据位操作的单个指令(参见实例4以便全面论述先前工作)。然而，如同所有新兴的纳米技术一样，在这些小规模演示和包括数万个FET(例如微处理器)到数十亿个FET(例如高性能计算服务器)的现代系统之间仍然存在显著的断开。这种划分的延续不能在宏观尺度上实现纳米材料的完美原子级控制(例如，在工业标准150(例如，在行业标准的150-300mm直径的晶片基板上均匀地产生一致的

直径的CNT)。所导致的内在缺陷和变化使得实现这种现代系统不可行。对于CNT，这些主要的固有挑战是：

材料缺陷：尽管半导体CNT(s-CNT)形成了高能效的FET沟道，但是不能精确控制CNT直径和手性导致了每种CNT综合都包含一定百分比的金属CNT(m-CNT)。m-CNT具有很少带隙到没有带隙，因此它们的电导不能由CNFET栅极充分地调制，导致高泄露电流和潜在的不正确的逻辑功能。

制造缺陷：在晶片制造期间，CNT“束”在一起形成厚的CNT聚集体。这些聚集会导致CNFET故障(降低CNFET电路产量)，以及对于超大规模集成电路(VLSI)制造而言过高的颗粒污染率。

变化性：高能效的互补金属氧化物半导体(CMOS)数字逻辑需要制造具有良好控制的特性(例如，可调且均匀的阈值电压，以及具有匹配的开通和关断状态电流的p-和n-CNFET)的互补极性的CNFET(p-CNFET和n-CNFET)的能力。用于实现CNFET CMOS的现有技术依赖于极度反应性的、非空气稳定的、非硅CMOS兼容材料，或者缺乏可调性、稳健性和再现性。这严重限制了CNT CMOS演示的复杂性，并且至今还没有制造出完整的CNT CMOS数字系统。

虽然大量的现有工作集中在克服这些挑战，但是没有一个满足实现VLSI系统的所有严格要求。在这项工作中，克服了固有CNT缺陷和变化，以便能够首次演示硅以外的现代微处理器：RV16X-NANO，完全使用CNFET设计和制造。RV16X-NANO是基于开源和商业上可获得的RISC-V指令集处理器的16位微处理器，在16位数据和地址上运行标准RISC-V 32位指令。它集成了＞14,000个CMOS CNFET，并且作为现代微处理器今天操作(例如，它可以运行编译的程序；另外，它的功能性通过执行RISC-V指令集体系结构(ISA)中的所有类型和格式的指令来演示)。这通过一组原始的处理和电路设计技术来实现，这些技术被结合起来以克服固有的CNT挑战。CNT的这种制造方法的要素是：

RINSE(通过选择性剥离除去温育的纳米管)：通过新的选择性机械剥离工艺去除CNT聚集缺陷。RINSE可以将CNT聚集缺陷密度降低＞250×，而不影响未聚集的CNT或降低CNFET性能。

MIXED(与静电掺杂交叉的金属界面工程)：这种组合的CNT掺杂工艺利用金属接点功函数设计以及静电掺杂两者来实现第一种稳健的晶片级CNFET CMOS工艺。制造具有>10,000 CNFET CMOS数字逻辑门(具有功能产量14,400/14,400的2输入“非或”门，包括总共57,600个CNFET)的整个管芯，并且这里呈现的是跨150mm晶片的第一晶片级CNFET CMOS均匀性表征(诸如分析级联实验逻辑门的>100百万个组合对的产量)。

DREAM(设计针对金属CNT的弹性)：通过电路设计完全克服了m-CNT的存在。DREAM使对m-CNT纯度的要求放宽了～10,000×(从99.999,999％的m-CNT纯度要求放宽到99.99％)，而不施加任何额外的处理步骤或冗余。DREAM是使用标准电子设计自动化(EDA)工具实现的，具有最小成本，并且能够实现具有当今商业上可获得的CNT纯度的数字VLSI系统。

CNT的整个制造方法是晶片级的，VLSI兼容的，且在设计和处理上都无缝地整合在现有的硅CMOS基础结构中。RV16X-NANO是用标准EDA工具设计的，并且影响与商业硅CMOS制造设施兼容并且存在于商业硅CMOS制造设施内的材料和工艺。

RV16X-NANO–图11A示出制造的RV16X-NANO模头的光学显微镜图像以及按比例绘制的三维物理布局示意图。它是使用硅以外的纳米技术实现的最大CMOS电子系统：包括3,762个CMOS数字逻辑级，总共14,702个CNFET，包含＞10百万个CNT，并且包括在触发器之间包含多达86级级联逻辑的逻辑路径(即，在单个时钟周期中顺序评估)。它以1.8电源电压(V_DD)工作，接收外部参考时钟(内部产生本地时钟信号)，从片外主存储器(动态随机存取存储器：DRAM)接收输入(指令和数据)并直接向其写入，并将片上数据存储在寄存器文件中，不提供其它外部偏置或控制信号。此外，RV16X-NANO演示了新的三维(3D)物理架构，因为金属互连层在CNFET层上方和下方制造(参见图11B)。这与硅基系统形成鲜明对比，在硅基系统中，所有金属布线仅可制造在硅FET的底层上方。在RV16X-NANO中，CNFET下方的金属层主要用于信号布线，而CNFET上方的金属层主要用于功率分配(图11B)。该制造方法实现5个金属层，并包括＞100个单独的加工步骤。这种新的3D布局保证了改善的布线拥塞(对于当今的系统是主要的挑战)，并且由CNT独特地使能(由于它们的低温制造)

物理设计-RV16X-NANO的设计流程可以利用工业标准工具和技术：这里，创建了用于CNFET的标准工艺设计套件(PDK)以及用于CNFET的标准单元库，其与现有EDA工具和基础设施兼容而无需修改。此CNFET PDK包含用于电路仿真的紧凑模型，其在实验上经校准以用于所制造的CNFET。标准单元库包括63个唯一单元，并且包括利用静态CMOS和互补传输门数字逻辑电路拓扑结构实现的组合和时序电路元件(参见实施例4的标准库单元的完整列表，包括电路示意和物理布局)。CNFET PDK用于表征所有库单元的时序和功率，其通过单独制造和测量所有单元而在实验上得到验证(参见实施例4的标准单元库的完整描述和实验表征)。下面提供VLSI设计方法的完整描述，包括在逻辑综合和布局布线期间如何实现DREAM。

计算机体系结构图12A-12B示出RV16X-NANO的体系结构，其可遵循常规微处理器设计(实现指令取出、指令解码、寄存器读取、执行/存储器访问和回写阶段)。它是由RISC-V设计的，RISC-V是一种当今用于商业产品中的标准开放指令集体系结构，并且在学术界和工业中得到广泛普及。RV16X-NANO是从支持RV32E指令集(31个不同的32位指令，参见补充信息)的全32位RISC-V微处理器导出的，同时将数据路径宽度从32位截断到16位，且将寄存器的数目从16减少到4。它是使用公开可用的Bluespec设计的，并且使用基于SMT的有界模型检验来验证，所述检验是针对RISC-V ISA的形式规范(参见补充信息)。微处理器的正确功能通过实验运行和验证所制造的RV16X-NANO上的所有类型和格式的指令的正确功能来演示。图13A-13B示出在RV16X-NANO上执行的第一程序：著名的“Hello,world”，如下面进一步描述的

CNT的制造方法-本文所述的是CNT的制造方法-一组用于制造RV16X-NANO的组合加工和设计技术(图14A)。所有的设计和制造过程都是晶片级和VLSI兼容的，不需要任何每单元定制或冗余。

RINSE-CNFET制造工艺开始于在晶片上均匀地沉积CNT。将150mm晶片(具有已经为3D设计制造的CNFET的底部金属信号布线层和栅极堆栈)浸没在包含分散的CNT的溶液中(方法)。尽管CNT均匀地沉积在晶片上，CNT沉积也固有地导致制造缺陷，其中CNT聚集体随机沉积在整个晶片上(图14B)。这些CNT聚集体充当颗粒污染物，降低了管芯产量。虽然一些现有技术已经试图在CNT沉积之前去除这些聚集体，但是没有一个技术足以满足VLSI系统的晶片级产量要求：(a)用于将聚集体分散在溶液中的过度高功率超声破坏CNT，导致CNFET性能降低，并且不能分散所有CNT；(b)离心不能去除所有较小的聚集体(并且聚集体在离心后可以重新形成)，(c)过度过滤从溶液中去除聚集体和CNT本身，和(d)由于相对于下层CNT本身缺乏选择性，蚀刻聚集体是不可行的。为了去除这些聚集体，开发了一种新的工艺技术RINSE，其由三个步骤组成(图14C)：

1)CNT温育：基于溶液的CNT沉积在用CNT助粘剂(HMDS，双(三甲基甲硅烷基)胺)预处理的晶片上。

2)粘附涂布：将标准光致抗蚀剂(聚甲基戊二酰亚胺，PMGI)旋涂在晶片上并在～200℃固化。

3)机械剥离：将晶片置于溶剂(NMP)中并超声处理。

在没有粘附涂布的情况下(步骤2)，对晶片进行超声处理可能无意中去除了聚集体之外的CNT部分(图14D)。粘附涂布留下碳的原子层，其在步骤3之后保留，其可以施加足够的力以将CNT粘附到晶片表面，同时仍然允许去除聚集体。RINSE的实验结果如图14D-14G所示。通过优化粘合涂层固化温度和时间以及超声处理功率和时间，RINSE使CNT聚集体密度降低＞250×(通过每单位面积CNT聚集体数量化)，而不损坏CNT或影响CNFET性能(参见实施例4)。

混合-在使用RINSE克服固有CNT制造缺陷之后，继续CNFET电路制造。虽然节能CMOS逻辑需要具有受控和可调特性(诸如阈值电压)的p-CNFET和n-CNFET两者，但是用于实现CNT CMOS的技术如今导致显著的FET到FET变化性，这使得实现大规模CNFET CMOS系统不可行。此外，大多数现有技术不是空气稳定的(例如，它们使用在空气中极具反应性的材料)，不是均匀的或稳健的(例如，它们不总是成功地实现CMOS)，或者依赖于与常规硅CMOS处理不兼容的材料(例如，包含在商业制造设施中禁止的离子盐的分子掺杂剂)。

这些挑战由图15A-15D中描述的处理技术MIXED克服。MIXED基于组合掺杂方法，该方法对沉积在CNT上的氧化物进行工程化以封装CNFET以及与CNT的金属接点。首先，CNFET被封装在氧化物(通过原子层沉积ALD沉积)中以将它们与它们的周围环境隔离。通过利用ALD的原子层控制，设计了封装CNT的该氧化物的精确化学计量，这使得能够同时静电掺杂CNT(化学计量决定氧化物-CNT界面处的氧化还原反应的量以及氧化物中的固定电荷)。此外，设计CNT的金属源极/漏极接点以进一步优化p-和n-CNFET。较低功函数金属(钛)用作n-CNFET的接触，而较高功函数金属用作p-CNFET(铂)的接触，从而改进两者的开通状态驱动电流(对于给定的关断状态泄露电流)。与先前的方法相反，MIXED利用硅CMOS兼容材料，允许通过控制ALD掺杂氧化物的化学计量来精确地调整阈值电压，并且由于通过使用ALD和空气稳定材料的严格工艺控制而具有稳健性。

图15C展示p-CNFET和n-CNFET的电流-电压(I-V)特性，演示了良好匹配的特性(例如开通状态电流及关断状态电流)。为了演示在晶片级上MIXED的再现性，图15D示出来自单个管芯中10,400/10,400正确运行的2输入“非或”(NOR2)CNFET逻辑门和1,000/1,000随机选自150mm晶片的正确运行的NOR2门的测量。另外的特征结果(包括级联逻辑门对的大于100百万个的可能组合的输出电压摆动、增益和静态噪声容限)在实施例4中。这是固态、空气稳定、VLSI和硅CMOS兼容CNFET CMOS的首次晶片级演示。

DREAM-尽管由RINSE和MIXED实现了稳健的CNFET CMOS，但是小百分比(～0.01％)的CNT是m-CNT，这源于主要的基本CNT材料缺陷：m-CNT的随机存在。遗憾的是，0.01％m-CNT分数对于VLSI规模系统可能过大，这是由于两个主要挑战：(1)增加的泄漏功率，降低的EDP益处，以及(2)降低的噪声抗扰性，潜在地导致不正确的逻辑功能。为了量化数字逻辑的噪声抗扰性，使用每一级的电压转移曲线(VTCs)(图25A-25K中的细节)为每个连接的逻辑级对提取静态噪声容限(SNM)。所有连接的逻辑级满足最小SNM要求((SNM_R,通常由设计者选择为V_DD的一部分，例如SNM_R＝V_DD/4))的概率是p_NMS：满足所有噪声容限约束的概率。虽然以前的工作已经基于限制m-CNT引起的泄漏功率而对s-CNT纯度(p_S)设定了要求，但是没有现有的工作已经基于增加的泄漏和产生的降级的SNM而提供了用于p_S的VLSI电路级准则。尽管99.999％的p_S足以将EDP降低限制在≤5％，但SNM对纯度施加了严格得多的要求：p_S～99.999,999％，实现p_NMS≥99％的比(针对1百万个栅极电路进行分析，实施例4)。

遗憾的是，目前典型的CNT综合达到p_S～66％。虽然已经提出了许多不同的技术来克服m-CNT的存在(补充信息)，但报道的最高纯度为～99.99％p_S：比VLSI电路34、35、36的要求低10,000×。此外，这些技术具有显著的成本，需要：(a)附加的处理步骤(例如，在制造期间施加高电压以电“击穿”m-CNT¹⁰)或(b)导致显著能量效率损失的冗余。这里提出并实验验证了一种新技术DREAM，其首次通过电路设计完全克服了m-CNT的存在。DREAM将所需的p_S减少了～10,000×，从而允许99％的p_NMS，其中p_S＝99.99％(对于1百万个逻辑栅极电路)。这使得使用CNT处理的数字VLSI电路现在可以使用：p_S＝99.99％已经市售(并且可通过几种方法实现，包括用于制造RV16X-NANO的方法中使用的基于溶液的分选)。

DREAM的关键见解是m-CNT根据如何实现逻辑级(考虑示意性和物理布局两者)而唯一地影响不同的逻辑级对。结果，逻辑级的特定组合的SNM对m-CNT更敏感。为了改善数字VLSI电路的总体p_NMS，DREAM在逻辑综合期间应用逻辑变换以实现相同的电路功能，同时禁止使用SNM对m-CNT最敏感的特定逻辑级对。作为示例，令(G_D,G_L)是具有驱动逻辑级G_D和加载逻辑级G_L的逻辑级对。图16A-16F示出尽管对构成电路的逻辑级使用完全相同的VTC，但是一些逻辑级对在存在m-CNT的情况下比其它逻辑级对具有更好的SNM(在这种情况下，逻辑级对(nand2、nand2)和(nor2、nor2)比(nand2、nor2)或(nor2、nand2)具有更好的SNM)。因此，设计者可以通过禁止使用对m-CNT更敏感的逻辑级对来改进p_NMS，同时允许尽管存在m-CNT但仍保持更好的SNM的逻辑级对。除了该示例之外，为了说明DREAM，使用VLSI规模电路的仿真和实验分析来量化DREAM的益处；在仿真中，利用考虑s-CNT和m-CNT的CNFET的紧凑模型，以分析在使用标准EDA工具设计的7nm技术节点处的VLSI规模电路的物理设计的泄漏功率、能耗、速度和噪声敏感度对具有和不具有DREAM的影响(结果在图16A-16F中，在实施例4中的附加讨论)。用MIXED制造2,000个CMOS CNFET(1,000个PMOS和1,000个NMOS CNFET：图16A-16F)并对其进行表征。使用来自这2,000个CNFET的I-V测量，分析1百万个CNFET数字逻辑门的组合(其电特性使用所测量的CNFET的I-V特性来求解，图25A-25K)，以示出DREAM改进电路对噪声的敏感性的益处。下面提供了任意数字VLSI电路的DREAM的这些分析和实现的进一步细节，包括如何使用标准工业实践物理设计流程实现DREAM，如何实现RV16X-NANO的DREAM，以及满足目标p_NMS约束(例如，p_NMS≥99％)同时最小化能量、延迟和面积成本的有效算法。

这些组合的加工和设计技术克服了主要的固有CNT挑战。CNT的这种完整的制造方法使得能够最先进地演示由CNT RV16X-NANO制造的超硅现代微处理器。除了演示RV16X-NANO微处理器之外，表征和分析CNT的这种制造方法的所有方面，说明这种方法的可行性以及未来CNT技术的更广泛的可行性。

制造过程-制造过程如图17所示。它使用5个金属层和超过100个单独的处理步骤。

底部金属布线层-起始衬底是含有用于隔离的800nm热氧化物的150mm硅晶片。使用常规工艺(例如，光刻图案化、金属沉积、蚀刻等)来界定底部金属线层。在第一金属层被图案化(图17，步骤(a))之后，沉积氧化物分隔物(300℃)以将该第一金属层与随后的第二金属层分离(图17，步骤(b))。为了在第一金属层和第二金属层之间限定层间通孔(这里简称为通孔)，使用停止在底部金属层上的干法反应离子蚀刻(RIE)光刻构图并蚀刻通孔通过该分隔物电介质(图17，步骤(c))。然后，对第二金属层进行光刻限定并沉积。当在金属沉积期间填充通孔时，通孔与第二金属线层同时形成(图17，步骤(d))。RV16X-NANO具有用于信号布线的两个底部金属层。第二金属层也作为CNFET的底栅

底栅CNFET-第二金属层(图17，步骤(d))充当信号布线(局部互连)以及CNFET的底栅。为了制造剩余的底栅CNFET结构，通过原子层沉积(ALD，在300℃)在底金属栅上沉积高k栅极电介质(AlO₂和HfO₂的双堆栈)(图17，步骤(e))。HfO₂由于其高k介电常数而被用作大部分电介质堆叠，而AlO₂被用于其改进的引晶和增加的电介质击穿电压。

在栅极电介质沉积之后，穿过栅极电介质的接点通孔被图案化，并且再次使用RIE来蚀刻接点通孔，停止在局部底栅上(图17，步骤(f))。这些接点通孔由顶部金属布线使用以接触并布线到底栅和底部金属布线层。蚀刻后，在CNT沉积的准备中，用溶剂冲洗以及氧等离子体清洗表面。在CNT沉积之前，用六甲基二硅氮烷(HMDS)，一种常用的光致抗蚀剂助粘剂处理表面，其改善了CNT在高k栅极电介质上的沉积(密度和均匀性)。然后将150mm晶片浸没在～99.99％s-CNT纯化的CNT(类似于可从NanoIntegris获得的商业Isosol-100)的基于甲苯的溶液中。晶片在溶液中温育的时间量以及CNT溶液的浓度都影响最终的CNT密度；该方法被优化以实现～40-60 CNT/μmCNT(图17，步骤(g))。在CNT温育之前，立即将CNT溶液稀释至目标浓度，并短暂地进行喇叭声处理以使CNT悬浮最大化(一些CNT聚集体将总是保留)。在CNT沉积之后，执行RINSE方法以去除沉积在晶片上的CNT聚集体，留下CNT均匀地沉积在150mm晶片上。RINSE不会降低剩余的CNT或去除晶片上的未聚集的CNT(图22A-22E)。在CNT温育之后，执行CNT有源蚀刻以便去除CNFET的有源区域(即，CNFET的沟道区域)外部的CNT。为此，光刻构图CNFET的有源区(用光刻胶保护这些区域中的CNT)，并且在氧等离子体中在这些区域的外部蚀刻所有CNT。然后在溶剂清洗中剥离光刻胶，在晶片上的预期位置(即，CNFET的沟道区域中)留下图案化的CNT(图17，步骤(h))。虽然使用基于溶液的CNT，但是用于在衬底上沉积CNT的替代方法包括在晶体衬底上对准生长CNT，然后将CNT转移到用于电路制造的晶片上。两种方法都已经显示出实现高驱动电流CNFET的能力。

用于CNT CMOS的MIXED方法-随后CNT(如上所述)的有源蚀刻、p-CNFET源极和漏极金属接点以及光刻图案化和限定。通过电子束蒸发沉积p-CNFET接触(用于粘附的0.6nm钛，随后是85nm铂)，并且通过双层剥离工艺构图接触(图17，步骤(i))。该第三金属层既用作p-CNFET源极和漏极接点，又用作局部互连。在p-CNFET源极和漏极接点之后，通过在p-CNFET上沉积100nm SiO₂来钝化p-CNFET(图17，步骤(j))。在p-CNFET钝化之后，晶片在形成气体(N₂中的稀H₂)中在250℃下经历氧化物致密化退火5分钟。p-CNFET的制造到此结束。为了制造n-CNFET，限定第四金属层(100nm钛，n-CNFET源极和漏极接点)(图17，步骤(k)，类似于p-CNFET源极和漏极接点定义)。对于静电掺杂，通过ALD在200℃下在晶片上均匀地沉积非化学计量的HfO_X。最后，通过用于金属接点的HfO_X到底部金属层光刻构图和蚀刻接点通孔(图17，步骤(m))，以及蚀刻覆盖p-CNFET的HfO_X(在该蚀刻期间通过先前沉积的SiO₂钝化氧化物保护p-CNFET)。

后端制程(BEOL)金属布线-在CNT CMOS制造之后，后端制程金属化用于在CNFET上方限定附加金属层，例如用于功率分布和信号布线。由于CNFET下方的金属层主要用于信号布线，因此该过程中的顶部(第5)金属层用于功率分配(图17，步骤(n))。可在输入/输出(I/O)焊垫上沉积附加金属以用于引线接合和包装。在过程结束时，晶片在325℃的综合气体中经历最终退火，完成的晶片被切割成芯片，并且每个芯片可以被封装以用于测试或探查标准单元库特征。

这种3D物理架构(具有在CNFET下方和上方的金属布线)通过CNFET的低温处理而唯一地实现。CNT的基于溶液的沉积将高温CNT综合与晶片解耦，使得能够以＜325℃的最大处理温度制造整个CNFET，这使得能够在CNFET制造之前制造金属层和栅极堆栈。这与硅CMOS形成鲜明对比，硅CMOS需要高温处理(例如，＞1,000℃)以用于诸如掺杂活化退火的步骤。这禁止在预制金属线上制造硅CMOS，因为高温硅CMOS处理将损坏或破坏这些底部金属层。

实验测量-选择1.8V的电源电压(V_DD)以最大化CNT CMOS数字逻辑的噪声恢复力，给定实验测量的所制造的CNFET的转移特性(噪声恢复力由静态噪声容限度量来量化：参见在文稿中的DREAM)。为了与每个RV16X-NANO芯片接口，使用高信道计数数据采集系统(120个信道)，其提供10kHz的最大时钟频率，同时对所有信道同时采样。这将运行RV16X-NANO的频率限制为10kHz，在该频率处功率消耗是969μW(由泄露电流支配)。然而，这不是RV16X-NANO的最大时钟速度；在物理设计中，在工业实践VLSI设计流程中使用实验校准的CNFET紧凑模型和工艺设计套件(PDK)，最大报告时钟频率是1.19MHz，由Cadence

遵循所有逻辑门的布局和布线来报告。

VLSI设计方法-RV16X-NANO的设计流程利用工业标准工具和技术：创建了用于CNFET的标准工艺设计套件(PDK)以及用于CNFET的标准单元库，其与现有EDA工具和基础设施兼容而无需修改。这使得能够利用几十年的现有EDA工具和基础设施来设计、实现、分析和测试使用CNFET的任意电路，这对于在主流中广泛采用的CNFET电路可能是重要的。

RISC-V实现的高级描述是以Bluespec编写，且接着编译成标准寄存器传送级(RTL)硬件描述语言(HDL)：Verilog。Bluespec使得能够测试以汇编代码编写的所有指令(在图21A-21C中列出)(例如，使用汇编语言命令)以验证RV16X-NANO的正确功能性。每个指令的功能测试也被编译成波形，并在Bluespec所产生的RTL上测试，使用

验证它们，以验证RTL的正确功能(输入和输出被记录并被分析为Verilog变更转储(.vcd)文件)。图12A-12B示出每个模块的RTL描述。

接下来是RV16X-NANO的物理设计，包括利用实施DREAM的标准单元库的逻辑综合(参见方法：DREAM实现)、布局和布线、寄生参数提取和设计签收(即，设计规则检查(DRC)、布局对示意图(LVS)、最终GDSII的验证)，如图14A-14G所示。使用Cadence

将RTL综合为数字逻辑门，使用CNFET PDK和标准单元库的以下部件：包含所有标准库单元的功率/时序信息的LIBERTY文件(.lib)、包含所有标准库单元的抽象视图(例如，信号/功率引脚位置和布线阻塞信息)的单元宏布局交换格式(LEF)文件(.macro.lef)、包含金属布线层信息(例如，金属/通孔宽度/间距)的技术LEF文件(。技术LEF)、以及后端制程(BEOL)寄生信息(.qrcTech文件)。为了实施DREAM，使用标准单元库中的库单元的子集，包括具有基于反相器和nor2的逻辑级(用于组合逻辑)的单元，和使用三态反相器的逻辑级(用于时序逻辑)，以及填充单元(用于连接电源轨)和解码单元(用于增加电源轨V_DD和V_SS之间的电容)；具体地，这23个细胞包括(见图19)：以及2_x1、buf_x1、buf_x2、buf_x4、buf_x8、decap_x3、decap_x4、decap_x5、decap_x6、decap_x8、dff2xdlh_x1、fand2stk_x1、inv_x1、inv_x2、inv_x4、inv_x8、inv_x16、mux2nd2_x1、nand2_x1、nor2nd2_x1、or2nd2_x1、xnor2nd2_x1和xor2nd2_x1。在综合期间，所有输出焊垫都用库单元BUF_X8缓冲以驱动输出焊垫，使得没有信号同时驱动输出焊垫以及另一逻辑级以防止核中的过度电容性负载。而且，为了在准备布局布线时使布线拥塞最小化，寄存器文件(包含4个寄存器，如图12A-12B中所述)直接由Verilog HDL综合(而不是“手工”设计或使用存储器编译器)，使得包括状态元素(寄存器)的D触发器(dff2xdlh_x1：图19)可以分散在整个芯片中以降低总的布线长度。最终网表被平坦化，因此没有层次结构，并且因此逻辑可以在模块边界上被优化，并且然后被输出用于布局和布线。

使用Cadence

执行布局布线，加载从Cadence

输出的综合网表。标准库单元的核布局被定义为6.912mm×6.912mm。给定来自综合的标准单元库和逻辑门计数(以及2_x1:188、buf_x1:3、buf_x8:82、buf_x16:25、dff2xdlh_x1:68、fand2stk_x1:15、inv_x1:75、inv_x2:15、inv_x4:10、inv_x8:27、mux2nd2_x1:189、nand2_x1:625、nor2nd2_x1:27、or2nd2_x1:211、xnor2nd2_x1:14、xor2nd2_x1:8)，所得标准单元放置利用率为40％。I/O的焊垫环被定义为具有160个焊垫的另一单元：每一侧40个，最小宽度为170μm，最小间距为80μm，总计节距为250μm。输入主要朝向芯片的顶部，输出主要在底部，电源/接地(V_DD/V_SS)焊垫在侧面(图11A-11B)。除了核区域之外，对于核区域(包含所有标准库单元)周围的信号布线，例如对于相对长的全局布线信号，允许640μm的附加边界。在进行布局的同时，优化均匀的单元密度和低布线拥塞。使用第5金属层(如图11A-11B所示)将电源网格限定在核区域的顶部，而不消耗金属层内的任何附加布线资源用于信号布线。时钟树被实现为由所有68个D触发器(对于CLK和反相时钟：CLKN中的每一个)加载的单个高扇出网络，其直接连接到输入焊垫，以最小化寄存器之间的时钟偏移变化。

所有的布线信号和过孔被限定在栅格上，其中在每个金属层上启用布线凹凸以实现以相邻金属迹线之间的最大间距为目标的优化。在这个布线阶段之后，执行递增放置以进一步优化拥塞，然后插入填充单元和解填充单元以连接相邻库单元之间的电源轨，并增加V_DD和V_SS之间的电容以提高信号完整性。在这种递增布置之后，进行最后的布线，重新连接所有信号并布线到焊垫，包括详细布线以修复所有DRC违例(例如，金属短路和间隔违例)。最后，提取寄生电阻和电容以完成功率/时序分析，并且输出最终网表以量化所有连接的逻辑级对的静态噪声容限。GDSII从Cadence

流出，并且被引入到Cadence

用于最终DRC和LVS，使用带有Mentor Graphics

的标准验证规则格式(SVRF)规则文件。在RTL功能仿真环境中再次使用综合网表，以使用Synopsys

验证所有指令的适当功能，其中每个测试的波形存储在Verilog变化转储(.vcd)文件中。注意，这些波形构成测试最终制造的CNFET RV16X-NANO的输入波形，以及从核输出的预期波形，如图13A-13C所示。

一旦完成了用于核的GDSII，就在完整管芯中例示该GDSII，该完整管芯包含在中间的核、对准标记、以及围绕核外部的测试结构(包括所有标准库单元、CNFET、以及用于提取布线/过孔寄生电阻和电容的测试结构)，如图18所示。然后将该管芯(2cm×2cm)平铺到150mm晶片上，每个晶片包括32个管芯(6×6个管芯阵列，在拐角中减去4个管芯)。对整个晶片平整GDS中的每一层，然后释放以用于制造。

为了实现DREAM：

产生“DREAM SNM表”-对于标准单元库中的每个逻辑级对，如下定量其对m-CNT的敏感性：使用知晓变化的CNFET SNM模型来计算每个CNFET是否包括m-CNT的所有可能组合的SNM(例如，在(nand2、nor2)逻辑级对中，存在2⁸个这样的组合，因为总共存在8个CNFET)。将最小计算的SNM记录在表中：DREAM SNM表(图6B)。

确定禁止的逻辑级对-选择SNM截止值(SNM_C)，使得在物理设计期间禁止DREAMSNM表中SNM小于SNM_C的所有逻辑级对(例如，在图16B中，具有大于82的值的条目满足SNM_C并且是容许的，而具有82和以下的值的条目是禁止的级联逻辑门对)。

物理设计-使用行业-实践设计流程和电子设计自动化(EDA)工具，以实现VLSI电路而不使用禁止的逻辑级对。理想地，EDA工具将使得设计者能够在功率/时序/区域优化期间设定禁止哪些逻辑级对，但是这当前不是所支持的特征。为了演示DREAM，创建包括库单元的子集的DREAM实施库，使得没有单元的可能组合可被连接以形成禁止的逻辑级对

DREAM的一个参数是SNM_C(如上所述)：更大的SNM_C禁止更多的逻辑级对，导致具有更高能量/延迟/面积成本的更好的p_NMS(反之亦然)。为了满足目标p_NMS约束(例如，p_NMS≥99％)，在最小化成本的同时，可以通过对分搜索来优化SNM_C：

1)初始化SNM_C的下限(L)和上限(U)。L＝0，并且U是SNM_C的最大值，其使得EDA工具能够综合任意逻辑功能(例如，禁止除了(inv,inv)之外的所有逻辑级对将是不够的)；

2)使用SNM_C＝(L+U)/2找到p_NMS。记录禁止的逻辑级对的集合，以及电路物理设计、p_NMS、能量、延迟和面积；

3)如果p_NMS满足目标约束(例如，p_NMS≥99％)，则设定U＝SNM_C。否则，设定L＝SNM_C；

4)设定SNM_C＝(L+U)/2。如果已经针对所得到的禁止逻辑级对的集合分析了p_NMS，则终止。否则，返回#2。

对于#2中记录的所有物理设计，选择满足具有最小能量/延迟/面积成本的目标p_NMS约束的一个。实现DREAM的成本是10％能量、＜10％延迟和＜20％面积；在EDA工具内集成DREAM-使能p_NMS优化同时具有功率/时序/面积优化是用于改进p_s相对于功率/时序/面积折衷的未来工作。

实施例4

标准单元库-作为CNFET PDK的一部分，使用Cadence

创建参数化单元(Pcell)对于n-CNEET和p-CNFET，具有以下开放访问(OA)层：CNFET栅极、goxcut(CNFET栅极与源极/漏极之间的通孔)、有源、sdp(p-CNFET源极/漏极)、pp(p-CNFET上的钝化以屏蔽n-CNFET的掺杂氧化物)、sdn(n-CNFET源极/漏极)、dopecut(p-CNFET上的蚀刻掺杂氧化物)和m5(顶层金属)。CNFET Pcell提供以下用户控制的部件描述格式(CDF)参数，其都作为设计者的输入提供，并且使用设计规则检查(DRC)和布局与示意图(LVS)规则提取：CNFET宽度、物理栅极长度、沟道长度、栅极欠重叠、CNT有源区的水平边缘上的源极/漏极/栅极延伸区宽度、以及CNT有源区的垂直边缘上的源极/漏极延伸区长度。这些CDF参数也使用DRC连同其它设计规则例如CNT有源区和goxcut Via(连接层：栅极和sdp)之间的最小间距一起自动检查。使用LVS(使用与集成在Cadence

内的Mentor Graphics

兼容的标准规则验证格式(SVRF))提取的CNFET器件使用被校准为来自CNFET的实验测量数据的广泛使用的虚拟源FET模型(Verilog-A中写的紧凑模型)来实例化CNFET。

CNFET Pcell与PDK中的其它OA层结合使用(例如，m1＝金属布线层，v1g＝m1与CNFET栅极之间的通孔，v_sd_m5＝NMOS源极/漏极与金属5功率分布之间的通孔)，以在标准库单元中创建63个单元；图19中展示每一标准单元的图像、布局、示意图及实验测量的波形。为了促进自动化和紧凑的布置和布线，标准单元按照具有等于16条金属迹线的标准单元高度的惯例来设计，包括一条共享电源轨(V_DD)和一条共享接地(V_SS)轨(在标准单元的垂直相邻行之间共享)，并且一些单元是“双高度单元”，其包括32条金属迹线并且符合由布置和布线工具使用的相同的常规的基于位置的布置方法(例如，Synopsys IC

和Cadence

)标准库单元也符合传统的基于CMOS的布局类型，其中PMOS FET水平对准(例如，在布局的上半部朝向V_DD轨线)，NMOS FET水平对准(例如，在布局的下半部朝向V_SS轨线)。在用于标准单元的16个金属迹线中，3个用于电源轨，3个用于n-CNFET和p-CNFET宽度中的每一个，7个用于信号布线(p-CNFET和V_DD之间的2个迹线，n-CNFET和V_SS之间的2个迹线，和n-CNFET和p-CNFET之间的3个迹线)，从而为局部互连(例如，在标准单元内和标准单元之间)创建布线资源，以及用于全局信号布线(用于布局布线工具)。

图19中示出每个单元的布局，以及使用LVS自动提取的每个标准单元的示意图(并且对照Cadence

中绘制的示意图进行验证)。然后，这些网表与Cadence

结合使用，用于库功率/时序表征，例如，计算上升/下降延迟/输出转换速率/能量消耗作为输出负载电容和输入转换速率的函数。通过Cadence

量化的附加度量包括单元泄漏功率和时序逻辑的时序约束表(例如，建立时间、保持时间、最小时钟脉冲宽度)。结果被写成标准文件格式(LIBERTY文件：lib)用于综合和布局布线。除了.lib文件之外，使用Cadence

来创建布局交换格式文件(定义了用于位置和路线的抽象标准单元视图，包括引脚位置、电源轨位置和阻塞信息)。然后，结合PDK中的其他技术文件(用于技术层的.lef，例如，定义用于金属布线的层和规则，以及定义技术层之间的寄生信息的.ict/.qrcTech文件)，将这些用于标准库单元的.lib和.lef文件用于综合以及布局和布线。

为了实验性地表征及校准标准单元库，每一标准单元均与RV16X-NANO一起制造。如图18所示，每个管芯在其中心包含RV16X-NANO处理器核，其由周边上的测试电路围绕。为了包装，在切割期间去除这些测试结构以隔离RV16X-NANO处理器核。测试电路包含用于RV16X-NANO的＞100个制造过程步骤中的过程监控的测试结构，而且还包含所有标准单元。图19显示该库中的每一标准单元的影像、示意图及测量，其说明正确的功能性、高输出电压摆动(>99％V_DD摆动)及高增益(＞15)。输出电压摆动被定义为当输入电压从0扫到V_DD时最大输出电压和最小输出电压之间的差。增益被定义为当V_输入从0扫描到V_DD时|dV_输出/dV_输入|的最大值。

RISC-V：操作细节-RV16X-NANO处理器被实现为具有3个不同状态的有限状态机(FSM)：INST_FETCH(当它从存储器请求指令时)、EXECUTE(当它执行指令时)和LOAD_FINISH(当它从存储器加载数据时)。它从在INST_FETCH中初始化的RESET中出来，其中程序计数器被设定为0，并且因此它从存储器中的地址0取出指令并且前进到EXECUTE状态。遵循RISC-V规范，32位指令是4种基本指令类型(R型、I型、S型或U型)之一，其中在指令内有5种立即数变化(I-立即数、U-立即数、S-立即数、B-立即数、J-立即数)，形成6种可能的指令格式(类型-立即数)：R，I-I，I-U，S-B，S-S，U-J：对于这些指令的位级描述，参见图21A-21C。指令在“解码”块(图12A-12B)中被解码为这些格式之一，然后“解码”块访问寄存器文件(例如，要读取哪些寄存器)并向执行块提供输入。这些输入包括：从寄存器文件读取的16位值、从指令解码的立即值、程序计数器的当前值和控制信号，以从子块选择指令，所述子块包括：加、移位、逐位与、逐位或、逐位异或、小于比较、相等比较(图12A-12B)。这些控制块的输出确定将哪些值回写到寄存器中(例如，对于算术运算，诸如加/减)，以及将哪些值回写到存储器中。执行块还(例如)基于递增(下一pc＝pc+4)或以其它方式针对条件分支或无条件跳跃计算程序计数器的下一值。对于加载和存储，在EXECUTE状态下执行指定的存储器访问。对于加载，处理器继续到LOAD_FINISH状态以将加载响应写入到寄存器文件且接着请求下一指令。对于存储，处理器继续到INST_FETCH状态以获取下一指令。所有其它指令取出下一个指令作为EXECUTE状态的一部分。这种操作模式在程序的完全执行期间继续，并且遵守RISC中的规范。ORG根据RV32E规范，但减少了寄存器的数量(4个而不是16个)，并且具有16位数据字而不是32位数据字(寄存器文件中的所有寄存器是16位而不是32位)，但指令保持32位。所有指令的完整列表在图26中，其是RISC-V规范中RV32E的完整列表。为了将RV32E调整到16位，指令长度保持为32位，并且通过截去上32位，对16位值而不是32位值执行所有数据操作。

使用RISC-V规范的RISC-V规范和用于基于SMT的硬件模型检查的工具的RISC-形式套件，形式地验证了从中得出16位处理器的完整的32位RISC-V处理器。riscv-形式套件包含一组描述RISC-V处理器的正确行为的规范。这些规范是以对从被添加到被测处理器的跟踪发送接口(被称为RISC-V格式接口(RVFI))发出的分组执行的检查的形式。存在用于每一RISC-V指令的规范，其检查个别RVFI包以确保每一指令被正确地实施，例如，ADD指令正确地实施加法。还存在确保微架构被正确实现的规范，其针对必要属性检查RVFI分组的有界序列，例如读取寄存器返回写入其的最后值。这两组规范都在Verilog中用简单的可综合代码和立即断言语句来实现。已经对照参考RISC-V软件仿真器SPIKE和以Haskell编写的另一形式规范验证了RISC-形式套件中的规范。

RISC-形式套件还包含使用SymbiYosys框架对这些规范中的每一个执行基于SMT的硬件模型检查的工具。riscv-形式套件内的脚本为规范的每段产生SymbiYosys配置文件。这些配置文件可以与SymbiYosys一起使用，以分别对规范的每一部分执行有界模型检查。

为了相对于RISC-形式格式验证32位RISC-V处理器，添加RVFI端口以发出关于所执行的每一指令的信息，且实施处理器的包装器以匹配RISC-形式格式所预期的接口的其余部分。SymbiYosys框架用于使用Boolector SMT解算器以30个时钟周期的深度运行有界模型检查，从而导致所有42个测试通过。SMT解算器使用的自由变量是存储器响应和寄存器文件复位值。这允许SMT解算器从寄存器文件的任意初始状态探索指令的任意序列，直到30个时钟周期。使用30个时钟周期的深度远远足以覆盖处理器的所有可达微体系结构状态。

RINSE方法表征-除了演示RINSE将CNT聚集缺陷密度降低＞250×的能力之外，RINSE还进一步表征为显示RINSE方法没有负面影响CNFET性能。如图22A-22E所示，RINSE前后的CNT沉积的扫描电子显微镜(SEM)图像示出可忽略的CNT密度变化。因此，RINSE不从晶片表面去除CNT，即使在进行RINSE超声处理＞60分钟之后。此外，在已经和尚未经历RINSE的样本上制造的CNFET呈现电特性的最小变化(图22B，注意，对于一组CNFET的I_D-V_GS的可忽略变化)。RINSE不仅不影响p-CNFET，CNFET仍然可以经历MIXED掺杂工艺(包括静电掺杂氧化物)以实现n-CNFET(图22C)。

MIXED方法表征-图23A-23B提供了MIXED CNFET CMOS工艺的附加表征，实现了大面积(150mm衬底)、均匀和高产量CNFET CMOS逻辑的首次演示。

图15B示出具有测试模式的150mm晶片(每个管芯具有10,400个CNFET CMOS双输入“非或”(NOR2)逻辑门)。制造并测量单独的NOR2逻辑门，因为它能够表征关键门级度量，例如电压转移曲线(VTC，其用于计算级联逻辑门的静态噪声容限)ⁱ、增益和输出电压摆动。这些度量的解释在图23A中示出。图23B示出从图15D所示的10,400个逻辑门中对所有实验测量的VTC的这些关键度量的提取分布(这些是管芯内所有10,400个CNFET CMOS NOR2逻辑门的VTC，没有排除逻辑门)。为了说明一致性，管芯内所有逻辑门的功能成品率(输出电压摆动＞70％)是10,400/10,400，并且平均输出电压摆动＞98％，标准偏差＜2％。通过从与10,400个逻辑门中的每一个相关联的VTC中提取V_OH、V_OL、V_IH、V_IL，能够计算两个级联的NOR2门(即，具有驱动逻辑门和加载逻辑门)的所有组合的静态噪声容限(SNM)。图22C示出级联逻辑门对(即，具有驱动逻辑门和加载逻辑门)的＞100百万个组合的SNM的分布：99.93％的逻辑门对具有正噪声容限(即V_OH ^(DR)>V_IH ^(LD)和V_OL ^(DR)<V_IL ^(LD)，其中(DR)用于驱动逻辑门且(LD)用于加载逻辑门)，从而指示正确的级联逻辑门功能性。所有这些特征都是在1.2V_DD的定标电源电压下执行的。

此外，图22D示出噪声容限违例(SNM＜0)可以部分归因于晶片处理(即，不是CNT)，因此可以通过优化处理(例如，在150mm晶片上的ALD掺杂氧化物均匀性)来改善。如图22D中可见，存在V_IH的空间相关性(作为计算SNM的示例参数；其它参数表现出类似的空间相关性)：V_IH在整个管芯上增加(从顶部到底部增加)。V_IH的变化对应于CNFET阈值电压的轻微变化。阈值电压变化不是均匀分布的，而是具有空间依赖性的事实，示出阈值电压变化的一部分(以及因此SNM的变化)是由于晶片级处理相关的变化(CNT沉积在150mm的晶片上更均匀)。

另外，为了演示MIXED在150mm衬底上是晶片级可缩放的，图22E示出第一个150mm晶片级的CNT CMOS表征：在分布在150mm晶片上的4个附加管芯上的测量(从每个管芯中的10,000个总体中随机采样1,000个CNT CMOS NOR2逻辑门，没有逻辑门从分析中省略)示出150mm晶片上的成品率(晶片上的总产量：14,400个逻辑门，57,600个CNFET)。这是通过将RINSE与稳健的MIXED CNT CMOS工艺结合而实现的大面积、均匀和高产量CNT CMOS逻辑的首次演示。

自从十年前首次CNFET演示以来，克服金属CNT的现有工作-m-CNT的存在已经成为CNT领域的主要障碍。尽管已经响应m-CNT开发了各种技术，但是没有技术实现用于实现CNFET数字VLSI系统所需的s-CNT纯度。虽然以前的工作已经基于限制m-CNT引起的泄漏功率设定了p_S要求，但是没有现有的工作已经基于由于用于VLSI电路的物理设计的m-CNT而引起的泄漏增加和SNM降级为p_S提供了指导；尽管99.999％p_S足以将EDP降低限制在＜5％，图24A-24E示出SNM对纯度的要求严格得多：p_S～99.999,999％，实现p_NMS≥99％(针对1百万个栅极电路)。

为了量化m-CNT对VLSI电路的影响，分析从OpenSparc T2的处理器核综合的电路模块，该处理器核是与商业Oracle/SUN Niagara 2系统非常相似的大的多核芯片；因此，这些结果示出实际VLSI电路中存在的影响，例如线路寄生效应、满足时序约束的缓冲器插入、以及时序逻辑元件中交叉耦合逻辑级的SNM，这些影响在小电路基准中不存在。使用ASAP7工艺设计套件(PDK)中包括的源自参考文库“ASAP7sc7p5t”的标准细胞文库，以在实例7nm技术节点创建OpenSparc模块的物理设计，以比较对于VLSI电路实现p_NMS＝99％所需的优化能量、延迟、面积和p_S。允许所有逻辑级对的基线情况需要p_S≥99.999,996,3％以实现p_NMS≥99％(对于SNM_R＝V_DD/5)。

CNT的制造方法的性能成本-CNT(RINSE、MIXED和DREAM)的制造方法以较低的成本克服了未来CNT技术在性能或能量效率方面所面临的主要障碍。首先，RINSE不降低CNFET性能：这在图22A-22E中通过实验证实。其次，MIXED使能CMOS CNFET，而无需对晶体管结构进行显著(或昂贵)的改变(例如，将增加寄生效应的附加FET栅极或3D FET几何结构)，并且无需强加将影响电路布局的附加设计规则(事实上，尽管在本说明书中未讨论，但是由于缺乏由许多硅基技术中的n/p阱、阱抽头或掺杂注入所强加的设计约束，CNFET CMOS可以潜在地使能相对于硅更紧凑的电路布局)。最后，DREAM还使得在m-CNT存在的情况下，使用目前可获得的s-CNT纯度能够保持CNFET EDP益处。尽管完美的、无差异的CNFET技术在7nm节点(山丘18)处可以提供相对于硅的9.0×EDP益处，但是DREAM在最坏的情况下仍然能够实现7.4×EDP益处，尽管有99.99％s-CNT纯度(即，尽管理想的CNT技术保证9×EDP益处，但是最坏情况下的10％能量和10％延迟成本将该9×EDP益处降低到9×/(1.1*1.1)＝7.4×，因为能量和延迟都增加了1.1×)。尽管在这种特定情况下DREAM的成本是量化的，但是DREAM是在存在变化(例如m-CNT)的情况下，用能量、延迟和面积来权衡电路噪声抗扰性的通用技术。因此，DREAM为电路设计者提供了多种解决方案，这些解决方案具有不同的成本和噪声抗扰性改善，以满足设计目标。因此，存在多个路径以进一步降低DREAM的成本：(1)随着s-CNT纯度持续提高，DREAM的成本也将自然地提高(＜10％能量，＜10％延迟，＜20％面积，是目前已经商业上可获得的99.99％s-CNT纯度，提高s-CNT纯度将降低DREAM带来的成本)；以及(2)分析考虑使用实施DREAM的标准单元库(如方法中所述)实现的DREAM，使得当今的标准EDA工具(即使它们当前不知道DREAM)仍然可以通过避免在逻辑综合和布图布线期间使用禁止的逻辑阶段来实现DREAM。然而，将DREAM直接集成到综合和布局布线算法中可以进一步优化功率/时序/面积，同时满足噪声容限约束，进一步降低与DREAM相关联的任何成本。

DREAM是实现CNFET的益处的主要步骤，克服了m-CNT的主要障碍。与先前的工作相反，DREAM不需要额外的CNT特定处理来移除m-CNT，使得能够以目前商业上可获得的CNT纯度制造CNFET电路(将所需的CNT纯度放宽～10,000×)。作为用于提高噪声容限弹性的一般技术，DREAM可以应用于任意数字逻辑VLSI电路以及广泛的技术。

通过使这种电路对几种不同类型的辐射效应(例如总电离剂量和软错误)更稳健，为如本文所述的改进的SNM而专门设计的集成电路可以用于(例如)空间应用。它们也可用于超低功率应用和亚阈值电路，以使得能够使用较低的电源电压。虽然本文关于包含CNT的电路进行描述，但此些设计方法可大体适用于任何基于晶体管的电路/技术。

结论

本文中所描述的所有参数、尺寸、材料和配置意图为示例性的，且实际参数、尺寸、材料和/或配置将取决于本发明教示所用于的一个或多个特定应用。应理解，前述实施例仅借助于示例呈现，并且在所附权利要求书和其等效物的范围内，可以用与具体描述和要求的不同的方式实践发明性实施例。本公开的发明性实施例针对本文所述的每个单独的特征、系统、物品、材料、套件和/或方法。

另外，两个或更多个此类特征、系统、物品、材料、套件和/或方法(如果此类特征、系统、物品、材料、套件和/或方法并非互不一致)的任何组合包含在本公开的发明性范围内。在不脱离本公开的范围的情况下，可以在示例性实施方式的相应元件的设计、操作条件和布置中做出其它替换、修改、改变和省略。使用数值范围并不能排除以相同方式实现相同功能以产生相同结果的范围之外的等效值。

上述实施例可以以多种方式实现。例如，实施例可以使用硬件、软件或其组合实施。当以软件实施时，可以在合适的处理器或处理器集合(无论是在单台计算机中设置还是分布在多台计算机中)上执行软件代码。

进一步地，应当理解，计算机可以以多种形式中的任何一种来具体实施，诸如机架式计算机、台式计算机、膝上型计算机或平板计算机。另外，计算机可以被嵌入通常不被认为是计算机但具有合适的处理能力的设备中，包括个人数字助理(PDA)、智能电话或任何其他合适的便携式或固定电子设备。

而且，计算机可以具有一个或多个输入和输出设备。这些设备尤其可以用于呈现用户接口。可以用于提供用户接口的输出设备的实例包括用于视觉呈现输出的打印机或显示屏、以及用于听觉呈现输出的扬声器或其它声音生成设备。可以用于用户接口的输入设备的实例包括键盘和指向设备，诸如鼠标、触摸板以及数字化平板电脑。作为另一个实例，计算机可以通过语音标识或其它可听格式接收输入信息。

此类计算机可以通过适当形式的一个或多个网络互连，包括局域网或诸如企业网络的广域网、智能网络(IN)或因特网。此类网络可以基于适当的技术，可以根据适当的协议运行，并且可以包括无线网络、有线网络或光纤网络。

本文概述的各种方法或过程可以被编码为软件，该软件可在采用多种操作系统或平台中的任何一种的一个或多个处理器上执行。另外，此类软件可以使用多种合适的编程语言和/或编程或脚本工具中的任何一种来编写，并且还可以被编译为可执行的机器语言代码或在框架或虚拟机上执行的中间代码。一些实现方式可以具体地采用特定操作系统或平台以及特定编程语言和/或脚本工具中的一个或多个来促进执行。

另外，各种发明概念可体现为一种或多种方法，已提供其至少一个示例。作为方法的一部分执行的动作可在一些情况下以不同方式排序。相应地，在一些发明性实施方案中，可以不同于具体说明的次序的次序执行给定方法的相应动作，其可包含同时执行一些动作(即使此类动作在说明性实施例中展示为循序动作)。

本文提及的所有公开案、专利申请案、专利和其它参考文献都以全文引用的方式并入。

应理解，如本文中定义和使用的所有定义都优先于字典定义、以引用的方式并入的文档中的定义和/或定义的术语的普通含义。

如本文在说明书和权利要求中所使用的不定冠词“一”除非明确相反指示，否则应理解为意味着“至少一个”。

如本文在说明书和权利要求书中所用，短语“和/或”应理解为意指如此结合的要素中的“任一个或两个”，即，要素在一些情况下结合存在并且在其它情况下分开存在。用“和/或”列出的多个要素应以相同方式解释，即，要素中的“一个或多个”如此结合。除了由“和/或”子句具体指出的元件之外，还可以任选地存在其它元件，无论与具体指出的那些元件相关还是无关。因此，作为非限制性实例，当结合开放式语言(例如“包括”)使用时，提及“A和/或B”在一个实施例中可以仅指A(任选地包含除B之外的元素)；在另一个实施例中仅指B(任选地包含除A之外的元素)；在又一个实施例中，兼指A和B(任选地包含其它元素)；等等。

如本文在本说明书和权利要求书中所用，“或”应理解为具有与如上所定义的“和/或”相同的含义。举例来说，当在列表中分隔多个项目时，“或”或“和/或”将解释为包含性的，即，包含至少一个，但也包含数个要素或要素列表中的一个以上要素和任选地额外未列出的项目。只有明确相反指示的术语，如“仅仅……中的一个”或“恰好……中的一个”或当在权利要求书中使用时“由……组成”将指的是包括多个元件或元件列表中的恰好一个元件。一般来说，如本文中所用的术语“或”当前面是例如“任一”、“……中的一个”、“仅……中的一个”或“恰好……中的一个”等排它性术语时，仅应解释为指示排它性替代方案(即，“一个或另一个但并非两者”)。“基本上由……组成”当在权利要求书中使用时，应具有如其在专利法领域中所用的普通含义。

如本文在说明书和权利要求书中所使用的，在提及一个或多个元件的列表时，短语“至少一个”应理解为指选自该元件列表中的任何一个或多个元件的至少一个元件，但不一定包含元件列表中具体列出的每个元件中的至少一个，并且不排除元件列表中的元件的任何组合。此定义还允许除了元素列表内具体识别的短语“至少一个”所指的元素之外的元素可任选地存在，无论其是否与具体识别的那些元素相关。因此，作为非限制性实例，在一个实施例中，“A和B中的至少一个”(或，等同地，“A或B中的至少一个”，或等同地，“A和/或B中的至少一个”)可以指代至少一个，任选地包含多于一个A，而不存在B(并且任选地包含除了B之外的元件)；在另一实施例中，可以指代至少一个，任选地包含多于一个B，而不存在A(并且任选地包含除了A之外的元件)；在又一实施例中，可以指代至少一个，任选地包含多于一个A，和至少一个、任选地包含多于一个B(并且任选地包含其它元件)；等。

在权利要求书中以及在上述说明书中，例如“包括”、“包含”、“带有”、“具有”、“含有”、“涉及”、“容纳”、“由……组成”等所有连接词应理解为是开放的，即，意指包含但不限于。如美国专利局专利审查程序手册第2111.03节所述，只有过渡短语“由…组成”和“基本上由…组成”才应分别是封闭的或半封闭的过渡短语。

Claims (24)

1.一种用于设计集成电路的系统，所述系统包括：

数据库，所述数据库用于存储所述集成电路的逻辑级的指示；以及

处理器，所述处理器可操作地耦合到所述数据库，以便：

对于每个逻辑级对计算静态噪声容限(SNM)，所述SNM表示所述逻辑级对在连接时噪声抗扰性；

基于预定最小SNM值和预定最大SNM值来设定SNM阈值的初始值；

将容许的连接的逻辑级对标识为具有高于所述SNM阈值的SNM的那些连接的逻辑级对；

仅使用所述容许的连接的逻辑级对来生成所述集成电路的电路设计；以及

基于所述电路设计来确定所述集成电路的性能参数。

2.根据权利要求1所述的系统，其中所述处理器还被配置为：

基于所述电路设计满足预定噪声标准的可能性来确定经调整的SNM阈值；

将经调整的容许的连接的逻辑级对标识为具有高于所述经调整的SNM阈值的SNM的那些连接的逻辑级对；以及

仅使用所述经调整的容许的连接的逻辑级对来生成所述集成电路的经调整的电路设计。

3.根据权利要求1所述的系统，其中所述性能参数是功耗、切换延迟或表面积中的至少一者，并且其中所述处理器还被配置为：

基于所述电路设计满足预定噪声标准的可能性来计算经调整的SNM阈值；

基于所述经调整的SNM阈值迭代地重复所述标识、生成、计算步骤以生成电路设计集合，直到所述电路设计集合中的两个电路设计包括相同的容许的连接的逻辑级对；以及

选择所述电路设计集合中的电路设计，所述电路设计(a)具有99％的满足所述最大噪声标准的可能性，以及(b)对于以下中的一者或多者在所述电路设计集合中具有最低值：功耗、开关延迟或表面积。

4.根据权利要求1所述的系统，其中所述性能参数是功耗、切换延迟或表面积中的至少一者。

5.根据权利要求1所述的系统，还包括：

制造单元，所述制造单元可操作地耦合到所述数据库以基于所述电路设计来制造集成电路。

6.根据权利要求1所述的系统，其中所述多个逻辑级包括至少一个碳纳米管场效应晶体管(CNFET)，并且所述集成电路具有小于100％的半导体-碳纳米管(s-CNT)纯度。

7.根据权利要求1所述的系统，其中所述电路设计包括至少一千个连接的逻辑级。

8.根据权利要求1所述的系统，其中所述处理器被配置为通过针对所述连接的逻辑级对中的金属碳纳米管(m-CNT)的不同数量测量所述连接的逻辑级对的电压转移特性来计算所述连接的逻辑级对的所述SNM。

9.一种制造集成电路的方法，所述方法包括：

对于可能用于所述集成电路中的每个连接的逻辑级对，确定具有金属碳纳米管(m-CNT)的所述连接的逻辑级对的静态噪声容限(SNM)，所述SNM表示所述逻辑级对在被制成具有m-CNT时的噪声抗扰性；以及

制造仅包括SNM高于阈值SNM的那些连接的逻辑级对的所述集成电路。

10.根据权利要求9所述的方法，其中确定每个连接的逻辑级对的所述SNM包括确定所述连接的逻辑级对中的m-CNT的所有可能组合。

11.根据权利要求9所述的方法，还包括：

确定仅使用SNM高于所述阈值SNM的那些连接的逻辑级对满足所有噪声容限约束的概率；以及

基于仅使用SNM高于所述阈值SNM的那些连接的逻辑级对满足所有噪声容限约束的概率来调整所述阈值SNM。

12.根据权利要求9所述的方法，还包括：

将可能用于所述集成电路中的所述连接的逻辑级对的SNM模型存储在库中；以及

利用链接到所述库的电子设计自动化工具设计所述集成电路。

13.一种根据权利要求9所述的方法制造的集成电路。

14.一种集成电路，包括：

多个逻辑级，所述多个逻辑级包括碳纳米管场效应晶体管(CNFET)，所述多个逻辑级具有至少99％的所述CNFET满足所有噪声容限约束的概率，并且所述CNFET具有在99.9％和99.99999％之间的半导体碳纳米管纯度。

15.如权利要求14所述的集成电路，其中所述多个逻辑级包括至少一千个逻辑级。

16.一种制造集成电路的方法，所述方法包括：

对于可能用于所述集成电路中的每个连接的逻辑级对，确定所述连接的逻辑级对的静态噪声容限(SNM)，所述SNM表示所述逻辑级对的噪声抗扰性；以及

基于所述连接的逻辑级对的所述SNM和满足所述集成电路的所有噪声容限约束的期望概率，选择用于所述集成电路的连接的逻辑级对。

17.根据权利要求16所述的方法，还包括：

基于在第一连接的逻辑级对中具有金属碳纳米管场效应晶体管的概率来确定所述第一连接的逻辑级对的所述SNM。

18.根据权利要求16所述的方法，还包括：

基于第一连接的逻辑级对中的晶体管的器件到器件变化性来确定所述第一连接的逻辑级对的所述SNM。

19.一种用于设计集成电路的方法，所述方法包括：

a)对于多个连接的逻辑级中的每个连接的逻辑级对，计算静态噪声容限(SNM)，所述SNM表示所述连接的逻辑级对在所述连接的逻辑级对中的至少一个逻辑级包括金属碳纳米管(m-CNT)时的噪声抗扰性；

b)基于预定最小SNM值和预定最大SNM值来设定SNM阈值的初始值；

c)将容许的连接的逻辑级对标识为具有高于所述SNM阈值的SNM的那些连接的逻辑级对；

d)仅使用所述容许的连接的逻辑级对来生成集成电路的电路设计；

e)基于所述电路设计满足预定噪声标准的可能性来调整所述SNM阈值；

f)基于经调整的SNM阈值迭代地重复步骤(c)、(d)和(e)以生成电路设计集合；以及

g)当所述电路设计集合中的两个电路设计包括相同的容许的逻辑级对时，选择所述电路设计集合中的的电路设计，所述电路设计1)具有99％的满足最大噪声标准的可能性，以及2)对于功耗、切换延迟和/或表面积，在所述电路设计集合中具有最低值。

20.根据权利要求19所述的方法，其进一步包括基于所述选的电路设计制造所述集成电路。

21.根据权利要求20所述的方法，其中所述集成电路具有至多99.99％的半导体-碳纳米管(s-CNT)纯度。

22.根据权利要求19所述的方法，其中所述集成电路包括至少一千个连接的逻辑级。

23.根据权利要求19所述的方法，其中所述集成电路包括至少一百万个连接的逻辑级。

24.根据权利要求19所述的方法，其中(b)包括针对所述连接的逻辑级对中的至少一个连接的逻辑级中的金属碳纳米管(m-CNT)的不同数量来估计所述逻辑级对的电压转移曲线。

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