JPH03265311A - ３状態ｉ／ｏバッファ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、３状態Ｉ、／Ｏバツフアの制御回路のトラン
ジスタ数を削減した３状態Ｉ／Ｏバッファ制御回路に関
するものである。

（従来の技術） 従来の３状態Ｉ／Ｏバッファ制御回路について説明する
。第２図は従来の３状態Ｉ／Ｏバッファ制御回路であり
、２１は制御回路、２２はＮＡＮＤゲート、２３はＮＯ
Ｒゲート、２４は内部データバス等ノ／ｌｆ５力信号線
で、ＮＡＮＤゲー）−２２とＮＯＲゲート２３に供給さ
れる。

制御信号線２５はＮＯＲゲート２３とインバータ２６に
供給される。インバータ２６の出力２７はＮＡＮＤゲー
ト２２に供給する。２８は３状態バツフア、２９はＮＡ
ＮＤゲート２２ノ出カであり、Ｐ型Ｍｏｓトランジスタ
３０のゲートに入力される。３１はＮＯＲゲート２３の
出力であり、Ｎ型ＭＯ８）−ランジスタ３２のゲートに
入力される。３３は３状態バツフア２８の外部入出力信
号線であり、ポンディングパッド部３４と入力バッファ
３５に接続される。３６は入力バッフ７３５の出力であ
り、内部データバス等に接続される。

以上のように構成された３状Ｊｌ！Ｉ／Ｏバッファ制御
回路について以下その動作を説明する。

ＭＳ２図Ｌ：オイテ、　ＩＪ御信号線２５がローレベ／
Ｌ／（７）ときＮＯＲゲート２３の入力端子がローレベ
ル、またＮＡＮＤゲート２２の入力端子がハイレベルと
なる、このとき、出力信号線２４がローレベルの場合は
、’ＮＡＮＤＮＯＲゲート２２９がハイレベルになり、
ＮＯＲゲート２３の出力３１がハイレベルとなるため、
Ｐ型ＭＯＳトランジスタ３０はＯＦＦ、Ｎ型ＭＯＳトラ
ンジスタ３２はＯＮとなり、３状態バツフアの外部入出
力信号線３３とポンディングパッド部３４にはローレベ
ルが出力される。また出力信号線２４がハイレベルの場
合はＮＡＮＤゲート２２の出力２９がローレベルになり
、ＮＯＲゲート２３の出力３１がローレベルとなるため
、Ｐ型ＭＯＳトランジスタ３０はＯＮ、Ｎ型ＭＯ８）−
ランジスタ３２はＯＦＦとなり、３状態バツフアの外部
入出力信号線３３とボデイングパッド部３４にはハイレ
ベルが出力される。制御信号線２５がハイレベルのとき
はＮＯＲゲート２３の入力端子がハイレベル、またＮＡ
ＮＤゲート２２の入力端子がローレベルとなるため、Ｎ
ＡＮＤゲート２２の出力２９はハイレベルになり、ＮＯ
Ｒゲート２３の出力３１はローレベルとなる。よってＰ
型ＭＯＳトランジスタ３０とＮ型ＭＯＳトランジスタ３
２は共にＯＦＦとなり、３状態バツフアの外部入出力信
号線３３とポンディングパッド部３４はハイインピーダ
ンス状態となる。

（発明が解決しようとする課Ｍ） しかしながら上記従来の構成では、ＮＡＮＤゲート２２
を構成するのにＰ型ＭＯＳトランジスタが２個とＮ型Ｍ
ＯＳトランジスタ２個を必要とし、また、ＮＯＲゲート
２３を構成するのにもＰ型ＭＯＳトランジスタを２個と
Ｎ型ＭＯＳトランジスタを２個必要としているので、ト
ランジスタ数が多くなり、半導体チップの面積が大きく
なる欠点を有していた。

本発明は上記従来の問題点を解決するもので、トランジ
スタの数を削減し、半導体チップの面積を小さくするこ
とができる３状態Ｉ／Ｏバッファ制御回路を提供するこ
とを目的としている。

（課題を解決するための手段） 上記の目的を達成するために、本発明の３状態Ｉ／Ｏバ
ッファ制御回路は、プルアップ抵抗器をＮ型ＭＯ８）−
ランジスタで構成したＮＡＮＤゲートとプルダウン抵抗
器とＰ型ＭＯ９トランジスタで構成したＮＯＲゲートを
用いて半導体チップの面積を小さくする構成を有してい
る。

（作　用） 上記のように構成することによって、トランジスタの数
を削減することができ、半導体チップの面積を小さくす
ることができる。

（実施例） 本発明の一実施例について、第１図に基づいて説明する
。第１図は本発明の一実施例における３状態Ｉ／Ｏバッ
ファ制御回路の回路図を示すものである。同図において
、１は制御回路、２はプルアップ抵抗器で第１のＮ型Ｍ
ＯＳトランジスタ３と第２のＮ型ＭＯ８）−ランジスタ
４を介してＶＳＳに接続される。５はプルダウン抵抗器
で第１のＰ型ＭＯＳトランジスタ６と第２のＰ型ＭＯＳ
トランジスタ７を介してＶＤＤに接続される。８は内部
データバス等の出力信号線で第２のＮ型ＭＯＳトランジ
スタ４と第２のＰ型ＭＯ８）−ランジスタフに供給され
る。９は制御信号線で第１のＰ型ＭＯＳトランジスタ６
とインバータ／Ｏに接続され、インバータ／Ｏの出力１
１は第１のＮ型ＭＯＳトランジスタ３に供給される。１
２は３状態バツフア、１３は制御回路１の出力信号Ａで
あり、第３のＰ型ＭＯＳトランジスタ１４のゲートに入
力される。１５は制御回路ｌの出力信号Ｂであり、第３
のＮ型ＭＯＳトランジスタＩ６のゲートに入力される。

１７は３状態バツフア１２の外部入出力信号線であり、
ポンディングパッド部１８と入力バッファ１９に接続さ
れる。２０は入力バッファ１９の出力であり、内部デー
タバス等に接続される。

以上のように構成された３状態Ｉ／Ｏバッファ制御回路
について、以下その動作を説明する。制御信号線９がロ
ーレベルのとき、第１のＰ型ＭＯＳトランジスタ６のゲ
ートがローレベル、また第１のＮ型ＭＯＳトランジスタ
３のゲートがハイレベルとなる。このとき、出力信号線
８がローレベルの場合は制御回路１の出力信号Ａ１３が
ハイレベルになり、出力信号Ｂ１５がハイレベルとなる
ため。

第３のＰ型ＭＯＳトランジスタ１４はＯＦＦ、第３のＮ
型ＭＯＳトランジスタ１６はＯＮとなり３状態バッファ
の外部入出力信号線１７とポンディングパッド部１８に
はローレベルが出力される。また、出力信号線８がハイ
レベルの場合は出力信号Ａ１３がローレベルになり、出
力信号ＢＩ５がローレベルとなるため、第３のＰ型ＭＯ
５Ｉ−ランジスタ１４はＯＮ、第３のＮ型ＭＯＳトラン
ジスタ１６はＯＦＦとなり、３状態バツフアの外部入出
力信号線１７とポンディングパッド部１８にはハイレベ
ルが出力される。制御信号線９がハイレベルのときは第
１のＰ型ＭＯ８）−ランジスタロのゲートがハイレベル
、また第１のＮ型ＭＯＳトランジスタ３のゲートがロー
レベルとなるため、出力信号Ａ１３はハイレベルになり
、出力信号Ｂ１５はローレベルとなる。よって、第３の
Ｐ型ＭＯ８）−ランジスタ１４および第３のＮ型ＭＯ３
）−ランジスタ１６は共にＯＦＦとなり３状態バツフア
の外部入出力信号、ｌＸ１７とポンディングパッド部１
８はハイインピーダンス状態となる。

以上のように本実施例によれば、プルアップ抵抗器２と
第１のＮ型ＭＯＳトランジスタ３と第２のＮ型ＭＯ８）
−ランジスタ４で構成したＮＡＮＤゲートとプルダウン
抵抗器５と第１のＰ型ＭＯＳトランジスタ６と第２のＰ
型ＭＯＳトランジスタ７で構成したＮＯＲゲートを用い
て制御回路１を構成したことにより、トランジスタ数を
削減することができ、同時に半導体チップの面積を小さ
くすることができる。

（発明の効果） 本発明によれば、プルアップ抵抗器とＮ型ＭＯＳトラン
ジスタで構成したＮＡＮＤゲートと、プルダウン抵抗器
とＰ型ＭＯＳトランジスタで構成したＮＯＲゲートを用
いて制御回路を構成することにより、トランジスタ数を
削減し、半導体チップの面積を小さくすることができる
優れた３状態Ｉ／Ｏバッファ制御回路を実現でき、その
実用上の効果は大なるものがある。

【図面の簡単な説明】

第１図は本発明の一実施例における３状態Ｉ／Ｏバッフ
ァ制御回路の回路図、第２図は従来の３状態Ｉ／Ｏバッ
ファ制御回路の回路図である。 １・・・制御回路、　　２・・・プルアップ抵抗器、３
・・・第１のＮ型ＭＯＳトランジスタ、４・・・第２の
Ｎ型ＭＯＳトランジスタ。 ５・・・プルダウン抵抗器、　６・・・第１のＰ型ＭＯ
８）−ランジスタ、　７・・・第２のＰ型ＭＯＳトラン
ジスタ、　８・・・出力信号線、　９・・・制御信号線
、　／Ｏ・・・インバータ、　１１・・・インバータの
出力、　１２・・・３状態バツフア　１３・・・出力信
号Ａ、　　１４・・・第３のＰ型ＭＯＳトランジスタ、
　１５・・・出力信号８．　１６・・・第３のＮ型ＭＯ
Ｓトランジスタ、　１７・・３状態バツフアの入出力信
号線、　１８・・・ポンディングパッド部、　　１９・
・・入力バッファ、　２０・・入力バッファの出力。

Claims (1)

【特許請求の範囲】
1. 半導体集積回路に内蔵された３状態Ｉ／Ｏバッファと、
   プルアップ抵抗器とＮ型ＭＯＳトランジスタで構成した
   ＮＡＮＤゲートと、プルダウン抵抗器とＰ型ＭＯＳトラ
   ンジスタで構成したＮＯＲゲートとからなる３状態Ｉ／
   Ｏバッファ制御回路とを備えたことを特徴とする３状態
   Ｉ／Ｏバッファ制御回路。