JP3036459B2 - Ｅｃｌ／ｃｍｏｓ混在型半導体集積回路装置 - Google Patents
Ｅｃｌ／ｃｍｏｓ混在型半導体集積回路装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、内部領域にＥＣＬ回路領域とＣＭＯＳ
回路領域とレベル変換領域とが混在可能としたチップに
おけるＥＣＬレベル信号とＣＭＯＳレベル信号の入出力
技術に関する。
置に関し、特に、内部領域にＥＣＬ回路領域とＣＭＯＳ
回路領域とレベル変換領域とが混在可能としたチップに
おけるＥＣＬレベル信号とＣＭＯＳレベル信号の入出力
技術に関する。
【０００２】
【従来の技術】一般にＥＣＬ回路は、終端電圧：−（マ
イナス）２Ｖと、ＧＮＤ−（マイナス）バイポーラトラ
ンジスタのＶｆとの間で低振幅動作をする（以下、「Ｅ
ＣＬレベル信号」という）。一方、ＣＭＯＳ回路は電源
電圧：ＶＤＤとＧＮＤとの間で高振幅動作する（以下、
「ＣＭＯＳレベル信号」という）。
イナス）２Ｖと、ＧＮＤ−（マイナス）バイポーラトラ
ンジスタのＶｆとの間で低振幅動作をする（以下、「Ｅ
ＣＬレベル信号」という）。一方、ＣＭＯＳ回路は電源
電圧：ＶＤＤとＧＮＤとの間で高振幅動作する（以下、
「ＣＭＯＳレベル信号」という）。
【０００３】このＥＣＬレベル信号とＣＭＯＳレベル信
号とが交差、及び隣接して配線した場合に、クロストー
クによる動作への影響が懸念されている。近年、加工技
術の微細化から、信号配線の間隔が狭くなり、ますます
クロストークによる動作への影響が懸念されてきてい
る。
号とが交差、及び隣接して配線した場合に、クロストー
クによる動作への影響が懸念されている。近年、加工技
術の微細化から、信号配線の間隔が狭くなり、ますます
クロストークによる動作への影響が懸念されてきてい
る。
【０００４】例えば特開平３−２５９５２号公報には、
バイポーラ・ＣＭＯＳ混在型半導体集積回路において、
ディジタル回路からアナログ回路への信号干渉を皆無に
すると共に、設計効率を向上させることを目的として、
バイポーラ領域とＣＭＯＳ領域の境界領域にＥＣＬ−Ｃ
ＭＯＳ間の入出力レベルを変換するレベル変換器を配置
し、アナログ回路およびディジタル回路の相互接続をレ
ベル変換器を介して行うようにした半導体集積回路が提
案されている。上記公報に提案される従来技術（「第１
の従来技術」という）の構成を、図３に回路配置図とし
て示す。図３に示すように、この従来の半導体集積回路
は、他チップとの信号の入出力に使用される外部回路領
域において、ＥＣＬレベル信号、及びＣＭＯＳレベル信
号の入出力可能領域が限定されている。
バイポーラ・ＣＭＯＳ混在型半導体集積回路において、
ディジタル回路からアナログ回路への信号干渉を皆無に
すると共に、設計効率を向上させることを目的として、
バイポーラ領域とＣＭＯＳ領域の境界領域にＥＣＬ−Ｃ
ＭＯＳ間の入出力レベルを変換するレベル変換器を配置
し、アナログ回路およびディジタル回路の相互接続をレ
ベル変換器を介して行うようにした半導体集積回路が提
案されている。上記公報に提案される従来技術（「第１
の従来技術」という）の構成を、図３に回路配置図とし
て示す。図３に示すように、この従来の半導体集積回路
は、他チップとの信号の入出力に使用される外部回路領
域において、ＥＣＬレベル信号、及びＣＭＯＳレベル信
号の入出力可能領域が限定されている。
【０００５】より詳細には、図３を参照して、内部領域
に、ＥＣＬ回路を形成するＥＣＬ回路領域１と、ＣＭＯ
Ｓ回路を構成するＣＭＯＳ回路領域２と、ＥＣＬ回路領
域１とＣＭＯＳ回路領域２との境界領域にＥＣＬ−ＣＭ
ＯＳ間の入出力レベルを変換するレベル変換器を形成す
るレベル変換領域３と、が配置され、内部領域の周囲に
他チップとの信号を入出力する外部回路領域４、及び５
を備え、外部回路領域４、５の周囲にパッケージと接続
するパッド領域６を有している。この従来の半導体集積
回路においては、レベル変換回路領域３上に存在する境
界線８を境界にして、ＥＣＬ回路領域１側の外部回路領
域４にはＥＣＬレベル信号のみが入出力され、ＣＭＯＳ
回路領域２側の外部回路領域５にはＣＭＯＳレベル信号
のみが入出力される、という制限が設けられている。
に、ＥＣＬ回路を形成するＥＣＬ回路領域１と、ＣＭＯ
Ｓ回路を構成するＣＭＯＳ回路領域２と、ＥＣＬ回路領
域１とＣＭＯＳ回路領域２との境界領域にＥＣＬ−ＣＭ
ＯＳ間の入出力レベルを変換するレベル変換器を形成す
るレベル変換領域３と、が配置され、内部領域の周囲に
他チップとの信号を入出力する外部回路領域４、及び５
を備え、外部回路領域４、５の周囲にパッケージと接続
するパッド領域６を有している。この従来の半導体集積
回路においては、レベル変換回路領域３上に存在する境
界線８を境界にして、ＥＣＬ回路領域１側の外部回路領
域４にはＥＣＬレベル信号のみが入出力され、ＣＭＯＳ
回路領域２側の外部回路領域５にはＣＭＯＳレベル信号
のみが入出力される、という制限が設けられている。
【０００６】図４は、他チップとの信号の入出力に使用
される外部回路領域に、レベル変換回路領域を設けた従
来技術（「第２の従来技術」という）の回路配置を示す
図である。
される外部回路領域に、レベル変換回路領域を設けた従
来技術（「第２の従来技術」という）の回路配置を示す
図である。
【０００７】図４を参照して、内部領域に、ＥＣＬ回路
領域１と、ＣＭＯＳ回路領域２と、ＥＣＬ回路領域１と
ＣＭＯＳ回路領域２との境界領域にＥＣＬ−ＣＭＯＳ間
の入出力レベルを変換するレベル変換器を形成するレベ
ル変換領域３と、が配置され、内部領域の周囲に、他デ
バイスとの信号を入出力する外部回路領域４、及び５と
記外部回路領域４、及び５内のレベル変換器を形成する
レベル変換回路領域９と、外部回路領域の周囲にパッケ
ージと接続するパッド領域６を有している。この従来の
半導体集積回路装置においては、ＥＣＬ回路領域１側の
外部回路領域４にＣＭＯＳレベル信号が入出力された際
に、外部回路領域４内のレベル変換回路領域９を介して
ＥＣＬレベル信号に変換し、ＥＣＬ回路領域１を介し
て、内部領域内のレベル変換領域３に到り、レベル変換
器にてＥＣＬレベル信号からＣＭＯＳレベル信号に変換
し、ＣＭＯＳ回路領域２のＣＭＯＳ回路に信号を供給し
ている。
領域１と、ＣＭＯＳ回路領域２と、ＥＣＬ回路領域１と
ＣＭＯＳ回路領域２との境界領域にＥＣＬ−ＣＭＯＳ間
の入出力レベルを変換するレベル変換器を形成するレベ
ル変換領域３と、が配置され、内部領域の周囲に、他デ
バイスとの信号を入出力する外部回路領域４、及び５と
記外部回路領域４、及び５内のレベル変換器を形成する
レベル変換回路領域９と、外部回路領域の周囲にパッケ
ージと接続するパッド領域６を有している。この従来の
半導体集積回路装置においては、ＥＣＬ回路領域１側の
外部回路領域４にＣＭＯＳレベル信号が入出力された際
に、外部回路領域４内のレベル変換回路領域９を介して
ＥＣＬレベル信号に変換し、ＥＣＬ回路領域１を介し
て、内部領域内のレベル変換領域３に到り、レベル変換
器にてＥＣＬレベル信号からＣＭＯＳレベル信号に変換
し、ＣＭＯＳ回路領域２のＣＭＯＳ回路に信号を供給し
ている。
【０００８】また、ＭＯＳ回路領域２側の外部回路領域
５にＥＣＬレベル信号が入出力された際には、外部回路
領域５内のレベル変換回路領域９を介してＣＭＯＳレベ
ル信号に変換し、ＣＭＯＳ回路領域２を介して、内部領
域内のレベル変換領域３に到り、レベル変換器にてＣＭ
ＯＳレベル信号からＥＣＬレベル信号に変換し、ＥＣＬ
回路領域１のＥＣＬ回路に信号を供給している。
５にＥＣＬレベル信号が入出力された際には、外部回路
領域５内のレベル変換回路領域９を介してＣＭＯＳレベ
ル信号に変換し、ＣＭＯＳ回路領域２を介して、内部領
域内のレベル変換領域３に到り、レベル変換器にてＣＭ
ＯＳレベル信号からＥＣＬレベル信号に変換し、ＥＣＬ
回路領域１のＥＣＬ回路に信号を供給している。
【０００９】
【発明が解決しようとする課題】上記したように図３に
示した従来技術においては、他チップとの信号の入出力
に使用される外部回路領域でＥＣＬレベル信号、及びＣ
ＭＯＳレベル信号の入出力信号の配置に制限が設けられ
ている。
示した従来技術においては、他チップとの信号の入出力
に使用される外部回路領域でＥＣＬレベル信号、及びＣ
ＭＯＳレベル信号の入出力信号の配置に制限が設けられ
ている。
【００１０】一方、図４に示した従来技術においては、
外部回路領域内に形成されるレベル変換回路と、内部領
域内のレベル変換回路領域内に形成されるレベル変換回
路と、を介することが必要とされており、外部入出力回
路と内部回路との配線が長くなることから、遅延時間に
影響を及ぼすことになる。特に、高速動作を要求される
ＥＣＬ信号においては遅延時間への影響は重大である。
外部回路領域内に形成されるレベル変換回路と、内部領
域内のレベル変換回路領域内に形成されるレベル変換回
路と、を介することが必要とされており、外部入出力回
路と内部回路との配線が長くなることから、遅延時間に
影響を及ぼすことになる。特に、高速動作を要求される
ＥＣＬ信号においては遅延時間への影響は重大である。
【００１１】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、外部回路領域と
パッド領域の境界に配線領域を設けることにより、入出
力信号の配置制限をなくすと共に、レベル変換回路を介
することによる遅延時間への影響を少なくする半導体集
積回路装置を提供することにある。
てなされたものであって、その目的は、外部回路領域と
パッド領域の境界に配線領域を設けることにより、入出
力信号の配置制限をなくすと共に、レベル変換回路を介
することによる遅延時間への影響を少なくする半導体集
積回路装置を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、同一チップ上の内部領域に、バイポーラ
トランジスタ及び抵抗で形成されたＥＣＬ回路を形成す
るＥＣＬ回路領域と、ＭＯＳトランジスタで形成された
ＣＭＯＳ回路を形成するＣＭＯＳ回路領域と、前記ＥＣ
Ｌ回路領域とＣＭＯＳ回路領域の境界領域にＥＣＬ−Ｃ
ＭＯＳ間の入出力レベルを変換するレベル変換回路を形
成するレベル変換領域と、を混在して配置可能としたも
のである。
め、本発明は、同一チップ上の内部領域に、バイポーラ
トランジスタ及び抵抗で形成されたＥＣＬ回路を形成す
るＥＣＬ回路領域と、ＭＯＳトランジスタで形成された
ＣＭＯＳ回路を形成するＣＭＯＳ回路領域と、前記ＥＣ
Ｌ回路領域とＣＭＯＳ回路領域の境界領域にＥＣＬ−Ｃ
ＭＯＳ間の入出力レベルを変換するレベル変換回路を形
成するレベル変換領域と、を混在して配置可能としたも
のである。
【００１３】本発明の半導体集積回路装置は、外部回路
領域とパッド領域との境界領域に配線領域を設けた構成
としたものである。すなわち、本発明は、同一チップ上
の内部領域に、ＥＣＬ回路を形成するＥＣＬ回路領域
と、ＣＭＯＳ回路を形成するＣＭＯＳ回路領域と、前記
ＥＣＬ回路領域と前記ＣＭＯＳ回路領域の境界領域にＥ
ＣＬ−ＣＭＯＳ間の入出力レベルを変換するレベル変換
回路を形成するレベル変換領域と、を備え、前記内部領
域の周囲に設けられる外部回路領域とパッド領域との境
界に配線領域を設け、前記ＥＣＬ回路領域と前記ＣＭＯ
Ｓ回路領域のうち一方の回路領域側のパッドより該回路
領域の信号レベルと異なるレベルの信号が入力及び／又
は出力される場合、該一方の回路領域側のパッドの信号
は、前記配線領域を介して、該一方の回路領域の信号レ
ベルと異なるレベルの他の回路領域側の外部回路領域に
接続される、ことを特徴とする。
領域とパッド領域との境界領域に配線領域を設けた構成
としたものである。すなわち、本発明は、同一チップ上
の内部領域に、ＥＣＬ回路を形成するＥＣＬ回路領域
と、ＣＭＯＳ回路を形成するＣＭＯＳ回路領域と、前記
ＥＣＬ回路領域と前記ＣＭＯＳ回路領域の境界領域にＥ
ＣＬ−ＣＭＯＳ間の入出力レベルを変換するレベル変換
回路を形成するレベル変換領域と、を備え、前記内部領
域の周囲に設けられる外部回路領域とパッド領域との境
界に配線領域を設け、前記ＥＣＬ回路領域と前記ＣＭＯ
Ｓ回路領域のうち一方の回路領域側のパッドより該回路
領域の信号レベルと異なるレベルの信号が入力及び／又
は出力される場合、該一方の回路領域側のパッドの信号
は、前記配線領域を介して、該一方の回路領域の信号レ
ベルと異なるレベルの他の回路領域側の外部回路領域に
接続される、ことを特徴とする。
【００１４】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、同一チップ上の内部領域に、バイポーラトランジス
タ及び抵抗で形成されたＥＣＬ回路を形成するＥＣＬ回
路領域と、ＭＯＳトランジスタで形成されたＣＭＯＳ回
路を形成するＣＭＯＳ回路領域と、ＥＣＬ回路領域とＣ
ＭＯＳ回路領域の境界領域にＥＣＬ−ＣＭＯＳ間の入出
力レベルを変換するレベル変換回路を形成するレベル変
換領域と、を混在して備え、内部領域の周囲に設けられ
た、他チップとの信号を入出力するための外部回路領域
と、外部回路領域の周囲に設けられたパッケージとの接
続をするパッド領域と、の境界領域に配線領域を備え、
外部からのＥＣＬレベル信号の入力はＣＭＯＳ回路領域
側においてＥＣＬレベル信号の入出力は、パッド領域の
パッド及び配線領域の配線を介しＥＣＬ回路側の外部回
路領域の外部回路を介し、内部領域内のＥＣＬ回路領域
に接続されている。
に説明する。本発明は、その好ましい実施の形態におい
て、同一チップ上の内部領域に、バイポーラトランジス
タ及び抵抗で形成されたＥＣＬ回路を形成するＥＣＬ回
路領域と、ＭＯＳトランジスタで形成されたＣＭＯＳ回
路を形成するＣＭＯＳ回路領域と、ＥＣＬ回路領域とＣ
ＭＯＳ回路領域の境界領域にＥＣＬ−ＣＭＯＳ間の入出
力レベルを変換するレベル変換回路を形成するレベル変
換領域と、を混在して備え、内部領域の周囲に設けられ
た、他チップとの信号を入出力するための外部回路領域
と、外部回路領域の周囲に設けられたパッケージとの接
続をするパッド領域と、の境界領域に配線領域を備え、
外部からのＥＣＬレベル信号の入力はＣＭＯＳ回路領域
側においてＥＣＬレベル信号の入出力は、パッド領域の
パッド及び配線領域の配線を介しＥＣＬ回路側の外部回
路領域の外部回路を介し、内部領域内のＥＣＬ回路領域
に接続されている。
【００１５】また本発明は、その好ましい実施の形態に
おいて、外部からのＣＭＯＳレベル信号の入出力は、Ｅ
ＣＬ回路領域側においてパッド領域のパッド及び配線領
域の配線を介しＣＭＯＳ回路側の外部回路領域の外部回
路を介して内部領域内のＣＭＯＳ回路領域に接続されて
いる。
おいて、外部からのＣＭＯＳレベル信号の入出力は、Ｅ
ＣＬ回路領域側においてパッド領域のパッド及び配線領
域の配線を介しＣＭＯＳ回路側の外部回路領域の外部回
路を介して内部領域内のＣＭＯＳ回路領域に接続されて
いる。
【００１６】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【００１７】図１は、本発明の第１の実施例の構成を示
す図である。図１を参照すると、本実施例の半導体集積
回路装置は、内部領域にＥＣＬ回路を形成するＥＣＬ回
路領域１と、ＣＭＯＳ回路を構成するＣＭＯＳ回路領域
２と、ＥＣＬ回路領域１とＣＭＯＳ回路領域２との境界
領域にＥＣＬ−ＣＭＯＳ間の入出力レベルを変換するレ
ベル変換器を形成するレベル変換領域３と、が混在し、
内部領域の周囲に他デバイスとの信号を入出力する外部
回路領域４、及び５と、外部回路領域の周囲にパッケー
ジと接続するパッド領域６と、外部回路領域４、及び５
とパッド領域６との境界領域に配線領域７を有し、外部
からのＥＣＬレベル信号の入力は、ＣＭＯＳ回路領域２
側のパッド領域６のパッドａを介し、パッド領域６と外
部回路領域５の境界領域内の配線領域７の配線ｂを介し
て、外部回路領域４の外部回路ｃに到り、外部回路ｃか
ら内部領域内のＥＣＬ回路領域１に接続されている。
す図である。図１を参照すると、本実施例の半導体集積
回路装置は、内部領域にＥＣＬ回路を形成するＥＣＬ回
路領域１と、ＣＭＯＳ回路を構成するＣＭＯＳ回路領域
２と、ＥＣＬ回路領域１とＣＭＯＳ回路領域２との境界
領域にＥＣＬ−ＣＭＯＳ間の入出力レベルを変換するレ
ベル変換器を形成するレベル変換領域３と、が混在し、
内部領域の周囲に他デバイスとの信号を入出力する外部
回路領域４、及び５と、外部回路領域の周囲にパッケー
ジと接続するパッド領域６と、外部回路領域４、及び５
とパッド領域６との境界領域に配線領域７を有し、外部
からのＥＣＬレベル信号の入力は、ＣＭＯＳ回路領域２
側のパッド領域６のパッドａを介し、パッド領域６と外
部回路領域５の境界領域内の配線領域７の配線ｂを介し
て、外部回路領域４の外部回路ｃに到り、外部回路ｃか
ら内部領域内のＥＣＬ回路領域１に接続されている。
【００１８】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例の構成を示す図で
ある。図２を参照すると、本実施例の半導体集積回路装
置は、内部領域にＥＣＬ回路を形成するＥＣＬ回路領域
１と、ＣＭＯＳ回路を構成するＣＭＯＳ回路領域２と、
ＥＣＬ回路領域１とＣＭＯＳ回路領域２との境界領域Ｅ
ＣＬ−ＣＭＯＳ間の入出力レベルを変換するレベル変換
器を形成するレベル変換領域３と、が混在し、内部領域
の周囲に他デバイスとの信号を入出力する外部回路領域
４、及び５と、外部回路領域の周囲にパッケージと接続
するパッド領域６と、外部回路領域４、及び５と、パッ
ド領域６との境界領域に配線領域７を有し、外部からの
ＣＭＯＳ信号の入力は、ＥＣＬ回路領域１側のパッド領
域６のパッドｄを介し、パッド領域６と外部回路領域４
の境界領域内の配線領域７の配線ｅを介して、外部回路
領域５の外部回路ｆに到り、外部回路ｆから内部領域内
のＣＭＯＳ回路領域に接続される。
する。図２は、本発明の第２の実施例の構成を示す図で
ある。図２を参照すると、本実施例の半導体集積回路装
置は、内部領域にＥＣＬ回路を形成するＥＣＬ回路領域
１と、ＣＭＯＳ回路を構成するＣＭＯＳ回路領域２と、
ＥＣＬ回路領域１とＣＭＯＳ回路領域２との境界領域Ｅ
ＣＬ−ＣＭＯＳ間の入出力レベルを変換するレベル変換
器を形成するレベル変換領域３と、が混在し、内部領域
の周囲に他デバイスとの信号を入出力する外部回路領域
４、及び５と、外部回路領域の周囲にパッケージと接続
するパッド領域６と、外部回路領域４、及び５と、パッ
ド領域６との境界領域に配線領域７を有し、外部からの
ＣＭＯＳ信号の入力は、ＥＣＬ回路領域１側のパッド領
域６のパッドｄを介し、パッド領域６と外部回路領域４
の境界領域内の配線領域７の配線ｅを介して、外部回路
領域５の外部回路ｆに到り、外部回路ｆから内部領域内
のＣＭＯＳ回路領域に接続される。
【００１９】上記各実施例においては、ＥＣＬ回路領域
側の外部回路領域にはＥＣＬレベル信号を、またＣＭＯ
Ｓ回路領域側の外部回路領域にはＣＭＯＳレベル信号し
か入出力できないという制限を設ける必要がなく、設計
自由度を増している。
側の外部回路領域にはＥＣＬレベル信号を、またＣＭＯ
Ｓ回路領域側の外部回路領域にはＣＭＯＳレベル信号し
か入出力できないという制限を設ける必要がなく、設計
自由度を増している。
【００２０】また、上記各実施例においては、パッド領
域と外部回路領域との配線を長く引き回しても、例えば
出力回路の負荷としては僅か２ｐＦ、遅延時間にして数
１００ｐｓｅｃであるため、図４に第２の従来技術とし
て示したＥＣＬ−ＣＭＯＳレベル変換回路の遅延時間１
ｎｓｅｃ程度と比べて、遅延時間への影響が少なくな
る。
域と外部回路領域との配線を長く引き回しても、例えば
出力回路の負荷としては僅か２ｐＦ、遅延時間にして数
１００ｐｓｅｃであるため、図４に第２の従来技術とし
て示したＥＣＬ−ＣＭＯＳレベル変換回路の遅延時間１
ｎｓｅｃ程度と比べて、遅延時間への影響が少なくな
る。
【００２１】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、ＥＣＬ回路領域側の外部回路領域には
ＥＣＬレベル信号を、またＣＭＯＳ回路領域側の外部回
路領域にはＣＭＯＳレベル信号しか入出力できないとい
う制限を設ける必要がなく、自由度を増すという効果を
奏する。
積回路によれば、ＥＣＬ回路領域側の外部回路領域には
ＥＣＬレベル信号を、またＣＭＯＳ回路領域側の外部回
路領域にはＣＭＯＳレベル信号しか入出力できないとい
う制限を設ける必要がなく、自由度を増すという効果を
奏する。
【００２２】また、本発明によれば、パッド領域と外部
回路領域との配線を長く引き回しても出力回路の負荷と
しては僅かであり（例えば２ｐＦ）、遅延時間にして、
数１００ｐｓｅｃ程であるため、上記した第２の従来技
術のＥＣＬ−ＣＭＯＳレベル変換回路の遅延時間と比べ
て影響が少なくなる。
回路領域との配線を長く引き回しても出力回路の負荷と
しては僅かであり（例えば２ｐＦ）、遅延時間にして、
数１００ｐｓｅｃ程であるため、上記した第２の従来技
術のＥＣＬ−ＣＭＯＳレベル変換回路の遅延時間と比べ
て影響が少なくなる。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】第１の従来技術の構成を示す図である。
【図４】第２の従来技術の構成を示す図である。
１ 内部ＥＣＬ回路領域 ２ 内部ＣＭＯＳ回路領域 ３ 内部レベル変換回路領域 ３、５ 外部回路領域 ６ パッド領域 ７ パッド−外部回路接続の配線領域 ８ ＥＣＬレベル信号、ＣＭＯＳレベル信号境界線 ９ 外部回路用レベル変換回路領域 ａ 外部からのＥＣＬレベル信号が入力されるパッド ｂ パッドと外部回路領域を接続する配線 ｃ 配線ｂから入力される外部回路 ｄ 外部からのＣＭＯＳレベル信号が入力されるパッド ｅ パッドと外部回路領域を接続する配線 ｆ 配線ｅから入力される外部回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/06 Ｈ０３Ｋ 19/00 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/118
Claims (3)
- 【請求項１】同一チップ上の内部領域に、ＥＣＬ回路を
形成するＥＣＬ回路領域と、ＣＭＯＳ回路を形成するＣ
ＭＯＳ回路領域と、前記ＥＣＬ回路領域と前記ＣＭＯＳ
回路領域の境界領域にＥＣＬ−ＣＭＯＳ間の入出力レベ
ルを変換するレベル変換回路を形成するレベル変換領域
と、を備え、 前記内部領域の周囲に設けられる外部回路領域とパッド
領域との境界に配線領域を設け、 前記ＥＣＬ回路領域と前記ＣＭＯＳ回路領域のうち一方
の回路領域側のパッドより該回路領域の信号レベルと異
なるレベルの信号が入力及び／又は出力される場合、該
一方の回路領域側のパッドの信号は、前記配線領域を介
して、該一方の回路領域の信号レベルと異なるレベルの
他の回路領域側の外部回路領域に接続される、ことを特
徴とする半導体集積回路装置。 - 【請求項２】同一チップ上の内部領域に、バイポーラト
ランジスタ及び抵抗で形成されたＥＣＬ回路を形成する
ＥＣＬ回路領域と、ＭＯＳトランジスタで形成されたＣ
ＭＯＳ回路を形成するＣＭＯＳ回路領域と、前記ＥＣＬ
回路領域と前記ＣＭＯＳ回路領域の境界領域にＥＣＬ−
ＣＭＯＳ間の入出力レベルを変換するレベル変換回路を
形成するレベル変換領域と、を備え、 他チップとの信号を入出力するために前記内部領域の周
囲に設けられる外部回路領域と、パッケージとの接続を
行うために前記外部回路領域の周囲に設けられるパッド
領域と、の境界領域に配線領域を備え、 外部からのＥＣＬレベル信号を前記ＣＭＯＳ回路領域側
で入力及び／又は出力する場合、前記ＣＭＯＳ回路領域
側の前記パッド領域のパッドから前記配線領域の配線を
介して前記ＥＣＬ回路側の外部回路領域の外部回路を経
て内部領域内の前記ＥＣＬ回路領域に接続される、こと
を特徴とする半導体集積回路装置。 - 【請求項３】同一チップ上の内部領域に、バイポーラト
ランジスタ及び抵抗で形成されたＥＣＬ回路を形成する
ＥＣＬ回路領域と、ＭＯＳトランジスタで形成されたＣ
ＭＯＳ回路を形成するＣＭＯＳ回路領域と、前記ＥＣＬ
回路領域と前記ＣＭＯＳ回路領域の境界領域にＥＣＬ−
ＣＭＯＳ間の入出力レベルを変換するレベル変換回路を
形成するレベル変換領域と、を備え、 他チップとの信号を入出力するために前記内部領域の周
囲に設けられる外部回路領域と、パッケージとの接続を
行うために前記外部回路領域の周囲に設けられるパッド
領域と、の境界領域に配線領域を備え、 外部からのＣＭＯＳレベル信号を前記ＥＣＬ回路領域側
で入力及び／又は出力する場合、前記ＥＣＬ回路領域側
の前記パッド領域のパッドから前記配線領域の配線を介
して前記ＣＭＯＳ回路側の外部回路領域の外部回路を経
て内部領域内の前記ＣＭＯＳ回路領域に接続される、こ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9055507A JP3036459B2 (ja) | 1997-02-24 | 1997-02-24 | Ｅｃｌ／ｃｍｏｓ混在型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9055507A JP3036459B2 (ja) | 1997-02-24 | 1997-02-24 | Ｅｃｌ／ｃｍｏｓ混在型半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242287A JPH10242287A (ja) | 1998-09-11 |
| JP3036459B2 true JP3036459B2 (ja) | 2000-04-24 |
Family
ID=13000596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9055507A Expired - Lifetime JP3036459B2 (ja) | 1997-02-24 | 1997-02-24 | Ｅｃｌ／ｃｍｏｓ混在型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036459B2 (ja) |
-
1997
- 1997-02-24 JP JP9055507A patent/JP3036459B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10242287A (ja) | 1998-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000125 |