JPH0314235B2 - - Google Patents
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- JPH0314235B2 JPH0314235B2 JP59010462A JP1046284A JPH0314235B2 JP H0314235 B2 JPH0314235 B2 JP H0314235B2 JP 59010462 A JP59010462 A JP 59010462A JP 1046284 A JP1046284 A JP 1046284A JP H0314235 B2 JPH0314235 B2 JP H0314235B2
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- circuit
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- 230000000295 complement effect Effects 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Description
【発明の詳細な説明】
（発明の技術）
本発明は相補型MOS集積回路、特に論理回路
を動作する相補型MOS集積回路の駆動方法に関
する。
を動作する相補型MOS集積回路の駆動方法に関
する。
（従来技術）
従来の相補型MOS論理集積回路に於いて、第
１図の様に回路ブロツク１，２を直列に接続する
場合では、各回路ブロツク１，２の電源の高電位
をVDDとし、電源端４，５に供給される。また低
電位をVSSとし、電源端６，７に供給される。さ
らに相補型MOS集積回路において、VDDの電位は
Ｎ導電型基板電位（共通電位）であり、VSSの電
位は低濃度のＰ導電型ウエル領域の電位である。
従つて、各回路ブロツクの構成によつてはそれぞ
れいくつかの低濃度のＰ導電型ウエル領域が形成
される。
１図の様に回路ブロツク１，２を直列に接続する
場合では、各回路ブロツク１，２の電源の高電位
をVDDとし、電源端４，５に供給される。また低
電位をVSSとし、電源端６，７に供給される。さ
らに相補型MOS集積回路において、VDDの電位は
Ｎ導電型基板電位（共通電位）であり、VSSの電
位は低濃度のＰ導電型ウエル領域の電位である。
従つて、各回路ブロツクの構成によつてはそれぞ
れいくつかの低濃度のＰ導電型ウエル領域が形成
される。
第１図の従来例では、Ｐ導電型ウエル領域の配
線インピーダンスが回路ブロツク１ではr1回路ブ
ロツク２ではr2（回路ブロツク内の素子の配線に
よりr1とr2は異なるが）で、例えばr1＞r2であつ
たと仮定すると、一般に電源変動に対して回路ブ
ロツク１がより影響される。つまり、回路ブロツ
ク１の出力端から回路ブロツク２の入力端を結ぶ
信号線３に生じる信号が変動する。
線インピーダンスが回路ブロツク１ではr1回路ブ
ロツク２ではr2（回路ブロツク内の素子の配線に
よりr1とr2は異なるが）で、例えばr1＞r2であつ
たと仮定すると、一般に電源変動に対して回路ブ
ロツク１がより影響される。つまり、回路ブロツ
ク１の出力端から回路ブロツク２の入力端を結ぶ
信号線３に生じる信号が変動する。
従つて、第１図の信号線３に生じる信号を第２
図ａの様な波形として全体の回路構成が設計され
ていると、電源電位が変動（例えば、VSS電位が
さらに低電位になつた場合）した場合、配線イン
ピーダンスr1の電位降下分は配線インピーダンス
r2に比べて、大きくなるため、信号線３に生じる
信号のVSSレベルが高くなる。このような信号を
受けた回路ブロツク２では、信号線３の信号の
VSSレベルが回路ブロツク２内のＮチヤネルトラ
ンジスタ側の閾値電圧よりも高くなることがあ
り、この結果回路ブロツク２内で、電源が変動し
たとき、信号が反転するといつた誤動作を生じ
る。
図ａの様な波形として全体の回路構成が設計され
ていると、電源電位が変動（例えば、VSS電位が
さらに低電位になつた場合）した場合、配線イン
ピーダンスr1の電位降下分は配線インピーダンス
r2に比べて、大きくなるため、信号線３に生じる
信号のVSSレベルが高くなる。このような信号を
受けた回路ブロツク２では、信号線３の信号の
VSSレベルが回路ブロツク２内のＮチヤネルトラ
ンジスタ側の閾値電圧よりも高くなることがあ
り、この結果回路ブロツク２内で、電源が変動し
たとき、信号が反転するといつた誤動作を生じ
る。
（発明の目的）
そこで、本発明の目的は、低不純物濃度のウエ
ル領域がどの様に配置されても、電源変動に対し
て誤動作を生じない相補型MOS集積回路の駆動
方法を提供するものである。
ル領域がどの様に配置されても、電源変動に対し
て誤動作を生じない相補型MOS集積回路の駆動
方法を提供するものである。
（発明の構成）
本発明によれば、一導電型の半導体基板の第１
の電源VDDと第２の電源VSS間に並列に複数の相
補型MOS回路ブロツクを有し、前記複数の相補
型MOS回路相互間で信号の送受が行なわれる相
補型MOS集積回路において、他の導電型のウエ
ル領域の内部抵抗が高い前記回路ブロツクから他
の導電型のウエル領域の内部抵抗が低い前記回路
ブロツクへ半導体基板に印加される電源電位を基
準電位とし、デユーテイーの長い信号を送るよう
にした相補型MOS集積回路の駆動方法を得る。
の電源VDDと第２の電源VSS間に並列に複数の相
補型MOS回路ブロツクを有し、前記複数の相補
型MOS回路相互間で信号の送受が行なわれる相
補型MOS集積回路において、他の導電型のウエ
ル領域の内部抵抗が高い前記回路ブロツクから他
の導電型のウエル領域の内部抵抗が低い前記回路
ブロツクへ半導体基板に印加される電源電位を基
準電位とし、デユーテイーの長い信号を送るよう
にした相補型MOS集積回路の駆動方法を得る。
（発明の実施例）
次に、図面を参照して本発明をより詳細に説明
する。
する。
例えば、第３図の様にＮチヤンネルMOSFET
１０とＰチヤンネルMOSFET８とのインバータ
ＡとＮチヤンネルMOSFET１１とＰチヤンネル
MOSFET９とのインバータＢが直列に接続され
ており、これらの入出力端が信号線１２で接続さ
れており、VSS側の電位がＮチヤンネル
MOSFET１０と１１とを形成した低濃度のＰ導
電型ウエル領域Ｐ−well１，Ｐ−well２に与えら
れているとする。このような回路の相補型MOS
集積回路の断面図を第４図に示す。
１０とＰチヤンネルMOSFET８とのインバータ
ＡとＮチヤンネルMOSFET１１とＰチヤンネル
MOSFET９とのインバータＢが直列に接続され
ており、これらの入出力端が信号線１２で接続さ
れており、VSS側の電位がＮチヤンネル
MOSFET１０と１１とを形成した低濃度のＰ導
電型ウエル領域Ｐ−well１，Ｐ−well２に与えら
れているとする。このような回路の相補型MOS
集積回路の断面図を第４図に示す。
インバータＡののVSS側の配線インピーダンス
rAとインバータＢのVSS側の配線インピーダンス
rBは必ずしも等しくない。このため、相補型
MOS集積回路の電源電位が変動した場合、イン
バータＡとインバータＢのVSS側の電位が変動す
る。一方、高電位つまりVDDは基板１６の電位で
あるため、電源の変動にはほとんど影響されな
い。このため、インバータＡとＢの電位変動はウ
エル領域の配線インピーダンスにより異なる。し
かし、インバータＡの配線インピーダンスrAをイ
ンバータＢの配線インピーダンスrBより大きいと
し、インバータＡの出力信号が高電位レベル、す
なわち半導体基板１６の電位を基準とする信号と
なつているとすると、電源の変動に対して、イン
バータＡからインバータＢへの信号の送受は何ら
影響されない。また、インバータＡからインバー
タＢに信号を送る場合、第２図ｂの様に基板側電
位のデユーテイを長くするように波形整形してお
くことにより、電源変動に対する影響を小さくす
ることが出来る。
rAとインバータＢのVSS側の配線インピーダンス
rBは必ずしも等しくない。このため、相補型
MOS集積回路の電源電位が変動した場合、イン
バータＡとインバータＢのVSS側の電位が変動す
る。一方、高電位つまりVDDは基板１６の電位で
あるため、電源の変動にはほとんど影響されな
い。このため、インバータＡとＢの電位変動はウ
エル領域の配線インピーダンスにより異なる。し
かし、インバータＡの配線インピーダンスrAをイ
ンバータＢの配線インピーダンスrBより大きいと
し、インバータＡの出力信号が高電位レベル、す
なわち半導体基板１６の電位を基準とする信号と
なつているとすると、電源の変動に対して、イン
バータＡからインバータＢへの信号の送受は何ら
影響されない。また、インバータＡからインバー
タＢに信号を送る場合、第２図ｂの様に基板側電
位のデユーテイを長くするように波形整形してお
くことにより、電源変動に対する影響を小さくす
ることが出来る。
（発明の効果）
本発明の様な相補型MOS論理集積回路の駆動
方法によれば、レイアウト設計が簡単に出来、異
なつたウエルを有する回路ブロツク間に於ける電
源変動に対する誤動作を防止することが出来る。
方法によれば、レイアウト設計が簡単に出来、異
なつたウエルを有する回路ブロツク間に於ける電
源変動に対する誤動作を防止することが出来る。
第１図は、一般の相補型MOS論理集積回路内
の回路ブロツク間の構成を示すブロツクダイヤグ
ラム、第２図ａは該回路ブロツク間で送られる信
号の波形図、同図ｂは本発明に使われる信号の波
形図である。第３図は、本発明の一実施例に適用
される相補型MOS論理集積回路の一例を示す回
路図、第４図は第３図の回路を実現した半導体装
置の断面図である。 １……回路ブロツク、２……回路ブロツク
、３，１２，１３……信号線、４，５……高電
位電源端、６，７……低電位電源端、r1，r2，
rA，rB……低濃度のＰ導電型ウエル領域の内部抵
抗、８，９……ＰチヤネルMOSトランジスタ、
１０，１１……ＮチヤネルMOSトランジスタ、
１４……Al配線、１５……絶縁層、１６……Ｎ
型基板。
の回路ブロツク間の構成を示すブロツクダイヤグ
ラム、第２図ａは該回路ブロツク間で送られる信
号の波形図、同図ｂは本発明に使われる信号の波
形図である。第３図は、本発明の一実施例に適用
される相補型MOS論理集積回路の一例を示す回
路図、第４図は第３図の回路を実現した半導体装
置の断面図である。 １……回路ブロツク、２……回路ブロツク
、３，１２，１３……信号線、４，５……高電
位電源端、６，７……低電位電源端、r1，r2，
rA，rB……低濃度のＰ導電型ウエル領域の内部抵
抗、８，９……ＰチヤネルMOSトランジスタ、
１０，１１……ＮチヤネルMOSトランジスタ、
１４……Al配線、１５……絶縁層、１６……Ｎ
型基板。
Claims (1)
- １ 第１の電源電位が印加された一導電型半導体
基板にそれぞれが前記半導体基板内に直接形成さ
れた第１のMOSトランジスタと前記半導体基板
内に形成され、第２の電源電位が印加された逆導
電型のウエル領域内に形成された第２のMOSト
ランジスタとを有し、前記第１および第２のトラ
ンジスタが前記第１および第２の電源電位間に直
列に接続されてなる複数の相補型MOS回路ブロ
ツクを形成した相補型MOS集積回路の駆動方法
において、前記複数の相補型MOS回路ブロツク
のうちそのウエル領域の内部インピーダンスの高
い回路ブロツクからそのウエル領域の内部インピ
ーダンスの低い回路ブロツクに前記半導体基板に
与える前記第１の電源電位を基準電位とし、かつ
前記第１の電源電位側のデユーテイーを長くした
信号を送ることを特徴とする相補型MOS集積回
路の駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010462A JPS60154553A (ja) | 1984-01-23 | 1984-01-23 | 相補型ｍｏｓ集積回路の駆動方法 |
| US06/694,174 US4670672A (en) | 1984-01-23 | 1985-01-23 | C-MOS logic circuit supplied with narrow width pulses converted from input pulses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010462A JPS60154553A (ja) | 1984-01-23 | 1984-01-23 | 相補型ｍｏｓ集積回路の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60154553A JPS60154553A (ja) | 1985-08-14 |
| JPH0314235B2 true JPH0314235B2 (ja) | 1991-02-26 |
Family
ID=11750797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59010462A Granted JPS60154553A (ja) | 1984-01-23 | 1984-01-23 | 相補型ｍｏｓ集積回路の駆動方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4670672A (ja) |
| JP (1) | JPS60154553A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68910445T2 (de) * | 1988-09-01 | 1994-02-24 | Fujitsu Ltd | Integrierter Halbleiterschaltkreis. |
| JPH02309661A (ja) * | 1989-05-24 | 1990-12-25 | Toshiba Corp | 半導体集積回路 |
| US5519344A (en) * | 1994-06-30 | 1996-05-21 | Proebsting; Robert J. | Fast propagation technique in CMOS integrated circuits |
| JP3406949B2 (ja) * | 1995-01-31 | 2003-05-19 | キヤノン株式会社 | 半導体集積回路装置 |
| US5926050A (en) * | 1996-07-29 | 1999-07-20 | Townsend And Townsend And Crew Llp | Separate set/reset paths for time critical signals |
| US6338103B1 (en) | 1999-03-24 | 2002-01-08 | International Business Machines Corporation | System for high-speed data transfer using a sequence of overlapped global pointer signals for generating corresponding sequence of non-overlapped local pointer signals |
| US6140855A (en) * | 1999-03-30 | 2000-10-31 | International Business Machines Corporation | Dynamic-latch-receiver with self-reset pointer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128684A (ja) * | 1973-03-14 | 1974-12-10 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3862440A (en) * | 1972-09-14 | 1975-01-21 | Tokyo Shibaura Electric Co | Pulse transforming circuit arrangements using a clock pulse responsive delayed inverter means |
| JPS5738996B2 (ja) * | 1973-03-20 | 1982-08-18 | ||
| US3818367A (en) * | 1973-06-29 | 1974-06-18 | Gte Automatic Electric Lab Inc | Adjustable slow and delayed pulse oscillator |
| US4047057A (en) * | 1976-08-23 | 1977-09-06 | Rca Corporation | Monostable switching circuit |
| US4370569A (en) * | 1980-10-30 | 1983-01-25 | Hewlett-Packard Company | Integratable single pulse circuit |
-
1984
- 1984-01-23 JP JP59010462A patent/JPS60154553A/ja active Granted
-
1985
- 1985-01-23 US US06/694,174 patent/US4670672A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128684A (ja) * | 1973-03-14 | 1974-12-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60154553A (ja) | 1985-08-14 |
| US4670672A (en) | 1987-06-02 |
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