JP3030991B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3030991B2 JP3030991B2 JP3297557A JP29755791A JP3030991B2 JP 3030991 B2 JP3030991 B2 JP 3030991B2 JP 3297557 A JP3297557 A JP 3297557A JP 29755791 A JP29755791 A JP 29755791A JP 3030991 B2 JP3030991 B2 JP 3030991B2
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- cell
- mos transistor
- gate
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置（以
下ＬＳＩという）のクロック配線方法に係り、特に階層
的レイアウト手法によって構成されたＬＳＩのクロック
配線方法に関する。
下ＬＳＩという）のクロック配線方法に係り、特に階層
的レイアウト手法によって構成されたＬＳＩのクロック
配線方法に関する。
【０００２】
【従来の技術】基本機能を実現するセルの組合わせとセ
ル間の配線によって所望の回路動作を実現するＬＳＩに
おいてレイアウト設計を行う際は、回路の大規模化に伴
って工数・処理時間は指数関数的に増加するため、回路
全体を一度にレイアウトするには莫大な時間及び労力を
費やすことになる。そこで、回路を取扱いやすい規模の
ブロックに分割し、予め設計されたマクロブロックを除
くそれぞれのブロックに対して個別に配置配線を実行し
た後にブロック間の配線を行うといった階層的レイアウ
ト設計手法が広く用いられている。
ル間の配線によって所望の回路動作を実現するＬＳＩに
おいてレイアウト設計を行う際は、回路の大規模化に伴
って工数・処理時間は指数関数的に増加するため、回路
全体を一度にレイアウトするには莫大な時間及び労力を
費やすことになる。そこで、回路を取扱いやすい規模の
ブロックに分割し、予め設計されたマクロブロックを除
くそれぞれのブロックに対して個別に配置配線を実行し
た後にブロック間の配線を行うといった階層的レイアウ
ト設計手法が広く用いられている。
【０００３】上記レイアウトに際しては、クロック信号
を供給されるべきフリップフロップなどのセル（被供給
セル）の数も増加し、各ブロック中に供給されるクロッ
ク信号も互いに同期がとれていなければならないためそ
の接続方法が重要な問題となってくる。具体的な方法と
しては、ＬＳＩに設けられたクロック発生源と各ブロッ
クのクロック端子間をいもずる式又は、１対１に接続す
る方法がある。
を供給されるべきフリップフロップなどのセル（被供給
セル）の数も増加し、各ブロック中に供給されるクロッ
ク信号も互いに同期がとれていなければならないためそ
の接続方法が重要な問題となってくる。具体的な方法と
しては、ＬＳＩに設けられたクロック発生源と各ブロッ
クのクロック端子間をいもずる式又は、１対１に接続す
る方法がある。
【０００４】図４はＤ−ラッチフリップフロップの回路
図であり、図３は図４のＡ部の概略パターン図（図３
（ａ））と、その回路図（図３（ｂ））である。従来は
図３（ａ）に示すように、多結晶シリコン層Ｇ１にクロ
ック信号（ＣＬＫ）が供給される様になっていた。
図であり、図３は図４のＡ部の概略パターン図（図３
（ａ））と、その回路図（図３（ｂ））である。従来は
図３（ａ）に示すように、多結晶シリコン層Ｇ１にクロ
ック信号（ＣＬＫ）が供給される様になっていた。
【０００５】
【発明が解決しようとする課題】この従来の半導体集積
回路には以下の問題点がある。
回路には以下の問題点がある。
【０００６】ブロックの回路構成の違いによって、ク
ロック信号は多結晶シリコンＧ１に入力されるまでの配
線が長くなり配線経路及び各ブロックでの負荷状態での
違いによりクロック信号の特性にずれが生じる。
ロック信号は多結晶シリコンＧ１に入力されるまでの配
線が長くなり配線経路及び各ブロックでの負荷状態での
違いによりクロック信号の特性にずれが生じる。
【０００７】クロック信号が入力される多結晶シリコ
ンＧ１の配線が長くなるので、寄生抵抗が生じ、又、セ
ル面積が増大する。
ンＧ１の配線が長くなるので、寄生抵抗が生じ、又、セ
ル面積が増大する。
【０００８】
【課題を解決するための手段】 本発明は階層的レイア
ウト手法を用いて設計されたＬＳＩにおいて、個別に配
置配線を行う単位であるブロック（セルから成るブロッ
ク及びマクロブロック）間の配線領域（チャネル）に制
限されることなくクロック信号を自由に敷設できるよう
に、クロック信号を供給されるマクロブロックを含む各
ブロックのセルへのクロック入力端子に特定の配線層を
使い供給できるようにスルーホールを備えている。すな
わち、本発明によれば、半導体集積回路のレイアウト設
計に際して、回路の構成要素を複数のブロックに分割
し、予め設計されたマクロブロックとは異なる通常ブロ
ック内の配線処理を行う階層的レイアウト手法によって
設計される半導体集積回路において、クロック信号を発
生するクロック発生源と、予め設計されたマクロブロッ
クと、前記配線処理が行われる通常ブロックと、前記マ
クロブロック及び前記通常ブロックを含む各ブロックの
各クロック入力端子に前記クロック信号を供給する特定
層の配線層とを有し、前記クロック発生源から前記各ブ
ロックの前記クロック入力端子への配線が互いに等長配
線であることを特徴とする半導体集積回路が提供され、
また、セルから成るブロックと、クロック信号を発生す
るクロック発生源と、前記クロック信号が供給される上
層金属配線とを有する半導体集積回路であって、前記ブ
ロックは、２段接続されたインバータ回路であるインバ
ータセルを少なくとも含み、前記インバータセルは、多
結晶シリコン層と、前記インバータセルの略中央部に設
けられ前記多結晶シリコン層と前記上層金属配線とを接
続するスルーホールとを有し、前記クロック信号は、前
記スルーホールを介して前記インバータセルの前記多結
晶シリコン層に供給され、前記多結晶シリコン層は、前
記インバータセル外に導出されることなく前記インバー
タセル内において配線されていることを特徴とする半導
体集積回路が提供される。
ウト手法を用いて設計されたＬＳＩにおいて、個別に配
置配線を行う単位であるブロック（セルから成るブロッ
ク及びマクロブロック）間の配線領域（チャネル）に制
限されることなくクロック信号を自由に敷設できるよう
に、クロック信号を供給されるマクロブロックを含む各
ブロックのセルへのクロック入力端子に特定の配線層を
使い供給できるようにスルーホールを備えている。すな
わち、本発明によれば、半導体集積回路のレイアウト設
計に際して、回路の構成要素を複数のブロックに分割
し、予め設計されたマクロブロックとは異なる通常ブロ
ック内の配線処理を行う階層的レイアウト手法によって
設計される半導体集積回路において、クロック信号を発
生するクロック発生源と、予め設計されたマクロブロッ
クと、前記配線処理が行われる通常ブロックと、前記マ
クロブロック及び前記通常ブロックを含む各ブロックの
各クロック入力端子に前記クロック信号を供給する特定
層の配線層とを有し、前記クロック発生源から前記各ブ
ロックの前記クロック入力端子への配線が互いに等長配
線であることを特徴とする半導体集積回路が提供され、
また、セルから成るブロックと、クロック信号を発生す
るクロック発生源と、前記クロック信号が供給される上
層金属配線とを有する半導体集積回路であって、前記ブ
ロックは、２段接続されたインバータ回路であるインバ
ータセルを少なくとも含み、前記インバータセルは、多
結晶シリコン層と、前記インバータセルの略中央部に設
けられ前記多結晶シリコン層と前記上層金属配線とを接
続するスルーホールとを有し、前記クロック信号は、前
記スルーホールを介して前記インバータセルの前記多結
晶シリコン層に供給され、前記多結晶シリコン層は、前
記インバータセル外に導出されることなく前記インバー
タセル内において配線されていることを特徴とする半導
体集積回路が提供される。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１，図２は本発明を適用したＤ−ラッチ
フリップフロップ回路図（図４参照）のＡ部のパターン
図である。図１では、第２層アルミニウム配線を経由し
て入力されたクロック信号（ＣＬＫ）がスルーホールＴ
１を介して第１層アルミニウム配線Ａ１、さらに多結晶
シリコン層Ｇ１に接続されている。第２層アルミニウム
配線は、第１図において、水平又は垂直に自由に接続さ
れるので、ここでは図示していない。
フリップフロップ回路図（図４参照）のＡ部のパターン
図である。図１では、第２層アルミニウム配線を経由し
て入力されたクロック信号（ＣＬＫ）がスルーホールＴ
１を介して第１層アルミニウム配線Ａ１、さらに多結晶
シリコン層Ｇ１に接続されている。第２層アルミニウム
配線は、第１図において、水平又は垂直に自由に接続さ
れるので、ここでは図示していない。
【００１１】図２は、第３層アルミニウム配線を経由し
てクロック信号が入力される例であり、図１と同様にス
ルーホールＴ２及びスルーホールＴ１を介して多結晶シ
リコン層Ｇ１にクロック信号が供給される。
てクロック信号が入力される例であり、図１と同様にス
ルーホールＴ２及びスルーホールＴ１を介して多結晶シ
リコン層Ｇ１にクロック信号が供給される。
【００１２】本発明によれば、図１及び図２に示したよ
うに第２層アルミニウム配線及び第３層アルミニウム配
線を使いＬＳＩのレイアウト設計時にＬＳＩのクロック
発生源から各ブロックへのクロック信号を等長配線とす
るべく、各ブロックのセルへのクロック入力端子にスル
ーホールを設けている。
うに第２層アルミニウム配線及び第３層アルミニウム配
線を使いＬＳＩのレイアウト設計時にＬＳＩのクロック
発生源から各ブロックへのクロック信号を等長配線とす
るべく、各ブロックのセルへのクロック入力端子にスル
ーホールを設けている。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
階層的レイアウトにおいて、ＬＳＩのクロック発生源か
ら各ブロックのクロック入力端子へのクロック配線を特
定の配線層に限定して優先して接続することで、各ブロ
ック間の配線領域（チャネル）に制限されることなく自
由に敷設することができる効果を有する。
階層的レイアウトにおいて、ＬＳＩのクロック発生源か
ら各ブロックのクロック入力端子へのクロック配線を特
定の配線層に限定して優先して接続することで、各ブロ
ック間の配線領域（チャネル）に制限されることなく自
由に敷設することができる効果を有する。
【００１４】又、多結晶シリコンの長さが短かくなるの
でセル面積を小さくできる利点がある。
でセル面積を小さくできる利点がある。
【図１】本発明の一実施例を示す平面配線パターン図
【図２】本発明の他の実施例を示す平面配線パターン図
【図３】従来の配線を示す平面パターン図（ａ）と等価
回路図（ｂ）
回路図（ｂ）
【図４】本発明を説明するためのＤ−ラッチフリップフ
ロップの回路図
ロップの回路図
ＶＤＤ 第１層電源配線 ＧＮＤ 第１層接地配線 ＮＷ Ｎ型ウェル Ｐ ＰチャネルＭＯＳトランジスタ Ｎ ＮチャネルＭＯＳトランジスタ Ｃ コンタクト Ｔ１，Ｔ２ スルーホール Ｇ１，Ｇ２ 多結晶シリコン層 Ａ１ 第１層アルミニウム配線 Ａ２ 第２層アルミニウム配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/118 H01L 27/04
Claims (3)
- 【請求項１】 ブロックと、クロック信号を発生するク
ロック発生源と、前記クロック信号が供給される上層金
属配線とを有する半導体集積回路であって、前記ブロッ
クは、ＰチャンネルＭＯＳトランジスタ及びＮチャンネ
ルＭＯＳトランジスタからなるＣＭＯＳインバータ回路
を有するセルを少なくとも含み、前記セルは、前記Ｐチ
ャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳト
ランジスタの共通ゲート電極である多結晶シリコンゲー
トと、前記多結晶シリコンゲートのうち前記Ｐチャンネ
ルＭＯＳトランジスタのゲートとして機能する部分と前
記ＮチャンネルＭＯＳトランジスタのゲートとして機能
する部分との略中央部に接続された下層金属配線と、前
記下層金属配線と前記上層金属配線とを接続するスルー
ホールとを有し、前記クロック信号は、前記スルーホー
ルを介して前記多結晶シリコンゲートに供給され、前記
多結晶シリコンゲートは、前記セル外に導出されること
なく前記セル内において配線されていることを特徴とす
る半導体集積回路。 - 【請求項２】 半導体集積回路のレイアウト設計に際し
て、回路の構成要素を複数のブロックに分割し、予め設
計されたマクロブロックとは異なる通常ブロック内の配
線処理を行う階層的レイアウト手法によって設計される
半導体集積回路において、予め設計されたマクロブロッ
クと、前記配線処理が行われる通常ブロックと、クロッ
ク信号を発生するクロック発生源と、前記マクロブロッ
ク及び前記通常ブロックを含む各ブロックの各クロック
入力端子に前記クロック信号を供給する上層金属配線と
を有し、前記クロック発生源から前記各クロック入力端
子への配線が互いに等長配線であり、前記マクロブロッ
ク及び前記通常のブロックは、ＰチャンネルＭＯＳトラ
ンジスタ及びＮチャンネルＭＯＳトランジスタからなる
ＣＭＯＳインバータ回路を有するセルを少なくとも含
み、前記セルは、前記ＰチャンネルＭＯＳトランジスタ
及びＮチャンネルＭＯＳトランジスタの共通ゲート電極
である多結晶シリコンゲートと、前記多結晶シリコンゲ
ートのうち前記ＰチャンネルＭＯＳトランジスタのゲー
トとして機能する部分と前記ＮチャンネルＭＯＳトラン
ジスタのゲートとして機能する部分との略中央部に接続
された下層金属配線と、前記下層金属配線と前記上層金
属配線とを接続するスルーホールとを有し、前記クロッ
ク信号は、前記スルーホールを介して前記多結晶シリコ
ンゲートに供給され、前記多結晶シリコンゲートは、前
記セル外に導出されることなく前記セル内において配線
されていることを特徴とする半導体集積回路。 - 【請求項３】 前記セルは、インバータ回路が複数段接
続されたインバータセルであり、前記ＰチャンネルＭＯ
Ｓトランジスタ及びＮチャンネルＭＯＳトランジスタか
らなる前記ＣＭＯＳインバータ回路は、前記複数段接続
されたインバータ回路のうち初段のインバータ回路であ
ることを特徴とする請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3297557A JP3030991B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体集積回路 |
| US07/975,275 US5355004A (en) | 1991-11-14 | 1992-11-12 | Semiconductor integrated circuit device having wiring for clock signal supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3297557A JP3030991B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206273A JPH05206273A (ja) | 1993-08-13 |
| JP3030991B2 true JP3030991B2 (ja) | 2000-04-10 |
Family
ID=17848095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3297557A Expired - Fee Related JP3030991B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5355004A (ja) |
| JP (1) | JP3030991B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2826446B2 (ja) * | 1992-12-18 | 1998-11-18 | 三菱電機株式会社 | 半導体集積回路装置及びその設計方法 |
| JP3720064B2 (ja) * | 1994-01-20 | 2005-11-24 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US5416431A (en) * | 1994-03-21 | 1995-05-16 | At&T Corp. | Integrated circuit clock driver having improved layout |
| JP3185540B2 (ja) * | 1994-06-10 | 2001-07-11 | 松下電器産業株式会社 | 半導体集積回路 |
| JPH10242396A (ja) * | 1997-03-03 | 1998-09-11 | Mitsubishi Electric Corp | クロックドライバ回路及び半導体集積回路装置 |
| JPH1140736A (ja) * | 1997-07-16 | 1999-02-12 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| US6169331B1 (en) | 1998-08-28 | 2001-01-02 | Micron Technology, Inc. | Apparatus for electrically coupling bond pads of a microelectronic device |
| JP4363716B2 (ja) * | 1999-06-25 | 2009-11-11 | 株式会社東芝 | Ｌｓｉの配線構造の設計方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4197555A (en) * | 1975-12-29 | 1980-04-08 | Fujitsu Limited | Semiconductor device |
| JPH073862B2 (ja) * | 1983-07-27 | 1995-01-18 | 株式会社日立製作所 | 半導体記憶装置 |
| IL86162A (en) * | 1988-04-25 | 1991-11-21 | Zvi Orbach | Customizable semiconductor devices |
| JPS63217643A (ja) * | 1987-03-06 | 1988-09-09 | Toshiba Corp | 多層配線法 |
| JPS6457736A (en) * | 1987-08-28 | 1989-03-06 | Toshiba Corp | Semiconductor integrated circuit |
| JPH073840B2 (ja) * | 1987-08-31 | 1995-01-18 | 株式会社東芝 | 半導体集積回路 |
| JPH0736422B2 (ja) * | 1988-08-19 | 1995-04-19 | 株式会社東芝 | クロック供給回路 |
| JPH03178148A (ja) * | 1989-12-06 | 1991-08-02 | Mitsubishi Electric Corp | 標準セル方式同期式論理回路 |
| US5055716A (en) * | 1990-05-15 | 1991-10-08 | Siarc | Basic cell for bicmos gate array |
-
1991
- 1991-11-14 JP JP3297557A patent/JP3030991B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-12 US US07/975,275 patent/US5355004A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05206273A (ja) | 1993-08-13 |
| US5355004A (en) | 1994-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20030178228A1 (en) | Method for scalable architectures in stackable three-dimentsional integrated circuits and electronics | |
| US7081778B2 (en) | Semiconductor integrated circuit related to a circuit operating on the basis of a clock signal | |
| US5302871A (en) | Delay circuit | |
| JP3030991B2 (ja) | 半導体集積回路 | |
| JP3074003B2 (ja) | 半導体集積回路装置 | |
| JP2822781B2 (ja) | マスタスライス方式半導体集積回路装置 | |
| JP3115787B2 (ja) | ポリセル集積回路 | |
| US6696856B1 (en) | Function block architecture with variable drive strengths | |
| JPH1168045A (ja) | 半導体集積回路装置 | |
| US4034243A (en) | Logic array structure for depletion mode-FET load circuit technologies | |
| JP3644138B2 (ja) | 半導体集積回路及びその配置配線方法 | |
| JPH0314235B2 (ja) | ||
| JPH0122733B2 (ja) | ||
| JPS5856354A (ja) | マスタ−スライスｌｓｉ | |
| JP2002083933A (ja) | 半導体装置 | |
| EP0114382A2 (en) | MOS semiconductor device having a FET and a metal wiring layer | |
| JP2852051B2 (ja) | 相補型クロックドナンド回路 | |
| US11410987B2 (en) | Chip and method for manufacturing a chip | |
| JPH0563944B2 (ja) | ||
| JPH02280353A (ja) | 半導体集積回路 | |
| JPH01273332A (ja) | 大規模集積回路装置 | |
| JPS62263653A (ja) | 半導体集積回路装置の製造方法 | |
| JP3140750B2 (ja) | 半導体集積回路装置 | |
| JP4156864B2 (ja) | 半導体装置及びその製造方法 | |
| JP2004327540A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |