JPH073862B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH073862B2
JPH073862B2 JP13581583A JP13581583A JPH073862B2 JP H073862 B2 JPH073862 B2 JP H073862B2 JP 13581583 A JP13581583 A JP 13581583A JP 13581583 A JP13581583 A JP 13581583A JP H073862 B2 JPH073862 B2 JP H073862B2
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    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、RAM（ランダム・アクセス・メモリ）,ROM（リード
・オンリー・メモリ）等の半導体記憶装置を含むものに
有効な技術に関するものである。
〔背景技術〕
RAM又はROMのような半導体記憶装置においては、ワード
線或いはデータ線，接地線は、メモリセルを構成する素
子のゲート電極と一体的に形成される導電性ポリシリコ
ン層或いはソース，ドレインと一体的に形成される拡散
層を用いることによって配線の高集積化を行うものであ
る。この場合、上記導電性ポリシリコン層や拡散層にあ
っては、そのシート抵抗値が30〜40Ω／□と大きいため
伝播遅延が大きくなる。
そこで、これらの配線手段と平行に低抵抗値（数ｍΩ／
□）の金属配線層を形成しておいて、所定の間隔毎に両
者を接続することが考えられる。しかし、このようにす
ると、次のような問題の生じることが本願発明者によっ
て明らかにされた。すなわち、製造工程での欠陥等によ
り上記金属配線層に断線が生じた場合、断線部分から遠
端側の配線抵抗値が極端に大きくなってしまう。しか
し、電気的には上記比較的大きな抵抗値の導電性ポリシ
リコン層又は拡散層によって接続されている。このた
め、直流的な動作試験によって上記不良を検出すること
ができない。
そこで、このような不良の選別を行うためには、交流的
な動作試験を行うことが必要になって、その選別が極め
て面倒なものとなる。特に、１チップマイクロコンピュ
ータのような大規模集積回路の内部メモリ回路にあって
は、外部から直接その動作試験を行うことができないの
で、交流的な動作試験を行ったとしても、高信頼性の評
価を行うことができない。
〔発明の目的〕
この発明の目的は、信号線における伝播遅延時間を短く
するとともに、その評価を直流試験のみで行うことので
きる半導体集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、分
割された回路ブロック内で所定の配線を比較的抵抗値の
大きな配線層により構成するとともに、これらの配線と
平行に配置され、上記回路ブロック毎の配線層と一点で
接続される金属配線層、例えばアルミニュウム層とによ
り１本の配線を構成するものである。
〔実施例〕
第１図には、この発明が適用される横型ROMの一実施例
の回路図が示されている。同図の各回路素子は、特に制
限されないが、公知のCMOS（相補型MOS）集積回路の製
造技術によって、単結晶シリコンのような半導体基板上
において形成される。
図示しない相補アドレス信号を受けるアドレスデコーダ
Ｘ−DCRは、その相補アドレス信号に従ったメモリアレ
イＭ−ARYのワード線Ｗの選択信号を形成する。図示し
ない相補アドレス信号を受けるアドレスデコーダＹ−DC
Rは、その相補アドレス信号に従ったメモリアレイＭ−A
RYのデータ線Ｄを選択するためのカラムスイッチ回路の
選択信号を形成する。
上記メモリアレイＭ−ARYは、その代表として示されて
いる複数のワード線W0〜Wm及びデータ線D0〜Dnと、これ
らのワード線とデータ線との交叉点に記憶情報に従って
選択的に設けられた記憶用MOSFETQmと、上記各データ線
D0〜Dnと共通データ線CDとの間にそれぞれ設けられたカ
ラムスイッチMOSFETQ1〜Q3とにより構成される。上記メ
モリアレイＭ−ARYの記憶用MOSFETQmは、そのしきい値
電圧がワード線の選択レベルでオン状態となるもののみ
が示され、オフ状態か又はそのゲートないしドレインが
接続されないMOSFETを省略して示している。上記メモリ
アレイＭ−ARYにおいて、同じ行に配置された記憶用MOS
FETQmのゲートは、それぞれ対応するワード線W0〜Wmに
接続される。同じ列に配置された記憶用MOSFETQmのドレ
インは、それぞれ対応するデータ線D0〜Dnに接続され
る。特に制限されないが、これらの記憶用MOSFETQmとカ
ラムスイッチMOSFETQ1〜Q3は、ｎチャンネルMOSFETで構
成され、同じウェル領域内に形成される。
上記共通データ線CDは、センスアンプSAの入力端子に接
続され、読み出し信号のハイレベル／ロウレベルの判定
が行われる。
この実施例においては、特に制限されないが、その高速
読み出し動作化を図るため、共通データ線CDに設けられ
たプリチャージMOSFETQ4の他に、上記各データ線D0〜Dn
のそれぞれにもプリチャージMOSFETQ5〜Q7が設けられ
る。これらのプリチャージMOSFETQ4〜Q7は、特に制限さ
れないが、ｐチャンネルMOSFETで構成される。そして、
そのゲートにはプリチャージパルスｐが共通に印加さ
れる。
第２図には、上記メモリアレイＭ−ARYを構成する配線
の具体的一実施例の回路図が示されている。この実施例
では、そのワード線と回路の接地線における伝播遅延時
間を短くするとともに、その不良検出を容易にするた
め、次のような構成にされる。
すなわち、特に制限されないが、代表として示されてい
るワード線W0,W1のように、同じ行に配置された４個の
記憶用MOSFETQmのゲートが、ゲート電極と一体的に形成
された導電性ポリシリコン層PSiによりそれぞれ共通接
続される。また、同一の行には、特に制限されないが、
第２層目のアルミニュウム層A12が平行に配置される。
そして、上記導電性ポリシリコン層PSiとアルミニュウ
ム層A12とは、一箇所（一点）で相互に接続される。
また、上記４個の記憶用MOSFETQmのソース電極は、共通
の拡散層により構成されることによって共通に接続され
る。そして、データ線Ｄと同一の方向に走っている第１
層目のアルミニュウム層A11により構成された回路の接
地線GNDと一箇所（一点）で接続される。
また、同じ列に配置された記憶用MOSFETQmのドレイン
は、特に制限されないが、第１層目のアルミニュウム層
A11により構成されたデータ線D0〜D7にそれぞれ接続さ
れる。
なお、この実施例回路の概略動作は、次の通りである。
メモリセルの記憶情報の読み出しに先立って、プリチャ
ージパルスｐがロウレベルにされるので、プリチャー
ジMOSFETQ4〜Q7がオン状態となって、共通データ線CD及
び各データ線D0〜Dnを電源電圧VDDレベルにプリチャー
ジを行う。そして、上記プリチャージパルスｐがハイ
レベルとなって、上記プリチャージMOSFETQ4〜Q7をオフ
状態とした後、アドレスデコーダＸ−DCR,Y−DCRによっ
てメモリセルの選択が行われる。選択されたメモリセル
は、書込みデータに従って、ワード線選択レベルに対し
て高いしきい値電圧を持つMOSFET（図示せず）か又は低
いしきい値電圧を持つMOSFETQmかであるので、そのオフ
／オン動作に従ってデータ線がハイレベル／ロウレベル
にされる。この読み出し信号は、カラムスイッチMOSFET
を通して共通データ線CDに現れる。
〔効果〕
（１）金属配線層を用いて分割された回路素子毎に信号
を供給することによって、伝播遅延時間を小さくするこ
とができる。
（２）分割された回路素子間を接続する比較的抵抗値の
大きな配線手段と、伝播遅延時間を小さくするための金
属配線層とを一箇所で接続することによって、各回路ブ
ロックには常に金属配線層を介して所定の信号が供給さ
れる。したがって、金属配線層に断線箇所が生じると、
それより遠端側の回路ブロックには、信号が伝達されな
い。このことより、単なる直流動作試験のみによって、
伝播遅延を小さくするための金属配線層の不良を検出す
ることができるという効果が得られる。
（３）上記（２）により、半導体集積回路装置の選別の
評価は、高速に且つ高信頼性のもとに行うことができる
という効果が得られる。
（４）上記（２）により、大規模集積回路の内部回路の
評価も比較的簡単に行うことができるという効果が得ら
れる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。第２図の実施例回路に
おいて、同じ列に配置された複数個の記憶用MOSFETQmの
ドレインを共通の拡散層により形成しておいて、第１又
は第２層目の金属配線層で構成されたデータ線に一箇所
で接続するものであってもよい。
〔利用分野〕
以上の説明では主として本願発明者によってなされた発
明をその背景となった利用分野である横型ROMのメモリ
アレイに適用した場合について説明したが、これに限定
されるものではなく、各種プログラマブルROM或いはス
タティック型又はダイナミック型RAMのメモリアレイ
（ワード線，データ線又は回路の接地線）の他、比較的
長い配線に多数の回路素子が接続される回路を含む半導
体集積回路装置に広く利用できるものである。
【図面の簡単な説明】
第１図は、この発明が適用される横型ROMの一実施例を
示す回路図、 第２図は、そのメモリアレイの一実施例を示す回路図で
ある。 Ｘ−DCR,Y−DCR……アドレスデコーダ、Ｍ−ARY……メ
モリアレイ、SA……センスアンプ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】複数のメモリセルと、複数の第１の配線手
    段と、該第１の配線手段に対して平行に設けられ、かつ
    能動素子を介さずに上記第１の配線手段と１箇所にて上
    記第１の配線手段に接続され、上記第１の配線手段より
    も抵抗値の小さなワード線とを有する半導体記憶装置で
    あって、上記それぞれの第１の配線手段の上記接続点と
    その端部との間には上記メモリセルを構成するトランジ
    スタのゲートが複数個接続されてなるものであることを
    特徴とする半導体記憶装置。
  2. 【請求項２】上記第１の配線手段はポリシリコンから構
    成されてなり、上記ワード線はアルミニウムから構成さ
    れていることを特徴とする特許請求の範囲第１項記載の
    半導体記憶装置。
  3. 【請求項３】複数のメモリセルと、複数の第１の配線手
    段と、該第１の配線手段に対して平行に設けられ、かつ
    上記第１の配線手段に接続され、上記第１の配線手段よ
    りも抵抗値の小さなワード線とを有する半導体記憶装置
    であって、上記第１の配線手段の上記接続点とその端部
    との間には上記メモリセルを構成するトランジスタのゲ
    ートが複数個接続されてなるものであるとともに、上記
    ワード線は上記第１配線手段のほぼ中点にて１箇所で上
    記第１の配線手段と接続されることを特徴とする半導体
    記憶装置。
  4. 【請求項４】上記第１の配線手段はポリシリコンから構
    成されてなり、上記ワード線はアルミニウムから構成さ
    れていることを特徴とする特許請求の範囲第３項記載の
    半導体記憶装置。
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