FR2549997A1 - Dispositif a circuits integres a semiconducteurs, en particulier " memoires ram ou rom " - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 230000015654 memory Effects 0.000 claims abstract description 169
- 230000005540 biological transmission Effects 0.000 claims abstract description 116
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 85
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 85
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 64
- 230000005669 field effect Effects 0.000 claims description 24
- 238000010168 coupling process Methods 0.000 claims description 15
- 230000008878 coupling Effects 0.000 claims description 14
- 238000005859 coupling reaction Methods 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 239000000463 material Substances 0.000 claims 2
- 238000009941 weaving Methods 0.000 claims 1
- 230000000295 complement effect Effects 0.000 description 36
- 239000000758 substrate Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 16
- 238000012360 testing method Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- -1 boron-phosphorus ions Chemical class 0.000 description 7
- 239000005360 phosphosilicate glass Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000036316 preload Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
L'INVENTION CONCERNE UN DISPOSITIF A CIRCUITS INTEGRES A SEMICONDUCTEURS. CE DISPOSITIF APPLIQUE A UN RESEAU DE MEMOIRE EST SUBDIVISE EN UN CERTAIN NOMBRE DE BLOCS DE CIRCUITS CONSTITUES PAR DES ELEMENTS DE CIRCUIT ET PAR DES COUCHES EN POLYSILICIUM ELECTRIQUEMENT CONDUCTRICES PSI, ALIMENTEES PAR UNE COUCHE D'ALUMINIUM AL, LES BLOCS DE CIRCUITS CONSTITUANT LES ELEMENTS DE MEMOIRE ETANT SITUES AU NIVEAU DES POINTS D'INTERSECTION DE LIGNES DE TRANSMISSION DE DONNEES D9 D24 ET DE LIGNES DE TRANSMISSION DE MOTS WO W5. APPLICATION, NOTAMMENT, AUX DISPOSITIFS DE MEMOIRE RAM ET ROM A GRANDE VITESSE DE FONCTIONNEMENT.
Description
La présente invention concerne un dispositif à circuits intégrés à
semiconducteurs et en particulier une technique pouvant être effectivement adaptée à des dispositifs à circuits intégrés à semiconducteurs, qui in5 cluent des dispositifs à circuits intégrés à semiconducteurs tels que des mémoires à accès direct ou aléatoire (désignées
ci-après sous le terme de mémoires RAM), des mémoires mortes (désignées ci-après sous le terme de mémoires ROM) et analogues.
Un dispositif de mémoire à semiconducteurs, tel qu'une mémoire RAM ou ROM, estconstitué par une couche de silicium polycristallin conducteur,dans laquelle des lignes de transmission de mots sont formées ainsi que des électrodes de grille d'éléments qui constituent les cellules de mémoire, afin d'ac15 croître le degré d'intégration La couche de silicium polycristallin électriquement conductrice possède une résistance de couche d'une valeur relativement élevée allant jusqu'à ou 40 ohms/ D et entraîne un retard dans la propagation
des signaux.
Afin de réduire le retard de propagation des signaux, il a été proposé de réaliser une couche de câblage métallique possédant une faible résistivité (par exemple quelques milliohms/o) en parallèle avec les moyens de
câblage et de les raccorder au bout d'une distance prédéter25 minée.
Cependant les auteurs à la base de la présente invention ont trouvé que la construction ci-dessus
entraîne l'apparition d'un problème tel que décrit ci-après.
En effet dans le cas o-la couche de câblage métallique est 30 rompue par suite de défauts apparus pendant le processus de fabrication, la résistance de la couche de câblage formée sur la face distante de la partie rompue devient extrêmement supérieure à celle du circuit qui envoie des signaux aux lignes de transmission de mots Cependant, du point de vue élec35 trique, le circuit mentionné ci-dessus et une cellulede mémoire sont accouplés par l'intermédiaire de la couche de silicium polycristallin électriquement conductrice possédant une résistivité relativement élevée En d'autres termes la cellule de mémoire est sélectionnée même lorsque la couche de câblage métallique a été rompue. C'est pourquoi une rupture de la couche de câblage métallique dans le dispositif de mémoire à semiconducteurs ne peut plus être détectée lors du test de fonctionnement en courant continu conformément auquel les signaux de 10 sortie sont simplement contrôlés grâce à l'envoi de signaux
d'adresse au dispositif de mémoire à semiconducteurs.
Dans le cas o la couche de câblage métallique a été rompue, les cellules de mémoire formées sur la face distante de lapartie rompue sont alimentées par des si15 gnaux de sélection par l'intermédiaire de la couche de silicium polycristallin électroconductrice possédant une résistivité relativement élevée C'est pourquoi la durée de sélection de telles cellules de mémoire devient supérieure à la durée de sélection d'autres cellules de mémoire L'essai ou test de fonctionnement en courant continu mentionné ci-dessus ne permet pas de détecter un dispositif de mémoire à semiconducteurs (désigné ci-après sous le nom de mémoire) qui contient des cellules de mémoire nécessitant des durées ou intervalles de temps différents pour l'opération de sélection. 25 Par conséquent, on expédie souvent des mémoires possédant
une faible fiabilité.
Afin de trier les mémoires qui sont considérées comme défectueuses,il est nécessaire d'effectuer un test de fonctionnement en courant alternatif, selon lequel 30 les signaux de sortie sont examinés après qu'un intervalle de temps prédéterminé se soit écoulé à partir de l'envoi de
signaux d'adresses, ce qui entraîne une opération d'échantillonngage très génante.
En particulier dans le cas d'une mémoire 35 contenant un dispositif à circuits intégrés de grande taille tels qu'un microcalculateur monopuce, il n'est en général pas possible d'envoyer directement des signaux d'adresses depuis l'unité extérieure et de prélever directement les signaux de sortie vers l'unité extérieure Par conséquent, le test ou l'essai de fonctionnement en courant alternatif doit être effectué en tenant compte du temps de délai d'un circuit logique interposé entre une borne d'un microcalculateur monopuce et d'une borne d'entrée d'adresses d'une mémoire contenue dans ce microcalculateur ainsi que du temps de retard d'un circuit logique interposé entre une borne d'entrée/sortie de données de la mémoire contenuedans le microcalculateur et une borne de ce dernier C'est-à-dire que lorsque l'on prend en compte au moins les deux durées ou temps de retard mentionnés ci-dessus, on détermine l'instant auquel les signaux de 15 sortie de la mémoire sont produits à partir du microcalculateur après que lessignaux d'adresses ont été introduits dans ce dernier Le test de fonctionnement est effectué en envoyant des signaux d'adresses au microcalculateur et en examinant les signaux de sortie de ce dernier après que l'interval20 le de temps trouvé se soit écoulé Comme cela a été décrit ci-dessus, il est nécessaire de trouver préalablement l'intervalle de temps mentionné ci-dessus, ce qui rend le test de fonctionnement plus difficile En outre, on ne peut pas s'attendre non plus à des résultats corrects d'essai Le but de la présente invention est de fournir un dispositif à circuits intégrés à semiconducteurs, que l'on puisse aisément évaluer au moyen d'un test ou d'un essai simple. Un autre but de la présente invention con30 siste à fournir un dispositif à circuits intégrés à semiconducteurs qui permet de réduire un temps de retard de propagation dans une ligne de transmission de signaux et qui peut être évalué par l'intermédiaire d'un test de fonctionnement simple. Selon une première idée de l'invention, ce problème est résolu à l'aide d'un dispositif à circuits intégrés à semiconducteurs caractérisé en ce qu'il comporte: une première couche de câblage, un premier circuit comportant un premier transistor à effet de champ à grille isolée et une seconde couche de câblage qui est accouplée à l'électrode de grille dudit premier transistor à effet de champ à grille isolée et qui est alimentée par un signal provenant de ladite première couche de câblage, et un second circuit comportant un second transistor à effet de champ à grille isolée, et une troisième couche de câblage qui est accouplée à l'électrode de grille dudit second transistor à effet de champ à grille isolée et qui est alimentée par un signal provenant de ladite premiè15 re couche de câblage et ce essentiellement en même temps que s'effectue l'envoi du signal de ladite première couche de
câblage à ladite seconde couche de câblage.
Selon une autre idée de la présente invention, le problème indiqué cidessus est résolu à l'aide d'un 20 dispositif à circuits intégrés à semiconducteurs caractérisé en ce qu'il comporte: une pluralité de colonnes de cellules de mémoire comportant chacune: une première couche de câblage, 25 un premier circuit qui possède une cellule de mémoire qui contient un premier transistor à effet de champ à grille isolée et qui possède également une seconde couche de câblage qui est accouplée à l'électrode de grille du premier transistor à effet de champ à grille isolée 30 et qui est alimentéepar un signal provenant de ladite première couche de câblage et, un second circuit qui possède une cellule de mémoire qui inclut un second transistor à effet de champ à grille isolée et qui possède également une troisième 35 couche de câblage qui est accouplée à l'électrode de grille dudit second transistor à effet de champ à grille isolée qui est alimentée par un signal provenant de ladite première couche de câblage et ce essentiellement en méme temps que s'effectue l'envoi du signal de ladite première couche de cabla5 ge à ladite seconde couche de câblage, et un circuit de sélection qui envoie de façon sélective un signal à ladite pluralité des premières couches de câblage, des colonnes de cellules de mémoire étant
sélectionnées parmi une pluralité de colonnes de cellules de 10 mémoire.
D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée
ci-après prise en référence aux dessins annexés, sur lesquels: la figure 1 est un schéma d'une mémoire 15 ROM conforme à une première forme de réalisation dela présente invention; la figure 2 représente un schéma illustrant l'agencement de la mémoire ROM; la figure 3 est un schéma-bloc d'un dis20 positif à circuits intégrés à haute densité d'intégration conforme à une forme de réalisation de la présente invention la figure 4 est un schéma d'une mémoire ROM RO représentée sur la figure 3 représentant la forme de réalisation de l'invention; la figure 5 est une vue en plan illustrant l'agencement de la mémoire ROM qui correspond au schéma de la mémoire ROM de la figure 4; la figure 6 est une vue en coupe prise suivant la ligne A-A du schéma de l'agencement de la figure 30 5; la figure 7 est une vue'en coupe prise suivant la ligne B-B du schéma d'agencement de la figure 5; la figure 8 est une vue en coupe prise suivant la ligne C-C du schéma d'agencement de la figure 5; 35 la figure 9 est un schéma de la mémoire RAM RA de la figure 3 selon une forme de réalisation de la présente invention; la figure 10 est une vue en plan illustrant le schéma d'agencement de la mémoire RAM qui correspond au schéma du circuit de la figure 9; et la figure 11 est un schéma d'une mémoire RAM conforme à une autre forme de réalisation de la présente invention.
Ci-après on va décrire les formes de réali10 sation préférées de l'invention.
La figure 1 est le schéma d'un circuit d'une mémoire ROM latérale selon une forme de réalisation de la présente invention Bien qu'il ne faille y voir aucune limitation particulière, les éléments de circuit sont formés sur 15 un substrat semiconducteur tel qu'un monocristal de silicium, à l'aide d'une technique classique de fabricationdbscircuits
intégrés CMOS (MOS complémentaires).
Un décodeur d'adresses X-DCR reçoit une pluralité de premiers signaux d'adresses complémentaires a Xi constitués par une pluralité de signaux d'adresses internes et par une pluralité de signaux d'adresses internes possédant une phase essentiellement inversée par rapport à celle des signaux précédents, forme un signal de sélection et envoie ce signal de sélection à une ligne de transmission de mots W 25 qui est sélectionnée par les signaux d'adresses complémentaires sortant d'une pluralitéde lignes de transmission de mots formées dans un réseau de mémoire M-ARY Un décodeur d'adresses Y-DCR reçoit une pluralité de seconds signaux d'adresses complémentaires ayi' forme un signal de sélection et envoie 30 ce signal de sélection à un circuit de commutation de colonnes de telle sorte qu'une ligne de transmission de données D
est sélectionnée par les signaux d'adresses complémentairessortantdune pluralité de lignes de transmission de données formées dans le réseau de mémoire M-ARY.
Le réseau de mémoire M-ARY est constitué par une pluralité de lignes de transmission de mots W O à Wm, par une pluralité de lignes de transmission de données DO à Dn, par des transistors à effet de champ à grille isolée (désignés ci-après sous le terme de transistors MOSFET) pour 5 la mémorisation de données qui sont fournies de façon sélectives conformément aux données mémorisées en des points d'intersection de ces lignes de transmission de mots et de ces lignes de transmission de données, et des transistors MOSFET de commutation de colonnes Q 1 à Q 3 qui sont prévus entre les 10 lignes de transmission de données DO à Dn et une ligne commune de transmission de données CD Ici, pour simplifier le dessin, la figure 1 représente à titre d'exemple des lignes
de transmission de mots W 0, W 1, Wm et des lignes de transmission de données DO, D 1, Dn parmi une pluralité de lignes de 15 transmission de mots et de lignes de transmission de données.
En outre la figure 1 montre uniquement les transistors MOSFET de mémoire dont la tension de seuil est branchée ou appliquée au niveau de sélection des lignes de transmission de mots, mais ne montre pas les transistors MOSFET de mémoire qui sont 20 bloqués, ni ceux dont les grilles ou les drains n'ont pas été raccordés Dans le réseau de mémoire M-ARY, les grilles des transistors MOSFET de mémoire Qm disposées dans la même colonne sont raccordées aux lignes de transmission de mots W O à Wm qui leur correspondent respectivement Les drains 25 des transistors MOSFET de mémoire Qm disposés sur la même ligne sont raccordés aux lignes de transmission de données DO à Dn qui leur correspondent respectivement Bien qu'il ne faille y voir ici aucune limitation particulière, le transistor MOSFET de mémoire Qn et les transistors MOSFET de commu30 tation de colonnes Q 1 à Q 3 sont constitués par des transistors MOSFET à canal N qui sont formés dans la même région de puits. La ligne commune de transmission de données CD est raccordée à la borne d'entrée d'un amplificateur de
détection ou de lecture SA qui amplifie les données des tran-
sistors MOSFET de mémoire (cellules de mémoire) transmises par la ligne commune de transmission de données CD C'est pourquoi, en fonction des données des cellules de mémoire, l'amplificateur de lecture SA produit un signal de lecture possédant le niveau haut ou le niveau bas. Dans cette forme de réalisation, bien qu'il ne s'agisse là d'aucune limitation particulière, des transistors MOSFET de précharge Q 5 à Q 7 sont prévus pour les lignes de transmission de données DO à Dn en plus d'un transistor 10 MOSFET de précharge Q 4 qui est prévu pour la ligne commune de transmission de données CD, afin d'accroître la vitesse de fonctionnement de lecture Bien qu'il ne faille y voir ici aucune limitation particulière, ces transistors MOSFET de précharge Q 4 à Q 7 sont constitués par des transistors 15 MOSFET à enrichissement à canal p Un signal de précharge 0 p est appliqué en commun aux grilles de ces transistors MOSFET de précharge Le signal de précharge ep est produit
par un générateur de signaux de cadencement (non représenté) qui est formé sur le même substrat semiconducteur que celui 20 de la mémoire ROM latérale.
La figure 2 est un schéma qui illustre concrètement un réseau de mémoire M-ARY conforme à la présente invention En effet, dans cette forme de réalisation, le réseau de mémoire M-ARY est réalisé sous la forme décrite 25 ci-après afin de réduire le temps de retard de propagation intervenant dans les lignes de transmission de mots et dans
les lignes de masse du circuit, ce quipermet ainsi de détecter toute rupture des lignes.
C'est-à-dire que, comme cela est représen30 té par les lignes de transmission de mots W 0, W 1 sur la figure 2, les grilles de quatre transistors MOSFET de mémoire Qm (toutefois ce nombre n'est pas limité à quatre) disposés dans la même ligne sont raccordées en commun par une couche de silicium polycristallin électriquement conductrice P Si qui est réalisée, en même temps que les électrodes de grille, sous la forme d'une structure unitaire En outre, bien qu'il ne faille y voir aucune limitation particulière, une seconde couche d'aluminium A 2 est formée sur le substrat semiconducteur par l'intermédiaire d'une couche isolante pour chaque ligne, et est disposée essentiellement en parallèle avec la couche de silicium polycristallin électriquement conductrice P Si Cette couche de silicium polycristallin électriquement conductrice P Si et la seconde couche d'aluminium A 2 sont
raccordées l'une à l'autre en un emplacement (en un point).
Les électrodes de source des quatre transistors MOSFET de mémoire Qm sont formées par une couche de diffusion commune N et sont raccordées en commun les unes aux autres La couche de diffusion commune est raccordée, en un emplacement (en un point), dans les lignes de masse GND du 15 circuit, qui est constitué par une première couche d'aluminium qui est formée par le substrat semiconducteur par l'intermédiaire d'une couche isolante et qui s'étend suivant la même direction que la ligne de transmission de données D ou, en d'autres termes, qui est constituée par une première cou20 che d'aluminium A Li formée essentiellement parallèlement à la ligne de transmission de données D. En outre, bien qu'il ne faille y voir aucune limitation particulière, les régions de drain individuelles des transistors MOSFET de mémoire Qm situés sur la même 25 colonne sont raccordées aux lignes de transmission de données
DO à D 7 et sont constituéespar des premières couches d'aluminium All formées sur le substrat semiconducteur par l'intermédiaire d'une couche isolante.
La couche de silicium polycristallin élec30 triquement conductrice P Si est formée sur le substrat semiconducteur par l'intermédiaire d'une pellicule isolante En outre une pellicule isolante est formée entre la couche de silicium polycristallin électriquement conductrice P Si et 'la première couche d'aluminium A Ll, entre la première couche d'aluminium Atl et la seconde couche d'aluminium At 2 et entre la couche de silicium polycristallin électriquement conductrice P Si et la seconde couche d'aluminium At 2 C'est pourquoi, lorsque différentes couches de câblage doivent être accouplées l'une à l'autre comme dans le cas de l'accouplement de la se5 conde couche d'aluminium At 2 et la couche de silicium polycristallin électriquement conductrice P Si, un trou de contact est formé dans une pellicule isolante qui est située entre ces câblages,et ces câblages sont accouplés l'un à l'autre par l'intermédiaire du trou Comme cela a été décrit ci-des10 sus, lorsque différentes couches de câblage doivent être accouplées l'une à l'autre en un emplacement (comme dans le cas de l'accouplement de la couche de silicium polycristallin P Si et de la seconde couche d'aluminium Af 2, et dans le cas de l'accouplement d'une région semiconductrice formée dans le substrat semiconducteur et de la première couche d'aluminium Ai), un trou de contact est formé dans la pellicule
isolante interposée entre ces couches et les câblages sont accouplés ensemble par l'intermédiaire du trou de contact.
Le circuit de cette forme de réalisation 20 fonctionne comme cela est décrit ci-après.
Le signal de précharge O p prend le niveau bas avant qu'intervienne la lecture des données mémorisées dans les cellules de mémoire C'est pourquoi les transistors MOSFET de précharge Q 4 à Q 7 sont placés à l'état conducteur, 25 et la ligne commune de transmission de données CD et les lignes individuelles de transmission de données DO à Dn sont préchargées au niveau de la tension VDD de la source d'alimentation Ensuite le signal de précharge ep prend le niveau haut afin de rendre non conducteur ou d'amener à l'état blo30 qué les transistors MOSFET de précharge Q 4 à Q 7, ce qui a pour effet que les cellules de mémoire sont sélectionnées par les décodeurs d'adresses X-DCR et Y-DCR En fonction des données qui sont enregistrées dans les cellules de mémoire sélectionnées, ces dernières prennent la forme de transistors MOSFET de mémoire (non représentés) comportant une tension de seuil élevée par rapport au niveau de sélection des lignes de transmission de mots ou bien prennent la forme de transistors MOSFET Qm possédant une tension de seuil faible par rapport au niveau de sélection Les cellules de mémoire sélec5 tionnées sont alimentées par un niveau de sélection à partir du décodeur d'adresses X-DCR par l'intermédiaire de lignes de transmission de mots C'est pourquoi les transistors MOSFET de mémoire constituant les cellules de mémoire sont placés à l'état non conducteur ou bloqués ou à l'état conducteur 10 en fonction des données qui sont enregistrées en eux C'est pourquoi, en fonction des données enregistrées dans-les cellules de mémoire sélectionnées, les lignes de transmission de données prennent le niveau haut ou le niveau bas Par conséquent les données des cellules de mémoire transmises aux lignes de transmission de données sont envoyées à la ligne de transmission de données CD par l'intermédiaire de transistors MOSFET de commutation de colonnes qui sont rendus conducteurs
par le décodeur d'adresses Y-DCR, en étant amplifiés par l'intermédiaire d'un amplificateur de détection ou de lecture SA, 20 et sont délivrés sous la forme de signaux de lecture.
Sur la figure 2, si la ligne de transmission de mots W O a été interrompue en une position repérée par X, des signaux de sélection du décodeur d'adresses des X X-DCR ne sont pas envoyés aux cellules de mémoire qui sont 25 formées sur le côté plus éloigné du décodeur d'adresses X X-DCR que la position interrompue (repère X) C'est-à-dire que sur la figure 2 les signaux de sélection ne sont pas envoyés aux quatre transistors MOSFET de mémoire Qm du côté gauche supérieur C'est pourquoi, même lorsque des signaux 30 d'adresses complémentaires xi, a yi, qui sélectionnent ces quatre transistors MOSFET de mémoire, sont envoyés au décodeur des X X-DCR et au décodeur des Y Y-DCR, l'amplificateur de lecture SA produit des signaux prédétermines à tout moment
C'est-à-dire que les données enregistrées dans les quatre 35 transistors MOSFET de mémoire ne sont pas produites.
C'est pourquoi une rupture de la ligne de transmission de mots (couche d'aluminium A f 2) peut être détectée par l'intermédiaire du test de fonctionnement en courant continu qui a été mentionné précédemment, et on peut retirer de toute expédition les mémoires ROM qui sont considérées comme défectueuses. Etant donné que la ligne de transmission de mots est constituée par la couche d'aluminium 4 A 2, le temps de retard intervenant jusqu'à ce que le signal de sélection 10 soit envoyé aux cellules de mémoire peut être réduit, ce qui
permet d'accroître la vitesse de fonctionnement de la mémoire ROM.
La figure 3 est un schéma-bloc d'un dispositif à circuits intégrés à haute densité d'intégration, auquel la présente invention est adaptée, les blocs entourés par une ligne formée de traits mixtes étant formés sur un substrat semiconducteur au moyen de la technique servant
à former les circuits intégrés MOS.
Sur la figure 3, le symbole LGC désigne un 20 circuit logique qui utilise des mémoires ROM RO et/ou RAM RA
dans la phase de mise en oeuvre d'opérations prédéterminées.
Comme cela sera décrit ultérieurement de façon détaillée en référence aux figures 4 et 8, la mémoire ROM RO reçoit des signaux d'adresses complémentaires ai et ayi qui sont pro25 duits par le circuit logique LGC, et envoie les données des cellules de mémoire désignées par les signaux d'adresses complémentaires a xi, ay au circuit logique LGC Comme cela sera décrit ultérieurement de façon détaillée en référence aux figures 9 et 10, la mémoire RAM RA reçoit les signaux d'adresses complémentaires axi, ayi produits par le circuit logique LGC, ainsi qu'un signal de validation d'enregistrement WE, et envoie les données mémorisées dans les cellules de mémoire désignées par les signaux d'adresses complémentaires a xi, ayi au circuit logique LGC, ou bien mémorise les 35 données du circuit logique LGC dans les cellules de mémoire qui sont désignées par les signaux d'adresses complémentaires axi' i a Yi Sur la figure 3, la référence II désigne des bornes extérieures servant à envoyer des signaux depuis 5 une unité extérieure jusqu'au circuit logique LGC mentionné ci- dessus, et la référence IO désigne des bornes extérieures servant à envoyer des signaux produits par le circuit logique LGC à une unité extérieure En outre le symbole p désigne un
signal de précharge qui est le même que celui mentionné en 10 référence à la figure 1.
Au cours d'un essai visant à évaluer la mémoire ROM RO et la mémoire RAM RA contenues dans le dispositif à circuits intégrés à haute densité d'intégration, bien qu'il ne faille y voir là aucune limitation particulière, des 15 signaux correspondant aux signaux d'adresses complémentaires envoyés à la mémoire ROM RO ou à la mémoire RAM RA sont envoyés par l'intermédiaire des bornes extérieures II, et de signaux correspondant aux signaux de sortie de la mémoire ROM RO et de la mémoire RAM RA sont produits par la borne exté20 rieure 00 En outre, lors de l'essai de la mémoire RAM RA, lorsque les données doivent être enregistrées dans les cellules de mémoire, bien qu'il n'existe aucune limitation particulière, les signaux correspondant aux données devant être
enregistrées sont envoyés par l'intermédiaire de la borne 25 extérieure II.
La figure 4 est un schéma de circuit de la mémoire ROM RO de la figure 3.
Afin de simplifier le dessin, la figure 4 représente uniquement une partie de la mémoire ROM RO Les 30 circuits principaux représentés sur la figure 4 décrivent
l'agencement qui est réellement formé sur le substrat semiconducteur L'agencement du circuit sera décrit ultérieurement de façon détaillée en référence à la figure 5.
Sur la figure 4, le symbole X-DCR désigne 35 un décodeur d'adresses X et Y-DCR désigne un décodeur d'adres-
ses Y Le décodeur d'adresses X X-DCR reçoit une pluralité de signaux d'adresses complémentaires a envoyés à partir du circuit logique LGC, sélectionne les lignes de mots désignés par les signaux d'adresses complémentaires axi parmi une pluralité de lignes de transmission de mots constituant le réseau de mémoire, et envoie le signal de sélection uniquement aux lignes de transmission de mots sélectionnées Le décodeur d'adresses Y Y-DCR reçoit une pluralité de signaux d'adresses complémentaires a Yi envoyés par le circuit logi10 que LGC, forme un signal de sélection et envoie le signal de sélection à des transistors MOSFET qui constituent des commutateurs de colonnes C'est pourquoi les transistors MOSFET Qs constituant des commutateurs de colonnes travaillent de manière à accoupler les lignes de transmission de données
désignées par les signaux d'adresses complémentaires ayi parmi une pluralité de lignes de transmission de données constituant le réseau de mémoire, aux lignes communes de transmission de données CD.
Le réseau de mémoire est constitué par une 20 pluralité de lignes de transmission de mots Aú 2 (WO) à Ae 2 (Wn), une pluralité de lignes de transmission de données Ael(D 0) à Dll(Dn), du transistor MOSFET de mémoire Qm qui sont prévues sélectivement en fonction des données d'enregistrement au niveau de points d'intersection des lignes de tranmission de 25 mots et des-lignes de transmission de données, et des lignes de liaison à la masse GND qui appliquent un potentiel de masse du circuit aux transistors MOSFET Qm Pour simplifier le dessin, la figure 4 représente des lignes de transmission de mots A 2 (W 0) à AL 2 (W 5), des lignes de transmission de
données A 1 l(D 9) à A 1 (D 24) et Atl(Dn-7) à Aúl(Dn) uniquement.
Chacune des lignes de transmission de données est raccordée à une borne d'entrée du transistor MOSFET Qs qui sera commuté par un signal de sélection produit par
le décodeur d'adresses Y Y-DCR Dans cette forme de réalisa35 tion, bien qu'il ne faille y voir aucune limitation particu-
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lière, deux lignes de transmission de données constituent un ensemble et une ligne de transmission de données est accouplée de façon sélective à la ligne commune de transmission de données CD en fonction d'un signalproduit par le décodeur d'adresses Y Y-DCR En se référant par exemple à un ensemble de lignes de transmission de-données constitué par les lignes de transmission de données D 9 et D 10, l'une ou l'autre des lignes de transmission de données est sélectionnée par un signal produit par le décodeur d'adresses Y Y-DCR, et la li10 gne de transmission de données sélectionnée est raccordée à la ligne commune de transmission de données correspondante CD 4 C'est pourquoi, les données, qui sont transmises depuis un transistor MOSFET de mémoire à la ligne de transmission de données sélectionnée,sont transmises à la ligne commune de 15 transmission de données CD 4 et sont envoyées en tant que
données de sortie DO 4 au circuit logique LGC.
Bien que ceci ne soit pas représenté sur la figure 4, chacune des lignes de transmission de données comporte un transistor MOSFET de précharge servant à préchar20 ger la capacité parasite qui est présente dans les lignes de transmission de données Bien qu'il n'y ait là aucune limitation spécifique, le transistor MOSFET de précharge est constitué par un transistor MOSFET à enrichissement à canal p, tout comme les transistors MOSFET de précharge Q 4 à Q 7 représentés sur la figure 1, et l'électrode de grille de ce
transistor est alimentée par un signal de précharge ep produit par le circuit logique LGC.
La figure 4 représente uniquement les transistors MOSFET de mémoire Qm qui sont placés à l'état conduc30 teur par un signal de sélection provenant du décodeur d'adresses X X-DCR Les transistors MOSFET de mémoire Qm sont constitués par des transistors MOSFET à canal n En effet la figure 4 représente uniquement les transistors MOSFET de
mémoire qui sont placés à l'état conducteur uniquement lors35 qu'un signal de sélection possédant un potentiel de sélec-
tion (par exemple 5 volts) est reçu par le décodeur d'adresses X X-DCR, mais ne représente pas les transistors MOSFET de mémoire qui ne travaillent pas essentiellement en tant
que transistors MOSFET.
Dans le réseau de mémoire mentionné précédemment, les grilles des transistors MOSFET de mémoire Qm disposés sur la même colonne sont accouplées électriquement à la même ligne de transmission de mots et les drains des transistors MOSFET de mémoire Qm disposés-suivant la même
ligne sont accouplés électriquement à la même ligne de transmission de données.
Dans cette forme de réalisation, le réseau de mémoire est constitué comme décrit ci-dessous de manière à réduire le temps de retard de propagation des signaux dans 15 les lignes de transmission de mots, et c'est ainsi qu'une rupture des lignes de-transmission de mots peut être aisément détectée. En effet, bien qu'il ne faille y voir aucune limitation particulière, les blocs de circuits sont cons20 titués chacun essentiellement avec huit transistors de mémoire MOSFET Qm suivant la direction d'une colonne En d'autres termes, chaque colonne comporte une pluralité de blocs de circuit dont chacun comporte essentiellement huit transistors MOSFET de mémoire Ici, il faut attirer l'attention sur le 25 fait que les huit transistors MOSFET de mémoire constituant un bloc de circuit comprennent des transistors MOSFET de mémoire qui ne travaillent pas essentiellement en tant que transistors MOSFET même lorsque des données d'enregistrement y sont introduites Les transistors MOSFET de mémoire consti30 tuant les blocs de circuit comportent des électrodes de grille qui sont réalisées sous la forme d'une structure unitaire avec la couche de silicium polycristallin électriquement conductrice En d'autres termes, lorsqu'un bloc de circuit contient une pluralité de transistors MOSFET de mémoire, qui fonctionnent en tant que transistors MOSFET, leurs électrodes de grille sont accouplées ensemble par la couche en silicium polycristallin électriquement conductrice Ici on tiendra compte du fait que la couche de silicium polycristallin électriquement conductrice P Si accouple les électrodes de grille 5 uniquement des transistors MOSFET de mémoire qui sont contenus dans le même bloc de circuit, mais n'accouple pas les électrodes de grille des transistors MOSFET de mémoire qui sont contenues dans d'autres blocs de circuit Les blocs de circuit disposés suivant la même colonne sont accouplés l'un 10 à l'autre par l'intermédiaire d'une couche d'aluminium qui constitue une ligne de transmission de mots C'est-à-dire que les couches de silicium polycristallin électriquement conductrices P Si de différents blocs de circuit sont accouplées
les unes aux autres par l'intermédiaire de la couche d'alu15 minium qui constitue une ligne de transmission de mots.
Dans cette forme de réalisation, bien qu'il ne faille y voir là aucune limitation particulière, les lignes de transmission de mots sont constituées par une seconde couche d'aluminium AI 2, comme cela sera décrit ultérieurement 20 en référence aux figures 5 à 8 En outre, bien qu'il ne faille y voir aucune limitation particulière, la seconde couche d'aluminium AL 2 et la couche de silicium polycristallin électriquement conductrice P Si sont accouplées l'une à l'autre comme décrit ci-dessus C'est-à-dire que, comme représenté sur la figure 8, la seconde couche d'aluminium A 2 est accouplée une fois la première couche d'aluminium Ael qui est accouplée à la couche de silicium polycristallin électriquement conductrice P Si Ceci contribue à réduire la surface qui est nécessaire pour l'accouplement de la couche d'aluminium At 2 30 et de la couche de silicium polycristallin électriquement
conductrice P Si.
Parmi les huit transistors MOSFET de mémoire constituant un bloc de circuit, quatre transistors MOSFET de mémoire possèdent des ragions de source qui sont consti35 tuées par une région semiconductrice commune de type N qui
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est accouplée à une ligne de masse GND, qui est formée essentiellement parallèlement à la ligne de transmission de données Dans cette forme de réalisation, bien qu'il ne faille y voir aucune limitation particulière, la ligne de masse GND est constituée par une région semiconductrice de type N; cette région semiconductrice de type N+ GND et la région semiconductrice de type N commune mentionnée ci-dessus ont été réalisées sous la forme d'une structure unitaire Les régions de drain des transistors MOSFET de mémoire disposés 10 suivant la même ligne sont raccordées à la première couche d'aluminium At 1 qui constitue une ligne de transmission de données. La mémoire ROM conforme à cette forme de réalisation fonctionne presque de la même manière que la forme de réalisation mentionnée précédemment des figures 1
et 2 et n'est pas décrite ici.
Dans la figure 4, si la ligne de transmission de mots A 42 (W 0) est rompue en une position repérée par X, le signal de sélection n'est pas envoyé aux blocs de cir20 cuits formés sur le côté qui est plus éloigné du décodeur d'adresses X X-CDR que la position interrompue, comme dans le cas de la forme de réalisation de la figure 1 En effet, sur la figure 4, le signal de sélection n'est pas envoyé aux blocs de circuit situés sur le côté inférieur gauche C'est 25 pourquoi, lorque le décodeur d'adresses X X-DCR et le décodeur d'adresses Y Y-DCR sont alimentés par les signaux d'adresses complémentaires a xi' a yi' qui sélectionnent des cellules de mémoire contenues dans ces blocs de circuit, la mémoire ROM RO envoie au circuit logique LGC uniquement des 30 signaux prédéterminés, et non pas les données qui ont été
enregistrées dans les cellules de mémoire sélectionnées.
Ceci permet de tester aisément les mémoires contenues dans un dispositif à circuits intégrés et à haute
densité d'intégration.
En outre, étant donné que le signal de sé-
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lection est envoyé aux blocs de circuit par l'intermédiaire d'une couche d'aluminium, la vitesse de fonctionnement de la
mémoire ROM RO peut être accrue.
La figure 5 est une vue en plan montrant 5 une partie essentielle de la mémoire ROM RO de la figure 4. En effet la figure 5 est une vue en plan du réseau de mémoire constitué par les lignes de transmission de données A Li (D 9) à At I 1 (D 24), par les lignes de tranmission de mots Ad 2
(W 0) à At 2 (W 5), par les transistors MOSFET de mémoire prévus 10 au niveau des points d'intersection des lignes de transmission de données Atl(D 9) à Aúl(D 24) et des lignes de transmission de mots At 2 (WO) à Ad 2 (W 5), et par une pluralité de lignes de masse GND, qui sont représentées sur la figure 4.
Sur la figure 5, des régions entourées par 15 des lignes en traits mixtes représentent des régions semiconductrices de type N+ formées sur la surface principale de régions de puits de type p repérées par le mot "puits" et qui sont formées sur le substrat semiconducteur (comme par exemple un substrat en silicium de type n-) Sub Les régions 20 entourées par des lignes formées de tirets représentent des couches de silicium polycristallin électriquement conductrices formées sur les surfaces principales des régions de puits de type p Puits par l'intermédiaired'une pellicule isolante (telle qu'une pellicule de bioxyde de silicium) qui est for25 mée sur les surfaces principales des régions de puits de type p Puits Les régions entourées par des lignes formées par une alternance de tirets et d'ensembles de deux points, représentent les premières couches d'aluminium Atl, et les régions entourées par des lignes en trait plein représentent 30 les secondes couches d'aluminium AE 2 Sur la figure 5, le symbole D désigne en outre des régions semiconductrices de type N servant à former des régions de drain pour les transistors de mémoire MOSFET La couche de silicium polycristallin électriquement conductrice P Si réalisée sous la forme d'une structure unitaire avec les électrodes de grille d'une pluralité de transistors MOSFET constituant le bloc de circuit est raccordée électriquement à la seconde couche d'aluminium A 2 (W) par l'intermédiaire de la première couche d'aluminium A Il(C) C'est pourquoi les signaux produits par le décodeur d'adresses X X-DCR sont transmis à l'électrode de grille des transistors MOSFET de mémoire qui constituent les
blocs de circuit.
Bien que ceci ne soit pas représenté sur la figure 5, une pellicule isolante est formée entre la pre10 mière couche d'aluminium Atl et la seconde couche d'aluminium Af 2, et une autre pellicule isolante est également formée
entre la première couche d'aluminium ALI et la couche de silicium polycristallin électriquement conductrice.
Sur les figures 4, 5, 6, 7 et 8, les mêmes 15 parties sont désignées par les mêmes symboles.
La figure 6 est une vue en coupe prise suivant la ligne A-A de la figure 5.
Sur la figure 6, le chiffre de référence 1 désigne une pellicule isolante mince (par exemple une pelli20 cule de bioxyde de silicium) qui constitue une pellicule isolante de grille pour des transistors de mémoire MOSFET Les transistors MOSFET de mémoire du type à enrichissement sont formés dans la région dans laquelle la pellicule d'isolant de grille 1 est formée C'est-à-dire que la couche de silicium 25 polycristallin électriquement conductrice formée sur la pellicule d'isolant de grille 1 sert d'électrode de grille pour
les transistors MOSFET de mémoire du type à enrichissement.
D'autre part le chiffre de référence 2 désigne une pellicule isolante (par exemple une pellicule de bioxyde de silicium) 30 qui est plus épaisse que la pellicule d'isolant de grille 1 et qui constitue une pellicule de bioxyde de champ Le chiffre de référence 6 désigne une région semiconductrice de type + p qui forme un dispositif d'arrêt de canal GND désigne une région semiconductrice de type N qui forme la ligne de masse 35 mentionnée précédemment Le chiffre de référence 3 désigne une pellicule isolante intermédiaire qui sépare la couche de silicium polycristallin électriquement conductrice P Si de la première couche d'aluminium Aft et qui est constituée par du verre au phosphosilicate (désignée ci-après sous le terme de 5 pellicule PSG) Le symbole C 2 désigne un trou de contact formé dans la pellicule isolante intermédiaire 3 La première couche d'aluminium Atl(C) et la couche de silicium polycristallin électriquement conductrice P Si sont raccordées par l'intermédiaire du trou de contact C 2 Le chiffre de référen10 ce 45 désigne une pellicule isolante qui est constituée par une pellicule isolante intermédiaire (par exemple une pellicule de PSG) interposée entre la première couche d'aluminium Al et la seconde couche d'aluminium A", et une pellicule finale de passivation (par exemple en Si 3 N 4) est formée sur 15 la seconde couche d'aluminium At 2 Sur la figure 6, le symbole Sub désigne un substrat semiconducteur de type N, et Puits désigne une région de puits de type p formé dans le
substrat semiconducteur de type n-.
La figure 7 est une vue en coupe prise 20 suivant la ligne B-B de la figure 5.
Sur la figure 7, Atl(D 23) désigne une première couche d'aluminium qui constitue une ligne de transmission de donnée A l(D 23) et est accouplée à une région semiconductrice D de type N par l'intermédiaire d'un trou de contact Cl formé dans la pellicule isolante intermédiaire 3 La région semiconductrice D de type N est formée sur une surface principale de la région de puits de type p de manière à former des régions de drain pour les transistors MOSFET de mémoire Le chiffre de référence 4 désigne une pellicule iso30 lante intermédiaire formée sur la surface-principale de la première couche d'aluminium Atl(D 23) Ceci empêche une connexion électrique indésirable entre la première couche d'aluminium Atl et la seconde couche d'aluminium Aú'2 Les symboles e 2 (Wl)et AL 2 (W 4) désignent des secondes couches d'aluminium 35 qui constituent les lignes de transmission de mots Af 2 (W 1) à At 2 (W 4) Le chiffre de référence 5 désigne une pellicule finale de passivation et ta référence 7 désigne une région + semiconductrice de type N qui sert de région de source au transistor MOSFET de mémoire et qui, bien qu'il ne faille y voir aucune limitation particulière, est réalisée sous la forme d'une structure unitaire avec la région semiconductri+
ce de type N mentionnée ci-dessus GND.
Sur la figure 7, on notera le fait que les pellicules isolantes formées au-dessous des couches de sili10 cium polycristallin électriquement conductrices P Si possèdent des épaisseurs différentes en fonction des couches de silicium polycristallin P Si Ceci permet au transistor MOSFET de mémoire constituant les cellules de mémoire, de tra vailler en tant que transistors MOSFET du type à enrichisse15 ment ou bien de ne pas travailler essentiellement en tant que transistors MOSFET, en fonction des données devant être mémorisées dans les cellules de mémoire Sur la figure 7, la pellicule isolante possède une faible épaisseur au-dessous
de la couche de silicium polycristallin électriquement con20 ductrice P Si, qui est formée sur le côté le plus à gauche.
C'est pourquoi un transistor MOSFET de mémoire du type à enrichissement est formé dans cette région D'autre part, les pellicules isolantes formées au-dessous du reste des couches de silicium polycristallin P Si possèdent une épais25 seur importante de sorte que les transistors MOSFET de mémoire formés dans ces régions ne travaillent essentiellement
pas en tant que transistors MOSFET.
La figure 8 est une vue en coupe suivant la ligne C-C de la figure 5.
Sur la figure 8, le symbole C 2 désigne un trou de contact formé dans la pellicule isolante intermédiaire 3 La première couche d'aluminium Ai(C) et la couche de silicium polycristallin électriquement conductrice P Si sont accouplées l'une à l'autre par l'intermédiaire du trou de 35 contact C 2 Le symbole C 3 désigne un trou de contact formé dans la pellicule isolante intermédiaire 4 Les secondes couches d'aluminium A,2 (W 2), Aú 2 (W 3) et la première couche d'aluminium Adl(C) sont accouplées l'une à l'autre par l'intermédiaire du trou de contact C 3 Par conséquent la secon5 de couche d'aluminium At 2 (Wn) formant la ligne de transmission de mots Ai 2 (W 3) est accouplée électriquement à la couche de silicium polycristallin électriquement conductrice
P Si qui est réalisée sous la forme d'une structure unitaire avec les électrodes de grille des transistors MOSFET de mé10 moire.
Par conséquent la seconde couche d'aluminium At 2 est accouplée à la couche de silicium polycristallin électriquement conductrice P Si par l'intermédiaire de la première couche d'aluminium A&(C) Par conséquent, la se15 conde couche d'aluminium Ad 2 est accouplée à la couche de silicium polycristallin électriquement conductrice (i) requérant une surface relativement faible Si l'on essaie d'accoupler directement la seconde couche d'aluminium A 42 et la couche de silicium polycristallin électriquement con20 ductrice P Si l'une à l'autre, il faut former un trou de contact important pour accoupler la couche d'aluminium Aú 2 et la couche de silicium polycristallin P Si l'une à l'autre, étant donné que l'épaisseur de la pellicule isolante intermédiaire devient relativement importante entre ces éléments. 25 Ceci requiert plutôt, pour l'accouplement,une surface accrue par rapport au cas o l'accouplement est réalisé
dans la forme de réalisation de la présente invention.
En accouplant la seconde couche d'aluminium Ae 2 et la couche de silicium polycristallin électriquement conductrice P Si comme cela est réalisé dans la forme de réalisation de la présente invention, on réduit la surface pour le couplage et le degré d'intégration peut être accru Maisg dans la présente invention, le procédé d'accouplement n'a pas besoin d'être obligatoirement limité uniquement au pro35 cédé mentionné ci- dessus La couche d'aluminium At 2 et la
couche de silicium polycristallin -électriquement conductrice peuvent être accouplées directement l'une à l'autre.
On va décrire ci-après un procédé de fabrication des dispositifs à circuits intégrés à semiconducteurs (se reporter aux figures 5 à 8). (A) Dans un substrat en silicium monocrystallin de type N, on forme une région de puits de type p dans une région o les transistors MOSFET à canal N doivent être formés Ensuite dans la région de puits de type N Puits et 10 dans le substrat en silicium de type N, on forme une pellicule de bioxyde de silicium et une pellicule de Si 3 N 4 dans une région o les transistors MOSFET à canal N doivent être formés et dans une région o les transistors MOSFET à canal p (tels que les transistors MOSFET de précharge mentionnés 15 ci-dessus) doivent être formés Dans les régions o la pellicule de Si 3 N 4 n'est pas formée, on fait diffuser de façon sélective des ions de bore-et de phosphore de manière à former des dispositifs d'arrêt de canal Les figures 6 à 8 représentent uniquement un dispositif d'arrêt de canal 6 20 qui est formé dans la région de puits de type p Ensuite, en utilisant la pellicule de Si 3 N 4 en tant que masque, on oxyde de façon sélective la surface du substrat, de manière
à former une pellicule de bioxyde de champ 2.
Dans cette forme de réalisation, ni la pel25 licule de'Si O 2, ni la pellicule de Si 3 N 4 ne sont formées dans la région o on devra former des électrodes de grille de transistors de mémoire MOSFET qui ne travaillent pas essentiellement en tant que transistors MOSFET C'est pourquoi, comme cela est représenté sur les figures 6 et 7, le 30 dispositif d'arrêt de canal de type p+ 6 et la pellicule d'oxyde de champ 2 sont également formés dans la région o on ne formera aucune électrode de grille de transistor MOSFET de mémoire qui ne travaille pas essentiellement en tant que transistor MOSFET D'autre part, la pellicule de Si O 2 et la pellicule de Si 3 N 4 sont formées dans la région o l'on formera des transistors MOSFET de mémoire qui fonctionnent à
la manière de transistors MOSFET du type à enrichissement.
C'est pourquoi le dispositif d'arrêt de canal et la pellicule de bioxyde de champ 2 ne sont pas formés dans cette ré5 gion En d'autres termes, la pellicule de Si O 2 et la pellicule de Si 3 N 4 sont formées ou non en fonction des données qui doivent être enregistrées dans les transistors MOSFET
de mémoire.
Ici, les transistors MOSFET de mémoire, qui 10 travaillent en tant que transistors MOSFET du type à enrichissement, sont ceux qui sont placés à l'état conducteur ou bloqués par un signal envoyé par le décodeur d'adresses X X-DCR D'autre part, les transistors MOSFET de mémoire, qui ne fonctionnement pas essentiellement en tant que tran15 sistors MOSFET, sont ceux qui restent placés à l'état bloqué
à tout moment indépendamment des signaux envoyés par le décodeur d'adresses X X-DCR.
On va considérer à nouveau le procédé de fabrication.
(B) On élimine la pellicule de Si O 2 et la pellicule de Si 3 N 4 et l'on oxyde la surface principale de la région, o les transistors MOSFET (par exemple les transistors MOSFET de mémoire qui travaillent en tant que transistors MOSFET du type à enrichissement) doivent être formés, 25 de manière à former une pellicule d'isolant de grille mince
(pellicule de Si O 2) 1 dans le substrat Sub et dans la région de puits Puits.
(C) On forme une couche de silicium polycristallin en utilisant le procédé CVD (c'est-à-dire le procédé 30 de dépôt chimique en phase vapeur) sur l'ensemble des surfaces de la pellicule de champ 2 et de la pellicule d'isolant de grille 1 Ensuite, on fait diffuser des impuretés de type N telles que des ions de phosphore de manière à réduire la résistance de la couche de silicium polycristal35 lin ou, en d'autres termes, de manière à former une couche de silicium polycristallin électriquement conductrice Dans ce cas, on fait diffuser des impuretés de type N à une concentration élevée Ensuiteon soumet la couche de silicium polycristallin (couche de silicium polycrista Ilin électri5 quement conductrice) possédant une faible résistance à une attaque chimique sélective basée sur la technique d'attaque chimique photosensible C'est-à- dire que la couche de silicium polycristallin est retirée des parties inutiles, hormis dans les parties qui correspondent aux électrodes de grille 10 de transistors MOSFET et dans les parties qui correspondent aux couches de silicium polycristallin électriquement conductrice P Si mentionnées précédemment Ensuite, on élimine par attaque chimique la pellicule d'isolant de grille qui
est à nu.
(D) On forme un masque de résine photorésistante sur la région o les transistors MOSFET à canal p (par exemple les transistors MOSFET de précharge) doivent être formés, et l'on implante des impuretés de type N tels que des ions de phosphore En effet on implante des ions de phosphore dans la surface principale de la région de puits de type p Puits qui est auto-alignée par rapport aux électrodes de grille (incluant des parties qui fonctionnent en tant qu'électrodes de grille dans la couche de silicium polycristallin électriquement conductrice P Si) C'est pour25 quoi il se produit la formation d'une région semiconductrice de type N qui sert de région de source 7 pour le transistor MOSFET à canal n, ainsi qu'une région semiconductrice de +
type N qui sert de région de drain D pour ce transistor.
Dans ce cas, le masque de résine photorésistante n'est pas 30 formé dans la région o sera réalisée une région semiconductrice qui correspond à la ligne de masse GND Par conséquent la région semiconductrice de type N GND est formée dans la région de puits de type p comme représenté sur la
figure 6.
La couche de silicium polycristallin élec-
triquement conductrice P Si forme une électrode de grille des transistors MOSFET de mémoire, et une couche de câblage qui relie la ligne de transmission de mots à l'électrode de
grille du transistor MOSFET.
(E) Le masque de résine photorésistante formé lors de la phase opératoire (D) ci-dessus est éliminé Ensuite on forme un masque de résine photorésistante sur la région dans laquelle les transistors MOSFET à canal N doivent être formés et dans la région o la couche de silicium poly10 cristallin électriquement conductrice P Si doit être formée, et l'on implante des impuretés de type p tels que des ions de bore En effet, les ions de bore ne sont implantés dans le substrat Sub qui est auto- aligné par rapport aux électrodes de grille des transistors MOSFET à canal p Par con15 séquent, on réalise la formation d'une région semiconduc+ trice de type p qui sert de région de source pour le transistor MOSFET à canal p et une région semiconductrice de +
type p qui sert de région de drain pour ce transistor.
Dans cette phase opératoire, on implante 20 des ions de bore enune concentration relativement faible.
C'est pourquoi, tout comme les électrodes de grille des transistors MOSFET à canal n, les électrodes de grille des transistors MOSFET à canal p sont formées au moyen de la
couche de silicium polycristallin de type n.
(F) On élimine le masque de résine photorésistante formé lors de la phase opératoire ci-dessus (E) et l'on forme une pellicule de PSG 3 en utilisant le procédé
de dépôt chimique en phase vapeur, sur l'ensemble des surfaces.
(G) On forme des trous de contact Cl, C 2 dans la pellicule de PSG 3 sur la région de drain D et dans la pellicule de PSG 3 sur la couche de silicium polycristallin électriquement conductrice P Si des transistors MOSFET de mémoire. Ensuite on forme une couche d'aluminium Agl par évaporation sur l'ensemble des surfaces et on lui donne les formes désirées au moyen d'une attaque chimique de manière à obtenir des premières couches d'aluminium AI(C), ALI(D 0) à Al I(Dn) Les lignes de transmission de données 5 Atl(D 0) à A 4 l(Dn) sont accouplées aux régions de drain D des transistors MOSFET de mémoire par l'intermédiaire de trous de contact respectifs Cl (figure 7) En outre, les
câblage Ali(C) sont accouplés aux couches de silicium polycristallin électriquement conductrices P Si par l'intermé10 diaire de trous de contact respectifs C 2 (figure 8).
On forme un trou de contact C 3 dans la pellicule de PSG 4, qui est formée sur la première couche
d'aluminium A 1 (C).
Ensuite, on forme une couche d'aluminium 15 A 22 par évaporation sur l'ensemble des surfaces et on lui donne les formes désirées au moyen d'une attaque chimique afin d'obtenir des secondes couches d'aluminium At 2 (W 0) à A 72 (Wn) Les secondes couches d'aluminium AP 2 (W 0) à At 2 (Wn)
sont accouplées aux premières couches d'aluminium A Zt(C) 20 par l'intermédiaire de trous de contact respectifs C 3.
(I) On forme une pellicule finale de passivation 5 sur l'ensemble des surfaces de manière à achever le dispositif à circuits intégrés à semiconducteurs, tel que
représenté sur les figures 6 à 8.
La figure 9 représente le schéma du circuit de la mémoire RAM RA représenté sur la figure 3 Afin de simplifier le dessin, la figure 9 représente uniquement une partie de la mémoire RAM RA Comme cela sera mentionné
ultérieurement de façon détaillée en référence à la figure 30 10, les circuits principaux indiqués sur la figure 9 représentent l'agencement qui est réellement formé sur le substrat semiconducteur.
Sur la figure 9 le symbole X-DCR désigne un décodeur d'adresses X et le symbole Y-DCR désigne un dé35 codeur d'adresses Y Le décodeur d'adresses X-X-DCR reçoit une pluralité de signaux d'adresses complémentaires ax envoyés par le circuit logique LGC, sélectionne les lignes de transmissionde mots désignées par les signaux d'adresses complémentaires ax parmi une pluralité de lignes de transmission de mots constituant le réseau de mémoire, et envoie un signal de sélection uniquement dans la ligne de transmission de mots sélectionnée Le décodeur d'adresses Y Y-DCR reçoit une pluralité de signaux d'adresses complémentaires axi délivrés par le circuit logique LGC de manière à 10 former un signal de sélection, et envoie le signal de sélection à des transistors MOSFET qui constituent des commutateurs de colonnes C'est pourquoi les transistors MOSFET constituant les commutateurs de colonnes travaillent de manière à accoupler deux lignes de transmission de données complémentaires désignées par les signaux d'adresses complémentaires ayj parmi une pluralité de couples de lignes de transmission de données complémentaires formant le réseau de mémoire, à un couple de lignes communes de transmission
de données complémentaires CD 0, CD 0.
Le réseau de mémoire est constitué par une pluralité de lignes de transmission de mots A'2 (W 0) à At 2 (Wn), par une pluralité de couples de lignes de transmission de données complémentaires A-Il(D 0), A&(D 50) à Atl(Dn), Aitl(Dn), et par des cellules de mémoire prévues au niveau des points 25 d'intersection des lignes de transmission de mots et des lignes de transmission de données Afin de simplifier le dessin, la figure 9 représente uniquement les lignes de transmission de mots Ae 2 (W 5) à At 2 (W 7), des couples de lignes de transmission de données A 115 D 5), A 11 (D 5), Atil(D 6), Atl( 56) 30 et Atl(Dn), A 1 l(Dn), et des cellules de mémoire prévues au niveau des points d'intersection des lignes de transmission de mots Aú 2 (W 5) à Af 2 (W 7) et des couples de lignes de transmission de données All(D 5), Ai 1 (D 5), A 2 (D 6), A&i(D 6) et
Atl (Dn), Ae (Dn).
Les couples de lignes de transmission de données sont raccordés à des bornes d'entrée/sortie d'un côté du transistor MOSFET Qs qui seront commutés par un signal de sélection envoyé par le décodeur d'adresses des Y Y-DCR Les bornes d'entrée/sortie de l'autre côté de ces 5 transistors MOSFET Qs sont accouplés au couple des lignes de transmission de données complémentaires CDO, CDO Parmi les pluralités de couples de lignes de transmission de données complémentaires, A Ll(DO), A Ll(DO) à Afl(Dn), Al(Dn), deux couples de lignes de transmission de données complémen10 taires désignées par les signaux d'adresses complémentaires ayj sont accouplés aux deux lignes communes de transmission de données complémentaires CDO, CDO par l'intermédiaire des transistors MOSFET Qs C'est pourquoi la donnée transmise depuis une cellule de mémoire au couple des lignes de trans15 mission complémentaires est ensuite transmise au couple des lignes communes de transmission de données complémentaires par l'intermédiaire des transistors MOSFET Qs et est envoyée au circuit logique LGC par l'intermédiaire d'un circuit
amplificateur/tampon de sortie.
Bien que ceci ne soit pas représenté sur la figure 9, la mémoire RAM RA est équipée d'un tampon d'entrée qui reçoit les données envoyées par le circuit logique LGC et qui envoie ces données au couple de lignes communes de transmission de données complémentaire CDO, CDO Lors 25 de l'opération d'enregistrement, les données envoyées par le circuit logique LGC sont transmises aux lignes communes de transmission de données complémentaires CDO, CD O par l'intermédiaire du tampon d'entrée Les données sont ensuite transmisesau couple de lignes de transmission de données complémentaires qui sont accouplées au couple de lignes communesde transmission de données complémentaires CDO, CDO par l'intermédiaire des transistors MOSFET Qs, et sont enregistrées dans une cellule de mémoire Les opérations du circuit amplificateur/tampon de sortie et du tampon d'entrée 35 sont commandées par un signal de commande ORW produit par le circuit logique LGC Par exemple, lorsque le signal de commande O RW possède un niveau bas, le circuit amplificateur/ tampon de sortie agit de manière à produire les données des cellules de mémoire Dans ce cas, le tampon d'entrée reste inactif D'autre part, lorsque le signal de commande O RW possède le niveau haut, le tampon d'entrée agit de manière
à enregistrer les données dans les cellules de mémoire.
Dans ce cas, le circuit amplificateur/tampon de sortie est
rendu inactif.
Bien que ceci ne soit pas représenté sur la figure 9, chacune des lignes de transmission de données est équipé d'un transistor MOSFET de précharge qui est construit de la même manière que le transistor MOSFET de
précharge mentionné en référence à la figure 1 et qui reçoit 15 un signal de précharge O p par l'intermédiaire de sa grille.
Chacune des cellules de mémoire est constituée par un circuit à bascule bistable FF possédant deux bornes d'entrée/sortie, un transistor MOSFET du type à enrichissement à canal N Qa possédant une première électrode 20 d'entrée/sortie raccordée à une borne d'entrée/sortie dudit circuit à bascule bistable et possédant une seconde électrode d'entrée/sortie raccordée à la ligne de transmission de données Al (D), et un transistor MOSFET à enrichissement à canal N Qa possédant une première électrode d'entrée/sortie 25 accouplée à l'autre borne d'entrée/sortie dudit circuit à bascule bistable comportant une seconde borne d'entrée/ sortie accouplée à la ligne de transmission de données AL ( 5) Bien que l'invention n'y soit pas spécifiquement limitée, le circuit à bascule bistable est constitué par des transistors MOSFET à canal p Q 1 ' Q 2 et par des transistors MOSFET à canal N Q 3, Q 4 ' c'est-à-dire que l'on a un circuit
à bascule bistable CMOS.
Dans le réseau de mémoire mentionné ci-dessus, les grilles des transistors MOSFET Qa, a constituant les cellules de mémoire disposées suivant la même ligne sont accouplées électriquement à la même ligne de transmission de mots En outre les secondes électrodes d'entrée/sortie des transistors Qa, Qa constituant les cellules de mémoire situées le long de la même colonne sont accouplées à la même ligne de transmission de données. L'électrode de grille du transistor MOSFET Qa et l'électrode de grille du transistor MOSFET Qa sont accouplées ensemble par l'intermédiaire de la couche de silicium polycristallin électriquement conductrice P Si Ici, il faut tenir compte du fait que la couche de silicium polycristallin électriquement conductrice P Si n'a pas été accouplée aux électrodes de grille des transistors MOSFET d'autres cellules de mémoire La couche de silicium polycristallin électriquement conductrice est accouplée à une ligne de transmission de mots correspondante C'est pourquoi un signal provenant du décodeur d'adresses X X-DCR est transmis à la cellule de mémoire par l'intermédiaire de la ligne de transmission de mots Lorsque le signal envoyé à la cellule de mémoire est un signal de sélection (par exemple un signal 20 de 5 volts), les transistors MOSFET Qa, Qa constituant la cellule de mémoire sont placés à l'état conducteur, ce qui a pour effet que la donnée est lue hors de la cellule de
mémoire ou est enregistrée dans cette dernière.
La mémoire RAM RA de la présente forme de 25 réalisation reçoit et produit les données comportant une
pluralité de bits sous la forme d'une unité, comme représenté sur la figure 3 Mais afin de simplifier la description, le circuit de la figure 9 reçoit ou produit les données comportant un bit sous la forme d'une unité Dans la 30 pratique, le circuit représenté sur la figure 9 est prévu
de façon multiple ou en un certain nombre de fois Le décodeur d'adresses X X-DCR et le décodeur d'adresses Y Y-DCR sont cependant utilisés en commun Mais la présente invention n'est pas censée être limitée à la mémoire RAM(ROM) qui 35 reçoit et produit les données comportant une pluralité de
bits sous la forme d'une unité.
Bien qu'il ne faille voir aucune limitation particulière, les lignes de transmission de mots de cette forme de réalisation sont constituées par des secondes cou5 ches d'aluminium A 2 En outre, les secondes couches d'aluminium 42 constituant les lignes de transmission de mots
et la couche de silicium polycristallin électriquement conductrice P Si sont accouplées l'une à l'autre par l'intermédiaire des premières couches d'aluminium A (C), de la même 10 manière que cela est décrit en référence aux figures 5 à 8.
Les lignes de transmission de données sont constituées par
des premières couches d'aluminium Adl.
La mémoire RAM représentée sur la figure 9 fonctionne de la même manière que les mémoires RAM statiques 15 très connues, et ne sera pas décrite ici.
Dans le cas o une ligne de transmission de mots est rompue, le signal de sélection n'est pas transmis aux cellules de mémoire qui sont formées sur le côté plus écarté du décodeur d'adresses X X-DCR que la partie rompue, tout comme dans le cas de la mémoire ROM de la figure 4 C'est pourquoi les données mémorisées dans ces cellules de mémoire ne sont pas lues Ceci permet de tester aisément les mémoires RAM contenues dans un dispositif à circuits intégrés à grande échelle En outre, étant donné que 25 les lignes de transmission de mots sont constituées par des couches d'aluminium, la mémoire RAM peut fonctionner à des
vitesses élevées.
La figure 10 est une vue en plan illustrant une partie principale de la mémoire RAM de la figure 9.
En effet, la figure 10 est une vue en plan du réseau de mémoire constitué par des couples de lignes de transmission de données complémentaires Agl(D 5), A 1 (D 5), Atl(D 6), Ali(D 6), par des lignes de transmission de mots Ae 2 (W 5) à A t 2 (W 7), et par des cellules de mémoire prévues au 35 niveau des points d'intersection des couples de lignes de
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transmission de données Ai (D 5), Ai (D 5), Atl (D 6), Ai (D 6),
et de lignes de transmission de mots Ae 2 (W 5) à At 2 (D 7).
Sur la figure 10, les mêmes parties que celles représentées sur les figures 5 à 9 sont désignées 5 par les mêmes symboles En effet, la partie entourée par une ligne en traits mixtes interrompue par des ensembles de quatre points est un substrat en silicium de type N Sub et les régions entourées par des lignes en traits mixtes incluant les ensembles de trois points sont des régions de 10 puits de type p Puits formées sur une surface principale du substrat en silicium de type N Sub Les régions entourées par des lignes interrompues sont des régions semiconductrices de type p+ formées sur la surface principale du substrat en silicium de type N Sub ou bien sont des régions 15 semiconductrices de type n+ formées dans les régions de puits de type p Puits Les régions entourées par des lignes formées de traits et de points alternés représentent des couches de silicium polycristallin électriquement conductrices P Si, P Sii formées à la surface d'une pellicule isolante 20 qui est formée sur la surface principale du substrat Sub ou sur les régionsde puits Puits Les régions entourées par les lignes en traits mixtes suivant des ensembles de deux tirets représentent des premières couches d'aluminium Ael(C), Ail (D 5), Atl(D 5), AL (D 6), AL 1 (D 6) formées sur la surface d'une pellicule isolante qui est formée sur les couches de silicium polycristallin électriquement conductrices P Si, P Sii Les régions entourées par les lignes en trait plein représentent les secondes couches d'aluminium Ae 2 (W 5) à
Aú 2 (W 7) formées sur la surface d'une pellicule isolante qui 30 est formée sur les premières couches d'aluminium.
Sur la figure 10, le symbole Cl désigne des trous de contact formés dans la pellicule isolante 3 en vue + d'accoupler les régions semiconductrices du type p ou du + type N et les premières couches d'aluminium Atl les unes aux autres comme les trous de contact Cl représentés sur la
254 997
figure 7, et ce moyennant l'interposition de la pellicule isolante 3 Le symbble C 2 désigne des trous de contact formés dans la pellicule isolante 3 et permettant d'accoupler les couches de silicium polycristallin électriquement con5 ductrices P Si, P Sii et les premières couches d'aluminium 4 A ensemble, tout comme les trous de contact C 2 de la figure 8, avec interposition de la pellicule isolante 3, et le symbole C 3 désigne les trous de contact formés dans une pellicule isolante 4 de manière à accoupler les premières couches d'aluminium 4 A 1 et les secondes couches d'aluminium A^ 2 ensemble, tout comme les trous de contact C 3 représentés sur la figure 8, moyennant l'interposition de la pellicule
isolante 4.
De même, dans cette forme de réalisation, 15 on utilise des premieres couches d'aluminium A 7 Il(C) pour accoupler les secondes couches d'aluminium At 2 (Wn) constituant les lignes de transmission de mots et les couches de
silicium polycristallin électriquement conductrices P Si ensemble, tout comme dans le cas de la forme de réalisation 20 décrite en liaison avec la figure 5.
Les couches de silicium polycristallin électriquement conductrices P Si constituent des électrodes de grille des transistors MOSFET Qa, Qa et les couches de
câblage, qui accouplent ces électrodes de grille aux lignes 25 de transmission de mots (secondescouchesd'aluminium) Aú 2 (Wn).
Les couches de silicium polycristallin électriquement conductrices P Si constituent des électrodes de grille des transistors MOSFET Q 1 à Q 4 et les couches de câblage servant à former des circuits à bascule bistable.
Sur la figure 10 les régions de source des transistors MOSFET à canal p Qu, Q 2 sont constituées par des régions conductrices de type p+ VDD Les régions semiconduc+ DDtrices de type p sont accouplées les unes aux autres par l'intermédiairede secondes couches d'aluminium At(non repré35 sentées), et une tension VDD est appliquée aux régions de source des transistors MOSFET à canal p individuels par l'intermédiaire des secondes couches d'aluminium At 2 En outre les régions de source des transistors MOSFET à canal n sont constituées par des régions semiconductrices de type N GND qui sont accouplées les unes aux autres par l'intermédiaire par exemple des secondes couches d'aluminium Ai 2. Le potentiel de masse du circuit est appliqué aux régions de source des transistors MOSFET individuels à canal N par
l'intermédiaire des secondes couches d'aluminium At 2.
Une pellicule finale de passivation 5 (non représentée) est formée sur les secondes couches d'aluminium
AL 2 tout comme dans le cas de la forme de réalisation men-.
tionnée en référence aux figures 5 à 8.
La mémoire RAM conforme à cette forme de 15 réalisation est fabriquée à l'aide du même procédé de fabrication que celui mentionné en référence aux figures 5 à 8,
et n'est pas décrite ici.
Pour faciliter la compréhension, on a utilisé les symb Oles des transistors MOSFET correspondant de la 20 figure 9, dans la vue en plan des cellules de mémoire décrite dans le côté supérieure gauche de la figure 10 En outre, dans la vue en plan des cellules de mémoire décrites sur
le côté inférieur de la figure 10, la seconde couche d'aluminium Ae Q(W 7) et les premières couches d'aluminium Ai(D 6), 25 All(D 6) ont été décrite dans un état o elles sont partiellement éliminées.
La figure 11 représente une mémoire RAM conforme à une autre forme deréalisation de la présente invention. Sur la figure 11, les mêmes parties que
celles de la figure 9 sont désignées par les mêmes références.
La constitution et le fonctionnement de la mémoire RAM de la
figure 11 sont approximativement les mêmes que la constitution et le fonctionnement de la mémoire RAM de la figure 9. 35 C'est pourquoi les éléments décrits ci-après sont des diffé-
rences existant entre la mémoire RAM représentée sur la figure 11 et la mémoire RAM représentée sur la figure 9, tandis que les éléments semblables ne sont pas mentionnés.
* C'est-à-dire que dans la mémoire RAM repré5 sentée sur la figure 11, un bloc de circuit est constitué par une pluralité (deux dans cette forme de réalisation) de cellules de mémoire qui sont formées le long de la même ligne de cellules de mémoire La couche de silicium polycristallin électriquement conductrice P Si est accouplée aux électrodes de grille du transistor MOSFET Qa, Qq prévu pour la sélection d'adresses dans le même bloc de circuit, mais n'est pas accouplée aux électrodes de grille du transistor MOSFET Qa, Qa servant à la sélection d'adresses et prévu dans d'autres blocs de circuit La couche de silicium poly15 cristallin électriquement conductrice P Si est accouplée aux lignes de transmission de mots correspondantes tout comme la couche de silicium polycristallin électriquement conductrice P Si représentée sur la figure 9 En effet, sur la figure 9, un bloc de circuit est constitué par une cellule de 20 mémoire Mais dans cette forme de réalisation, un bloc de circuit est constitué par une pluralité de cellules de mémoire Ceci permet de réduire le nombre des trous de contact pour l'accouplement de la seconde couche d'aluminium At 2 (Wn) et la couche de silicium polycristallin électriquement con25 ductrice P Si ensemble Ceci permet de réduire la limitation basée sur la nombre de trous de contacts ou de surfaces occupés par les trous de contact, lorsque l'on essaie de
réduire la taille des cellules de mémoire.
Conformément à la présente invention, comme 30 cela ressort à l'évidence de la description précédente, on
obtient les effets qui sont mentionnés ci-après.
Les signaux sont transmis aux blocs de circuit individuels par l'intermédiaire de couchesde câblage
métallique C'est-à-dire que les signaux sont transmis aux 35 blocs de circuit avec des temps de retard relativement fai-
bles. Par conséquent des mémoires, ou les mémoires, qui sont contenues dans un dispositif à circuits intégrés à semiconducteurs, peuvent fonctionner à des vitesses élevées. Lorsqu'un signal est envoyé par une première couche de câblage à une seconde couche de câblage contenue dans un premier bloc de circuit, le signal est également envoyé essentiellement simultanément depuis la première couche de câblage à une troisième couche de câblage contenue dans un second bloc de circuit La seconde couche de câblage et la troisième couche de câblage n'ont pas accouplées directement l'une à l'autre C'est pourquoi, lorsque la première couche de câblage est rompue, le signal est envoyé 15 à la seconde couche de câblage, mais n'est pas envoyé à la troisième couche de câblage Par conséquent le premier bloc de circuit fonctionne de façon correcte, mais le second bloc de circuit ne fonctionne pas de façon correcte (ou ne fonctionne pas du tout) Par conséquent, une rupture du premier câblage peut être aisément détectée par le test de fonctionnement en courant continu qui a été mentionné précédemment En d'autres termes, le fait que le premier câblage
est rompu ou non peut être détecté par un test simple.
Chacun des blocs de circuit contient des 25 éléments de circuits et des moyens de câblage possédant une résistivité relativement importante pour le raccordement des éléments de circuit Les moyens de câblage possédant une résistivité relativement importante sont raccordés, en un emplacement, à une couche de câblage métallique qui réduit 30 le temps de retard de propagation C'est pourquoi les blocs de circuit sont alimentés à tous moments par des signaux prédéterminés par l'intermédiaire de couches de câblage métallique Si une couche de câblage métallique se rompt, le signal n'est pas transmis auxblocs de circuit situés sur le 35 côté situé à une distance supérieure à celle de la partie rompue C'est pourquoi un défaut présent dans la couche de câblage métallique, qui réduit le temps de retard de propagation, peut être détecté par l'intermédiaire du test de fonctionnement en courant continu Ce fait permet égale5 mentde conserver le dispositif à circuits intégrés à semiconducteurs à des vitesses élevés maintenant une possibilité accrue Les blocs de circuit situés à une distance plus importante que celle à laquelle se situe la partie rompue ne fonctionnent pas correctement (ou ne fonctionnent pas du tout) Par conséquent, les circuits internes faisant partie des circuits intégrés à grande échelle peuvent être
évalués d'une manière relativement simple.
La présente invention a été décrite de façon concrète précédemment sur la base d'exemples Cependant 15 il faut noter que l'invention n'est en aucune manière limitée aux formes de réalisation mentionnées ci-dessus et qu'on peut apporter des modifications de différentes manières
sans pour autant sortir du cadre de l'invention.
Dans ce qui précède on a décrit des exemples 20 dans lesquels l'invention était adaptée à une mémoire ROM latérale et à une mémoire RAM statique Suivant l'invention il n'est pas nécessairement limité à de tels cas et peut être largement utilisé pour des dispositifs à circuits intégrés à semiconducteurs qui incluent un réseau de mémoire (lignes de transmission de mots, lignes de transmission de données ou lignes de masse du circuit) de différentes mémoires ROM programmables ou de différentes mémoires RAM dynamiques, ou bien qui incluent des circuits dans lesquels un
certain nombre d'éléments de circuit sont raccordés à des 30 câblages relativement longs.
Claims (13)
1 dispositif à circuits intégrés à semiconducteurs, caractérisé en ce qu'il comporte: une première couche de câblage (A), un premier circuit comportant un premier transistor à effet de champ à grille isolée et une seconde couche de câblage (P Si) qui est accouplée à l'électrode de grille dudit premier transistor à effetde champ à grille isolée et qui est alimentéepar un signal provenant de ladite première couche de 10 câblage, et un second circuit comportant un second transistor à effet de champ à grille isolée, et une troisième de couche de câble (P Si) qui est accouplée à l'électrode de grille dudit second transistor à effet de champ à grille isolée et 15 qui est alimentée par un signal provenant de ladite première couche de câblage, et ce essentiellement en même temps que s'
effectue l'envoi du signal de ladite première couche de câblage à ladite seconde couche de câblage.
2 Dispositif à circuits intégrés à semiconduc20 teurs selon la revendication 1, caractérisé en ce que ladite troisième couche de câblage est constituée essentiellement par
le même matériau (P Si) que la seconde couche de câblage.
3 Dispositif à circuits intégrés à semiconducteurs selon la revendication 2, caractérisé en ce que les élec25 trodes de grille d'une pluralité de premierstransistoxsà effet de champ à grille isolée sont accouplés à ladite seconde couche de câblage (P Si) et que les électrodes de grille d'une pluralité de seconds transistors effet de champ à grille isolée sont
accouplées à ladite troisième couche de câblage (P Si).
4 Dispositif à circuits intégrés à semiconducteurs selon la revendication 3, caractérisé en ce que les électrodes de grille desdits premiers transistors à effet de champ à grille isolée et la seconde couche de câblage sont réalisées sous la forme d'une structure unitaire, et que les électrodes de grille dudit second transistor à effet de champ à grille isolée et ladite troisième couche de câblage sont réaliséessous la
forme d'une structure unitaire.
Dispositif à circuits intégrés à semiconducteurs selon la revendication 4, caractérisé en ce que ladite première couche de câblage (A 1) est constituée par une couche d'aluminium et que lesdites seconde et troisième couches de câblage (P Si) sont constituées par des couches de silicium
polycristallin électriquement conductrices.
6 Dispositif à circuits intégrés à semiconduc10 teurs selon la revendication 2, caractérisé en ce qu'il est prévu en outre une quatrième couche de câblage servant à accoupler ladte première couche de câblage et ladite seconde
couche de câblage l'une à l'autre,etunecinquième couche de c&blage servant à accoupler ladite première couche de câblage 15 et ladite troisième couche de câblage l'une à l'autre.
7 Dispositif à circuits intégrés à semiconducteurs, caractérisé en ce qu'il comporte: une pluralité de colonnes de cellules de mémoire (Qm,FF) dont chacune comporte: une première couche de câblage (At), un premier circuit comportant un premier transistor à effet de champ à grille isolée et une seconde couche de câblage (P Si) qui est accouplée à l'électrode de grille dudit premier transistor à effet de champ à grille isolée et qui est 25 aliment& par un signal provenant de ladite première couche de câblage et À un second circuit comportant un second transistor à effet de champ à grille isolée, et une troisième couche de câble (P St) qui est accouplée à l'électrode de arille dudit 30 second transistor à effet de champ à grille isolée et qui est alimentéepar un signal provenant de ladite première couche de câblage, et ce essentiellement en même temps que s'effectue l'envoi du signal de ladite première couche de câblage à ladite seconde couche de câblage, et
un circuit de sélection qui envoie de façon sé-
lective un signal à ladite pluralité de premières couches de câblage, des colonnes de cellules de mémoire étant sélectionnées parmi une pluralité de colonnes de cellules de mémoire 8 Dispositif à circuits intégrés à semiconducteurs selon la revendication 7, caractérisé en ce que ladite troisième couche de câblage est constituée essentiellement
par le même matériau (P Si) que la seconde couche de câblage.
9 Dispositif à circuits intégrés à semiconduc10 teurs selon la revendication 8, caractérisé en ce que les électrodes de grille d'une pluralité de premierstransistors à effet de champ à grille isolée sont accouplées à ladite seconde couche de câblage (P Si) et que les électrodes de grille
d'une pluralité de secondstransistomsà effet de champ à gril15 le isolée sont accouplées à ladite troisième couche de câblage (PSI P Si).
Dispositif à cricuits intégrés à semiconducteurs, selon la revendication 9,caractérisé en ce que les électrodes de grille desdits premiers transistors à effet de 20 champ à grille isolée et la seconde couche de câblage sont réalises sous la forme d'une structure unitaire, et que les électrodes de grille dudit transistor à effet de champ à grille isolée et ladite troisième couche de câblage sont
réalises sous la forme d'une structure unitaire.
11 Dispositif à circuits intégrés à semiconducteurs selon la revendication 10, caractérisé en ce que ledit transistor à effet de champ à grille isolée contenu dans une cellule de mémoire comporte une électrode de sortie à laquelle est raccordée la ligne de transmission de données (D 1 30 Dn) et une électrode de masse (GND) à laquelle le potentiel
de masse du circuit est appliqué.
12 Dispositif à circuits intégrés à semiconducteurs selon la revendication 10, caractérisé en ce que la cellule de mémoire comporte en outre des moyens de mémoire 35 (FF) possécntune borne d'entrée/sortie servant à mémoriser les données, et que le premier ou le second transistor à effet de champ à grille isolée contenu dans la cellule de mémoire comporte une première électrode d'entrée/sortie
accouplée à la borne d'entrée/sortie desdits moyens de mé5 moire et une seconde électrode d'entrée/sortie accouplée à la ligne de transmission de données (D 1 Dn).
13 Dispositif à circuits intégrés à semiconducteurs selon la revendication 12, caractérisé en ce que lesdits moyens de mémoire (FF) sont constitués par un circuit à bas10 cule bistable comportant deux bornes d'entrée/sortie et que l'une ou l'autre desdites deux bornes d'entrée/sortie est
accouplée à ladite borne d'entrée/sortie des moyens de mémoire.
14 Dispositif à circuits intégrés à semiconducteurs selon la revendication 11, caractérisé en ce qu'il est 15 prévu en outre des moyens de préchauffage servant à précharger ladite électrode de sortie.
Dispositif à circuits intégrés à semiconducteurs selon la revendication 14, caractérisé en ce que ladite première couche de câblage (At) est constituée par une couche 20 d'aluminium et que lesdites seconde et troisième couche de
câblage sont constituées par des couches de polysilicium électriquement conductrices (P Si).
16 Dispositif à cricuits intégrés à semiconducteurs selon la revendication 12, caractérisé en ce que ladite 25 première couche de câblage est corstituée par une couche d' aluminium (At) et que lesdites seconde et troisième couches
de câblage sont constituées par des couches de silicium polycristallin électriquement conductrices (P Si).
17 Dispositif à circuits intégrés à semiconduc30 teurs selon la revendication 15, caractérisé en ce qu'il est prévu une quatrième couche de câblage servant à accoupler ladite première couche de câblage et ladite seconde couche de câblage l'une à l'autre, et une cinquième couche de câblage
servant à accoupler ladite première couche de câblage et la35 dite troisième couche de câblage l'une à l'autre.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13581583A JPH073862B2 (ja) | 1983-07-27 | 1983-07-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2549997A1 true FR2549997A1 (fr) | 1985-02-01 |
| FR2549997B1 FR2549997B1 (fr) | 1991-09-06 |
Family
ID=15160451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR848410206A Expired - Lifetime FR2549997B1 (fr) | 1983-07-27 | 1984-06-28 | Dispositif a circuits integres a semiconducteurs, en particulier " memoires ram ou rom " |
Country Status (8)
| Country | Link |
|---|---|
| US (3) | US4782465A (fr) |
| JP (1) | JPH073862B2 (fr) |
| KR (1) | KR920008397B1 (fr) |
| DE (1) | DE3427423C2 (fr) |
| FR (1) | FR2549997B1 (fr) |
| GB (1) | GB2144268B (fr) |
| HK (1) | HK40490A (fr) |
| IT (1) | IT1176492B (fr) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH079949B2 (ja) * | 1986-02-13 | 1995-02-01 | 日本電気株式会社 | 半導体記憶装置 |
| US5204842A (en) * | 1987-08-05 | 1993-04-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory with memory unit comprising a plurality of memory blocks |
| JPH0233644A (ja) * | 1988-07-15 | 1990-02-02 | Ncr Corp | フレキシブル基板を用いた固有コードの設定方法及び装置 |
| GB8906145D0 (en) * | 1989-03-17 | 1989-05-04 | Algotronix Ltd | Configurable cellular array |
| US5343406A (en) * | 1989-07-28 | 1994-08-30 | Xilinx, Inc. | Distributed memory architecture for a configurable logic array and method for using distributed memory |
| US5252507A (en) * | 1990-03-30 | 1993-10-12 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| US5315130A (en) * | 1990-03-30 | 1994-05-24 | Tactical Fabs, Inc. | Very high density wafer scale device architecture |
| JP2564695B2 (ja) * | 1990-09-14 | 1996-12-18 | 富士通株式会社 | 半導体記憶装置 |
| JP3030991B2 (ja) * | 1991-11-14 | 2000-04-10 | 日本電気株式会社 | 半導体集積回路 |
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| KR100300622B1 (ko) * | 1993-01-29 | 2001-11-22 | 사와무라 시코 | 반도체 기억장치 |
| JP3179937B2 (ja) * | 1993-05-01 | 2001-06-25 | 株式会社東芝 | 半導体装置 |
| US5875149A (en) * | 1997-02-06 | 1999-02-23 | Hyndai Electronics America | Word line driver for semiconductor memories |
| US6011746A (en) * | 1997-02-06 | 2000-01-04 | Hyundai Electronics America, Inc. | Word line driver for semiconductor memories |
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| US6259309B1 (en) | 1999-05-05 | 2001-07-10 | International Business Machines Corporation | Method and apparatus for the replacement of non-operational metal lines in DRAMS |
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| JPS58199557A (ja) * | 1982-05-15 | 1983-11-19 | Toshiba Corp | ダイナミツクメモリ装置 |
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
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-
1983
- 1983-07-27 JP JP13581583A patent/JPH073862B2/ja not_active Expired - Lifetime
-
1984
- 1984-06-28 FR FR848410206A patent/FR2549997B1/fr not_active Expired - Lifetime
- 1984-07-19 GB GB08418407A patent/GB2144268B/en not_active Expired
- 1984-07-19 KR KR1019840004243A patent/KR920008397B1/ko not_active IP Right Cessation
- 1984-07-25 DE DE3427423A patent/DE3427423C2/de not_active Expired - Lifetime
- 1984-07-26 IT IT22073/84A patent/IT1176492B/it active
-
1987
- 1987-04-21 US US07/041,759 patent/US4782465A/en not_active Expired - Lifetime
-
1988
- 1988-10-05 US US07/253,673 patent/US4990992A/en not_active Expired - Lifetime
-
1990
- 1990-05-24 HK HK404/90A patent/HK40490A/xx not_active IP Right Cessation
- 1990-08-09 US US07/564,594 patent/US5061980A/en not_active Expired - Lifetime
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| EP0068645A2 (fr) * | 1981-05-29 | 1983-01-05 | Hitachi, Ltd. | Dispositif de mémoire semi-conducteur |
Also Published As
| Publication number | Publication date |
|---|---|
| US5061980A (en) | 1991-10-29 |
| GB8418407D0 (en) | 1984-08-22 |
| FR2549997B1 (fr) | 1991-09-06 |
| HK40490A (en) | 1990-06-01 |
| DE3427423C2 (de) | 1996-09-26 |
| IT1176492B (it) | 1987-08-18 |
| GB2144268B (en) | 1987-09-03 |
| IT8422073A0 (it) | 1984-07-26 |
| US4782465A (en) | 1988-11-01 |
| JPH073862B2 (ja) | 1995-01-18 |
| KR850000798A (ko) | 1985-03-09 |
| DE3427423A1 (de) | 1985-02-14 |
| US4990992A (en) | 1991-02-05 |
| KR920008397B1 (ko) | 1992-09-28 |
| JPS6028261A (ja) | 1985-02-13 |
| GB2144268A (en) | 1985-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |