JPS6028261A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6028261A
JPS6028261A JP58135815A JP13581583A JPS6028261A JP S6028261 A JPS6028261 A JP S6028261A JP 58135815 A JP58135815 A JP 58135815A JP 13581583 A JP13581583 A JP 13581583A JP S6028261 A JPS6028261 A JP S6028261A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ＲＡＭ　（ランダム・アクセス・メモリ）、ＲＯＭ
（リード・オンリー・メモリ）等の半導体記憶装置を含
むものに有効な技術に関するものである。
〔背景技術〕
ＲＡ　Ｍ又はＲＯＭのような半導体記憶装置においては
、ワード線或いはデータ線、接地線は、メモリセルを構
成する素子のゲート電極と一体的に形成される導電性ポ
リシリコン層或いはソース。
ドレインと一体的に形成される拡散層を用いることによ
って配線の高集積化を行うものである。この場合、上記
導電性ポリシリコン層や拡散層にあっては、そのシート
抵抗値が３０〜４０Ω／口と大きいため伝播遅延が大き
くなる。
そこで、これらの配線手段と平行に低抵抗値（数ｍΩ／
口）の金属配線層を形成しておいて、所定の間隔毎に両
者を接続することが考えられる。
しかし、このようにすると、次のような問題の生じるこ
とが本願発明者によって明らかにされた。
すなわち、製造工程での欠陥等により上記金属配線層に
断線が生じた場合、断線部分から遠端側の配線抵抗値が
極端に大きくなってしまう。しかし、電気的には上記比
較的大きな抵抗値の導電性ポリシリコン層又は拡散層に
よって接続されている。
このため、直流的な動作試験によって上記不良を検出す
ることができない。
そこで、このような不良の選別を行うためには、交流的
な動作試験を行うことが必要になって、その選別が極め
て面倒なものとなる。特に、１チツプマイクロコンピユ
ータのような大規模集積回路の内部メモリ回路にあって
は、外部から直接その動作試験を行うことができないの
で、交流的な動作試験を行ったとしても、高信頼性の評
価を行うことができない。
〔発明の目的〕
この発明の目的は、信号線における伝播遅延時間を短く
するとともに、その評価を直流試験のみで行うことので
きる半導体集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
すなわち、分割された回路ブロック内で所定の配線を比
較的抵抗値の大きな配線層により構成するとともに、こ
れらの配線と平行に配置され、上記回路ブロック毎の配
線層と一点で接続される金属配線層、例えばアルミニュ
ウム層とにより１本の配線を構成するものである。
〔実施例〕
第１図には、この発明が適用される横型ＲＯＭの一実施
例の回路図が示されている。同図の各回路素子は、特に
制限されないが、公知のＣＭＯＳ（相補型ＭＯ３）集積
回路の製造技術によって、単結晶シリコンのような半導
体基板上において形成される。
図示しない相補アドレス信号を受けるアドレスデコーダ
Ｘ−ＤＣＲは、その相補アドレス信号に従ったメモリア
レイＭ−ＡＲＹのワード線Ｗの選択信号を形成する。図
示しない相補アドレス信号を受けるアドレスデコーダＹ
−ＤＣＲは、その相補アドレス信号に従ったメモリアレ
イＭ−ＡＲＹのデータ線りを選択するためのカラムスイ
ッチ回路の選択信号を形成する。
上記メモリアレイＭ−ＡＲＹは、その代表として示され
ている複数のワードｌ！ＷＯ〜Ｗｍ及びデータ線ＤＯ〜
Ｄｎと、これらのワード線とデータ線との交叉点に記憶
情報に従って選択的に設けられた記憶用Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　ｍと、上記各データ線ＤＯ〜Ｄｎと共通デ
ータＭ４　ＣＤとの間にそれぞれ設けられたカラムスイ
ッチＭＯ３ＦＥＴＱＩ〜Ｑ３とにより構成される。上記
メモリアレイＭ−ＡＲＹの記憶用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　ｍは、そのしきい値電圧がワード線の選択レベル
でオン状態となるもののみが示され、オフ状態か又はそ
のゲートないしドレインが接続されないＭＯＳ　Ｆ　Ｅ
Ｔを省略して示している。上記メモリアレイＭ−ＡＲＹ
において、同じ行に配置された記憶用ＭＯ３ＦＥＴＱｍ
のゲートは、それぞれ対応するワード線Ｗｏ〜ｗｍに接
続される。同じ列に配置された記憶用ＭＯ３ＦＥＴＱｍ
のドレインは１．それぞれ対応するデータ線ＤＯ＝Ｄｎ
に接続される。特に制限されないが、これらの記憶用Ｍ
Ｏ３ＦＥＴＱｍとカラムスイッチＭＯ３ＦＥＴＱＩ　〜
Ｑ３は、ｎチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔで構成され
、同じウェル領域内に形成される。
上記共通データ線Ｃ’Ｄは、センスアンプＳＡの入力端
子に接続され、読み出し信号のハイレベル／ロウレベル
の判定が行われる。
この実施例においては、特に制限されないが、その高速
読み出し動作化を図るため、共通データ線ＣＤに設けら
れたプリチャージＭＯ３ＦＥＴ０゜４の他に、上記各デ
ータ線Ｄ　Ｏ−Ｄ　ｎのそれぞれにもプリチャージＭＯ
３ＦＥＴＱ５〜Ｑ７が設けられる。これらのプリチャー
ジＭＯ≦ＦＥＴＱ４〜Ｑ７は、特に制服されないが、ｐ
チャンネル間Ｏ３ＦＥＴで構成される。そして、そのゲ
ートにはプリチャージパルスφｐが共通に印加される。
第２図には、上記メモリアレイＭ−ＡＲＹを構成する配
線の具体的一実施例の回路図が示されている。この実施
例では、そのワード線と回路の接地線における伝播遅延
時間を短くするとともに、その不良検出を容易にするた
め、次のような構成にされる。
すなわち、特に制限されないが、代表として示されてい
るワード線ＷＯ，Ｗｌのように、同じ行に配置された４
個の記憶用ＭＯ３ＦＥＴＱｍのゲートが、ゲート電極と
一体的に形成された導電性ポリシリコンＪ’Ｅｆｐｓｔ
によりそれぞれ共通接続される。また、同一の行には、
特に制限されないが、第２層目のアルミニュウム層Ａ１
２が平行に配置される。そして、上記導電性ポリシリコ
ン層Ｐｓｌとアルミニュウム層Ａ１２とは、一箇所（一
点）で相互に接続される。
・また、上記４個の記憶用ＭＯ３ＦＥＴＱｍのソース電
極は、共通の拡散層により構成されることによって共通
に接続される。そして、データ線りと同一の方向に走っ
ている第１層目のアルミニュウム層Ａｌｌにより構成さ
れた回路の接地線ＧＮＤと一箇所（一点）で接続される
。
また、同じ列に配置された記憶用ＭＯ３ＦＥＴＱｍのド
レインは、特に制限されないが、第１層目のアルミニュ
ウムＩＷＡ１１により構成されたデータ線ＤＯ〜Ｄ７に
それぞれ接続される。
なお、この実施例回路の概略動作は、次の通りである。
メモリセルの記憶情報の読み出しに先立って、プリチャ
ージパルスφｐがロウレベルにされるので、プリチャー
ジＭＯ３ＦＥＴＱ４〜Ｑ７がオン状態となって、共通デ
ータ線ＣＤ及び各データ線ＤＯ〜Ｄｎを電源電圧ＶＤＤ
レベルにプリチャージを行う。そして、上記プリチャー
ジパルス９５ｐがハイレベルとなって、上記プリチャー
ジＭＯ３ＦＥＴＱ４〜Ｑ７をオフ状態とした後、アドレ
スデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによってメモリセル
の選択が行われる。選択されたメモリセルは、書込みデ
ータに従って、ワード線選択レベルに対して高いしきい
値電圧を持つＭＯＳＦＥＴ　（図示せず）か又は低いし
きい値電圧を持つＭＯＳＦＥＴ　Ｑ　ｍかであるので、
そのオフ／オン動作に従ってデータ線がハイレベル／ロ
ウレベルにされる。
この読み出し信号は、カラムスイッチＭＯ３ＦＥＴを通
して共通データ線ＣＤに現れる。
〔効　果〕
（１）金属配線層を用いて分割された回路素子毎に信号
を供給することによって、伝播遅延時間を小さくするこ
とができる。
（２）分割された回路素子間を接続する比較的抵抗値の
大きな配線手段と、伝播遅延時間を小さくするための金
属配線層とを一箇所で接続することによって、各回路ブ
ロックには常に金属配線層を介して所定の信号が供給さ
れる。したがって、金属配線層に断線箇所が生じると、
それより遠端側の回路ブロックには、信号が伝達されな
い。このことより、単なる直流動作試験のみによって、
伝播遅延を小さくするための金属配線層の不良を検出す
ることができるという効果が得られる。
（３）上記（２）により、半導体集積回路装置の選別の
評価は、高速に且つ高信頼性のもとに行うことができる
という効果が得られる。
（４）上記（２）により、大規模集積回路の内部回路の
評価も比較的簡単に行うことができる出いう効果が得ら
れる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。第２図の実施例回路に
おいて、同じ列に配置された複数個の記憶用Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　ｍのドレインを共通の拡散層により形
成しておいて、第１又は第２層目の金属配線層で構成さ
れたデータ線に一箇所で接続するものであってもよい。
〔利用分野〕
以上の説明では主として本願発明者によってなされた発
明をその背景となった利用分野である横型Ｒ’ＯＭのメ
モリアレイに適用した場合について説明したが、これに
限定されるものではなく、各種プログラマブルＲＯＭ或
いはスタティック型又はダイナミック型ＲＡＭのメモリ
アレイ　（ワード線、データ線又は回路の接地線）の他
、比較的長い配線に多数の回路素子が接続される回路を
含む半導体集積回路装置に広く利用できるものである。
【図面の簡単な説明】
第１図は、この発明が適用される横型ＲＯＭの一実施例
を示す回路図、 第２図は、そのメモリアレイの一実施例を示す回ｌｉ′
８図である。 Ｘ−ＤＣＲ，Ｙ−ＤＣＲ・・アドレスデコーダ、Ｍ−Ａ
ＲＹ・・メモリアレイ、ＳＡ・・センスアンプ 代理人弁理士　高ｉ喬　明夫　。 （ 第　１　図 Ｖｆ）Ｄ

Claims (1)

  1. 【特許請求の範囲】 １、分割された回路ブロック毎で素子間を接続する比較
    的大きな抵抗値の配線手段と、上記各回路ブロックの配
    線手段に対して平行に設けられ、各回路ブロック毎に設
    けられた配線手段と一点で接続される金属配線層とを含
    むことを特徴とする半導体集積回路装置。 ２、上記配線手段は、導電性ポリシリコン層で構成され
    、メモリアレイを構成する記憶素子のゲート電極と一体
    的に形成されるものであることを特徴とする特許請求の
    範囲第１項、記載の半導体集積回路装置。 ３、上記配線手段は、拡散層により構成されるものであ
    ることを特徴とする特許請求の範囲ｆｆ１１項記載の半
    導体集積回路装置。 ４、上記拡散層は、メモリアレイにおける接地電位線で
    あることを特徴とする特許請求の範囲第３項記載の半導
    体集積回路装置。
JP13581583A 1983-07-27 1983-07-27 半導体記憶装置 Expired - Lifetime JPH073862B2 (ja)

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