JPS6322000B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、極めて多数のメモリセルを短時間で
試験できるようにした半導体記憶装置に関する。

半導体記憶装置は16K、64K、256K、更には
1Mと益々大容量化される傾向にあるが、記憶容
量の増大に伴なつて試験所要時間もほゞこの割合
で、つまり16K RAMの試験所要時間を１とすれ
ば64K RAMのそれは４、256K RAMのそれは
８と増大する。一方、かゝるメモリつまりLSIは
歩留りが悪く、良品よりは不良品の方が多いので
全LSIに対する試験所要時間は相当なものとな
り、ひいてはコストアツプを招く。

ところで、64K RAMなどの大容量メモリはメ
モリセル群がブロツク化されており、各ブロツク
のアドレスは同じであるから同時に読出され、ブ
ロツク選択回路においてそのアドレス情報により
１ブロツクの出力のみが取出される。従つて出力
端つまりLSIの端子ピンから見ればアドレス情報
に対応した１ブロツクの出力しか導出されず、４
ブロツクなら４倍の時間を要して全メモリセルの
記憶情報が読出されるが、ブロツク選択回路の入
力側では４ブロツク同時に情報が入力されてい
る。本発明はこの点を利用して迅速な試験を可能
にしようとするものであり、特徴とする所はメモ
リセル群が複数ブロツクに区分され、各ブロツク
には正データバスと反転データバスを介して情報
の読出し及び書込みが行われ、各ブロツクへの該
データバス対がブロツク選択回路により択一的に
共通外部端子へ接続されるようにしてなる半導体
記憶装置のLSIにおいて、同時に全ブロツクの該
データバス対を選択して各ブロツクの同じアドレ
スに１又は０の同じ試験データを書込む同時書込
み回路と、ゲートが各ブロツクの正データバスへ
接続されたトランジスタ群およびゲートが各ブロ
ツクの反転データバスへ接続されたトランジスタ
群を持ち、該２つのトランジスタ群からの信号を
受ける出力端は出力パツドに接続され、全ブロツ
クからの読出しデータが一致するときは１又は０
のデータに応じて高レベル状態又は低レベル状態
を該出力端に出力し、全ブロツクからの読出しデ
ータが一致しないときは前記高レベル及び低レベ
ル状態とは異なる第３の状態を該出力端に出力す
る読出し試験回路とを設けたことにある。次に図
面を参照しながらこれを詳細に説明する。

第１図は本発明の実施例を示し、MB１〜４は
４つに分けたメモリセル群の各ブロツクを示す。
ダイナミツクRAMの場合各ブロツクは中央に一
列に並ぶセンスアンプSA群、その両側に延びる
ビツト線BL、各ビツト線とワード線WLとの交
点に配設されるメモリセルMC、データバスDB
などからなる。B₁，₁〜B₄，₄は各ブロツク
MB１〜MB４のデータバスを示す。BCはブロツ
ク選択回路であり、本例では４ブロツクであるか
ら２ビツトのアドレス信号Am，Anを受け、デ
ータバスB₁と₁、B₂と₂、B₃と₃、B₄と₄
のいずれか１つをデータ入出力バツフアBFへ接
続し、読取り時には該データバスのＨ（ハイ）、Ｌ
（ロー）レベル状態をメモリ読取り出力として該
バツフアより送出させる。書込みはこの逆の経路
で行なわれる。いずれにしてもダイナミツク
RAMでは読取り、書込みは１メモリセル毎に行
なわれ、従つて64K RAMなら64000回（端数迄
言えば65536回）書込み、読取りして全セル書込
み、読取り終了となる。試験はメモリセルに試験
データを書込み、それを読出してチエツクすると
いう方法で行なうが、その書込み読取りに上述の
回数を要するのでは甚だ厄介である。

ブロツク選択回路BCの入力側では４ブロツク
MB１〜MB４からの読取りデータがバスB₁，
_１〜B₄，₄により同時に与えられているから、こ
れを取出せば、全セル読取り所要時間は1/4に短
縮される。TCはかゝる読出し（チエツク）を行
なう検査回路であり、Q₁〜Q₉はMOSトランジス
タ、Ｐはプローブを当てるためのパツドである。
トランジスタQ₁とQ₅、Q₂とQ₆、Q₃とQ₇、Q₄と
Q₈は直列に接続され、かつ各々は電源Vccと線l₂
との間に並列に接続され、各直列接続点は線l₁に
より共通にパツドＰへ接続される。トランジスタ
Q₉は線l₂とグランド（電源低電位側）との間に接
続され、本回路TCを作動状態、非作動状態に切
換える。電源Vccと出力線l₁との間のトランジス
タQ₁〜Q₄のゲートは正側データバスB₁〜B₄へ接
続され、また出力線l₁とグランド側の線l₂との間
のトランジスタQ₅〜Q₈のゲートは反転側データ
バスB₁〜₄へ接続され、更にトランジスタQ₉の
ゲートへは試験時にＨとなるクロツクが接続され
る。すなわちトランジスタQ₁とQ₅、Q₂とQ₆、Q₃
とQ₇、Q₄とQ₈はそれぞれ一種のプツシユプル回
路である。

試験要領を説明すると、メモリブロツクMB１
〜MB４の同じアドレスには同じデータ“１”ま
たは“０”を書込み、然るのちこれを読出す。ク
ロツクφはＨにして、トランジスタQ₉をオンに
しておく。今、メモリブロツクMB１〜MB４の
アドレス000001には“１”を書込んだとしてこれ
を読出すと、データバスは例えばB₁〜B₄がＨレ
ベル₁〜₄がＬレベルになる。従つてｎチヤン
ネルトランジスタQ₁〜Q₄はオン、Q₅〜Q₈はオ
フ、パツドＰはＨレベルとなる。メモリブロツク
MB１〜MB４のアドレス000010には“０”を書
込んだとしてこれを読出すとデータバスB₁〜B₄
はＬ、₁〜₄はＨとなり、トランジスタQ₁〜
Q₄はオフ、Q₅〜Q₈はオン、パツドＰはＬレベル
となる。これに反して“１”を書込んだのにある
ブロツク例えばMB１では“０”が書込まれてし
まつたりして読取り出力は“０”であつたとする
とトランジスタQ₁オフ、Q₂〜Q₄オン、Q₅オン、
Q₆〜Q₈オフとなり、パツドＰの電位は電源電圧
Vccを、電源と線l₁間のオントランジスタQ₂〜Q₄
の等価抵抗と、線l₁と線l₂間のオントランジスタ
Q₅の等価抵抗とで分割した中間電位となる。
“０”を書込んだ場合も同様で、“０”を書込んだ
筈なのにあるブロツク例えばMB１の読取り出力
は“１”であつたとすると、Q₁オン、Q₂〜Q₄オ
フ、Q₅オフ、Q₆〜Q₈オンとなり、パツドＰの電
位は電源VccをオントランジスタQ₆〜Q₈の等価
抵抗で分割した中間電位となる。

第２図はこのパツドＰの電位変化を示すもの
で、C₁，C₂は正常で前者は“１”書込み、後者
は“０”書込み時である。点線C₃，C₄は異常時
で、前者は“１”書込み、後者は“０”書込みで
１ブロツク異常の例である。パツドＰに電位測定
用のプロープを当ててかゝる電位状態をチエツク
すればメモリ正常、異常を容易に、かつ出力端で
測定するよりは４倍の速度で検査することができ
る。

かゝる検査はダイテスト即ちチツプにスクライ
ブしないウエーハ状態で行なう。検査回路TCは
メモリチツプの適所に設けておく。また中間電位
を出すために各トランジスタQ₁〜Q₈に直列に所
定値の抵抗を挿入してもよい。

第３図は、各ブロツクの同じアドレスへ同じデ
ータを書込む同時書込み回路の例を示す。Diは
書込みデータ、WBは書込みバツフア（第１図の
バツフアの書込み回路部分）、BCは前述のブロツ
ク選択回路であり、各データバスB₁〜₄を接離
するゲートトランジスタT₁〜T₈、そのゲートへ
選択信号を与えるデコーダD₁，D₂…からなる。
（D₅，D₆，D₇は図に示さず）。デコーダD₁，D₂…
は全て同じ構造であり、デコーダD₁に示して図
示するようにトランジスタQ₁₀〜Q₁₃からなる。
トランジスタQ₁₄はデコーダをアクテイブにする
ためのトランジスタで、このトランジスタを利用
すると同時書込みが簡単にできる。

動作を説明すると、通常のブロツク選択では、
その選択用のアドレスビツトAm，Anの組合せ
で、データバスB₁と₁、B₂と₂…のいずれか
が選択される。例えばAm＝An＝Ｌであると、
φ＝Ｈのとき出力線l₃はＨとなり、トランジスタ
T₁，T₅（T₅は図示しないデコーダにより）オン
となり、B₁，₁が書込みバツフアWBに接続さ
れる。そして入力データDiが“１”であるとバ
スＢは例えばＨ、バスはＬとなり、従つてB₁
はＨ、₁はＬとなり、これによりメモリブロツ
クMB₁の選択された（この選択は勿論メモリセ
ル部へ与えられるアドレス信号により行なわれ
る）セルへ“１”が書込まれる。デコーダD₂と
D₆、D₃とD₇、D₄とD₈（なおD₅は図示していない
がトランジスタT₅のゲート部に設けられる）へ
はアドレスビツトｍとAn、Amとｎ、ｍ
とｎが与えられるので、それらが共にＬのとき
データバスB₂と₂、B₃と₃、B₄と₄が選択さ
れる。つまりAm，Anビツトの組合せで常に１
データバス対、従つて１メモリブロツクが選択さ
れるが、こゝで信号ＷをＬにしてトランジスタ
Q₁₄をオフにすると、トランジスタQ₁₁，Q₁₂従つ
てアドレスビツトAm，Anとは無関係に出力線l₃
はＨ、トランジスタT₁〜T₈オンとなる。つまり
全メモリブロツクが選択され、それへデータDi
が共通に書込まれる。書込むデータは前述のよう
に“１”でも“０”でもよい。また一斉書込みで
あるから通常の１セルずつの書込みに対して書込
み所要時間は1/4で済む。

このように本発明によれば複数個のメモリブロ
ツクへ一斉に同じデータを書込み、またそれを同
時に読出してチエツクするので、試験所要時間が
該複数分の１になり、大容量メモリに適用して極
めて有効である。また各データバスは試験回路の
MOSトランジスタのゲートに接続されるだけで
あるから、浮遊容量の増大などは無視できる。例
えば各パツドを各データバスに設けて該パツドに
より各データバスの電位を同時チエツクするよう
にしても試験特にその読出しの高速化は可能であ
るが、この場合は該パツドにより大きな容量が各
データバスに付いてしまい、高速書込み読取りに
支障を与える。またトランジスタは例えば10×
5μm程度の小面積で済むがパツドは100×100μm
程度は専用し、かゝるものを多数、上記の例では
８×２個設けるのは甚だ問題である。この点本発
明のようにすればパツドは１個で済み、スペース
節減が可能である。また書込みは１セルずつ行な
つてもよいが、この場合は当然試験データの書込
み所要時間は改善されず、読出し側で所要時間を
１／４にしても試験所要時間は1/2になるだけであ
る。この点、同時書込みを行なうと、書込み側で
も所要時間を短縮でき、有利である。

試験回路のトランジスタQ₁〜Q₄、Q₅〜Q₈は直
列にして電源端子間に並設してもよく、この場合
は“１”書込みで正常ならQ₁〜Q₄の系がオン、
Q₅〜Q₈の系はオフ、異常なら両系ともオフ、ま
た“０”書込みで正常ならQ₅〜Q₈の系がオン、
Q₁〜Q₄の系がオフ、異常なら両系ともオフとな
る。

本発明によれば、読出し試験回路が全ブロツク
からの読出しデータが一致する時は１又は０のデ
ータに応じて高レベル状態又は低レベル状態を出
力し、一致しない時はそれらとは別の第３の状
態、つまり第１の実施例では中間レベル状態、第
２の実施例では高インピーダンス状態を出力する
ので、単に一致、不一致の情報のみならず、一致
している場合１、０のいずれに一致しているかも
検知することができる。従つて試験結果として、
いずれか１つのブロツクのみ不良の場合に加えて
全ブロツク不良の場合も検知することができる。

【図面の簡単な説明】

第１図および第３図は本発明の実施例を示す回
路図、第２図は動作説明図である。 図面でMB１〜MB４はメモリブロツク、B₁〜
Ｂ₄はデータバス、BCはブロツク選択回路、Q₁₄
は同時書込み回路のトランジスタ、TCは試験回
路、Q₁〜Q₄、Q₅〜Q₈はそのトランジスタ、Ｐは
パツドである。

Claims (1)

1. 【特許請求の範囲】 １ メモリセル群が複数ブロツクに区分され、 各ブロツクには正データバスと反転データバス
   を介して情報の読出し及び書込みが行われ、 各ブロツクへの該データバス対がブロツク選択
   回路により択一的に共通外部端子へ接続されるよ
   うにしてなる半導体記憶装置のLSIにおいて、 同時に全ブロツクの該データバス対を選択して
   各ブロツクの同じアドレスに１又は０の同じ試験
   データを書込む同時書込み回路と、 ゲートが各ブロツクの正データバスへ接続され
   たトランジスタ群およびゲートが各ブロツクの反
   転データバスへ接続されたトランジスタ群を持
   ち、該２つのトランジスタ群からの信号を受ける
   出力端は出力パツドに接続され、全ブロツクから
   の読出しデータが一致するときは１又は０のデー
   タに応じて高レベル状態又は低レベル状態を該出
   力端に出力し、全ブロツクからの読出しデータが
   一致しないときは前記高レベル及び低レベル状態
   とは異なる第３の状態を該出力端に出力する読出
   し試験回路とを設けたことを特徴とする半導体記
   憶装置。