KR100689011B1

KR100689011B1 - 반도체 집적 회로

Info

Publication number: KR100689011B1
Application number: KR1020060068465A
Authority: KR
Inventors: 요시치까 나까야; 시니치로 이께다; 요시하루 가또; 사토루 가와모또
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2000-01-27
Filing date: 2006-07-21
Publication date: 2007-03-08
Also published as: KR20010077953A; KR100665631B1; JP4421045B2; JP2001210099A; US20010010651A1; US6418072B2; KR20060093085A

Abstract

본 발명은 동작 시험을 효율적으로 행하는 데이터 압축 시험의 기능을 갖는 반도체 집적 회로에 관한 것으로, 불량의 구제 효율을 향상시키는 것을 목적으로 한다. 또한, 본 발명은 반도체 집적 회로의 칩 사이즈를 저감하는 데에 있다.

입출력 데이터를 전달하는 복수의 입출력 단자와, 입출력 데이터를 유지하는 복수의 메모리 셀과, 제1 스위치 회로(58)와, 제2 스위치 회로(42)를 구비하고 있다. 제1 스위치 회로(58)는 복수의 시험 모드의 각각에 따라 입출력 데이터 중의 소정 비트를 선택하고, 선택한 비트를 시험용 데이터로서 출력한다. 제2 스위치 회로(42)는 각 입출력 단자에 대응하여 형성되어 있다. 제2 스위치 회로(42)는 입출력 데이터의 각 비트와 시험용 데이터를 받아 동작 모드에 따라 어느 한쪽의 데이터를 선택한다.

반도체 집적 회로, 칩 사이즈, 메모리 셀, 입출력 단자, 시험 모드, 동작 모드, 시험용 데이터

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

도 1은 제1 실시예에 있어서의 메모리 코어를 도시한 배치도.

도 2는 도 1의 주요부를 상세 도시한 배치도.

도 3은 블록 사이에 형성되는 제어 회로를 도시한 회로도.

도 4는 제1 실시예에 있어서의 데이터 압축 회로를 도시한 블록도.

도 5는 도 4의 선택 회로를 상세 도시한 회로도.

도 6은 제2 실시예에 있어서의 데이터 압축 회로를 도시한 블록도.

도 7은 도 6의 선택 회로를 상세 도시한 회로도.

도 8은 제2 실시예에 있어서의 블록 사이에 형성되는 제어 회로를 도시한 회로도.

도 9는 제3 실시예에 있어서의 블록 사이에 형성되는 제어 회로를 도시한 회로도.

도 10은 선택 회로의 다른 예를 도시한 회로도.

도 11은 선택 회로의 다른 예를 도시한 회로도.

도 12는 종래의 SDRAM의 메모리 코어를 도시한 배치도.

도 13은 도 11의 주요부를 상세 도시한 배치도.

*도 14는 종래의 SDRAM에 있어서의 블록 사이에 형성되는 제어 회로를 도시한 회로도.

도 15는 종래의 SDRAM에 있어서의 다른 블록 사이에 형성되는 제어 회로를 도시한 회로도.

도 16은 종래의 SDRAM에 있어서의 데이터 압축 회로를 도시한 블록도.

도 17은 도 16의 선택 회로를 상세 도시한 회로도.

〈도면의 주요부분에 대한 부호의 설명〉

12: 메모리 셀 어레이

14: 컬럼 디코더

16: 로우 디코더

18: 데이터선 스위치

18a: 데이터선 스위치

20: 컬럼선 스위치

22: 워드선 구제 회로

24: 비트선 구제 회로

26: 제어 회로

28: 비트선 스위치

30: 센스 앰프

32: 프리차지 회로

38: 버퍼 회로

42: 스위치 회로

42a, 42b: CMOS 전달 게이트

50: 메모리 코어

52: 제어 회로

54: 데이터 압축 회로

56: 선택 회로

56a: OR 회로

56b: 인버터

58: 스위치 회로

60: 데이터 압축 회로

62: 선택 회로

62a: OR 회로

62b, 62c, 62d: 전달 회로

62e: 래치 회로

63: 스위치 회로

64: 스위치 회로

66: 제어 회로

68: 제어 회로

68a, 68b: nMOS 트랜지스터

70: 스위치 회로

72a, 72b: 스위치 회로

BLK0∼BLK7: 블록

BLP: 비트선쌍

BRS: 프리차지 신호

BT3, BT4: 제어 신호

CL: 컬럼선 선택 신호

DIN0∼DIN7: 기록 데이터 신호

DINCZ0∼DINCZ7: 기록 데이터 신호

DQ0∼DQ7: 입출력 데이터 신호

MDLP: 주데이터선쌍

SDLP: 부데이터선쌍

SHBLP: 공유 비트선쌍

TEST4, TEST8, TEST: 인에이블 신호

WBIX, WBIZ: 시험 모드 신호

WL: 워드선

본 발명은 데이터 신호를 집약하여 기록 및 판독 동작 시험을 효율적으로 행하는 데이터 압축 시험의 기능을 갖는 반도체 집적 회로에 관한 것이다.

DRAM(Dynamic Random Access Memory) 등의 메모리 LSI에 있어서는 그 기억 용량이 해마다 증대되어 오고 있다. 이들 메모리 LSI의 어드레스 공간은 기억 용량의 증대에 따라 입출력 단자를 16 비트 혹은 32 비트(일반적으로, 다비트 제품이라 칭함)로 한 경우에도, 충분히 확보되도록 되어 오고 있다. 예컨대, 32 비트의 마이크로 컴퓨터에서 사용하는 작업 메모리는 32 비트의 메모리 LSI를 1개 사용함으로써 구성할 수 있다.

한편, 외부 단자의 수의 증대에 따라 시험용 평가 기판에 탑재할 수 있는 메모리 LSI의 수는 감소하는 경향이 있다. 메모리 LSI의 시험 효율은 LSI 테스터의 입출력 단자의 수에 의존한다. 예컨대, LSI 테스터의 입출력 채널의 수가 256인 경우, 8 비트의 입출력 단자를 갖는 DRAM에서는, 동시에 32개를 시험할 수 있지만, 32 비트의 입출력 단자를 갖는 DRAM에서는 동시에 8개밖에 시험할 수 없다. 이 결과, 시험 비용(특히 출하용 시험)이 대폭 증대한다.

최근, 입출력 단자의 증가에 따른 시험 비용의 증대를 방지하기 위해서, 메모리 LSI내에서 데이터 신호를 집약하고, 기록 및 판독 동작 시험을 효율적으로 행하는 데이터 압축 기능을 갖는 메모리 LSI가 개발되고 있다.

도 12는 데이터의 압축 기능을 갖는 SDRAM(Synchronous DRAM)에 있어서의 메모리 코어(10)를 나타내고 있다. 이 SDRAM은 32 비트의 입출력 단자를 갖고 있다. 이후, 입출력 단자를 통해 전달되는 입출력 데이터의 각 비트를 DQ라고도 칭한다.

메모리 코어(10)는 도면의 세로 방향으로 8행, 가로 방향으로 12열로 배치된 96개의 메모리 셀 어레이(12)를 갖고 있다.

메모리 셀 어레이(12)의 1행은 블록(BLK0∼BLK7) 중 어느 하나에 할당되어 있다. 블록(BLK0, BLK4), 블록(BLK1, BLK5), 블록(BLK2, BLK6), 블록(BLK3, BLK7)은 동시에 활성화되는 블록이다. 4행×3열로 구성되는 12개의 메모리 셀 어레이(12)는 소정의 DQ에 대응하고 있다. 도면 중, 기호 A를 붙인 메모리 셀은 DQ0, DQ1, DQ14, DQ15에 대응하고 있다. 기호 B를 붙인 메모리 셀은 DQ2, DQ3, DQ12, DQ13에 대응하고 있다. 기호 C를 붙인 메모리 셀은 DQ4, DQ5, DQ10, DQ11에 대응하고 있다. 기호 D를 붙인 메모리 셀은 DQ6, DQ7, DQ8, DQ9에 대응하고 있다. 기호 E를 붙인 메모리 셀은 DQ18, DQ19, DQ28, DQ29에 대응하고 있다. 기호 F를 붙인 메모리 셀은 DQ16, DQ17, DQ30, DQ31에 대응하고 있다. 기호 G를 붙인 메모리 셀은 DQ22, DQ23, DQ24, DQ25에 대응하고 있다. 기호 H를 붙인 메모리 셀은 DQ20, DQ21, DQ26, DQ27에 대응하고 있다. 기호 A∼H를 붙인 12개의 메모리 셀 어레이(12)로 구성되는 메모리 셀 어레이 영역을 이후에 그룹 A∼H라고도 칭한다.

그룹 B, D, F, H의 끝에는 컬럼 디코더(14)가 배치되어 있다. 그룹 C, D와 그룹 E, F와의 사이에는 로우 디코더(16)가 배치되어 있다. 로우 디코더(16)로부터는 가로 방향의 양측의 메모리 셀 어레이(12)를 향해 워드선(WL)이 배선되어 있다.

메모리 셀 어레이(12) 사이에는 세로 방향을 따라 복수의 주데이터선쌍 (MDLP)이 형성되고, 가로 방향을 따라 복수의 부데이터선쌍이 형성되어 있다. 부데이터선쌍(SDLP)은 ●로 나타낸 데이터선 스위치(18)에 의해 주데이터선쌍(MDLP)에 접속되어 있다. 즉, 데이터선은 계층 구조를 갖고 있다. 그룹 A, B, 그룹 C, D, 그룹 E, F, 그룹 G, H는 DQ의 번호를 제외하고 동일한 구조(경면대상(鏡面對象)을 포 함함)이다. 이 때문에, 이후 주로 그룹 A, B에 관해서 설명한다.

도 13은 그룹 A, B의 배치의 상세한 내용을 도시하고 있다.

각 메모리 셀 어레이(12)는 세로 방향을 따라 복수의 비트선쌍(BLP)이 형성되어 있다. 인접하는 비트선쌍(BLP)은 서로 간섭을 피하기 위해서, 다른 비트 번호의 비트선쌍(BLP)을 사이에 두고 배선되어 있다. 비트선쌍(BLP)은 ○로 나타낸 컬럼선 스위치(20)에 의해 부데이터선쌍(SDLP)에 접속되어 있다. 블록 사이(예컨대, BLK1과 BLK2 사이)에 형성된 컬럼선 스위치(20)에 접속되는 비트선쌍(BLP)은 양 블록내 (BLK1과 BLK2)에 배선되어 있다. 블록(BLK0, BLK3)의 끝에 형성된 컬럼선 스위치(20)에 접속되는 비트선쌍(BLP)은 블록(BLK0, BLK3)내에 배선되어 있다.

도면 중의 굵은 선으로 도시한 화살표는 판독 동작 및 기록 동작에 있어서의 데이터의 흐름을 나타내고 있다. 예컨대, 그룹 B의 블록(BLK1)의 메모리 셀 어레이 (12)로부터 판독되는 데이터는 비트선쌍(BLP), 컬럼선 스위치(20), 부데이터선쌍 (SDLP), 데이터선 스위치(18), 주데이터선쌍(MDLP)을 통해 그룹 B의 외부에 전달된다(도 13(i)). 블록(BLK4(그룹 A))의 메모리 셀 어레이(12)에 기록되는 데이터는 주데이터선쌍(MDLP), 데이터선 스위치(18), 부데이터선쌍(SDLP), 컬럼선 스위치(20), 비트선쌍(BLP)을 통해 그룹 A의 외부로부터 메모리 셀(도시하지 않음)에 전달된다(도 13(ii)).

각 블록(예컨대, 도 12에 도시한 그룹 B, D, F, H로 구성되는 BLK0)은 2개의 워드선 구제 회로(22)를 갖고 있다. 워드선 구제 회로(22)는 용장 워드선(도시하지 않음)과, 이 용장 워드선에 접속되는 복수의 용장 메모리 셀(도시하지 않음)을 갖 고 있다. 블록(BLK0∼BLK7)은 워드선 구제 회로(22)를 사용함으로써 각각 2개의 워드선 불량 또는 2개의 비트 불량을 구제할 수 있다.

각 그룹 A∼H는 적어도 1개 이상의 비트선 구제 회로(24)를 갖고 있다. 비트선 구제 회로(24)는 용장 비트선쌍(도시하지 않음)과, 이 용장 비트선쌍에 접속되는 복수의 용장 메모리 셀(도시하지 않음)을 갖고 있다. 그룹 A∼H는 비트선 구제 회로(24)를 사용함으로써 1개의 비트선 불량 또는 1개의 비트 불량을 구제할 수 있다.

도 14는 블록(BLK0, BLK1) 사이에 형성되는 제어 회로(26)를 나타내고 있다.

블록(BLKO, BLK1)의 비트선쌍(BLP)은 nMOS 트랜지스터로 이루어지는 비트선 스위치(28)를 통해 공유 비트선쌍(SHBLP)에 접속되어 있다. 각 비트선 스위치(28)는 컬럼 어드레스에 따라 활성화되는 제어 신호(BT0, BT1)로 제어되어 있다. 공유 비트선쌍(SHBLP)에는 센스 앰프(30) 및 프리차지 회로(32)가 접속되어 있다. 프리차지 회로(32)는 등화 신호(BRS)가 고레벨일 때에, 공유 비트선쌍(SHBLP)과, 제어 신호 (BT0, BT1)에 의해 공유 비트선쌍(SHBLP)에 접속되어 있는 비트선쌍(BLP)과, 프리차지 전압(VPR)을 공급하는 회로이다. 센스 앰프(30) 및 프리차지 회로(32)는 비트선 스위치(28)를 통해 블록(BLK0, BLK1)에 공유되어 있다. 공유 비트선쌍(SHBLP)은 nMOS 트랜지스터로 이루어지는 컬럼선 스위치(20)를 통해 데이터선쌍(BLP)에 접속되어 있다. 컬럼선 스위치(20)의 게이트는 컬럼 어드레스에 따라 활성화되는 컬럼선 선택 신호(CL)로 제어되어 있다. 부데이터선쌍(SDLP)과 주데이터선쌍(MDLP)을 접속하는 데이터선 스위치(18)는 nMOS 트랜지스터와 인버터로 구성되어 있다. 데이터선 스위치(18)의 게이트는 인버터를 통해 프리차지 신호(BRS)로 제어되어 있다. 예컨대, 블록(BLK0)의 판독 동작은 제어 신호(BT0) 및 컬럼선 선택 신호(CL)가 고레벨로 변화되고, 제어 신호(BT1) 및 프리차지 신호(BRS)가 저레벨로 변화되며, 블록 (BLK0)의 비트선쌍(BLP), 공유 비트선쌍(SHBLP), 부데이터선쌍(SDLP), 주데이터선쌍 (MDLP)이 접속됨으로써 실행된다.

도 15는 블록(BLK3, BLK4) 사이(그룹 A, B 사이)에 형성되는 제어 회로(34)를 나타내고 있다.

그룹 A, B는 유지하는 데이터의 비트 번호(DQ)가 다르기 때문에 각각에 제어 회로를 갖고 있다. 공유 비트선쌍(SHBLP)의 끝에 접속된 비트선 스위치(28)는 게이트를 접지선(VSS)에 접속하고, 비트선쌍(BLP)과 반대측의 끝을 개방하고 있다. 블록(BLK3)에서는, 프리차지 회로(32) 및 데이터선 스위치(18)는 프리차지 신호(BRS3)를 수신하고, 컬럼선 스위치(20)는 컬럼선 선택 신호(CL)를 수신하며, 비트선쌍(BLP)에 접속된 스위치(16)는 제어 신호(BT3)를 수신하고 있다. 블록(BLK4)에서는, 프리차지 회로(32) 및 데이터선 스위치(18)는 프리차지 신호(BRS4)를 수신하고, 컬럼선 스위치(20)는 컬럼선 선택 신호(CL)를 수신하며, 비트선쌍(BLP)에 접속된 비트선 스위치(28)는 제어 신호(BT4)를 수신하고 있다.

이와 같이, 그룹 A, B의 경계 부분에는 그룹 A, B에 대응하는 센스 앰프(30), 프리차지 회로(32) 등이 배치되어 있다. 이 때문에, 블록(BLK3, BLK4) 사이는 다른 블록 사이에 비하여 큰 배치 면적이 필요하게 된다.

도 16은 종래의 SDRAM에 있어서의 기록 데이터의 데이터 압축 회로(36)를 나 타내고 있다.

데이터 압축 회로(36)는 각 입출력 데이터 신호(DQ0∼DQ7)에 대응하는 8개의 버퍼 회로(38)와 선택 회로(40)를 갖고 있다. 버퍼 회로(38)는 입출력 데이터 신호(DQ0∼DQ7)를 각각 수신해서 기록 데이터 신호(DINCZ0∼DINCZ7)로서 출력하고 있다. 선택 회로(40)는 기록 데이터 신호(DINCZ0∼DINCZ7) 및 압축 시험의 인에이블 신호(TEST8)를 수신해서 기록 데이터 신호(DIN0∼DIN7)를 출력하고 있다.

도 17은 선택 회로(40)를 상세 도시하고 있다.

선택 회로(40)는 기록 데이터 신호(DINCZ0∼DINCZ7)에 대응하는 8개의 스위치 회로(42)와, 이들 스위치 회로(42)를 제어하는 인버터(40a, 40b, 40c)로 구성되어 있다. 스위치 회로(42)는 인버터를 통해 단자 D1에 공급되는 신호를 전달하는 CMOS 전달 게이트(42a)와, 단자 D2에 공급되는 신호를 전달하는 CMOS 전달 게이트(42b)를 갖고 있다. CMOS 전달 게이트(42a, 42b)의 출력은 서로 접속되고, 세로로 접속된 2개의 인버터를 통해 단자 D0에 접속되어 있다. CMOS 전달 게이트(42a, 42b)는 인에이블 신호(TEST8)와 동상인 신호 및 역상인 신호로 제어되어 있다.

CMOS 전달 게이트(42a)는 인에이블 신호(TEST8)가 저레벨(통상의 동작)일 때에 온한다. CMOS 전달 게이트(42b)는 인에이블 신호(TEST8)가 고레벨(데이터 압축 시험)일 때에 온한다. 각 선택 회로(42)의 단자 D2는 인버터(40c)를 통해 기록 데이터 신호(DINCZ7)의 반전 신호를 수신하고 있다. 즉, 통상의 동작에서는, 기록 데이터 신호(DINCZ0∼DINCZ7)가 기록 데이터 신호(DIN0∼DIN7)로서 전달된다. 데이터 압축 시험의 동작에서는, 8 비트의 입출력 단자가 1비트로 압축되고, 기록 데이터 신호(DINCZ7)는 기록 데이터 신호(DIN0∼DIN7)로서 전달된다. 특별히 도시하지 않지만, 동일한 구조의 선택 회로(40)가 입출력 데이터 신호(DQ8∼DQ15, DQ16∼DQ23, DQ24∼DQ31)에 대해서도 형성되어 있다.

이 SDRAM을 평가하는 LSI 테스터의 평가 기판은 4비트(DQ7, DQ15, DQ23, DQ31)의 입출력 채널을 사용하는 것만으로 1개의 SDRAM의 기록 및 판독 동작 시험을 실행할 수 있다. 예컨대, 입출력 채널수가 256인 LSI 테스터에서는, 한번에 64개의 SDRAM의 시험을 실행할 수 있게 된다.

데이터 압축 시험은 웨이퍼 상태에서의 프로브 시험(구제의 판정) 및 패키지에 조립후의 최종 시험으로 칩의 동작을 확인하기 위해서 행해지는 경우가 많다.

그런데, 데이터 압축 시험에서는, 입출력 데이터를 집약하여 시험하고 있기 때문에 시험에서 불량이 발견된 경우에도 입출력 데이터의 어느 비트가 불량으로 되어 있는지를 판단할 수 없다. 예컨대, 도 13에 ×표로 나타내는 바와 같이, 실제로는 블록(BLK0)의 DQ2에 비트 불량이 있어 워드선 불량이 발생했을 경우에도 데이터 압축 시험에서는, 그 불량이 그룹 A, B, C, D 중 어디에 발생하고 있는지를 판단할 수 없다. 이 때문에, 이 불량을 워드선 구제 회로(22)를 사용하여 구제하는 경우, 블록(BLK0, BLK4)의 워드선 구제 회로(22)를 모두 사용해야만 했다. 즉, 블록 (BLK4)에 있어서의 정상적으로 동작하는 워드선을 구제하기 때문에 구제 효율(워드선 구제 회로(22)의 사용 효율)이 저하된다. 이 결과, 수율이 저하하고, 제조 비용이 증대한다고 하는 문제가 있었다.

구제 어드레스, 구제 DQ는 데이터 압축 시험의 방법을 사용하지 않고서 통상의 기록 및 판독 동작 시험에 의해서도 확인할 수 있다. 그러나, 이 경우에는, LSI 테스터로 동시에 시험할 수 있는 메모리 LSI의 수가 감소하기 때문에(상기 예에서는 64개에서 8개), 제조 비용(시험 비용)이 대폭 증대하게 된다.

또한, 각 메모리 셀 어레이(12)의 DQ 수(상기 예에서는 4비트)에 대응하는 데이터 압축 시험의 제어 회로를 추가하고, 압축하는 비트수를 가변시킴으로써 구제 효율의 저하를 방지할 수 있다. 그러나, 이 경우에는, 도 17에 도시한 선택 회로 외에 새로운 선택 회로를 형성해야만 한다. 이 결과, 배치 면적이 많이 필요하게 되어 칩 사이즈가 증대될 우려가 있다.

또한, 도 15에 도시된 블록(BLK3, BLK4) 사이에는 각 블록(BLK3, BLK4)마다 센스 앰프(30), 프리차지 회로(32)를 배치하고 있기 때문에, 다른 블록 사이와 달리 배치 면적이 커진다고 하는 문제가 있었다.

본 발명의 목적은 데이터 압축 시험 기능을 사용하여 불량의 구제 효율을 향상시키는 데에 있다.

본 발명의 다른 목적은 반도체 집적 회로의 칩 사이즈를 저감시키는 데에 있다. 특히, 데이터 압축 시험 기능을 갖는 반도체 집적 회로의 칩 사이즈를 저감시키는 데에 있다.

제1 관점의 반도체 집적 회로는 입출력 데이터를 전달하는 복수의 입출력 단자와, 입출력 데이터를 유지하는 복수의 메모리 셀과, 제1 스위치 회로와, 제2 스위치 회로를 구비하고 있다. 제1 스위치 회로는 복수의 시험 모드의 각각에 따라 입출력 데이터 중의 소정 비트를 선택하고, 선택한 비트를 시험용 데이터로서 출력한다. 제2 스위치 회로는 각 입출력 단자에 각각 대응하여 형성되어 있다. 제2 스위치 회로는 입출력 데이터의 각 비트와 시험용 데이터를 받아 동작 모드에 따라 어느 한쪽 데이터를 선택한다. 보다 상세하게, 통상 동작 모드시에는 입출력 데이터의 각 비트가 메모리 셀에 출력된다. 시험 모드시에는 시험용 데이터가 선택되며, 이 시험용 데이터가 공통의 입출력 데이터로서 메모리 셀에 출력된다. 즉, 데이터 압축 시험이 실행된다. 이 때문에, 간단하고 용이한 제1 스위치 회로 및 제2 스위치 회로를 사용하여 복수 종류의 데이터 압축 시험의 기록 제어를 할 수 있다. 그 결과, 데이터 압축 시험의 제어 회로의 배치 면적이 작아지고, 칩 사이즈의 증대를 방지할 수 있다. 또한, 복수의 데이터 압축 시험에 대응하는 시험용 데이터의 선택은 제1 스위치 회로에서 행해지기 때문에 제2 스위치 회로로부터 출력되는 데이터의 부하는 통상 동작 및 복수의 시험 모드에 의해 변하지 않는다. 따라서, 타이밍 설계가 용이해진다.

제2 관점의 반도체 집적 회로는 서로 번호가 다른 복수의 비트를 담당하는 복수의 메모리 셀 어레이를 구비하고 있다. 각 메모리 셀 어레이는 소정의 어드레스에서 발생한 불량을 구제하는 구제 회로를 갖고 있다. 시험용 데이터를 받는 제2 스위치 회로의 수는 각 메모리 셀 어레이가 담당하는 비트수 이하로 되어 있다. 이 때문에, 시험용 데이터를 기록하는 비트수는 구제 회로에서 한번에 구제되는 비트수 이하로 된다. 이 결과, 시험 모드(데이터 압축 시험)시에 메모리 셀 어레이마다 불량을 판정할 수 있고, 실제로 불량이 발생한 메모리 셀 어레이의 구제 회로만을 사용하여 불량의 구제가 가능하다. 데이터 압축 시험을 구제 판정에 적용한 경우에도, 구제 회로를 효율적으로 사용할 수 있고, 구제 효율의 저하를 방지할 수 있다.

제3 관점의 반도체 집적 회로는 제1 스위치 회로와 상기 제2 스위치 회로 사이에 시험용 데이터를 래치하는 래치 회로를 구비하고 있다. 이 때문에, 제1 스위치 회로의 출력이 고임피던스인 경우에도, 제2 스위치 회로에 고레벨 또는 저레벨이 공급된다. 따라서, 제2 스위치 회로의 오동작이 방지되며, 관통 전류가 발생하는 것이 방지된다.

제4 관점의 반도체 집적 회로는, 래치 회로는 파워 온시에 활성화되는 리셋 신호를 수신하여 내부 상태를 리셋하는 리셋 회로를 구비하고 있다. 이 때문에, 파워 온시에 래치 회로가 확실하게 초기화되고, 관통 전류의 발생이 방지된다.

제5 관점의 반도체 집적 회로는 입출력 데이터를 제2 스위치 회로에 공급하는 버퍼 회로를 구비하고 있다. 제1 스위치 회로에는 버퍼 회로로부터 입출력 단자측에서 전달되는 입출력 데이터가 공급된다. 이 때문에, 제2 스위치 회로의 공급되는 입출력 데이터의 부하를 전부 동일하게 할 수 있다. 이 결과, 입출력 데이터 중의 시험 모드에서 사용하는 특정한 비트의 제2 스위치 회로로의 공급 타이밍이 틀어지는 것이 방지된다.

제6 관점의 반도체 집적 회로는, 입출력 데이터를 전달하는 복수의 입출력 단자와, 복수의 메모리 셀 어레이 영역과, 각 메모리 셀 어레이 영역에 대응하는 비트선 스위치와, 센스 앰프를 구비하고 있다. 각 메모리 셀 어레이 영역은 입출력 데이터 중의 서로 다른 번호의 비트가 할당되고, 서로 다른 어드레스가 할당되고 있다. 비트선 스위치는 각 메모리 셀 어레이 영역의 메모리 셀에 접속된 비트선을 메모리 셀 어레이 영역에 형성된 공유 비트선에 각각 접속한다. 센스 앰프는 공유 비트선에 접속되어 있고, 비트선 스위치를 통해 전달되는 비트선의 데이터를 증폭한다. 예컨대, 어떤 메모리 셀 어레이 영역이 액세스되었을 때에, 그 메모리 셀 어레이에 대응하는 비트선 스위치만이 온되고, 입출력 데이터 중의 소정 비트의 데이터가 비트선과 공유 비트선 사이에서 전달된다. 센스 앰프는 공유 비트선에 전달된 데이터를 증폭한다. 다른 메모리 셀 어레이 영역이 액세스되었을 때에, 그 메모리 셀 어레이 영역에 대응하는 비트선 스위치만이 온되고, 입출력 데이터 중의 전회와 다른 비트의 데이터가 비트선과 공유 비트선의 사이에서 전달된다. 센스 앰프는 공유 비트선에 전달된 전회와 다른 비트의 데이터를 증폭한다. 이와 같이, 센스 앰프는 서로 다른 비트의 입출력 데이터에 대하여 공유되어 있다. 이 결과, 센스 앰프의 수를 줄일 수 있어 메모리 셀 어레이 영역의 배치 면적이 저감되고, 칩 사이즈가 저감된다.

제7 관점의 반도체 집적 회로는 공유 비트선과, 각 메모리 셀 어레이 영역에 할당된 비트에 대응하는 데이터선을 각각 접속하는 데이터선 스위치(11)를 구비하고 있다. 이 때문에, 메모리 셀 어레이 영역과 데이터선 사이에 그 메모리 셀 어레이에 할당된 소정 비트의 데이터가 확실하게 전달된다.

제8 관점의 반도체 집적 회로에서는, 공유 비트선에는 각 비트선 스위치를 통해 2개의 메모리 셀 어레이 영역이 각각 접속되어 있다. 한쪽 메모리 셀 어레이 영역의 비트에 대응하는 비트선 스위치의 제어 신호는 다른 쪽 메모리 셀 어레이의 비트에 대응하는 데이터선 스위치를 비활성화하는 제어 신호로서 사용되고 있다. 즉, 한쪽 메모리 셀 어레이 영역의 비트선이 활성화되었을 때, 다른 쪽 메모리 셀 어레이 영역의 비트선은 비활성화된다. 이 때문에, 특별한 신호 생성 회로를 형성하지 않고, 2개의 메모리 셀 어레이 영역에 대응하는 데이터선 스위치를 용이하게 제어할 수 있다.

제9 관점의 반도체 집적 회로는 복수의 비트선 스위치를 동시에 온하고, 각 메모리 셀 어레이 영역에 일괄하여 입출력 데이터를 기록하는 시험 모드를 구비하고 있다. 데이터선 스위치의 적어도 한쪽은 시험 모드시에 온된다. 이 때문에, 한쪽 데이터선을 사용함으로써 다른 쪽 데이터선에 대응하는 메모리 셀 어레이 영역에 대해서도 입출력 데이터를 기록할 수 있다. 즉, 데이터 압축 시험을 용이하게 실행할 수 있다.

제10 관점의 반도체 집적 회로에서는, 복수의 비트선 스위치를 동시에 온함으로써 메모리 셀에 접속되는 모든 워드선이 활성화되고, 이들 메모리 셀에 스트레스를 부여하는 번인(burn-in) 시험이 실행된다.

이하, 본 발명의 실시예를 도면을 이용하여 설명한다.

도 1은 본 발명의 반도체 집적 회로의 제1 실시예에 있어서의 메모리 코어를 나타내고 있다. 이 실시예는 청구범위 제1항, 청구범위 제2항, 청구범위 제6항 내 지 청구범위 제8항에 대응하고 있다. 종래 기술과 동일한 회로에 대해서는 동일한 부호를 붙이고, 이들 회로에 대해서는 상세한 설명을 생략한다.

반도체 집적 회로는 실리콘 기판상에 CMOS 프로세스 기술을 사용하여 데이터의 압축 기능을 갖는 SDRAM으로서 형성되어 있다. SDRAM은 입출력 데이터를 전달하는 32 비트의 입출력 단자를 구비하고 있다.

이 SDRAM의 메모리 코어(50)는 도면의 세로 방향으로 8행, 가로 방향으로 12열로 배치된 96개의 메모리 셀 어레이(12)를 구비하고 있다. 메모리 셀 어레이(12)는 복수의 메모리 셀을 갖고 있다. 특별히 도시하지 않지만, 메모리 코어(50)의 주위에는 데이터의 기록용 기록 앰프 및 데이터의 판독용 센스 버퍼 등이 형성되어 있다.

메모리 셀 어레이(12)의 1행은 블록(BLK0∼BLK7) 중 어느 하나에 할당되고 있다. 블록(BLK0, BLK4), 블록(BLK1, BLK5), 블록(BLK2, BLK6), 블록(BLK3, BLK7)은 동시에 활성화되는 블록이다. 예컨대, 어떤 어드레스가 외부로부터 공급되었을 때에, 블록(BLK0, BLK4)이 동시에 활성화된다. 4행×3열로 구성되는 12개의 메모리 셀 어레이(12)는 소정의 DQ에 대응하고 있다. 이들 메모리 셀 어레이(12)로 이루어지는 메모리 셀 어레이 영역을 종래 기술과 마찬가지로 그룹 A∼그룹 H라고 칭한다.

그룹 B, D, F, H의 끝에는 각각 컬럼 디코더(14)가 배치되어 있다. 그룹 C, D와 그룹 E, F와의 사이에는 로우 디코더(16)가 배치되어 있다. 로우 디코더(16)로부터는 가로 방향의 양측의 메모리 셀 어레이(12)에 워드선(WL)이 배선되어 있다.

메모리 셀 어레이(12)의 사이에는 세로 방향을 따라 복수의 주데이터선쌍 (MDLP)이 형성되고, 가로 방향을 따라 복수의 부데이터선쌍(SDLP)이 형성되어 있다. 부데이터선쌍(SDLP)은 ●로 나타낸 데이터선 스위치(18)에 의해 주데이터선쌍 (SDLP)에 접속되어 있다. 즉, 데이터선은 계층 구조를 가지고 있다.

블록(BLK3, BLK4) 사이에는 상측의 그룹에 대응하는 데이터선 스위치(18)와 하측의 그룹에 대응하는 데이터선 스위치(18)가 접속된 부데이터선쌍(SDLP)이 형성되어 있다.

도 2는 그룹 A, B의 배치를 상세 도시하고 있다. 여기서는, 종래 기술에서 설명한 도 13과 상이한 요소만을 설명한다. 또, 종래와 같이, 각 블록(예컨대, 도 1에 도시된 그룹 B, D, F, H로 구성되는 BLK0)은 2개의 워드선 구제 회로(22)를 가지며, 각 그룹 A∼H는 적어도 1개 이상의 비트선 구제 회로(24)를 갖고 있다.

블록(BLK3) 및 블록(BLK4)의 비트선쌍(BLP)은 ○로 나타낸 컬럼선 스위치 (20)에 의해 블록(BLK3, BLK4) 사이에 형성된 부데이터선쌍(SDLP)에 접속되어 있다. 즉, 블록(BLK3, BLK4) 사이에 형성된 부데이터선쌍(SDLP)은 블록(BLK3)의 동작시에는 DQ2, DQ3용으로서 사용되고, 블록(BLK4)의 동작시에는 DQ0, DQ1용으로서 사용된다.

또, 데이터선은 블록 사이에 형성되는 구조에 한정되지 않고, 예컨대, 메모리 셀 어레이상을 통과하여 배선되는 구조이어도 좋다.

도 3은 블록(BLK3, BLK4) 사이에 형성되는 제어 회로(52)를 나타내고 있다. 또, 다른 블록 사이에는 종래 기술(도 14)과 동일한 제어 회로(26)가 형성되어 있 다.

블록(BLK3, BLK4)의 비트선쌍(BLP)은 nMOS 트랜지스터로 이루어진 비트선 스위치(28)를 통해 공유 비트선쌍(SHBLP)에 접속되어 있다. 각 비트선 스위치(28)는 컬럼 어드레스에 따라 활성화되는 제어 신호(BT3, BT4)로 제어되어 있다. 즉, 제어 신호(BT3)는 블록(BLK3)의 비트선쌍(BLP)을 활성화하는 활성화신호이며, 제어 신호 (BT4)는 블록(BLK4)의 비트선쌍(BLP)을 활성화하는 활성화 신호이다. 공유 비트선쌍 (SHBLP)에는 센스 앰프(30) 및 프리차지 회로(32)가 접속되어 있다. 센스 앰프(30) 및 프리차지 회로(32)는 비트선 스위치(28)를 통해 블록(BLK3, BLK4)에 공유되어 있다.

이 때문에, 제어 회로(52)의 배치 면적은 종래의 제어 회로(34: 도 15)에 비하여 대폭 저감되어 있다.

공유 비트선쌍(SHBLP)은 nMOS 트랜지스터로 이루어지는 컬럼선 스위치(20)을 통해 데이터선쌍(BLP)에 접속되어 있다. 컬럼선 스위치(20)의 게이트는 컬럼 어드레스에 따라 활성화되는 컬럼선 선택 신호(CL)로 제어되고 있다. 부데이터선쌍(SDLP)과 2조의 주데이터선쌍(MDLP)를 접속하기 위해서 2개의 데이터선 스위치(18)가 형성되어 있다. 그룹 A에 대응하는 데이터선 스위치(18)의 게이트는 인버터를 통해 블록 (BLK3)(그룹 B)을 제어하는 제어 신호(BT3)로 제어되어 있다. 그룹 B에 대응하는 데이터선 스위치(18)의 게이트는 인버터를 통해 블록(BLK4)(그룹 A)을 제어하는 제어 신호(BT4)로 제어되어 있다. 바꾸어 말하면, 제어 신호(BT3)는 블록(BLK3)의 비트선 스위치(28)를 활성화함과 동시에, 블록(BLK4)에 대응하는 데이터 선 스위치(18)를 비활성화한다.

제어 신호(BT4)는 블록(BLK4)의 비트선 스위치(28)를 활성화함과 동시에, 블록(BLK3)에 대응하는 데이터선 스위치(18)를 비활성화한다. 데이터선 스위치(18)의 게이트를 서로 상대의 블록의 제어 신호(BT3, BT4)의 반전 신호로 제어했기 때문에 제어 회로는 간단하고 용이해진다.

예컨대, 블록(BLK3)의 판독 동작은 제어 신호(BT3) 및 컬럼선 선택 신호(CL)가 고레벨로 변화되고, 제어 신호(BT4) 및 프리차지 신호(BRS)가 저레벨로 변화되며, 블록(BLK3)의 비트선쌍(BLP), 공유 비트선쌍(SHBLP), 공급의 부데이터선쌍 (SDLP), 그룹 B에 대응하는 주데이터선쌍(MDLP)가 접속됨으로써 실행된다.

도 4는 기록 데이터의 데이터 압축 회로(54)를 도시하고 있다.

데이터 압축 회로(54)는 입출력 데이터 신호(DQO∼DQ7)에 대응하는 8개의 버퍼 회로(38)와 선택 회로(56)를 갖고 있다. 선택 회로(56)는 기록 데이터 신호 (DINCZ0∼DINCZ7) 및 데이터 압축 시험의 인에이블 신호(TEST4, TEST8)를 수신하고 기록 데이터 신호(DIN0∼DIN7)를 출력하고 있다. 인에이블 신호(TEST4)는 4비트의 데이터 압축 시험시에 고레벨이 되고 인에이블 신호(TEST8)는 8 비트의 데이터 압축 시험시에 고레벨이 된다. 즉, 이 실시예의 SDRM은 입출력 데이터의 비트수(입출력 단자수)를 4분의 1 또는 8분의 1로 할 수 있는 두 가지의 압축 시험 모드를 갖고 있다.

도 5는 선택 회로(56)를 상세 도시하고 있다.

선택 회로(56)는 기록 데이터 신호(DINCZ0∼DINCZ7)에 대응하는 8개(1바이 트)의 스위치 회로(42)와, 이들 스위치 회로(42)를 제어하는 0R 회로(56a), 인버터 (56b)와, 기록 데이터 신호(DIN0, DIN1, DIN4, DIN5)에 대응하는 스위치 회로(42)에 공급하는 데이터 신호를 선택하는 스위치 회로(58)로 구성되어 있다. 스위치 회로(42)는 제2 스위치 회로에 대응하고, 스위치 회로(58)는 제1 스위치 회로에 대응하고 있다. 스위치 회로(58)는 2개의 CMOS 전달 게이트와 2개의 인버터로 구성되어 있다. 스위치 회로(58)는 인에이블 신호(TEST4)가 고레벨일 때에 기록 데이터 신호(DINCZO)의 반전 신호를 출력하고, 인에이블 신호(TEST4)가 저레벨일 때에 기록 데이터 신호(DINCZ7)의 반전 신호를 출력하는 회로이다.

스위치 회로(42)의 CMOS 전달 게이트(42a, 42b)는 인에이블 신호(TEST4, TEST8)의 0R 논리와 동상의 신호 및 역상의 신호로 제어되어 있다. CMOS 전달 게이트(42a)는 인에이블 신호(TEST4, TEST8)가 모두 저레벨(통상의 동작)일 때에 온한다. CMOS 전달 게이트(42b)는 인에이블 신호(TEST4, TEST8)의 한쪽이 고레벨(4 비트의 데이터 압축 시험 또는 8 비트의 데이터 압축 시험)일 때에 온한다. 기록 데이터 신호(DIN0, DIN1, DIN4, DIN5)에 대응하는 선택 회로(42)의 단자(D2)는 스위치 회로(58)를 통해 기록 데이터 신호(DINCZ0) 또는 기록 데이터 신호(DINCZ7)의 반전 신호를 수신하고 있다. 기록 데이터 신호(DIN2, DIN3, DIN6, DIN7)에 대응하는 선택 회로(42)의 단자(D2)는 인버터(56b)를 통해 기록 데이터 신호(DINCZ7)의 반전 신호를 수신하고 있다.

이와 같이, 본 실시예에서는 종래와 동일한 스위치 회로(42)를 사용하여 복수의 데이터 압축 시험을 행할 수 있다. 이것은 2단 구성의 스위치 회로(42, 58) 로 선택 회로(56)를 구성하고 있기 때문이다. 즉, 스위치 회로(42)는 통상 데이터, 시험용 데이터 중의 어느 하나를 선택하고, 스위치 회로(42)의 바로 앞에 형성된 스위치 회로(58)는 복수의 시험용 데이터(기록 데이터 신호(DINCZO, DINCZ7)) 중 어느 하나를 선택한다. 기록 데이터 신호(DIN0∼DIN7)의 부하를 종래와 동일하게 할 수 있기 때문에 타이밍 설계는 용이하게 된다. 또한, 복수의 시험용 데이터를 CM0S 전달 게이트로 구성된 간단하고 용이한 스위치 회로(58)로 선택하고 있다. 이 때문에, 배치 면적을 최소한으로 하고 데이터 압축 시험의 제어 회로를 형성할 수 있다.

다음에, 선택 회로(56)의 동작을 설명한다.

통상 동작 모드에서는 기록 데이터 신호(DINCZ0∼DINCZ7)가 기록 데이터 신호(DINO∼DINCZ7)로서 전달된다. 4 비트의 데이터 압축 시험의 동작에서는 4 비트의 입출력 단자가 1 비트로 압축되고, 기록 데이터 신호(DINCZ0 및 DINCZ7)는 기록 데이터 신호(DIN0, DIN1, DIN4, DIN5) 및 기록 데이터 신호(DIN2, DIN3, DIN6, DIN7)로서 전달된다. 8 비트의 데이터 압축 시험의 동작에서는 8 비트의 입출력 단자가 1 비트로 압축되고, 기록 데이터 신호(DINCZ7)는 모든 기록 데이터 신호(DIN0∼DIN7)로서 전달된다. 특별히 도시하지 않지만, 입출력 데이터 신호(DQ8∼DQ15, DQ16∼DQ23, DQ24∼DQ31)에 관해서도 동일한 선택 회로(56)로 제어되고 있다.

이 SDRAM을 평가하는 LSI 테스터의 평가 기판은 1개의 SDRAM에 대하여 4 비트(DQ7, DQ15, DQ23, DQ31) 또는 8 비트(DQ0, DQ7, DQ8, DQ15, DQ16, DQ23, DQ24, DQ31)의 입출력 채널을 사용하는 것만으로 SDRAM의 기록 및 판독 동작 시험을 실행 할 수 있다. 예컨대, 4 비트의 데이터 압축 시험을 불량의 구제 시험(웨이퍼 상태에서의 시험)에 적용하는 것으로, 실제로 불량이 발생한 블록의 워드선 구제 회로(22)만을 사용하여 불량의 구제를 행할 수 있다. 따라서, 데이터 압축 시험을 구제 판정에 적용한 경우에도 구제 효율(워드선 구제 회로(22)의 사용 효율)을 저하시키는 일없이, 또한 LSI 테스터에서의 동시 측정하는 SDRAM의 수를 증대할 수 있다. 또한, 구제 효율을 향상하기 위해서는 데이터 압축 시험에서 확인되는 불량이 워드선 구제 회로(22)의 최소 단위인 하나의 블록 내(예컨대 BLKO)로 한정할 필요가 있다.

8 비트의 데이터 압축 시험을 조립 후의 최종 시험에 적용하는 것으로 최종 시험의 비용을 저감할 수 있다. 흔히, 억세스 속도, 소비 전류 등의 전기적 특성을 측정하는 경우에는 통상 동작 모드를 사용할 수 있다.

이렇게, 시험 공정에 따라 가장 효율이 좋은 시험 방법을 선택하고 실행할 수 있다.

또한, DQ의 번호가 다른 블록(BLK3, BLK4)에서 사용하는 센스 앰프(30) 및 프리차지 회로(32)를 공유했기 때문에 제어 회로(52)의 배치 면적을 종래에 비교해서 대폭 저감할 수 있다.

도 6은 본 발명의 반도체 집적 회로의 제2 실시예에 있어서의 데이터 압축 회로(60)를 도시하고 있다. 이 실시예는 청구범위 제3항 내지 청구범위 제5항, 청구범위 제9항, 청구범위 제10항에 대응하고 있다. 제1 실시예와 동일한 회로에 관해서는 동일한 부호를 붙이고 이들 회로에 관해서는 상세한 설명을 생략한다. 이 실시예의 SDRAM은 16 비트의 입출력 단자를 구비하고 있다.

데이터 압축 회로(60)는 제1 실시예의 데이터 압축 회로(54)를 2개 통합한 회로이다. 데이터 압축 회로(60)는 입출력 데이터 신호(DQ0∼DQ15)에 대응하는 16개의 버퍼 회로(38)와, 2개의 선택 회로(62)와, 시험용 데이터인 기록 데이터 신호(DIN)를 전달하는 버퍼 회로(38)를 가지고 있다. 입출력 데이터 신호(DQO∼DQ7)에 대응하는 선택 회로(62)는 기록 데이터 신호(DINCZ0∼DINCZ7), 데이터 압축 시험의 인에이블 신호(TEST4, TEST8, TEST) 및 기록 데이터 신호(DIN)를 수신해서 기록 데이터 신호(DINO∼DIN7)를 출력하고 있다. 입출력 데이터 신호(DQ8∼DQ15)에 대응하는 선택 회로(62)는 기록 데이터 신호(DINCZ8∼DINCZ15), 데이터 압축 시험의 인에이블 신호 (TEST4, TEST8, TEST) 및 기록 데이터 신호(DIN)를 수신해서 기록 데이터 신호 (DIN8∼DIN15)를 출력하고 있다. 인에이블 신호(TEST4)는 4 비트의 데이터 압축 시험시에 고레벨이 되고, 인에이블 신호(TEST8)는 8 비트의 데이터 압축 시험시에 고레벨이 되며, 인에이블 신호(TEST)는 16 비트의 데이터 압축 시험시에 고레벨이 된다. 즉, 이 실시예의 SDRAM은 3종류의 데이터 압축 시험 기능을 갖고 있다. 그 외의 구성은 입출력 단자가 16 비트인 것을 제외하고 제1 실시예와 동일하다. 입출력 단자가 16 비트이므로, 예컨대, 도 1에 도시한 메모리 코어(50)에 있어서, 그룹 E, F, G, H의 DQ0∼DQ7은 그룹 A, B, C, D와는 별도의 어드레스의 DQ0∼DQ7에 대응하고 있다.

도 7은 입출력 데이터 신호(DQ0∼DQ7)에 대응하는 선택 회로(62)를 상세 도시하고 있다. 또한, 입출력 데이터 신호(DQ8∼DQ15)에 대응하는 선택 회로(62)의 신호명을 괄호 안에 도시하고 있다.

선택 회로(62)는 기록 데이터 신호(DINCZ0∼DINCZ7)에 각각 대응하는 8개의 스위치 회로(42)와, 이들 스위치 회로(42)를 제어하는 0R 회로(62a)와, 전달 회로 (62b, 62c, 62d)로 이루어지는 스위치 회로(63)와, 래치 회로(62e)와, 기록 데이터 신호(DIN2, DIN3, DIN6, DIN7)에 대응하는 스위치 회로(42)에 공급하는 데이터 신호를 선택하는 스위치 회로(64)로 구성되어 있다. 스위치 회로(63, 64)는 제1 스위치 회로에 대응하고 있다.

전달 회로(62b, 62c, 62d)는 CMOS 전달 게이트와, 이 전달 게이트를 제어하는 인버터로 구성되어 있다. 전달 회로(62b)는 인에이블 신호(TEST4)가 고레벨일 때에 온하여 기록 데이터 신호(DINCZ0)를 래치 회로(62e)에 전달한다. 전달 회로(62c)는 인에이블 신호(TEST8)가 고레벨일 때에 온하여 기록 데이터 신호(DINCZ7)를 래치 회로(62e)에 전달한다. 전달 회로(62d)는 인에이블 신호(TEST)가 고레벨일 때에 온하여 기록 데이터 신호(DIN)(DQ8)를 래치 회로(62e)에 전달한다. 래치(62e)는 2개의 인버터(62f, 62g)의 입력과 출력을 상호 접속하여 구성되어 있다. 래치 회로(62e)의 인버터(62g)는, 인버터(62f)에 관통 전류가 발생하는 것을 방지하고 있다. 즉, 래치(62e)가 인버터(62f)만으로 구성된 경우, 스위치 회로(63)의 전달 회로(62b, 62c, 62d)의 출력이 고임피던스일 때, 인버터(62f)의 입력이 부정(不定)하게 된다. 인버터(62g)는 그 부정 상태를 없애고 있다.

스위치 회로(64)는 2개의 CMOS 전달 게이트와 인버터로 구성되어 있다. 스위치 회로(64)는 인에이블 신호(TEST)가 고레벨일 때에 기록 데이터 신호(DIN)의 반 전 신호를 출력하고, 인에이블 신호(TEST)가 저레벨일 때에 기록 데이터 신호 (DINCZ7)의 반전 신호를 출력하는 회로이다.

스위치 회로(42)의 CMOS 전달 게이트(도시하지 않음)는 인에이블 신호 (TEST4, TEST8, TEST)의 0R 논리와 동상의 신호 및 역상의 신호로 제어되어 있다. 즉, 스위치 회로(42)는 인에이블 신호(TEST4, TEST8, TEST)가 모두 저레벨(통상의 동작)일 때에, 단자 D1에서 수신된 신호를 단자 D0에서 출력한다. 스위치 회로(42)는 인에이블 신호(TEST4, TEST8, TEST) 중 어느 하나가 고레벨(4 비트의 데이터 압축 시험, 8 비트의 데이터 압축 시험, 16 비트의 데이터 압축 시험 중 어느 하나)일 때에, 단자 D2에서 수신된 신호를 단자 D0에서 출력한다. 기록 데이터 신호(DIN0, DIN1, DIN4, DIN5)에 대응하는 선택 회로(42)의 단자 D2는 래치(62e)를 통해, 기록 데이터 신호(DINCZ0, DINCZ7, DIN)(DQ8)의 반전 신호 중 어느 하나를 수신하고 있다. 기록 데이터 신호(DIN2, DIN3, DIN6, DIN7)에 대응하는 선택 회로(42)의 단자 D2는 스위치 회로(64)를 통해 기록 데이터 신호(DINCZ7)의 반전 신호 또는 기록 데이터 신호(DIN)의 반전 신호를 수신하고 있다. 즉, 통상의 동작에서는 기록 데이터 신호 (DINCZ0∼7)가 기록 데이터 신호(DINO∼7)로서 전달된다.

4 비트의 데이터 압축 시험의 동작에서는 4 비트의 입출력 데이터가 1 비트고 압축되고, 기록 데이터 신호(DINCZ0)의 반전 신호 및 기록 데이터 신호(DINCZ7)의 반전 신호는 각각 기록 데이터 신호(DINO, DIN1, DIN4, DIN5) 및 기록 데이터 신호(DIN2, DIN3, DIN6, DIN7)로서 전달된다. 이 때, 입출력 데이터 신호 (DQ8∼DQ15)에 대응하는 선택 회로(62)에서는 기록 데이터 신호(DINCZ8)의 반전 신호 및 기록 데이터 신호(DINCZ15)의 반전 신호는 기록 데이터 신호(DIN8, DIN9, DIN12, DIN13) 및 기록 데이터 신호(DIN10, DIN11, DIN14, DIN15)로서 전달된다. 4 비트의 데이터 압축 시험은 제1 실시예와 마찬가지로 구제 판정 등에서 사용된다.

8 비트의 데이터 압축 시험의 동작에서는 8 비트의 입출력 데이터가 1 비트로 압축되고, 기록 데이터 신호(DINCZ7)의 반전 신호는 기록 데이터 신호(DIN0∼7)로서 전달된다. 이 때, 입출력 데이터 신호(DQ8∼DQ15)에 대응하는 선택 회로(62)에서는 기록 데이터 신호(DINCZ15)의 반전 신호는 기록 데이터 신호(DIN8∼15)로서 전달된다. 8 비트의 데이터 압축 시험은 조립 후의 최종 시험 등에서 사용된다.

16 비트의 데이터 압축 시험의 동작에서는 16 비트의 입출력 데이터가 1 비트로 압축되고, 기록 데이터 신호(DIN)(DQ8)는 기록 데이터 신호(DIN0∼7)로서 전달된다. 이 때, 입출력 데이터 신호(DQ8∼DQ15)에 대응하는 선택 회로(62)에 있어서도, 기록 데이터 신호(DIN)(DQ8)는 기록 데이터 신호(DIN0∼7)로서 전달된다. 16 비트의 데이터 압축 시험은 후술하는 웨이퍼 번인 시험에서 사용된다.

여기서, 각 선택 회로(62)에는 통상 동작에서 사용하는 기록 데이터 신호 (DINCZ8)가 아니라, 시험 전용의 버퍼 회로(38)가 출력하는 기록 데이터 신호(DIN)가 공급되어 있다. 이 때문에, 기록 데이터 신호(DINCZ8)의 부하는 다른 기록 데이신호(DINCZ0∼7, 9∼15)와 동일하게 된다. 통상 동작시에 기록 데이터 신호(DINCZ8)만큼 기록 타이밍이 지연되는 일은 없다.

도 8은 블록(BLK3, BLK4) 사이에 형성되는 제어 회로(66)를 도시하고 있다.

제어 회로(66)에서는 DQ0, DQ1, DQ14, DQ15에 대응하는 데이터선 스위치 (18a)의 게이트를 NAND 게이트가 제어하고 있다. 제어 회로(66)의 다른 구성은 도 3에 도시한 제어 회로(52)와 동일히다. NAND 게이트는 한쪽의 입력에서 제어 신호(BT3)를 수신하고, 다른쪽의 입력에서 시험 모드 신호(WBIX)를 수신하고 있다. 시험 모드 신호(WBIX)는 웨이퍼 번인 시험시에 활성화(저레벨)되는 신호이다. 이 실시예에서는 압축 효율이 최대인 16 비트의 데이터 압축 시험 모드를 이용하여 웨이퍼 번인 시험이 실행된다. 웨이퍼 번인 시험은 웨이퍼상의 복수의 SDRAM에 일괄해서 번인을 행하는 시험이다. 웨이퍼 번인 시험에서는 칩 상의 시험 패드를 사용하여 워드선 등에 직접 고전압을 인가할 수 있기 때문에 단시간에 많은 SDRAM을 스크리닝할 수 있다.

웨이퍼 번인 시험에서는 칩 상의 모든 메모리 셀을 선택하기 때문에, 제어 신호(BT3, BT4)는 모두 고레벨로 된다. 이 때, 데이터선 스위치(18)는 오프한다. 기록 데이터는 시험 모드 신호(WBIX) 데이터의 저레벨을 받아 온하는 데이터선 스위치(18a)를 통해 메모리 셀에 전달된다. 즉, 데이터 압축 시험 모드를 이용하여 웨이퍼 번인 시험이 실행된다.

이 실시예에 있어서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 스위치 회로(63)와 스위치 회로(42) 사이에 시험용 데이터를 래치하는 래치 회로(62e)를 구비하였다. 이 때문에, 스위치 회로(63)의 전달 회로 (62b, 62c, 62d)의 출력이 고임피던스일 때, 인버터(62f)의 입력이 부정(不正)하게 되는 것을 방지할 수 있고, 인버터(62f)에 관통 전류가 발생하는 것을 방지할 수 있다.

입출력 데이터 신호(DQ8)를 수신하고, 수신된 신호를 기록 데이터 신호(DIN)로서 스위치 회로(63, 64)에 공급하는 전용의 버퍼 회로(38)를 구비하였다. 이 때문에, 스위치 회로(42)에 공급되는 기록 데이터 신호(DINCZ0∼DINCZ15)의 부하를 모두 동일하게 할 수 있다. 이 결과, 데이터 압축 시험 모드에서 사용하는 특정한 비트(DQ8)의 스위치 회로(42)로의 공급 타이밍이 틀어지는 것을 방지할 수 있다.

데이터선 스위치(18a)의 제어에 시험 모드 신호(WBIX)의 논리를 가하고, 웨이퍼 번인 시험시에 데이터선 TM위치(18a)를 온했다. 이 때문에, 한쪽의 주데이터선쌍 (MDLP)을 사용하는 것으로, 다른쪽의 주데이터선쌍(MDLP)에 대응하는 블록에 대하여도 입출력 데이터를 기록할 수 있다. 즉, 웨이퍼 번인 시험을 할 때에 기록데이터를 압축할 수 있다. 이 결과, 번인 시험에 있어서 기록 데이터를 공급하기 위해서 칩 상의 패드에 접속하는 프로브의 갯수를 최소한으로 할 수 있다.

도 9는 본 발명의 반도체 집적 회로의 제3 실시예를 도시하고 있다. 이 실시예는 청구범위 제9항, 청구범위 제10항에 대응하고 있다. 제1 실시예와 동일한 회로에 관해서는 동일한 부호를 붙이고, 이들 회로에 관해서는 상세한 설명을 생략한다.

이 실시예에서는, 제1 실시예의 제어 회로(52)에 nM0S 트랜지스터(68a, 68b)를 부가하여 제어 회로(68)가 구성되고 있다. nMOS 트랜지스터(68a, 68b)는 고레벨의 시험 모드 신호(WBIZ)를 수신해서 온하여 주데이터선쌍(MDLP)을 부데이터선쌍 (SDL)P에 접속하는 기능을 갖고 있다. 시험 모드 신호(WBIZ)는 웨이퍼 번인 시험시에 활성화(고레벨)되는 신호이다.

이 실시예에 있어서도, 전술한 제2 실시예와 동일한 효과를 얻을 수 있다. 또한,이 실시예에서는 nM0S 트랜지스터를 추가하는 것으로 제어 회로(68)가 구성되기 때문에, 블록(BLK3, BLK4) 사이의 배치 면적을 작게 할 수 있다.

또한, 전술한 제1 실시예에서는 도 5에 도시한 바와 같이, 스위치 회로(42)를 CM0S 전달 게이트로 구성한 예에 관해서 진술했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 도 10에 도시한 바와 같이, 스위치 회로(70)를 클록된 인버터로 구성해도 좋다. 혹은, 도 11에 도시한 바와 같이, 클록된 인버터를 갖는 스위치 회로(72a)와, 스위치 회로(72a)의 전원을 이용한 인버터를 갖는 스위치 회로(72b)를 형성해도 좋다. 스위치 회로(72a)는 클록된 인버터에 있어서의 전원측의 pMOS 트랜지스터 및 nMOS 트랜지스터의 드레인으로부터 전압(VD1, VS1, VD2, VS1)을 출력하고 있다. 스위치 회로(72b)는 이들 전압(VD1, VS1, VD2, VS1)을 pM0S 트랜지스터, nM0S 트랜지스터의 소스로 각각 수신하고 있다. 이 때문에, 스위치 회로(72b)에서 제어용 pM0S 트랜지스터, nM0S 트랜지스터를 불필요하게 할 수 있다.

전술한 제1 실시예에서는, 데이터선 스위치(18)를 nM0S 전달 게이트로 구성한 예에 관해서 진술했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 배치 면적에 여유가 있는 경우에는 데이터선 스위치(18)를 CMOS 전달 게이트로 구성해도 좋다.

전술한 제1 실시예에서는 데이터 압축 시험시에 기록 데이터(DINCZO, DINCZ7)를 사용한 예에 관해서 진술했다. 본 발명은 이러한 실시예에 한정되는 것 이 아니다. 기록 데이터에 사용하는 비트는 임의로 결정해도 좋다.

전술한 제2 실시예에서는 DQ0, DQ1, DQ14, DQ15에 대응하는 주데이터선쌍 (MDLP)를 데이터선 스위치(18a)를 통해 부데이터선쌍(SDLP)에 접속한 예에 관해서 진술했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, DQ2, DQ3, DQ12, DQ13에 대응하는 주데이터선쌍(MDLP)을 데이터선 스위치(18a)를 통해 부데이터선쌍(SDLP)에 접속해도 좋고, DQ0, DQ1, DQ14, DQ15, 및 DQ2, DQ3, DQ12, DQ13에 대응하는 주데이터선쌍(MDLP)을 데이터선 스위치(18a)를 통해 부데이터선쌍(SDLP)에 접속해도 좋다.

전술한 제2 실시예에서는, 2개의 인버터의 입력과 출력을 접속하여 래치 회로(62e)를 형성한 예에 관해서 진술하였다(도 7). 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 한쪽의 인버터를 NAND 게이트로 대체하고, 이 NAND 게이트의 한쪽의 입력에 파워 온 할 때에 활성화(저레벨)되는 파워 온 리셋 신호 혹은 파워 온 리셋 신호의 논리를 포함하는 제어 신호를 공급해도 좋다. 이 결과, NAND 게이트가 리셋 회로로서 동작하여, 파워 온 할 때에 래치 회로가 확실하게 초기화된다. 또한, 관통 전류의 발생을 방지할 수 있다(청구범위 제4항에 대응함).

전술한 제2 실시예에서는, 본 발명을 웨이퍼 번인 시험에 적용한 예에 관해서 진술했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 조립 후의 SDRAM의 번인 시험에 적용해도 좋다.

전술한 제3 실시예에서는, DQ0, DQ1, DQ14, DQ15에 대응하는 주데이터선쌍 (MDLP)를 nM0S 트랜지스터(68a, 68b)를 통해 부데이터선쌍(SDLP)에 접속한 예에 관 해서 진술했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, DQ2, DQ3, DQ12, DQ13에 대응하는 주데이터선쌍(MDLP)를 nM0S 트랜지스터(68a, 68b)를 통해 부데이터선쌍(SDLP)에 접속해도 좋고, DQ0, DQ1, DQ14, DQ15 및 DQ2, DQ3, DQ12, DQ13에 대응하는 주데이터선쌍(MDLP)을 각각 nMOS 트랜지스터(68a, 68b)를 통해 부데이터선쌍(SDLP)에 접속해도 좋다.

전술한 실시예에서는 본 발명을 16개 또는 32개의 입출력 단자를 갖는 SDRAM 에 적용한 예에 관해서 진술했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 64게 또는 그 이상의 입출력 단자를 갖는 SDRAM에 적용해도 좋다.

전술한 실시예에서는 본 발명을 SDRAM에 적용한 예에 관해서 진술했다. 그러나, 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 본 발명을 클록 비동기식 통상의 DRAM, SRAM에 적용해도 좋다. 혹은, DRAM의 메모리 코어를 내장한 시스템(LSI)에 적용해도 좋다.

또한, 본 발명이 적용되는 반도체 제조 프로세스는 CM0S 프로세스에 한정되지 않고, Bi-CM0S 프로세스라도 좋다.

이상, 본 발명에 관해서 상세히 설명해 왔지만, 상기한 실시예 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.

제1 관점의 반도체 집적 회로에 따르면, 간단하고 용이한 제1 스위치 회로 및 제2 스위치 회로를 사용하여, 복수 종류의 데이터 압축 시험의 기록 제어를 할 수 있다. 그 결과, 데이터 압축 시험의 제어 회로의 배치 면적이 작아져 칩 사이즈의 증대를 방지할 수 있다. 제2 스위치 회로로부터 출력되는 데이터의 부하는 통상 동작 및 복수의 시험 모드에 의해서 변하지 않기 때문에 타이밍 설계를 용이하게 할 수 있다.

제2 관점의 반도체 집적 회로에 따르면, 시험 모드(데이터 압축 시험)시에, 메모리 셀 어레이마다 불량이 판정될 수 있고, 실제로 불량이 발생한 메모리 셀 어레이의 구제 회로만을 사용하여 불량의 구제를 행할 수 있다. 따라서, 데이터 압축 시험을 구제 판정에 적용한 경우에도 구제 회로를 효율적으로 사용할 수 있고, 구제 효율의 저하를 방지할 수 있다.

제3 관점의 반도체 집적 회로에 따르면, 제2 스위치 회로의 입력이 부정(不定)하게 되는 것을 방지할 수 있고, 제2 스위치 회로에 관통 전류가 발생하는 것을 방지할 수 있으며, 혹은, 제2 스위치 회로가 오동작하는 것을 방지할 수 있다.

제4 관점의 반도체 집적 회로에 따르면, 파워 온 할 때에 래치 회로를 확실하게 초기화할 수 있고, 관통 전류의 발생을 방지할 수 있다.

제5 관점의 반도체 집적 회로에 따르면, 제2 스위치 회로의 공급되는 입출력 데이터의 부하를 모두 동일하게 할 수 있다. 이 결과, 입출력 데이터 중 시험 모드로 사용하는 특정한 비트의 제2 스위치 회로로의 공급 타이밍이 틀어지는 것을 방지할 수 있다.

제6 관점의 반도체 집적 회로에 따르면, 센스 앰프를 상호 다른 비트의 입출력 데이터에 대하여 공유할 수 있고, 센스 앰프의 수를 줄일 수 있다. 이 결과, 메모리 셀 어레이 영역의 배치 면적을 저감할 수 있고 칩 사이즈를 저감할 수 있다.

제7 관점의 반도체 집적 회로에 따르면, 메모리 셀 어레이 영역과 데이터선의 사이에 그 메모리 셀 어레이 영역에 할당된 소정의 비트의 데이터를 확실하게 전달할 수 있다.

제8 관점의 반도체 집적 회로에 따르면, 특별한 신호 생성 회로를 형성하지 않고, 2개의 메모리 셀 어레이 영역에 대응하는 데이터선 스위치를 용이하게 제어할 수 있다.

제9 관점의 반도체 집적 회로에 따르면, 한쪽의 데이터선을 사용하는 것으로, 다른쪽의 데이터선에 대응하는 메모리 셀 어레이 영역에 대해서도 입출력 데이터를 기록할 수 있다. 즉, 데이터 압축 시험을 용이하게 실행할 수 있다.

Claims

반도체 집적 회로에 있어서,

판독 데이터를 출력하는 제1 및 제2 데이터 단자와;

상기 제1 및 제2 데이터 단자에 대응하며, 상기 판독 데이터를 상기 제1 및 제2 데이터 단자에 각각 전송하기 위한 제1 및 제2 데이터 버스선과;

제1 및 제2 메모리 셀 어레이 블록과;

상기 제1 및 제2 메모리 셀 어레이 블록들에 의해 공유되며, 상기 제1 및 제2 메모리 셀 어레이 블록들 중 선택된 하나로부터의 데이터를 증폭하기 위한 센스 앰프와;

메모리 셀 어레이 블록 제어 신호에 응답하여 상기 센스 앰프를 상기 제1 및 제2 데이터 버스선들 중 하나에 접속시키기 위한 데이터선 스위치

를 포함하는 반도체 집적 회로.
제1항에 있어서, 상기 센스 앰프에 접속된 공유 비트선과;

상기 제1 및 제2 메모리 셀 어레이 블록들을 상기 공유 비트선과 각각 접속시키기 위한 비트선 스위치들을 더 포함하고,

상기 제1 및 제2 메모리 셀 어레이 블록들 중 하나에 대응하는 상기 비트선 스위치들 중 하나를 활성화하기 위한 상기 메모리 셀 어레이 블록 제어 신호들 중 하나는, 다른 메모리 셀 어레이 블록에 대응하는 상기 데이터선 스위치들 중 하나 를 비활성화하는데 사용되는 것인, 반도체 집적 회로.
제1항에 있어서, 상기 제1 및 제2 메모리 셀 어레이 블록들 모두에 한번에 데이터를 기입하기 위해 상기 복수의 비트선 스위치들이 동시에 턴 온(turn on)되는 시험 모드를 가지며,

상기 제1 및 제2 메모리 셀 어레이 블록들에 각각 대응하는 상기 데이터선 스위치들은 상기 시험 모드 동안에 턴 온되는 것인, 반도체 집적 회로.
제3항에 있어서, 상기 시험 모드는 번인(burn-in) 시험 모드이고, 상기 제1 및 제2 메모리 셀 어레이 블록들 내의 메모리 셀들과 접속된 모든 워드선들은 상기 메모리 셀들에게 스트레스를 부여하도록 활성화되는 것인, 반도체 집적 회로.