JP2001291395A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 救済率向上を実現した半導体記憶装置を提供
する。 【解決手段】 正規回路の不良アドレスを記憶する記憶
手段及びかかる不良アドレスと入力されたアドレスとを
比較する比較手段とを備えた冗長回路に対して、複数の
予備回路と上記複数の予備回路の中の１つを選択する冗
長切替回路とを設けて、かかる冗長切替回路によって予
備回路に不良があれば別の予備回路に切り換えるように
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に不良救済技術に利用して有効な技術に関す
るものである。

【０００２】

【従来の技術】半導体記憶装置の不良救済技術の例とし
て、培風館発行の「超ＬＳＩメモリ」伊藤清男著、pp．
181 ‐183 がある。この文献においては、救済ヒューズ
セツトと，冗長メモリセルを１対１に対応させ救済アド
レスをプログラムするというものである。

【０００３】

【発明が解決しようとする課題】上記のような不良救済
技術においては、冗長メモリセルに不良があった場合に
には、かかるる冗長メモリセルの不良の救済が不能とな
り、救済効率が低下するという問題が生じる。つまり、
上記のような冗長メモリセルの不良も救済するために
は、それに対応したヒューズセットが必要となり、救済
ヒューズセット数を救済可能不良ビット数よりも大きく
する必要があり、比較的大きな占有面積を必要とする救
済ヒューズセットによって集積度が低下してしまう。

【０００４】この発明の目的は、救済率向上を実現した
半導体記憶装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。正規回路の不良アドレスを記憶する記
憶手段及びかかる不良アドレスと入力されたアドレスと
を比較する比較手段とを備えた冗長回路に対して、複数
の予備回路と上記複数の予備回路の中の１つを選択する
冗長切替回路とを設けて、かかる冗長切替回路によって
予備回路に不良があれば別の予備回路に切り換えるよう
にする。

【０００６】

【発明の実施の形態】図１には、この発明を説明するた
めの構成図が示されている。図１（Ａ）には、比較のた
めに冗長ワード線とヒューズセットとが１対１に対応し
た例が示されている。このような例では，救済エリア内
に最大４箇所の不良がある場合でも救済できることにな
る。しかし、冗長ワード線に不良がある場合、それに相
当するヒューズセツトは使えなくなり、救済可能な不良
数が減少してしまう。

【０００７】これに対し，図１（Ｂ）に示したような本
発明においては、特に制限されないが、冗長ワード線と
ヒューズセットを２対１に対応されており、ヒューズセ
ットには冗長ワード選択回路を持つようにするものであ
る。この構成では、仮に冗長ワード線に不良があった場
合でも、冗長ワード選択回路を切替え、ヒューズセツト
につながるもう一方の冗長ワード線を使用することによ
り，常に４箇所の不良を救済可能となる。

【０００８】上記実施例のように冗長メモリセルを救済
アドレスをプログラムするヒューズセットに対し複数個
用意しておく。第１回目のプロービング検査（Ｐ１検
査）時に、救済エリアテストを実施し、冗長メモリセル
に不良があるかどうかを検査して、どの冗長メモリセル
が使用可能か判定する。冗長メモリセルを選択するヒュ
ーズを各救済アドレスをプログラムするヒューズセット
に追加しておき、救済時にどの冗長メモリセルで救済す
るかを変更可能とする。これにより、未然に冗長ワード
線が選択されることがないから、上記Ｐ１検査により効
率的な不良救済が可能となる。

【０００９】そして、上記冗長ワード線のいずれもＰ１
検査では良品であり、その一方を用いて不良ビットを救
済した場合において、上記救済後に行なわれる第２回目
のプロービング検査（Ｐ２検査）時に，救済済みのメモ
リセル（冗長ワード線）に不良が見つかった場合（救済
エリアテストでは見つからなかった不良）、冗長ワード
選択回路のヒューズを切断することにより，救済済みの
メモリセル（冗長ワード線）を別の冗長ワード線ヘ再救
済する。

【００１０】上記のように冗長ワード線（予備回路）を
複数個とそれを選択する冗長ワード線選択回路を設ける
ことにより、冗長メモリセルに不良があっても、別の冗
長メモリセルで救済可能となり、常に救済ヒューズセッ
ト数分の不良ビットを救済可能となるため救済効率を向
上することができる。救済エリアテストは、正規メモリ
セルと比べ十分な試験が難しいため、上記Ｐ２検査にお
いて、救済済みのメモリセルに不良が見つかる可能性が
高い。したがって、本願発明の適用によってＰ２検査後
に再救済することが可能となり、救済効率向上による製
品歩留りを向上させることができる。

【００１１】図２には、この発明に係る不良救済回路に
よる一実施例の救済例が示されている。この実施例で
は、複数のメモリマットにそれぞれ正規ワード線が設け
られ、各メモリマットの間に冗長ワード線１と冗長ワー
ド線２とが設けられる。上記２つの冗長ワード線１と冗
長ワード線２に対して、１つのヒューズセットと冗長ワ
ード切替回路が設けられる。

【００１２】前記Ｐ１検査において、メモリマットの正
規ワード線に発生した不良ワード線を救済する場合、ヒ
ューズセットにかかる不良アドレスをプログラムする。
そうすることにより、そのヒューズセットに相当する不
良正規ワード線が冗長ワード線１に置き換えられて救済
される。

【００１３】しかし、救済エリアテスト時に、その冗長
ワード線１に不良が検出された場合、冗長ワード切替回
路内に設けられたヒューズを切断することにより、もう
一方の冗長ワード線２に再救済することが可能である。
つまり、上記ヒューズセットにプログラムされた不良正
規ワード線のアドレスをそのままにし、上記冗長ワード
切替回路に設けられたヒューズの切断によって、冗長ワ
ード線１に替えて冗長ワード線２が選択されることによ
って再救済が行なわれる。

【００１４】特に制限されないが、上記冗長ワード切替
回路は、上記ヒューズが切断されていない状態では上記
冗長ワード線１を選択し、上記ヒューズが切断された状
態では上記冗長ワード線２を選択するようにするもので
ある。これによって、１つのヒューズセットにつながる
一方の冗長ワード線に不良があっても、同一のヒューズ
セットを使用して再救済することが可能となる。

【００１５】図３には、この発明に係るヒューズセット
と冗長ワード切替回路の一実施例の回路図が示されてい
る。ヒューズセットは、例えば１つのワード線を選択す
るためのアドレス信号が１２ビット（Ａ０〜Ａ１１）か
らなるとき、その非反転アドレス信号Ａ０（トルー信
号）と、反転アドレス信号／Ａ０（バー信号）のそれぞ
れに対応して一対のヒューズが設けられる。したがっ
て、前記のように１２ビットからなるときには、１２×
２＝２４本のヒューズが設けられる。

【００１６】各ヒューズの一端は接地電位に接続され、
他端はＮチャンネル型ＭＯＳＦＥＴＱ１、Ｑ２……Ｑ３
のソースにそれぞれ接続される。上記ＭＯＳＦＥＴＱ１
とＱ２のゲートには、上記トルー信号とバー信号からな
る相補のアドレス信号Ａ０と／Ａ０が供給される。他の
ビットのアドレス信号Ａ１〜Ａ１１においても同様であ
る。これらのＭＯＳＦＥＴＱ１〜Ｑ３等のドレインは共
通化されて出力線とされ、ゲートにプリチャージ信号が
供給されたＰチャンネル型ＭＯＳＦＥＴＱ４によって電
源電圧にプリチャージされる。

【００１７】上記出力線と電源電圧との間には、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ５が設けられる。このＭＯＳＦ
ＥＴＱ５のゲートには、上記出力線の信号を受けるイン
バータ回路ＩＮ１の出力信号が帰還されることによって
ラッチ回路が構成される。すなわち、上記出力線がフロ
ーティング状態で電源電圧のようなハイレベルとされた
とき、インバータ回路ＩＮ１の出力信号のロウレベルに
よって上記ＭＯＳＦＥＴＱ５がオン状態とし、上記出力
線を電源電圧に固定する。

【００１８】上記ヒューズセットは、不良アドレスの記
憶動作と、記憶された不良アドレスと入力されたアドレ
ス信号との比較動作とを行なう。前記１２ビットからな
る不良アドレスに従って、前記のように対とされたヒュ
ーズの一方が切断される。例えば、不良アドレスＡ０が
論理１（非反転アドレス信号Ａ０がハイレベル、反転ア
ドレス信号／Ａ０がロウレベル）のときには、非反転ア
ドレス信号Ａ０に対応したヒューズが切断される。逆
に、不良アドレスＡ０が論理０（非反転アドレス信号Ａ
０がロウレベル、反転アドレス信号／Ａ０がハイレベ
ル）のときには、反転アドレス信号／Ａ０に対応したヒ
ューズが切断される。以下、同様にして他のビットＡ１
〜Ａ１１においても不良アドレスのワード線に対応し
て、上記一対とされたヒューズの一方が切断される。

【００１９】上記のような不良アドレスの記憶動作に対
して、入力された相補アドレス信号Ａ０，／Ａ０によ
り、一方のＭＯＳＦＥＴがオン状態にされる。例えば、
非反転アドレス信号Ａ０がハイレベルならＭＯＳＦＥＴ
Ｑ１がオン状態に、反転アドレス信号／Ａ０がハイレベ
ルならＭＯＳＦＥＴＱ２がオン状態になる。前記のよう
に不良アドレスＡ０が論理１のときには、非反転アドレ
ス信号Ａ０に対応したヒューズが切断されており、それ
と同じ不良アドレスＡ０が入力されると、ＭＯＳＦＥＴ
Ｑ１がオン状態となり、ＭＯＳＦＥＴＱ２がオフ状態と
なる。このように不良アドレスと一致したビットは、出
力線をディスチャージさせる電流経路が形成されない。
全ビットが一致すると、出力線のディスチャージさせる
電流経路が形成されないので出力線がハイレベルとなっ
て一致状態とする。

【００２０】上記のような１２ビットからなるアドレス
信号のうち、１ビットでも不一致のものがあると、アド
レス信号によってオン状態にされたＭＯＳＦＥＴと切断
されないヒューズとによって出力線のディスチャージ経
路が形成されて上記出力線をロウレベルの不一致状態と
する。したがって、この実施例のヒューズセットは、そ
れを使用しないとき、つまりヒューズを切断しないとき
には、相補のアドレス信号の一方のハイレベルによって
一方のＭＯＳＦＥＴがオン状態になるから、上記ディス
チャージ経路が形成されて上記出力線をロウレベルの不
一致状態とするものとなる。したがって、ヒューズ使用
の識別のためヒューズ手段が不要になるものである。

【００２１】冗長ワード切替回路は、一端が接地電位に
接続されたヒューズの他端にリセットＭＯＳＦＥＴＱ６
が設けられ、そのゲートにリセット信号が供給される。
このリセット信号は、上記プリチャージ信号を併用する
ものであってもよい。上記ヒューズの他端には、前記同
様ラッチ用のＭＯＳＦＥＴＱ７が設けられる。上記ヒュ
ーズの他端の信号は、インバータ回路ＩＮ２により反転
されて、上記ＭＯＳＦＥＴＱ７のゲートに帰還されてラ
ッチ回路が構成される。

【００２２】上記ラッチ回路を構成するインバータ回路
ＩＮ２の出力信号は、切替回路を構成する一方のゲート
回路Ｇ２の制御信号とされる。上記ラッチ回路を構成す
るインバータ回路ＩＮ２の出力信号は、インバータ回路
ＩＮ３の通して反転されて切替回路を構成するゲート回
路Ｇ１の制御信号とされる。上記ゲート回路Ｇ１とＧ２
は、ノアゲート回路により構成されており、各々の出力
信号が冗長ワード線１と冗長ワード線２の選択信号とし
て用いられる。

【００２３】冗長ワード線切替回路は、ヒューズが切断
されない状態では、ＭＯＳＦＥＴＱ６のオン状態での抵
抗値に比べてヒューズの抵抗値が小さいために、インバ
ータ回路ＩＮ２の論理しきい値よりも低いレベルが形成
される。したがって、インバータ回路ＩＮ２の出力信号
はハイレベルとなり、ノアゲート回路Ｇ２の出力信号を
ロウレベルに固定する。

【００２４】つまり、冗長ワード線２は非選択とされ
る。これに対して、インバータ回路ＩＮ２の出力信号の
ハイレベルによりインバータ回路ＩＮ３の出力信号がロ
ウレベルとなり、ノアゲート回路Ｇ１はゲートを開いた
状態にされる。したがって、ヒューズセットからの出力
信号、つまり、不良アドレスと一致したアドレスが入力
されたなら、インバータ回路ＩＮ１の出力信号がロウレ
ベルとなってノアゲート回路Ｇ１の出力信号をハイレベ
ルとして冗長ワード線１を選択する。

【００２５】冗長ワード線切替回路は、ヒューズが切断
された状態では、ＭＯＳＦＥＴＱ６のオン状態によっ
て、インバータ回路ＩＮ２の入力に電源電圧に対応した
ハイレベルを供給する。したがって、インバータ回路Ｉ
Ｎ２の出力信号はロウレベルとなりＭＯＳＦＥＴＱ７を
オン状態とし、リセット信号によってＭＯＳＦＥＴＱ６
がオフ状態になっても、上記ハイレベルの状態を維持す
る。また、上記インバータ回路ＩＮ２の出力信号のロウ
レベルによりインバータ回路ＩＮ３の出力信号がハイレ
ベルとなって、ノアゲート回路Ｇ１の出力信号をロウレ
ベルに固定する。

【００２６】つまり、冗長ワード線１は非選択とされ
る。これに対して、上記インバータ回路ＩＮ１の出力信
号のハイレベルによりノアゲート回路Ｇ２はゲートを開
いた状態にされる。したがって、ヒューズセットからの
出力信号、つまり、不良アドレスと一致したアドレスが
入力されたなら、インバータ回路ＩＮ１の出力信号がロ
ウレベルとなってノアゲート回路Ｇ２の出力信号をハイ
レベルとして冗長ワード線２を選択する。この実施例で
は、ヒューズセット１ブロックに対し、ヒューズが１本
追加になるだけなので、面積の増加は最低限で済む。

【００２７】図４には、この発明に係る半導体記憶装置
の一実施例のチップ全体構成図が示されている。特に制
限されないが、この実施例の半導体記憶装置は、ＳＤＲ
ＡＭ（シンクロナス・ダイナミック型ランダム・アクセ
ス・メモリ）に向けられており、公知の半導体集積回路
の製造技術によって単結晶シリコンのような１つの半導
体基板上に形成される。

【００２８】この実施例のＳＤＲＡＭは、複数のメモリ
ブロック又はバンクを構成するようチップが全体として
８分割される。８つに分割された各々のブロックは、そ
れぞれが同様な構成とされ、メモリアレイに一端に沿っ
てＸデコーダＸＤＣが設けられ、それと直交する方向の
チップ中央寄りにＹデコーダＹＤＣとメインアンプＭＡ
が配置される。上記８個のメモリブロックは、２つが１
組とされてＸデコーダが隣接するよう上下対称的に配置
される。また、上記各々２組のメモリブロックも、同図
において上下対称的に配置される。また、チップの縦中
央に設けられた救済回路（ヒューズ）を中心にして上記
Ｙデコーダが互いに隣接するように左右対称的に配置さ
れる。

【００２９】１つのメモリブロックのメモリアレイ部
は、上記Ｘデコーダから同図に縦方向に延びるワード線
にそって複数個に分割されたアレイと、それぞれのアレ
イに設けられたサブワード線を、上記複数個のアレイを
貫通するように配置されたメインワード線と、サブワー
ド線選択線により選択されるという階層ワード線方式が
採られる。これにより、サブワード線に接続されるメモ
リセルの数が減り、サブワード線選択動作を高速にす
る。

【００３０】同様に、メモリアレイ部は、ＹデコーダＹ
ＤＣから延びるＹ選択線にそって複数個に分割されたア
レイを有し、各アレイ毎にビット線が分割される。これ
により、ビット線に接続されるメモリセルの数が減り、
メモリセルからビット線に読み出される信号電圧を確保
するものである。メモリセルは、ダイナミック型メモリ
セルから構成され、記憶キャパシタに電荷が有るか無い
かを情報の１と０に対応させるものであり、記憶キャパ
シタの電荷とビット線のプリチャージ電荷との電荷結合
によって読み出し動作を行なうので、上記ビット線に接
続されるメモリセルの減らすことによって、必要な信号
量を確保することができる。

【００３１】上記のように分割されたアレイには、マト
リクス配置されたダイナミック型メモリセルを備えてお
り、図に従えば縦方向に配置されたメモリセルの選択端
子は各列毎のワード線（図示せず）に結合され、横方向
の同一行に配置されたメモリセルのデータ入出力端子は
行毎にビット線に結合される。

【００３２】上記メモリアレイ部は、上記分割されたア
レイの上下には、後述するようなサブワードドライバＳ
ＷＤが配置され、アレイの左右にはセンスアンプＳＡが
配置される。センスアンプＳＡには、カラム選択回路や
ビット線プリチャージ回路等が設けられており、ワード
線（サブワード線）の選択によるメモリセルからのデー
タ読み出しによって夫々のビット線に現れる微小電位差
をセンスアンプにより検出して増幅する。

【００３３】図示しないが、チップの中央部に次に説明
するような周辺回路が適宜に設けられる。アドレス入力
端子から供給されたアドレス信号は、ロウアドレスバッ
ファ回路とカラムアドレスバッファにアドレスマルチプ
レクス形式で取り込まれる。供給されたアドレス信号は
それぞれのアドレスバッファが保持する。例えば、ロウ
アドレスバッファとカラムアドレスバッファは、１つの
メモリサイクル期間にわたって上記取り込まれたアドレ
ス信号をそれぞれ保持する。

【００３４】上記ロウアドレスバッファはリフレッシュ
動作モードにおいてはリフレッシュ制御回路から出力さ
れるリフレッシュアドレス信号をロウアドレス信号とし
て取り込む。この実施例では、特に制限されないが、ク
ロック発生回路を介して上記リフレッシュアドレス信号
をロウアドレス信号として取り込むようにされている。
カラムアドレスバッファに取り込まれたアドレス信号
は、制御回路に含まれるカラムアドレスカウンタにプリ
セットデータとして供給される。上記カラムアドレスカ
ウンタは後述のコマンドなどで指定される動作モードに
応じて、上記プリセットデータとしてのカラムアドレス
信号、又はそのカラムアドレス信号を順次インクリメン
トした値を、ＹデコーダＹＤＣに向けて出力する。

【００３５】制御回路は、特に制限されなが、クロック
信号、クロックイネーブル信号、チップセレクト信号、
カラムアドレスストローブ信号、ロウアドレスストロー
ブ信号、ライトイネーブル信号、データ入出力マスクコ
ントロール信号などの外部制御信号と、メモリバンクに
対応されたアドレス信号とが供給され、それらの信号の
レベルの変化やタイミングなどに基づいてＳＤＲＡＭの
動作モード等の各種制御信号とそれに対応した各種タイ
ミング信号を形成し、そのためのコントロールロジック
とモードレジスタを備える。

【００３６】上記チップセレクト信号がハイレベルのと
き（チップ非選択状態）やその他の入力は意味を持たな
い。但し、後述するメモリバンクの選択状態やバースト
動作などの内部動作はチップ非選択状態への変化によっ
て影響されない。カラムアドレスストローブ信号、ロウ
アドレスストローブ信号、ライトイネーブル信号の各信
号は通常のＤＲＡＭにおける対応信号とは機能が相違さ
れ、コマンドサイクルを定義するときに有意の信号とさ
れる。

【００３７】図５には、この発明に係るＤＲＡＭのアレ
イ部の一実施例の回路図が示されている。上記メモリア
レイ部は、前記のように複数からなるアレイ（Ａrray)
又はマットに分割される。前記図４例では、上記メイン
ワード線方向には８つに分割され、上記カラム選択線方
向には１６分割される。１つのアレイは、センスアンプ
領域（又はセンスアンプ列）ＳＡＡ、サブワードドライ
バ領域（又はサブワードドライバ列）ＳＷＤＡに囲まれ
て形成される。

【００３８】上記センスアンプ領域ＳＡＡに設けられる
センスアンプＳＡは、ＣＭＯＳ構成のラッチ回路により
構成され、かかるセンスアンプＳＡを中心にして左右に
延長される相補ビット線の信号を増幅するという、いわ
ゆる１交点方式とされる。１つのアレイは、特に制限さ
れないが、サブワード線が５１２本と、それと直交する
相補ビット線の一方（又はデータ線）は１０２４本とさ
れる。したがって、上記のような１つのアレイでは、約
５Ｋビットのような記憶容量を持つようにされる。

【００３９】同図において、ビット線ＢＬとワード線Ｗ
Ｌの全ての交点にＭＯＳトランジスタとセル容量からな
るメモリセルが接続されている。ビット線ＢＬにはセン
スアンプＳＡ、ワード線ＷＬにはサブワードドライバＳ
ＷＤが接続される。サブワードドライバＳＷＤとセンス
アンプＳＡで囲まれるアレイ（Ａrray）領域内にはメモ
リセルがアレイ状に配置される。

【００４０】上記センスアンプＳＡはアレイ領域（Ａrr
ay）に対して交互配置されており、例示的に示されてい
る左側のアレイ内のビット線ＢＬに注目すると左右のセ
ンスアンプＳＡに交互に接続されている。ここではビッ
ト線ＢＬの１本おきに左右のセンスアンプＳＡに接続さ
れる場合を示したが、ビット線ＢＬの２本おきに左右の
センスアンプＳＡに接続されてもよい。

【００４１】行デコーダ（ＸＤＣ）から出力されるメイ
ンワード線はワード線ＷＬと同方向に配線され、サブワ
ードドライバ列ＳＷＤＡにメインワード選択信号を入力
する。列デコーダ（ＹＤＣ）から出力されるカラム
（列）選択線ＹＳはビット線ＢＬと同方向に配線され、
センスアンプ列ＳＡＡに設けられるカラムスイッチに列
選択線を入力する。

【００４２】図５において、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、ビット線方向に８本からな
るサブワード線が割り当てられる。メインワード線方向
には８本に分割され、及びビット線方向に対して上記８
本ずつが割り当てられたサブワード線の中から１本のサ
ブワード線を選択するために、サブワード選択ドライバ
が上記行デコーダＸＤＣに配置される。このサブワード
選択ドライバは、上記サブワードドライバの配列方向
（サブワードドライバ列ＳＷＤＡ）に延長される８本の
サブワード選択線の中から１つを選択する選択信号を形
成する。

【００４３】上記２つのアレイＡrrayの間に設けられた
センスアンプ列ＳＡＡのセンスアンプＳＡは、上記２つ
のアレイの両側に延長するような一対のビット線に接続
される。これらのセンスアンプＳＡは、上記センスアン
プ列ＳＡＡにおいて、２つのビット線毎に１つのセンス
アンプＳＡが配置される。したがって、上記アレイ（Ｍ
at2 とＭat3)の間に設けられたセンスアンプ列ＳＡＡに
は、前記のようにビット線ＢＬが１０２４本ある場合に
は、その半分の５１２個のセンスアンプＳＡが設けられ
る。

【００４４】そして、左側アレイにおいて、残りの５１
２本のビット線は、左側アレイと図示しない更に左側ア
レイとの間に設けられたセンスアンプ列ＳＡＡに設けら
れたセンスアンプＳＡに接続される。右側アレイにおい
て、残り５１２本のビット線は、右側アレイと図示しな
い更に右側アレイとの間に設けられたセンスアンプ列Ｓ
ＡＡに設けられたセンスアンプＳＡに接続される。この
ようなセンスアンプＳＡのビット線方向の両側の分散配
置によって、２本分のビット線に対して１つのセンスア
ンプを形成すればよいから、センスアンプＳＡとビット
線ＢＬのピッチを合わせて高密度にサブアレイ及びセン
スアンプ列を形成することができる。

【００４５】このことは、サブワードドライバＳＷＤに
おいても同様である。１つのアレイＡrrayに設けられた
５１２本のサブワード線ＷＬは、２５６本ずつに分けら
れてアレイＡrrayの上下両側に配置されたサブワードド
ライバ列ＳＷＤＡの２５６個のサブワードドライバＳＷ
Ｄに接続される。この実施例では、２本のサブワード線
ＷＬを１組として、２個ずつのサブワードドライバＳＷ
Ｄが分散配置される。つまり、ビット線との接続部を共
通とする２つのメモリセルに対応したサブワード線を１
組として、２つのサブワードドライバＳＷＤがアレイＡ
rrayの一端側（図の上側）に配置され、それと隣接する
上記同様の２本のサブワード線を１組として、２つのサ
ブワードトライバＳＷＤがアレイＡrrayの他端側（図の
下側）に配置される。

【００４６】上記サブワードドライバＳＷＤは、図示し
ないが、それが形成されるサブワードドライバ列ＳＷＤ
Ａを挟んで両側に設けられるサブアレイのサブワード線
の選択信号を形成する。これにより、メモリセルの配列
ピッチに合わせて形成されたサブワード線に対応して、
サブワードドライバＳＷＤを効率よく分散配置させると
ともに、サブワードドライバＳＷＤから遠端部のメモリ
セルまでの距離が短くなってサブワード線ＷＬによるメ
モリセルの選択動作を高速に行なうようにすることがで
きる。

【００４７】ＤＲＡＭではコスト低減が望まれている。
そのためにはチップサイズの低減が最も効果的である。
これまでは微細化を推し進めてメモリセルサイズを縮小
してきたが、上記のようにメモリアレイの動作方式を２
交点から上記のように１交点に変えることにより、同一
のデザインルールを用いて理想的にはセルサイズを７５
％低減できる。

【００４８】図６には、この発明に係るＤＲＡＭの他の
一実施例の概略構成図が示されている。図６（ａ）に
は、アレイとその周辺回路の関係を示すレイアウトが例
示的に示され、図６（ｂ）は２つのアレイの回路図が例
示的に示されている。図６（ａ）において、メモリアレ
イに接する部分には、ＸデコーダＸＤＣとＹデコーダＹ
ＤＣとが設けられる。ＸデコーダＸＤＣは、それに対応
したメモリアレイを貫通するように延長されるメインワ
ード線ＭＷＬの選択信号を形成する。

【００４９】上記ＸデコーダＸＤＣには、サブワード選
択用のサブワード選択線のドライバも設けられ、上記メ
インワード線ＭＷＬと平行に延長されてサブワード選択
線の選択信号が伝えられる。ＹデコーダＹＤＣは、それ
に対応したメモリアレイを貫通するように延長されたカ
ラム選択線ＹＳを通してセンスアンプ列ＳＡＡに設けら
れたカラム選択スイッチに選択信号ＹＳを供給する。

【００５０】上記メモリアレイは、複数からなるアレイ
（Ａrray) に分割される。同図の例では、上記メインワ
ード線ＭＷＬ方向には４個が示され、上記カラム選択線
ＹＳ方向には８個が示されている。上記１つのアレイ
は、センスアンプ領域（又はセンスアンプ列）ＳＡＡ、
サブワードドライバ領域（又はサブワードドライバ列）
ＳＷＤＡに囲まれて形成される。上記センスアンプ領域
ＳＡＡと上記サブワードドライバ領域ＳＷＤＡとの交差
部は、交差領域（クロスエリア）とされる。

【００５１】上記センスアンプ領域ＳＡＡに設けられる
センスアンプＳＡは、ＣＭＯＳ構成のラッチ回路により
構成され、かかるセンスアンプＳＡを中心にして同じア
レイに相補ビット線が平行に配置されるという、いわゆ
る２交点方式とされる。つまり、１つのワード線に対し
て相補ビット線の双方が交差するという２交点を持つも
のとなる。図６（ｂ）において、ビット線ＢＬの一方と
ワード線ＷＬの交点にＭＯＳトランジスタとセル容量か
らなるメモリセルが接続されている。つまり、ワード線
に着目すると、１つ置きのビット線にメモリセルが接続
される。

【００５２】上記センスアンプＳＡはアレイ領域（Ａrr
ay）に対して交互配置されており、例示的に示されてい
るマット（Ｍat）３内のビット線対ＢＬに注目すると左
右のセンスアンプ列ＳＡＡ３ａとＳＡＡ３ｂにおいてに
交互に接続されている。ここでは相補ビット線の一対お
きに左右センスアンプ列ＳＡＡ３ａとＳＡＡ３ｂにおい
て交互にセンスアンプＳＡに接続される場合を示した
が、相補ビット線ＢＬの２対おきに左右のセンスアンプ
ＳＡに接続されてもよい。

【００５３】同図の実施例では、アレイの相補ビット線
はそれぞれ左右に設けられたセンスアンプＳＡに交互に
接続される。このような実施例に対して、センスアンプ
を中心にして左右に設けられるアレイの相補ビット線を
選択ＭＯＳＦＥＴを介して共通に接続させるという、い
わゆるシェアードセンス方式を採用してもよい。つま
り、センスアンプＳＡを左右のアレイのいずれか一方に
タイムシェアで使用するものであってもよい。

【００５４】この実施例のように各アレイ（マットＭat
3 とＭat4 ）の各々にセンスアンプ列ＳＡＡ３ａ，ＳＡ
Ａ３ｂ及びＳＡＡ４ａ，ＳＡＡ４ｂを設けた場合、ワー
ド線方向に並べたアレイを１つのバンクとして多バンク
構成とし、隣接するバンク（Ｂank3とＢank4) を同時に
アクセスＡＣＴするようにすることができる。つまり、
各バンク（Ｂank3とＢank4) 毎にワード線を選択し、セ
ンスアンプによりメモリセルを記憶情報を保持させた状
態で、各バンク（Ｂank3とＢank4) でのＹ選択動作の切
替及びバンク切替動作の組み合わせによって、ダイナミ
ック型メモリセルを用いつつ、外部からはセンスアンプ
をメモリセルと見做すようなメモリアクセスが可能とな
って、スタティック型ＲＡＭと同等の高速メモリアクセ
スが可能になるものである。

【００５５】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 正規回路の不良アドレスを記憶する記憶手段及
びかかる不良アドレスと入力されたアドレスとを比較す
る比較手段とを備えた冗長回路に対して、複数の予備回
路と上記複数の予備回路の中の１つを選択する冗長切替
回路とを設けて、かかる冗長切替回路によって予備回路
に不良があれば別の予備回路に切り換えるようにするこ
とにより、救済効率を向上させることができるという効
果が得られる。

【００５６】（２） 上記に加えて、冗長切替回路とし
てプログラム素子を設け、かかるプログラム素子の記憶
状態に対応して上記複数の予備回路の中の１つを上記冗
長回路に対応させる切替経路を設けることにより、冗長
ワード線に不良が発生した場合にも上記プログラム素子
への書き込みによって別の冗長ワード線に再救済を行な
うことができるという効果が得られる。

【００５７】（３） 上記に加えて、冗長回路に対して
第１と第２の予備回路を設け、上記プログラム素子をヒ
ューズ手段で構成し、上記冗長切替回路の切替経路を上
記ヒューズ手段が切断されない状態では上記冗長回路を
第１の予備回路を選択し、上記ヒューズ手段が切断され
た状態では上記冗長回路を第２の予備回路を選択するこ
とにより、簡単な構成で上記救済効率を向上させること
ができるという効果が得られる。

【００５８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、前記
実施例では、Ｘ系の救済動作を説明したが、同様にＹ系
の救済にも適用することができる。冗長切替回路のヒュ
ーズは、Ｐ検査後のレーザー光線等を用いるもの他、電
気的に切断するものあるいは電気的に書き込み可能な不
揮発性メモリセルを用いるものであってもよい。この場
合には、組み立て後においても不良冗長回路を別の冗長
回路に置き換えることができる。

【００５９】メモリセルは、前記のようなダイナミック
型メモリセルの他に、記憶手段として強誘電体キャパシ
タを用いて不揮発化するものであってもよい。あるい
は、フローティングゲートてに電荷を蓄積するような不
揮発性のメモリセルであってもよい。この発明は、不良
救済回路を備えた各種半導体記憶装置に広く利用するこ
とができる。

【００６０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。正規回路の不良アドレスを記憶する記
憶手段及びかかる不良アドレスと入力されたアドレスと
を比較する比較手段とを備えた冗長回路に対して、複数
の予備回路と上記複数の予備回路の中の１つを選択する
冗長切替回路とを設けて、かかる冗長切替回路によって
予備回路に不良があれば別の予備回路に切り換えるよう
にすることにより、救済効率を向上させることができ
る。

【図面の簡単な説明】

【図１】この発明を説明するための構成図である。

【図２】この発明に係る不良救済回路による一実施例の
救済例である。

【図３】この発明に係るヒューズセットと冗長ワード切
替回路の一実施例を示す回路図である。

【図４】この発明に係る半導体記憶装置の一実施例を示
すチップ全体構成図である。

【図５】この発明に係るＤＲＡＭのアレイ部の一実施例
を示す回路図である。

【図６】この発明に係るＤＲＡＭの他の一実施例を示す
概略構成図である。

【符号の説明】

Ｑ１〜Ｑ７…ＭＯＳＦＥＴ、Ｇ１，Ｇ２…ゲート回路、
ＩＮ１〜ＩＮ３…インバータ回路。ＸＤＣ…Ｘデコー
ダ、ＹＤＣ…Ｙデコーダ、ＳＡＡ…センスアンプ列（領
域）、ＭＡ…メインアンプ、ＳＷＤＡ…サブワードドラ
イバ列（領域）、Ａrray…アレイ、Ｍat…マット、ＳＡ
…センスアンプ、ＳＷＤ…サブワードドライバ、

Claims (3)

【特許請求の範囲】
1. 【請求項１】 正規回路の不良アドレスを記憶する記憶
   手段及びかかる不良アドレスと入力されたアドレスとを
   比較する比較手段とを備えた冗長回路と、 上記冗長回路に対応して設けられた複数の予備回路と、 上記複数の予備回路の中の１つを選択する冗長切替回路
   とを備えてなることを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記冗長切替回路は、プログラム素子を備え、かかるプ
   ログラム素子の記憶状態に対応して上記複数の予備回路
   の中の１つを上記冗長回路に対応させる切替経路を有す
   ることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項２において、 上記冗長回路に対して第１と第２の予備回路が設けら
   れ、 上記プログラム素子はヒューズ手段により構成され、 上記冗長切替回路の切替経路は、上記ヒューズ手段が切
   断されない状態では上記冗長回路を第１の予備回路に対
   応させ、上記ヒューズ手段が切断された状態では上記冗
   長回路を第２の予備回路に対応させるものであることを
   特徴とする半導体記憶装置。