JP2005340227A - 半導体記憶装置と半導体装置 - Google Patents

Abstract

【課題】 メモリの多バンク化と高速動作化を両立させた半導体記憶装置を提供する。
【解決手段】 複数からなるデータ端子用パッドと、独立してメモリアクセスされる複数のメモリバンクとを備えた半導体記憶装置であって、上記複数のメモリバンクのそれぞれを複数のメモリバンクに分割するとともに、上記データ端子用パッドもそれに対応して複数に分割し、上記分割されたメモリバンクと上記分割されたデータ端子用パッドとからなるブロックが半導体チップ上において互いに重ならないように配置させる。
【選択図】 図１

Description

本発明は、半導体記憶装置と半導体装置に関し、例えば多バンク構成のダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）及びそれを搭載した半導体装置等に利用して有効な技術に関するものである。

記憶容量の大規模化に適した半導体記憶装置として、３×３の９個の等しい面積の領域に分けて、中央部にメイン制御ブロックを配置し、周縁の８つの領域にメモリセルアレイ、データ入出力回路及びメモリ制御回路を含むメモリブロックを配置したものが特開平１０−０５０９５８号公報に提案されている。
特開平１０−０５０９５８号公報

本願発明者においては、独立してメモリアクセスができるようにアドレスラッチ回路を備えたメモリバンク（ＤＲＡＭマクロセル）を複数個設け、１つのメモリバンクをアクセスしてから読み出し信号が得られるまでの間、他のメモリバンクを次々にアクセスするというパイプライン動作によって、特定のメモリバンクに対するアクセス開始から読み出しデータ等が得られるまでのアクセス時間を実質的に見えないようにしてＤＲＡＭの高速化を図ることを検討した。このとき、メモリバンク数を多くすると、チップの周辺部に配置されたデータ入出力用パッドに対して、それと反対側のチップ周辺部に設けられたメモリバンクとの信号伝達距離が長くなり、かかる信号伝達距離がメモリ動作速度を律束して高速動作を妨げる要因になることを見出した。

この発明の目的は、メモリの多バンク化と高速動作化を両立させた半導体記憶装置と半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数からなるデータ端子用パッドと、独立してメモリアクセスされる複数のメモリバンクとを備えた半導体装置であって、上記複数のメモリバンクのそれぞれを複数のメモリバンクに分割するとともに、上記データ端子用パッドもそれに対応して複数に分割し、上記分割されたメモリバンクと上記分割されたデータ端子用パッドとからなるブロックが半導体チップ上において互いに重ならないように配置させる。

多バンク化と高速動作とを両立させることができる。

図１には、この発明に係る半導体記憶装置の一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。この実施例では、半導体チップの長手方向に対して中央部分に周辺回路ＰＥＲＩを代表とするような周辺回路部が設けられて、かかる周辺回路部によって半導体チップが２分割される。上記２分割された半導体チップ上には、それぞれメモリバンクＢＮＫ０〜ＢＮＫ１５が設けられる。つまり、１つのメモリバンクＢＮＫ０は、周辺回路部の両側に配置された２つのメモリバンクＢＮＫ０から構成される。

上記半導体チップの長手方向に対して２分割された半導体チップは、それぞれが短手方向に２等分されて１６個のメモリバンクが８個ずつ２に分けられる。上記半導体チップの長手方向に対して２分割された半導体チップのそれぞれには、４×４のように１６個のメモリバンクＢＮＫ０〜１５が設けられる。そして、メモリバンクは、ＢＮＫ０、４、８、１２のように半導体チップの長手方向に４つが並べられ、短手方向にもＢＮＫ０、１、２、３のように４つが並んで配置される。上記半導体チップの長手方向に並んだＢＮＫ０、４、８、１２と、ＢＮＫ１、５、９、１３との間にデータ入出力用パッドが上記長手方向に並んで配置される。残りの長手方向に並んだＢＮＫ２、６、１０、１４と、ＢＮＫ３、７、１１、１５との間にもデータ入出力用パッドが上記長手方向に並んで配置される。言い換えると、上記半導体チップは、チップ短手方向に２分割され、上記２分割された半導体領域は、その中央部に長手方向にデータ入出力用パッドが長手方向に並んで配置され、かかるデータ入出力用パッドを挟むように上記のように４個ずつのメモリバンクが配置される。

データ入出力用パッドは、半導体チップ全体として長手方向に１８個のパッドが２列設けられる。これによって、この実施例のＤＲＡＭは、３６ビットの単位でのデータの書き込みと読み出しが行われる。上記３６ビットのデータのうち、２分割された１８ビット分が、上記２分割されたメモリバンクＢＮＫ０〜ＢＮＫ１５のそれぞれに割り当てられており、全体として３６ビットの単位での読み出し又は書き込みが可能にされる。

この実施例では、３６ビットの単位でのデータの入出力の他に、ボンディングオプション等のような一部のマクス変更によって、１８ビットの単位でのデータの入出力を行う製品への展開が可能にされる。それ故、０〜３５からなるデータ入出力用パッドは、単純に上記２列に並べられるのではなく、同図に数字を付したように、０〜３５のうち０〜１７の１８ビット分が、図面の下半分と上半分のエリアに０〜８と、９〜１７のように振り分けられ、１８〜３５の１８ビット分が図面の下半分と上半分のエリアに１８〜２６と、２７〜３５のように振り分けられる。

図面の下半分のエリアにおいて、上記０〜８のデータ入出力用パッドは、図面の左右２列のデータ入出力用パッドに振り分けられて配置される。例えば、０、３、６、８の４ビット分が左側列に配置され、１、２、４、５、７の５ビット分が右側列に配置される。図面の上半分のエリアにおいて、上記９〜１７のデータ入出力用パッドは、図面の左右２列のデータ入出力用パッドに振り分けられて配置される。例えば、１０、１２、１３、１５、１６の５ビット分が左側列に配置され、９、１１、１４、１７の４ビット分が右側列に配置される。これによって、１８ビット構成の製品とされたときに、上記データ入出力用パッド０〜１７に対応して設けられるデータ出力回路が、半導体チップ上を上記のように分散して動作することとなり、特定の箇所にデータ出力バッファの動作に伴うノイズが集中し、その近辺に設けられたメモリバンクの動作マージンを低下させてしまうという問題を回避することができる。

この実施例では、例えばメモリバンクＢＮＫ０に着目すると、同図に点線で示したような信号経路で最長の信号伝達経路が構成される。つまり、データ入出力用パッド８と３５のそれぞれに対して、上記図面の上下に分割された２つのメモリバンクＢＮＫ０のそれぞれから上記パッド８と３５に至るような信号経路が構成され、メモリバンクを上記のように２分割しない場合の約１／２に短くできる。例えば、上記メモリバンクを半導体チップの上下に２分割しない場合、例えば下側のメモリバンクＢＮＫ０とそれに隣接するメモリバンクＢＮＫ４により１つのメモリバンクを構成することになる。こうした場合、それと反対側のチップ端に設けられた上記パッド３５に至るような信号伝達経路は、点線で示した場合の約２倍にもなってしまう。同図において、インバータ回路は、上記のような信号伝達経路での増幅回路を表している。

図１において、上記周辺回路部には、アドレスバッファや制御回路等の周辺回路ＲＥＲＩの他、ＢＩＳＴ（テスト回路）、ステートマシン等及びＣＡＰ（電源安定化用のキャパシタ）が設けられる。これに対応してアドレス端子及び制御端子に対応したパッドが短手方向に並んで配置される。そして、長手方向のチップの両端には電源回路ＶＧが設けられる。この電源回路は、例えば、内部降圧回路、昇圧回路及び基板バックバイアス回路等からなる。

図２には、図１の分割された下半分のチップ構成図が示されている。この実施例では、メモリバンクＢＮＫ８とＢＮＫ７に代表されるように、０〜８と１８〜２６のデータ端子を持つようにされる。メモリバンクＢＮＫ８について説明すると、これら１８ビット分のデータ端子のうち、１８、１、２、２１、４、５、２４、７及び２６の９ビット分に対応したデータ端子は、それぞれから各パッドに至る信号経路によってデータ入出力用パッド１８、１、２、２１、４、５、２４、７及び２６に接続される。データ端子のうち残りの９ビット分のデータ端子０、１９、２０、３、２２、２３、６、２５及び８は、メモリバンクＢＮＫ０において点線によって例示的に示されているのと同様に、上記メモリバンクＢＮＫ８に対向したメモリバンクＢＮＫ９、ＢＮＫ１０上を通過して、０、１９、２０、３、２２、２３、６、２５及び８の９ビット分に対応したデータ入出力用パッドに接続される。

メモリバンクＢＮＫ７について説明すると、これら１８ビット分のデータ端子のうち、上記メモリバンクＢＮＫ８とは逆に、１８、１、２、２１、４、５、２４、７及び２６の９ビット分に対応したデータ端子は、上記メモリバンクＢＮＫ７に対向したメモリバンクＢＮＫ６、ＢＮＫ５上を通過して、１８、１、２、２１、４、５、２４、７及び２６の９ビット分に対応したデータ入出力用パッドに接続される。また、データ端子のうち残りの９ビット分のデータ端子０、１９、２０、３、２２、２３、６、２５及び８は、それぞれから各パッドに至る信号経路によってデータ入出力用パッド０、１９、２０、３、２２、２３、６、２５及び８に接続される。他のメモリバンクにおいても前記と同様である。また、前記のように１８ビット構成にされるときには、アドレス情報によって０〜８の９ビット分の選択が行われて、上記のように分散して配置された０〜８の各データ入出力用パッドに接続される。

同図でメモリバンクＢＮＫ０について例示的に示されているように、読み出し系のデータパスの１つは、バッファＢ１を通してメモリバンクＢＮＫ１と２を通過して、３状出力回路を通して、チップ長手方向に延長されるデータバスを駆動するようにされる。このデータバスは、例えばデータ入出力用パッド８に接続される。上記３状出力回路は、それが活性化されたときに上記バッファＢ１を通した読み出しデータを増幅して、上記データバスを駆動する。それが非活性状態のときには、出力ハイインピーダンス状態となり、上記データバスは、他のメモリバンクからの読み出し信号の伝達に供される。

図３には、図１の半導体記憶装置の一実施例の全体レイアウト図が示されている。この実施例では、前記図１の実施例と同様にチップ全体を２分割するようにチップ長手方向の中央部に周辺回路が設けられ、上記長手方向の両側に電源回路が設けられる。そして、同図では省略されているが、半導体領域を短手方向に２分割してなる半導体領域の短手方向の中間部に長手方向に延びるような２列のデータ入出力用パッドを含むパッド列が設けられ、ＤＱインターフェイス部とデータ制御回路が配置される。メモリバンクは、その主要部分として例示的に示されているようにメモリアレイ部と、メインワードデコーダ及びメインアンプが設けられる。

図４には、図１の拡大レイアウト図が示されている。同図には、メモリバンクＢＮＫ０、１、２及び３の一部が例示的に示されている。メモリバンクＢＮＫ０〜３のそれぞれにおいて、上記ＤＱインターフェイス部とデータ制御回路の上下に向かう部分に、メインアンプＭＡ、ライトバッファＷＢが配置される。ＤＱインターフェイス部には、前記のようなデータ入出力用パッド１８、１及び０、１９が設けられる。このＤＱインターフェイス部には、パッド，入力回路及，出力回路及び保護素子が設けられる。上記各メモリバンクＢＮＫ０〜３において、後述するようにメインワードデコーダＭＷＤ、メモリアレイＭＡＲＹ及びセンスアンプＳＡやサブワードデコーダＳＷＤが設けられる。

上記ＤＱインターフェイス部は、データ制御回路に対してチップ中央部から見ると外側、つまりはメモリバンクＢＮＫ０とＢＮＫ３側に配置される。これに対して、チップ中央部から見ると内側、つまりはメモリバンクＢＮＫ１とＢＮＫ２側に隣接する部分にデータ制御回路部が設けられる。このデータ制御回路部は、チップ縦方向（長手方向）にデータ入出力用の信号伝達を行うデータパスと、かかるデータパスを駆動するドライバ（中継増幅器）及びメインアンプ、ライトバッファとＤＱインターフェイス部とのデータのやりとりを制御する回路が設けられる。この実施例のようにデータ入出力用パッドを２列構成とする場合において、上記のようにＤＱインターフェイス部の内側に配置することにより、２列のデータ制御回路部同士がＤＱインターフェイス部に邪魔されること無く、メモリアレイ（メモリバンクＢＮＫ１と２）を挟んで向かいあう構成となり、縦方向のデータパスがより直線的にレアウトできるようになる。

図５には、図４のデータ制御回路部の一実施例のブロック図が示されている。同図には、ライトデータパスが例示的に示されている。データ制御回路部には、チップの長手方向に延長される複数のライトデータバスが配置される。データ入出力用パッドＤＱ０から入力されたライトデータは、ライトデータバスを経由し、バンクセレクト信号ＢＳ１により制御されるゲート回路Ｇ１及びドライバとしてのインバータ回路ＩＮＶ１を通してセレクタＳＥＬ１及びＳＥＬ２に伝えられる。データ入出力用パッドＤＱ１８から入力されたライトデータは、ライトデータバスを経由し、バンクセレクト信号ＢＳ２により制御されるゲート回路Ｇ２及びドライバとしてのインバータ回路ＩＮＶ２を通してセレクタＳＥＬ１及びＳＥＬ２に伝えられる。セレクタＳＥＬ１は、所望のタイミングに応じてＤＱ０とＤＱ１８のデータを選択し、同図に点線で示すようにメモリバンクＢＮＫ２とＢＮＫ３に対応したライトバッファＷＢにライトデータを伝える。セレクタＳＥＬ２は、同図に点線で示すようにメモリバンクＢＮＫ０とＢＮＫ１に対応したライトバッファＷＢにライトデータを伝える。

上記ゲート回路Ｇ１、Ｇ２に対応した点線で示した信号経路は、上記のようにデータ入出力用パッドＤＱ０、ＤＱ１８からフリップフロップ回路（クロック同期）したデータや、図示しないセレクタ（対テストモード）を経由したデータパスである。上記セレクタＳＥＬ１、ＳＥＬ２に対応した点線で示した信号経路は、上記セレクタＳＥＬ１、ＳＥＬ２により１つが選択されてライトバッファＷＢに伝えられるデータパスである。上記ゲート回路Ｇ１とＧ２に供給されるバンクセレクト信号ＢＳ１、ＢＳ２は、メモリバンクＢＮＫ１、ＢＮＫ２の選択信号という意味ではなく、ＢＮＫ０〜ＢＮＫ３の４つのメモリバンクを選択する選択信号である。上記バンクセレクト信号ＢＳ１、ＢＳ２で選択された４つのメモリバンクＢＮＫ０〜３のうち、図示しない他のバンクセレクト信号によって、上記４つのメモリバンクＢＮＫ０〜３のうちの１つが選択される。

図６には、前記メモリバンクの一実施例のレイアウト図が示されている。メモリアレイは、複数のサブアレイＡＲＹに分割される。１つのサブアレイＡＲＹは、センスアンプ領域ＳＡ、サブワードデコーダ領域ＳＷＤにより分割される。上記センスアンプ領域ＳＡと、上記サブワードデコーダ領域ＳＷＤの交差部は、交差領域（クロスエリア又はインターセクション）とされる。上記センスアンプ領域ＳＡに設けられるセンスアンプは、シェアードセンス方式により構成され、サブアレイＡＲＹの両端に配置されるセンスアンプＳＡを除いて、センスアンプＳＡを中心にして左右に相補ビット線が設けられ、左右いずれかのサブアイレＡＲＹの相補ビット線に選択的に接続される。

上述のようにメモリアレイに対して、前記図３のメインワードデコーダ部に、Ｘ系制御回路ＸＣＯＮＴ、Ｘ冗長回路ＸＲＥＤ、アレイコントロール回路ＡＲＹＣＯＮＴ及びメインワードデコーダＭＷＤが設けられる。メインワードデコーダは、上記サブワードデコーダＳＷＤにより分割される複数のサブアレイを貫通するように延長されるメインワード線の選択信号を形成する。また、上記メインワードドライバには、サブワード選択用信号を形成するＸデコーダとドライバも設けられ、上記メインワード線と平行に延長されてサブワード選択線信号を形成する。また、前記図３のメインアンプ部に、メインアンプＭＡ、ライトバッファＷＢ及びセレクタＳＥＬ及びレジスタＲＥＧが設けられる。Ｒは、冗長用サブアレイである。

前記のように最大で３６ビット単位でのデータ入出力を行うようにする場合、１つのメモリバンクＢＮＫ０が前記のように２分割されて構成されるので、１８ビット構成での入出力が行われることが必要となる。したがって、メモリアレイは、ワード線方向に９分割されて９個のサブアレイＡＲＹが設けられる。後述するようにサブアレイＡＲＹのセンスアンプＳＡに沿って２対のデータ入力用及びデータ出力用のローカル入出力線が配置され、上記アレイＡＲＹの上層にビット線方向に延長される入出力線によって上記メインアンプＭＡ、ライトバッファＷＢと接続される。例えば、同図の左端のサブアレイ列においては、同図に数字で付したように０と１８のデータ入出力用パッドに向けたデータ入力用、データ出力用の２対ずつの入出力線が設けられる。

図７には、この発明に係る半導体記憶装置の一実施例のパッケージ図が示されている。この実施例では、前記のようにダイナミック型メモリセルを用いつつ、パッケージとしてはＳＲＡＭ準拠とされる。つまり、この実施例のＤＲＡＭはＳＲＡＭとの置き換えを可能にする疑似ＳＲＡＭとされる。ＳＲＡＭの標準パッケージであるＦＣＢＧＡ１５３パッケージにおいて、データ入出力端子は、特に制限されないが、同図に数字１〜３５で示したように配置される。同図のように、チップの長手方向に対して、中央部分には電源電圧ＶＤＤ、接地電位ＶＳＳ、クロックＣＬＫや基準電圧ＶＲＦ等のようにデータ入出力端子以外が配置され、これを挟むように両側にデータ入出力端子が配置される。それ故、前記図１の実施例に示したようなデータ入出力用パッドの２列配置との整合性がよく、短い配線により上記外部端子としての半田ボールと接続させることができる。

図８には、この発明に係る半導体記憶装置の一実施例のパッケージ図が示されている。同図には、図７の半導体チップのデータ入出力用パッド０〜３５と、それに接続されるデータ入出力端子としての半田ボールとの信号線、アドレス信号等の信号線及び及びテスト用信号線が例示的に示されている。図８は、図７と同じパターンで上記数字１〜３５で示したようにデータ入出力端子が配置されており、同図では、各半田ボールで形成される外部端子の識別が明確ではないが、図７と重ね合わせることにより、上記半導体チップのデータ入出力用パッド０〜３５と、それに接続されるデータ入出力端子としての半田ボールとの信号線を区別することができる。同図は、図１の実施例に示したようなデータ入出力用パッドの２列配置との整合性を説明するためのものであるので、他の構成は大凡の様子が判る程度で説明を止めるものである。

図９には、この発明に係る半導体記憶装置の一実施例のパッド配置図が示されている。同図において、前記図１のデータ入出力用パッド０〜３５は、同図において○を付して強調してその箇所を表している。同図のようにデータデータ入出力用パッド０〜３５は、前記図１のレイアウトに対応してチップ長手方向に２列に配置される。他のパッドは、黒丸ＶＳＳを表し、白丸が信号端子とＶＤＤＱの電源端子端子である。また、白丸の中に十文字を付したのは、ＶＤＤ端子である。また、前記図１の周辺回路に沿ってＳＡ０〜ＳＡ２１のようなアドレス端子やクロック端子等がチップ中央部の短手方向に配置されている。

図１０には、この発明に係る半導体記憶装置の他の一実施例のパッケージ図が示されている。この実施例では、５４ピン−プラスティックＴＳＯＰ（II) パッケージが示されている。つまり、前記図７のようなＳＲＡＭではなく、ＤＲＡＭ向けの標準パッケージに搭載させる例である。データ端子は、ＤＱ０〜ＤＱ１５の１６ビット構成であるので、前記メモリバンクは１６ビット単位でのデータ入出力が行われるようにすればよい。

図１１には、この発明に係る半導体記憶装置の更に他の一実施例のパッケージ図が示されている。この実施例では、９０ボールＦＢＧＡパッケージが示されている。つまり、前記図７のようなＳＲＡＭではなく、ＤＲＡＭ向けの標準パッケージに搭載させる例である。データ端子は、ＤＱ０〜ＤＱ３１の３２ビット構成であるので、前記メモリバンクは３２ビット単位でのデータ入出力が行われるようにすればよい。

図１２には、この発明に係る半導体記憶装置の他の一実施例の概略レイアウト図が示されている。この実施例では、メモリバンクＢＮＫ０〜７のように８個とされる。半導体チップの長手方向に対して中央部分に周辺回路ＰＥＲＩを代表とするような周辺回路部が設けられて、かかる周辺回路部によって半導体チップが２分割される。上記２分割された半導体チップ上には、それぞれメモリバンクＢＮＫ０〜ＢＮＫ７が設けられる。そして、半導体チップの短手方向に対して中央部分に上記長手方向に沿って０〜１７のパッド列が配置される。つまり、１つのメモリバンクＢＮＫ０は、周辺回路部の両側に配置された２つのメモリバンクＢＮＫ０から構成される。この構成においても、メモリバンクＢＮＫ０に着目すると、データ入出力用パッド８と１７のそれぞれに対して、上記図面の上下に分割された２つのエリアに設けられたメモリバンクＢＮＫ０のそれぞれから上記パッド８と１７に至るような信号経路が構成され、メモリバンクを上記のように２分割しない場合の約１／２に短くできる。パッド数は、前記のように１８個の他に０〜１５の１６個であってもよい。

図１３には、この発明に係る半導体記憶装置の更に他の一実施例の概略レイアウト図が示されている。この実施例では、メモリバンクＢＮＫ０〜７のように８個とされる。半導体チップの長手方向に対して中央部分に周辺回路ＰＥＲＩを代表とするような周辺回路部が設けられて、かかる周辺回路部によって半導体チップが２分割される。上記２分割された半導体チップ上には、それぞれメモリバンクＢＮＫ０〜ＢＮＫ７が設けられる。そして、半導体チップの短手方向に対して中央部分で２分割されて上記メモリバンクＢＮＫ０と１のように２列に配置される。そして、半導体チップの短手方向の両側に長手方向に沿ってデータ入出力用パッド０〜３５が前記図１と同様に分散して設けられる。この構成においても、メモリバンクＢＮＫ０に着目すると、データ入出力用パッド８と３５のそれぞれに対して、上記図面の上下に分割された２つのメモリバンクＢＮＫ０のそれぞれから上記パッド８と３５に至るような信号経路が構成され、メモリバンクを上記のように２分割しない場合の約１／２に短くできる。

図１４には、図６のサブアレイの一実施例の回路図が示されている。メインワード線ＭＷＬ０とＭＷＬ１には、特に制限されないが、８個ずつの合計１６個のサブワードドライバが設けられるが、同図にはＦＸ０，１及びＦＸ４，５にそれぞれ対応した４個ずつ合計８個のサブワードドライバが例示的に示されている。このうち、メインワード線ＭＷＬ０と１及びＦＸ０に対応した２つのサブワードドライバを例にして説明すると、ＭＯＳＦＥＴＱ３０〜Ｑ３４から構成される。同図において、ゲート部に反転を意味する○を付加したのはＰチャネルＭＯＳＦＥＴの意味であり、かかる記号によってＮチャネルＭＯＳＦＥＴと区別される。

ＰチャネルＭＯＳＦＥＴＱ３０とＮチャネルＭＯＳＦＥＴＱ３１は、ＣＭＯＳインバータ回路を構成し、ＭＯＳＦＥＴＱ３０とＱ３１のゲートは、メインワード線ＭＷＬ０に接続される。同様に、ＰチャネルＭＯＳＦＥＴＱ３２とＮチャネルＭＯＳＦＥＴＱ３３は、ＣＭＯＳインバータ回路を構成し、ＭＯＳＦＥＴＱ３２とＱ３３のゲートには、メインワード線ＭＷＬ１に接続される。上記２つのサブワードドライバのＰチャネルＭＯＳＦＥＴＱ３０とＱ３２のドレイン、つまりはＣＭＯＳインバータ回路の動作電圧端子には、ワード線選択信号ＦＸＴ０が共通に供給される。

上記２つのサブワードドライバの出力端子の間には、ＮチャネルＭＯＳＦＥＴＱ３４が設けられ、そのゲートにはワード線選択信号ＦＸＢ０が供給される。以下、同様にメインワード線ＭＷＬ０と１を共通にして、ワード線選択信号ＦＸＴ１、ＦＸ４，ＦＸ５のそれぞれに対して、上記同様なサブワードドライバが３組（合計６個）設けられる。ワード線選択信号ＦＸ２，３及びＦＸ６，７に対応した残り８個のサブワードドライバは省略されている。

ＭＯＳＦＥＴＱ３０とＱ３１で構成されたサブワードドライバの出力端子は、ＦＧ層からなる第１サブワード線ＳＷＬ１の一端に接続される。この上記第１サブワード線ＳＷＬ１の他端は、セルアレイの中間部まで延びて終端している。それ故、前記のようにセルアレイには２５６対のビット線ＢＬが設けられるものであるが、上記第１サブワード線ＳＷＬ１は、そのうちの半分の１２８対のビット線と交差するように配置される。したがって、上記第１サブワード線ＳＷＬ１には１２８個のメモリセルが接続されることになる。

上記サブワードドライバの出力端子は、上記第１サブワード線ＳＷＬ１に並行に延長されＭ１配線の一端に接続される。このＭ１配線の他端は、上記第１サブワード線ＳＷＬ１の延長方向に延長される第２サブワード線ＳＷＬ２の一端に接続される。この第２サブワード線ＳＷＬ２は、前記第１サブワード線ＳＷＬ１と同様にＦＧ層から構成され、上記セルアレイの中間部から上記サブワードドライバの反対側のセルアレイ端部まで延びて、残り半分の１２８対のビット線と交差するように配置される。したがって、上記第２サブワード線ＳＷＬ２にも１２８個のメモリセルが接続されることになる。

上記第１サブワード線ＳＷＬ１と第２サブワード線ＳＷＬ２とは、Ｍ１配線を介して相互に接続されているので、１つのサブワードドライバにより、２５６個のメモリセルを選択状態にすることができる。しかしながら、Ｍ１配線はＦＧ層からなるサブワード線ＳＷＬ１に比べて低抵抗値とすることができるから、サブワードドライバに十分な電流駆動能力を持たせることにより、サブワード線ＳＷＬ１の遠端部のメモリセルと、サブワード線ＳＷＬ２の遠端部のメモリセルとの選択遅延時間をほぼ等しくすることができる。

言い換えるならばＦＧ層からなるサブワード線に２５６個のメモリセルを接続した場合の遠端部のメモリセルの選択に費やされる遅延時間に比べ、上記のように１２８個のメモリセルが接続された２つのサブワード線ＳＷＬ１とＳＷＬ２に分割させることにより、サブワードドライバの出力インピーダンスを無視すれば、それぞれの遠端部のメモリセルの選択に費やされる遅延時間を半分にすることができる。高速動作を優先させる場合には、上記サブワード線ＳＷＬ２を省略して、１つのサブワード線ＳＷＬ１としてメモリセルの数を１２８個のように減らすようにしてもよい。

上記サブワード線ＳＷＬ１とＳＷＬ２の選択動作は、次の通りである。メインワード線ＭＷＬ０がロウレベルの選択状態にされ、ワード線選択信号ＦＸＴ０がハイレベルの選択状態のときには、ＰチャネルＭＯＳＦＥＴＱ３０がオン状態となり、上記ワード線選択信号ＦＸＴ０のハイレベルをサブワード線ＳＷＬ１、ＳＷＬ２に伝える。非選択のメインワード線ＭＷＬ１に対応したサブワードドライバでは、ＮチャネルＭＯＳＦＥＴＱ３３がオン状態となり、サブワード線をロウレベルの非選択レベルにする。このとき、ＦＸＢ０のロウレベルによりＭＯＳＦＥＴＱ３４はオフ状態になっている。上記ワード線選択信号ＦＸＴ０がハイレベルの選択状態であり、メインワード線ＭＷＬ０が非選択のハイレベルで、メインワード線ＭＷＬ１が選択のロウレベルのときは、上記隣接するサブワード線が選択される。

メインワード線ＭＷＬ０がロウレベルの選択状態にされ、ワード線選択信号ＦＸＴ０がロウレベルの非選択状態のときには、ＰチャネルＭＯＳＦＥＴＱ３０がオン状態となるが、上記ワード線選択信号ＦＸＴ０にはＰチャネルＭＯＳＦＥＴＱ３０のしきい値電圧が残り、接地電位のようなロウレベルにすることができない。このときには、ＦＸＢ０のハイレベルによりＭＯＳＦＥＴＱ３４がオン状態となっており、上記非選択のメインワード線ＭＷＬ１に対応したサブワードドライバのＮチャネルＭＯＳＦＥＴＱ３３のオン状態で形成されたロウレベルが、上記サブワード線ＳＷＬ１とＳＷＬ２に伝えられる。このときには、ワード線選択信号ＦＸ１（ＦＸＴ１，ＦＸＢ１）ないしＦＸ７（ＦＸＴ７，ＦＸＢ７）のいずれかで他のサブワード線が選択状態にされる。

図１５には、図６のサブアレイの一実施例の回路図が示されている。同図においては、代表として２つのセンスアンプとそれに関連したビット線対及びプリチャージ回路、読み出し系回路及び書き込み系回路等が代表として例示的に示されている。この実施例では、特に制限されないが、サブアレイが２つのメモリマットＭＡＴ０，ＭＡＴ１に分割される。メモリマットＭＡＴ０に例示的に示されているように、ダイナミック型メモリセル（Memory Cell) は、アドレス選択用ＭＯＳＦＥＴＱｍと記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、前記のようなサブワード線ＳＷＬ０に接続され、このＭＯＳＦＥＴＱｍの一方のソース，ドレインがビット線対のうちのビット線ＢＬＢ０に接続される。他方のソース，ドレインが情報記憶キャパシタＣｓのストレージノードと接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。

上記のようにサブアレイが２つのメモリマットＭＡＴ０とＭＡＴ１に分割され、それぞれにビット線ＢＬＢ０とＢＬＴ０とＢＬＢ１，ＢＬＴ１が、同図に示すように平行に配置される。センスアンプに近く配置されたメモリマットＭＡＴ０の相補ビット線ＢＬＢ０とＢＬＴ０は、シェアードスイッチ（又はＢＬスイッチ）ＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの入出力ノードＢＬＢ−ＳＡ，ＢＬＴ−ＳＡと接続される。センスアンプに遠く配置されたメモリマットＭＡＴ１の相補ビット線ＢＬＢ１とＢＬＴ１に設けられたシェアードスイッチ（又はＢＬスイッチ）ＭＯＳＦＥＴＱ３とＱ４は、上記相補ビット線ＢＬＢ０とＢＬＴ０と並行に延長されるＭ２配線を介してセンスアンプの入出力ノードＢＬＢ−ＳＡ，ＢＬＴ−ＳＡと接続される。つまり、サブアレイにおいて、ビット線方向の中央部に設けられた上記ＢＬスイッチ部により２つのメモリマットＭＡＴ０とＭＡＴ１に分割される。

センスアンプを構成する単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路により構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、センスアンプ活性化ＭＯＳＦＥＴＱ１が設けられて接地電位が与えられる。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、センスアンプ活性化ＭＯＳＦＥＴＱ２が設けられて動作電圧が与えられる。

上記センスアンプ活性化ＭＯＳＦＥＴＱ２のゲートにはセンスアンプ活性化信号ＳＡＥＢが供給されて、上記信号ＳＡＥＰのロウレベルに同期してオン状態にされ、動作電圧を上記ＰチャネルＭＯＳＦＥＴＱ７，Ｑ８のソースに与える。上記センスアンプ活性化ＭＯＳＦＥＴＱ１のゲートにはセンスアンプ活性化信号ＳＡＥＴが供給され、上記信号ＳＡＥＴのハイレベルに同期してオン状態にされ、回路の接地電位をＮチャネルＭＯＳＦＥＴＱ５，Ｑ６のソースに与える。

上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースを、他のセンスアンプの同様なＭＯＳＦＥＴのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化ＭＯＳＦＥＴＱ１を設けて接地電位を供給し、Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースを、他のセンスアンプの同様なＭＯＳＦＥＴのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化ＭＯＳＦＥＴＱ２を設けられて動作電圧が与えるようにしてもよい。

上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡは、読み出し系回路を構成するダイレクトセンス回路と、書き込み系回路を構成するライトアンプ回路とが設けられる。上記ダイレクトセンス回路は、ＮチャネルＭＯＳＦＥＴＱ１３〜Ｑ１６により構成される。上記ライトアンプ回路は、ＮチャネルＭＯＳＦＥＴＱ１７〜Ｑ２０により構成される。

上記ダイレクトセンス回路は、上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ ＳＡにゲートが接続された増幅ＭＯＳＦＥＴＱ１４、Ｑ１６と、ゲートにカラム選択線ＹＳＴ０＜０＞に接続されたＭＯＳＦＥＴＱ１３とＱ１４がそれぞれ直列に接続される。増幅ＭＯＳＦＥＴＱ１４のドレインは、相補の読み出し用信号線（ローカル入出力線）ＲＩＯＢ１に接続され、増幅ＭＯＳＦＥＴＱ１６のドレインは、読み出し用信号線（ローカル入出力線）ＲＩＯＴ１に接続される。ＭＯＳＦＥＴＱ１３とＱ１５のソースには回路の接地電位が供給される。

上記ライトアンプ回路は、上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡと相補の書き込み用信号線ＷＩＯＢ１とＷＩＯＴ１との間に設けられた、ＭＯＳＦＥＴＱ１７、Ｑ１８及びＭＯＳＦＥＴＱ１９とＱ２０の直列回路により構成される。カラムスイッチとしてのＭＯＳＦＥＴＱ１８とＱ２０のゲートは、上記カラム選択線ＹＳＴ０に接続される。ＭＯＳＦＥＴＱ１７とＱ１９のゲートには、動作タイミング信号線ＷＳＴ０＜０＞に接続される。

この実施例のセンスアンプは、上記入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡに対して、左右のサブアレイのそれぞれ二対ずつの相補ビット線が設けられるという、いわゆるシェアードセンスアンプとされる。つまり、同図に例示的に示されている一方のサブアレイにおいて、上記入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡに対してシェアードスイッチＭＯＳＦＥＴＱ１とＱ２を介して近い方のビット線ＢＬＢ０とＢＬＴ０に接続され、上記Ｍ２配線及びシェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して遠い方のビット線ＢＬＢ１，ＢＬＴ１に接続される。

この実施例では、かかるシェアードスイッチＭＯＳＦＥＴＱ１とＱ２及びＱ３とＱ４のゲートには、選択信号ＳＨＲＬＢ０とＳＨＲＬＢ１が印加され、かかる選択信号ＳＨＲＬＢ０とＳＨＲＬＢ１の選択レベルをサブワード線ＳＷＬ等の選択レベルと同じく昇圧電圧のようなハイレベルにする。なお、センスアンプの他方にも同様なサブアレイが設けられる。また、サブアレイのビット線方向の両側にセンスアンプが配置されおり、上記ビット線ＢＬＢ０，ＢＬＴ０及びＢＬＢ１，ＢＬＴ１に隣接するビット線は、メモリマットＭＡＴ１に隣接する図示しないセンスアンプと接続される。

上記一方の相補ビット線ＢＬＢ０，ＢＬＴ０には、図示しないハーフプリチャージ電圧を供給するスイッチＭＯＳＦＥＴＱ１２とＱ１３と、ＢＬＢ０，ＢＬＴ０を短絡するＭＯＳＦＥＴＱ１１かなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ１１〜Ｑ１３のゲートは、共通にプリチャージ信号ＢＬＥＱＬＴが供給される。上記他方の相補ビット線ＢＬＢ１，ＢＬＴ１にも、図示しないハーフプリチャージ電圧を供給するスイッチＭＯＳＦＥＴＱ２２とＱ２３と、ＢＬＢ１，ＢＬＴ１を短絡するＭＯＳＦＥＴＱ２１かなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ２１〜Ｑ２３のゲートは、共通にプリチャージ信号ＢＬＥＱＬＴが供給される。

サブアレイのＭＡＴ０が選択されたときには、信号ＳＨＲＬＢ０によりＭＯＳＦＥＴＱ１とＱ２がオン状態を維持し、信号ＳＨＲＬＢ１がロウレベルにされてメモリマットＭＡＴ１のビット線ＢＬＢ１，ＢＬＴ１の切り離しが行われる。他方のサブアレイのビット線も同様に切り離される。上記メモリマットＭＡＴ１が選択されたときには、信号ＳＨＲＬＢ１によりＭＯＳＦＥＴＱ３とＱ４がオン状態を維持し、信号ＳＨＲＬＢ０がロウレベルにされてメモリマットＭＡＴ０のビット線ＢＬＢ０，ＢＬＴ１の切り離しが行われる。メモリアクセスが終了したプリチャージ期間では、上記信号ＳＨＲＬＢ０、ＳＨＲＬＢ１及び他方のサブアレイに対応した信号も共にハイレベルになっている。このプリチャージ期間では、前記信号ＢＬＥＱＬＴによりビット線のプリチャージが行われる。

この実施例では、センスアンプの増幅時に接続されるビット線は、上記のような選択動作によって選択されたサブアレイにおいて、ビット線ＢＬＢ０，ＢＬＴ０又はＢＬＢ１，ＢＬＴ１のいずれか一方のみとなる。この結果、選択ビット線に接続されるメモリセルの数を１２８個のように半分にすることができる。このため、ビット線の寄生容量が減少してメモリセルの記憶キャパシタＣｓとの容量比を小さくできる。言い換えるならば、記憶キャパシタＣｓの情報電荷に対応したビット線のプリチャージ電位に対する変化量を大きくすることができる。これにより、センスアンプに入力される信号量が増大し、センスアンプの高速化及び消費電力を低減させることができる。

ビット線に接続されるメモリセルの数を１２８のように少なくすれば、上記同様にセンスアンプの高速化及び低消費電力化を図ることができる。しかしながら、セルアレイの分割数が増加し、ビット線方向においてはセンスアンプが設けられる数が２倍にも増加してしまう。このため、サブアレイ全体の面積が増大してしまう。この実施例では、ＢＬ層からなるビット線をセルアレイの中間部で切断し、センスアンプから遠い方に配置されるビット線に対しては、センスアンプに近く配置されるビット線と並行に配置される低抵抗のＭ２配線により上記センスアンプと接続することにより、前記のようにセンスアンプに接続されるメモリセルの数を半分にすることができるので高集積化が図られる。

この実施例の各メモリバンクは、前記レジスタＲＥＧ等で示したようにＸ，Ｙアドレスバッファ又はアドレスラッチを備える。これにより、１つのメモリバンクに対してアドレスを供給し、そのメモリ動作とは無関係に異なるメモリバンクに対して引き続きアドレスを供給することができる。つまり、ＤＲＡＭではアドレスを入力してからデータが取り出すまでに時間がかかるので、複数のメモリバンクに対してパイプライン的にメモリアクセスを行うようにすることにより、個々のメモリバンクでの読み出し動作に費やされる時間をみかけ上ゼロにすることができる。

上記のようなパイプライン動作と、前記のようなＳＲＡＭに準拠したパッケージに搭載とによって、ＤＲＡＭをキャッシュメモリとして利用することができる。つまり、ＳＲＡＭとの比較において、上記ＤＲＡＭは記憶容量を約４倍に大きくすることができる。その反面メモリアクセスは約４倍長くなる。しかしながら、上記の記憶容量の増大によってキャッシュのヒット率を大幅に高くすることができる。それ故、ＳＲＡＭを用いた場合でのミスヒットを考慮した場合の全体での動作速度は、この発明に係るＤＲＡＭを用いた場合の方が有利となる場合が多い。特に、比較的小容量の信号処理を行うマイクロコンピュータ等においては有利となる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、メモリセルはダイナミック型メモリセルの他にスタティック型メモリセルであってもよい。つまり、本願は前記のように多メモリバンク構成のときにメモリバンクからデータ入出力用パッドに至る信号伝達経路を短くすることにより、高速化を実現するものであるので、ＳＲＡＭにも同様に適用することができる。バンク構成は、前記のよう８や１６等種々の実施形態を取ることができる。また、キャッシュメモリを構成する上で必要な制御回路を内蔵させるものであってもよい。この発明は、半導体記憶装置及び半導体装置として広く利用できる。

この発明に係る半導体記憶装置の一実施例を示す概略レイアウト図である。 図１の分割された下半分のチップ構成図である。 図１の半導体記憶装置の一実施例を示す全体レイアウト図である。 図１の拡大レイアウト図である。 図４のデータ回路部の一実施例を示すブロック図である。 図１のメモリバンクの一実施例を示すレイアウト図である。 この発明に係る半導体記憶装置の一実施例を示すパッケージ図である。 この発明に係る半導体記憶装置の一実施例を示すパッケージ図である。 この発明に係る半導体記憶装置の一実施例を示すパッケージ図である。 この発明に係る半導体記憶装置の他の一実施例を示すパッケージ図である。 この発明に係る半導体記憶装置の更に他の一実施例を示すパッケージ図である。 この発明に係る半導体記憶装置の他の一実施例を示す概略レイアウト図である。 この発明に係る半導体記憶装置の更に他の一実施例を示す概略レイアウト図である。 図６のサブアレイの一実施例を示す回路図である。 図６のサブアレイの一実施例を示す回路図である。

ＢＮＫ０〜ＢＮＫ１５…メモリバンク、Ｇ１，Ｇ２…ゲート回路、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＳＥＬ１，ＳＥＬ２…セレクタ、ＳＡ…センスアンプ、ＡＲＹ…サブアレイ、ＳＷＤ…サブワードデコーダ、ＭＷＤ…メインワードデコーダ、ＭＡ…メインアンプ、ＷＢ…ライトバッファ、Ｑ１〜Ｑ３４…ＭＯＳＦＥＴ、ＭＷＬ０，１…メインワード線、ＳＷＬ１，２…サブワード線、ＭＡＴ１，２…メモリマット。

Claims (14)

1. 複数からなるデータ端子用パッドと、
   独立してメモリアクセスされる複数のメモリバンクとを備え、
   上記複数のメモリバンクのそれぞれは、複数のサブメモリバンクに分割され、
   上記データ端子用パッドは、分割されたサブメモリバンクに対応して複数に分割され、 上記分割されたサブメモリバンクと上記分割されたデータ端子用パッドは、それぞれが半導体チップ上において互いに重ならない１つのブロック内に配置されてなることを特徴とする半導体記憶装置。
2. 請求項１において、
   上記半導体チップの第１方向の中央部において第２方向に周辺回路部が配置され、
   上記周辺回路部により２分割された半導体チップ上に上記データ端子用パッドとサブメモリバンクとが上記周辺回路部を挟んで第１方向に２分割されて配置されることを特徴とする半導体記憶装置。
3. 請求項２において、
   上記半導体チップは、第２方向の中央部において２分割され、
   上記第２方向に２分割された第１及び第２半導体領域の夫々の第２方向における中央部に上記データ端子用パッドが第１方向に並んで配置されてなることを特徴とする半導体記憶装置。
4. 請求項３において、
   上記データ端子用パッドは、基本Ｎビットバス幅に対応したパッドが上記第１方向に上位ビットと下位ビットに２分割され、
   上記上位及び下位に２分割されたパッドは、それぞれが第２方向において均等に分散されて配置されてなることを特徴とする半導体記憶装置。
5. 請求項４において、
   更に上位Ｎビットバス幅に対応したパッドを有し、
   上記２Ｎビットバス幅に対応したパッドは、上記基本Ｎビットバス幅と同様に第１方向に上位ビットと下位ビットに２分割されて配置され、かつ、それぞれが第２方向において均等に分散されて配置されてなることを特徴とする半導体記憶装置。
6. 請求項３において、
   上記メモリバンクは、ダイナミック型メモリセルを用いて構成され、
   上記半導体チップは、スタティック型ＲＡＭに対応したパッケージに搭載されてなることを特徴とする半導体記憶装置。
7. 請求項６において、
   上記分割された複数のサブメモリバンクのうち第１半導体領域に形成されたサブメモリバンクは、他のメモリバンク上を通過して上記第２半導体領域に形成されたデータ端子用パッドに至るデータ伝達経路を有するものを含むことを特徴とする半導体記憶装置。
8. 請求項７において、
   上記分割された複数のサブメモリバンクのそれぞれは、データ端子用パッド列に対向する領域にデータ出力用メインアンプ及びデータ入力用ライトアンプが配置されてなることを特徴とする半導体記憶装置。
9. 請求項８において、
   上記分割されたメモリバンクは、ワード線方向にＮ／４分割され、ビット線方向に複数に分割されたサブアレイを有し、
   １つのサブアレイは、サブワード線とビット線の交点に前記ダイナミック型メモリセルが配置され、
   サブアレイのワード線方向の両側にはサブワードドライバが設けられ、メインワード線とサブワード線選択線によりサブアレイのサブワード線が選択され、
   サブアレイのビット線方向の両側にはセンスアンプが設けられてなることを特徴とする半導体記憶装置。
10. 請求項９において、
    上記サブアレイ上を書き込み用及び読み出し用の入出力線がビット線方向に延長されて前記メインアンプ及びライトアンプと接続されることを特徴とする半導体記憶装置。
11. 第１領域に形成される第１メモリバンクと、
    第２領域に形成される第２メモリバンクと、
    前記第１領域に設けられる複数の第１データ入出力パッドと、
    前記第２領域に設けられる複数の第２データ入出力パッドとを一つの半導体基板上に形成した半導体装置であって、
    前記半導体装置は、前記半導体装置の外部からアクセスがあった場合に、前記第１メモリバンクから第１データを読み出し前記複数の第１入出力パッドから前記第１データを出力するのと並列して、前記第２メモリバンクから第２データを読み出し前記複数の第２入出力パッドから前記第２データを出力することを特徴とする半導体装置。
12. 請求項１１において、
    前記半導体装置は、前記第１領域と前記第２領域の間に第３領域を有し、
    前記第１領域と前記第２領域は、隣接しないことを特徴とする半導体装置。
13. 請求項１１において、
    前記第１データは、前記外部からのアクセスに応答して出力すべきデータの上位ビットであり、前記第２データは、前記外部からのアクセスに応答して出力すべきデータの下位ビットであることを特徴とする半導体装置。
14. 請求項１１において、
    前記第１領域は、第３、第４及び第５メモリバンクを更に含み、
    前記複数の第１データ入出力パッドは、第１パッド列と第２パッド列に分割して配置され、
    前記第１パッド列は、前記第１及び第３メモリバンクの間に設けられ、
    前記第２パッド列は、前記第４及び第５メモリバンクの間に設けられ、
    前記第３メモリバンクと前記第４メモリバンクは、隣接して配置され、
    前記第１メモリバンクと前記第５メモリバンクの間には、前記第３及び前記第４メモリバンクが配置されることを特徴とする半導体装置。
    

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