JP4633835B2 - 半導体集積回路 - Google Patents

Description

本発明は、データ信号を集約して、読み書き動作試験を効率的に行うデータ圧縮試験の機能を有する半導体集積回路に関する。

DRAM（Dynamic Random Access Memory）等のメモリLSIにおいては、その記憶容量が年々増大してきている。これ等メモリLSIのアドレス空間は、記憶容量の増大により、入出力端子を16ビットあるいは32ビット（一般に、多ビット品と称する）にした場合にも、十分に確保されるようになってきている。例えば、32ビットのマイクロコンピュータで使用するワークメモリは、32ビットのメモリLSIを１個使用することで構成可能である。

一方、外部端子の数の増大に伴い、試験用の評価基板に搭載できるメモリLSIの数は、減る傾向にある。メモリLSIの試験の効率は、LSIテスタの入出力端子の数に依存する。例えば、LSIテスタの入出力チャネルの数が256である場合、８ビットの入出力端子を有するDRAMでは、同時に32個を試験可能であるが、32ビットの入出力端子を有するDRAMでは、同時に８個しか試験できない。この結果、試験コスト（特に出荷用の試験）が大幅に増大する。

近時、入出力端子の増加に伴う試験コストの増大を防止するために、メモリLSI内でデータ信号を集約し、読み書き動作試験を効率的に行うデータ圧縮機能を有するメモリLSIが開発されている。

図１２は、データの圧縮機能を有するSDRAM（Synchronous DRAM）におけるメモリコア１０を示している。このSDRAMは、32ビットの入出力端子を有している。以後、入出力端子を介して伝達される入出力データの各ビットをDQとも称する。

メモリコア１０は、図の縦方向に８行、横方向に１２列に配置された９６個のメモリセルアレイ１２を有している。

メモリセルアレイ１２の一行は、ブロックBLK0〜BLK7のいずれかに割り当てられている。ブロックBLK0、BLK4、ブロックBLK1、BLK5、ブロックBLK2、BLK6、ブロックBLK3、BLK7は、それぞれ同時に活性化されるブロックである。４行×３列で構成される１２個のメモリセルアレイ１２は、所定のDQに対応している。図中、記号Ａを付したメモリセルは、DQ0、DQ1、DQ14、DQ15に対応している。記号Ｂを付したメモリセルは、DQ2、DQ3、DQ12、DQ13に対応している。記号Ｃを付したメモリセルは、DQ4、DQ5、DQ10、DQ11に対応している。記号Ｄを付したメモリセルは、DQ6、DQ7、DQ8、DQ9に対応している。記号Ｅを付したメモリセルは、DQ18、DQ19、DQ28、DQ29に対応している。記号Ｆを付したメモリセルは、DQ16、DQ17、DQ30、DQ31に対応している。記号Ｇを付したメモリセルは、DQ22、DQ23、DQ24、DQ25に対応している。記号Ｈを付したメモリセルは、DQ20、DQ21、DQ26、DQ27に対応している。記号Ａ〜Ｈを付した１２個のメモリセルアレイ１２で構成されるメモリセルアレイ領域を、以後、グループＡ〜Ｈとも称する。

グループＢ、Ｄ、Ｆ、Ｈの端には、コラムデコーダ１４が、それぞれ配置されている。グループＣ、ＤとグループＥ、Ｆとの間には、ロウデコーダ１６が配置されている。ロウデコーダ１６からは、横方向の両側のメモリセルアレイ１２に向けてワード線WLが配線されている。

メモリセルアレイ１２の間には、縦方向に沿って複数の主データ線対MDLPが形成され、横方向に沿って複数の副データ線対が形成されている。副データ線対SDLPは、黒丸で示したデータ線スイッチ１８により主データ線対MDLPに接続されている。すなわち、データ線は、階層構造を有している。グループＡ、Ｂ、グループＣ、Ｄ、グループＥ、Ｆ、グループＧ、Ｈは、DQの番号を除いてそれぞれ同一の構造（鏡面対称を含む）である。このため、以後主に、グループＡ、Ｂについて説明する。

図１３は、グループＡ、Ｂのレイアウトの詳細を示している。

各メモリセルアレイ１２は、縦方向に沿って複数のビット線対BLPが形成されている。隣接するビット線対BLPは、互いの干渉を避けるため、別のビット番号のビット線対BLPを挟んで配線されている。ビット線対BLPは、白丸で示したコラム線スイッチ２０により副データ線対SDLPに接続されている。ブロック間（例えば、BLK1とBLK2の間）に形成されたコラム線スイッチ２０に接続されるビット線対BLPは、両ブロック内（BLK1とBLK2）に配線されている。ブロックBLK0、BLK3の端に形成されたコラム線スイッチ２０に接続されるビット線対BLPは、ブロックBLK0、BLK3内にそれぞれ配線されている。

図中の太線で示した矢印は、読み出し動作および書き込み動作におけるデータの流れを示している。例えば、グループＢのブロックBLK1のメモリセルアレイ１２から読み出されるデータは、ビット線対BLP、コラム線スイッチ２０、副データ線対SDLP、データ線スイッチ１８、主データ線対MDLPを介してグループＢの外部に伝達される（図１３(i)）。ブロックBLK4（グループＡ）のメモリセルアレイ１２に書き込まれるデータは、主データ線対MDLP、データ線スイッチ１８、副データ線対SDLP、コラム線スイッチ２０、ビット線対BLPを介してグループＡの外部からメモリセル（図示せず）に伝達される（図１３(ii)）。

各ブロック（例えば、図１２に示したグループＢ、Ｄ、Ｆ、Ｈで構成されるBLK0）は、それぞれ２個のワード線救済回路２２を有している。ワード線救済回路２２は、冗長ワード線（図示せず）と、この冗長ワード線に接続される複数の冗長メモリセル（図示せず）とを有している。ブロックBLK0〜BLK7は、ワード線救済回路２２を使用することで、それぞれ２個のワード線不良または２個のビット不良を救済できる。

各グループＡ〜Ｈは、少なくとも１個以上のビット線救済回路２４を有している。ビット線救済回路２４は、冗長ビット線対（図示せず）と、この冗長ビット線対に接続される複数の冗長メモリセル（図示せず）とを有している。グループＡ〜Ｈは、ビット線救済回路２４を使用することで、１個のビット線不良または１個のビット不良を救済できる。

図１４は、ブロックBLK0、BLK1の間に形成される制御回路２６を示している。

ブロックBLK0、BLK1のビット線対BLPは、nMOSトランジスタからなるビット線スイッチ２８を介して共有ビット線対SHBLPに接続されている。各ビット線スイッチ２８は、コラムアドレスに応じて活性化される制御信号BT0、BT1でそれぞれ制御されている。共有ビット線対SHBLPには、センスアンプ３０およびプリチャージ回路３２が接続されている。プリチャージ回路３２は、イコライズ信号BRSが高レベルのときに、共有ビット線対SHBLPと、制御信号BT0、BT1により共有ビット線対SHBLPに接続されているビット線対BLPとに、プリチャージ電圧VPRを供給する回路である。センスアンプ３０およびプリチャージ回路３２は、ビット線スイッチ２８を介してブロックBLK0、BLK1に共有されている。共有ビット線対SHBLPは、nMOSトランジスタからなるコラム線スイッチ２０を介して副データ線対SDLPに接続されている。コラム線スイッチ２０のゲートは、コラムアドレスに応じて活性化されるコラム線選択信号CLで制御されている。副データ線対SDLPと主データ線対MDLPとを接続するデータ線スイッチ１８は、nMOSトランジスタとインバータとで構成されている。データ線スイッチ１８のゲートは、インバータを介してプリチャージ信号BRSで制御されている。例えば、ブロックBLK0の読み出し動作は、制御信号BT0およびコラム線選択信号CLが高レベルに変化し、制御信号BT1およびプリチャージ信号BRSが低レベルに変化し、ブロックBLK0のビット線対BLP、共有ビット線対SHBLP、副データ線対SDLP、主データ線対MDLPが接続されることで実行される。

図１５は、ブロックBLK3、BLK4の間（グループＡ、Ｂの間）に形成される制御回路３４を示している。

グループＡ、Ｂは、保持するデータのビット番号（DQ）が異なるため、それぞれに制御回路を有している。共有ビット線対SHBLPの端に接続されたビット線スイッチ２８は、ゲートを接地線VSSに接続し、ビット線対BLPと反対側の端を開放している。ブロックBLK3では、プリチャージ回路３２およびデータ線スイッチ１８は、プリチャージ信号BRS3を受け、コラム線スイッチ２０は、コラム線選択信号CLを受け、ビット線対BLPに接続されたスイッチ２８は、制御信号BT3を受けている。ブロックBLK4では、プリチャージ回路３２およびデータ線スイッチ１８は、プリチャージ信号BRS4を受け、コラム線スイッチ２０は、コラム線選択信号CLを受け、ビット線対BLPに接続されたビット線スイッチ２８は、制御信号BT4を受けている。

このように、グループＡ、Ｂの境界部分には、グループＡ、Ｂにそれぞれ対応するセンスアンプ３０、プリチャージ回路３２等が配置されている。このため、ブロックBLK3、BLK4間は、他のブロック間に比べ、大きいレイアウト面積が必要になる。

図１６は、従来のSDRAMにおける書き込みデータのデータ圧縮回路３６を示してる。

データ圧縮回路３６は、各入出力データ信号DQ0〜DQ7に対応する８個のバッファ回路３８と選択回路４０とを有している。バッファ回路３８は、入出力データ信号DQ0〜DQ7をそれぞれ受け、書き込みデータ信号DINCZ0〜DINCZ7として出力している。選択回路４０は、書き込みデータ信号DINCZ0〜DINCZ7および圧縮試験のイネーブル信号TEST8を受け、書き込みデータ信号DIN0〜DIN7を出力している。

図１７は、選択回路４０の詳細を示している。

選択回路４０は、書き込みデータ信号DINCZ0〜DINCZ7にそれぞれ対応する８個のスイッチ回路４２と、これ等スイッチ回路４２を制御するインバータ４０ａ、４０ｂ、４０ｃとで構成されている。スイッチ回路４２は、インバータを介して端子D1に供給される信号を伝達するCMOS伝達ゲート４２ａと、端子D2に供給される信号を伝達するCMOS伝達ゲート４２ｂとを有している。CMOS伝達ゲート４２ａ、４２ｂの出力は、互いに接続され、縦続接続された２つのインバータを介して端子DOに接続されている。CMOS伝達ゲート４２ａ、４２ｂは、イネーブル信号TEST8と同相の信号および逆相の信号で制御されている。

CMOS伝達ゲート４２ａは、イネーブル信号TEST8が低レベル（通常の動作）のときにオンする。CMOS伝達ゲート４２ｂは、イネーブル信号TEST8が高レベル（データ圧縮試験）のときにオンする。各選択回路４２の端子D2は、インバータ４０ｃを介して書き込みデータ信号DINCZ7の反転信号を受けている。すなわち、通常の動作では、書き込みデータ信号DINCZ0〜7が、それぞれ書き込みデータ信号DIN0〜7として伝達される。データ圧縮試験の動作では、８ビットの入出力端子が１ビットに圧縮され、書き込みデータ信号DINCZ7は、書き込みデータ信号DIN0〜7として伝達される。特に図示しないが、同じ構造の選択回路４０が、入出力データ信号DQ8〜15、DQ16〜23、DQ24〜31についても形成されている。

このSDRAMを評価するLSIテスタの評価基板は、４ビット（DQ7、DQ15、DQ23、DQ31）の入出力チャネルを使用するだけで、１個のSDRAMの読み書き動作試験を実行できる。例えば、入出力チャネルの数が256であるLSIテスタでは、一度に64個のSDRAMの試験を実行可能になる。

データ圧縮試験は、ウェーハ状態でのプローブ試験（救済の判定）、およびパッケージに組み立て後の最終試験に、チップの動作を確認するために行われることが多い。
特開平６−３３３４００号公報

ところで、データ圧縮試験では、入出力データを集約して試験しているため、試験で不良が見つかった場合にも、入出力データのどのビットが不良になっているかを判断できない。例えば、図１３に×印で示したように、実際にはブロックBLK0のDQ2にビット不良があり、ワード線不良が発生した場合にも、データ圧縮試験では、その不良がグループＡ、Ｂ、Ｃ、Ｄのいずれで発生しているかは判断できない。このため、この不良をワード線救済回路２２を使用して救済する場合、ブロックBLK0、BLK4のワード線救済回路２２を両方使用しなくてはならなかった。すなわち、ブロックBLK4における正常に動作するワード線を救済するため救済効率（ワード線救済回路２２の使用効率）が低下する。この結果、歩留りが低下し、製造コストが増大するという問題があった。

救済アドレス、救済DQは、データ圧縮試験の手法を使用せずに通常の読み書き動作試験によっても確認できる。しかし、この場合には、LSIテスタで同時に試験できるメモリLSIの数が減るため（上記の例では、64個から８個）、製造コスト（試験コスト）が大幅に増大してしまう。

さらに、各メモリセルアレイ１２のDQ数（上記の例では４ビット）に対応するデータ圧縮試験の制御回路を追加し、圧縮するビット数を可変にすることで救済効率の低下を防止できる。しかし、この場合には、図１７に示した選択回路の他に新たな選択回路を形成しなくてはならない。この結果、レイアウト面積が多大に必要になり、チップサイズが増大するおそれがある。

また、図１５に示したブロックBLK3、BLK4間は、各ブロックBLK3、BLK4毎にセンスアンプ３０、プリチャージ回路３２を配置しているため、他のブロック間と異なり、レイアウト面積が大きくなるという問題があった。

本発明の目的は、半導体集積回路のチップサイズを低減することにある。例えば、データ圧縮試験機能を有する半導体集積回路のチップサイズを低減することにある。

本発明の一形態では、半導体集積回路は、入出力データを伝達する複数の入出力端子と、複数のメモリセルアレイ領域と、各メモリセルアレイ領域に対応するビット線スイッチと、センスアンプとを備えている。各メモリセルアレイ領域は、入出力データのうち互いに異なる番号のビットが割り当てられ、互いに異なるアドレスが割り当てられている。ビット線スイッチは、各メモリセルアレイ領域のメモリセルにそれぞれ接続された複数のビット線を、メモリセルアレイ領域に形成された共有ビット線にそれぞれ接続する。センスアンプは、共有ビット線に接続されており、ビット線スイッチを介して伝達されるビット線のデータを増幅する。例えば、あるメモリセルアレイ領域がアクセスされたときに、そのメモリセルアレイに対応するビット線スイッチのみがオンされ、入出力データのうち所定のビットのデータがビット線と共有ビット線との間を伝達される。センスアンプは、共有ビット線に伝達されたデータを増幅する。別のメモリセルアレイ領域がアクセスされたときに、そのメモリセルアレイ領域に対応するビット線スイッチのみがオンされ、入出力データのうち前回と異なるビットのデータがビット線と共有ビット線との間を伝達される。センスアンプは、共有ビット線に伝達された前回と異なるビットのデータを増幅する。このように、センスアンプは、互いに異なるビットの入出力データに対して共有されている。この結果、センスアンプの数を減らすことができ、メモリセルアレイ領域のレイアウト面積が低減され、チップサイズが低減される。

本発明の一形態における好ましい例では、半導体集積回路は、共有ビット線と、各メモリセルアレイ領域に割り当てられたビットに対応するデータ線とをそれぞれ接続するデータ線スイッチを備えている。このため、メモリセルアレイ領域とデータ線との間に、そのメモリセルアレイに割り当てられた所定のビットのデータが確実に伝達される。

本発明の一形態における好ましい例では、共有ビット線には、各ビット線スイッチを介して２つのメモリセルアレイ領域がそれぞれ接続されている。一方のメモリセルアレイ領域のビットに対応するビット線スイッチの制御信号は、他方のメモリセルアレイのビットに対応するデータ線スイッチを非活性化する制御信号として使用されている。すなわち、一方のメモリセルアレイ領域のビット線が活性化されたとき、他方のメモリセルアレイ領域のビット線は非活性化される。このため、特別の信号生成回路を形成することなく、２つのメモリセルアレイ領域に対応するデータ線スイッチを容易に制御できる。

本発明の一形態における好ましい例では、半導体集積回路は、複数のビット線スイッチを同時にオンし、各メモリセルアレイ領域に一括して入出力データを書き込む試験モードを備えている。データ線スイッチの少なくとも一方は、試験モード時にオンされる。このため、一方のデータ線を使用することで、他方のデータ線に対応するメモリセルアレイ領域に対しても、入出力データを書き込むことができる。すなわち、データ圧縮試験を容易に実行できる。

本発明の一形態における好ましい例では、複数のビット線スイッチを同時にオンすることで、全てのメモリセルを選択し、これ等メモリセルにストレスを与えるバーンイン試験が実行される。

本発明では、センスアンプを互いに異なるビットの入出力データに対して共有でき、センスアンプの数を減らすことができる。この結果、メモリセルアレイ領域のレイアウト面積を低減でき、チップサイズを低減できる。

メモリセルアレイ領域とデータ線との間に、そのメモリセルアレイ領域に割り当てられた所定のビットのデータを確実に伝達できる。

特別の信号生成回路を形成することなく、２つのメモリセルアレイ領域に対応するデータ線スイッチを容易に制御できる。

一方のデータ線を使用することで、他方のデータ線に対応するメモリセルアレイ領域に対しても、入出力データを書き込むことができる。すなわち、データ圧縮試験を容易に実行できる。

ウェーハバーンイン試験を行う際に、書き込みデータを圧縮することができる。

以下、本発明の実施形態を図面を用いて説明する。

図１は、本発明の半導体集積回路の第１の実施形態におけるメモリコアを示している。従来技術と同一の回路については、同一の符号を付し、これら回路については、詳細な説明を省略する。

半導体集積回路は、シリコン基板上にCMOSプロセス技術を使用してデータの圧縮機能を有するSDRAMとして形成されている。SDRAMは、入出力データを伝達する32ビットの入出力端子を備えている。

このSDRAMのメモリコア５０は、図の縦方向に８行、横方向に１２列に配置された９６個のメモリセルアレイ１２を有している。メモリセルアレイ１２は、複数のメモリセルを有している。特に図示していないが、メモリコア５０の周囲には、データの書き込み用のライトアンプおよびデータの読み出し用のセンスバッファ等が形成されている。

メモリセルアレイ１２の一行は、ブロックBLK0〜BLK7のいずれかに割り当てられている。ブロックBLK0、BLK4、ブロックBLK1、BLK5、ブロックBLK2、BLK6、ブロックBLK3、BLK7は、それぞれ同時に活性化されるブロックである。例えば、あるアドレスが外部から供給されたときに、ブロックBLK0、BLK4が同時に活性化される。４行×３列で構成される１２個のメモリセルアレイ１２は、所定のDQに対応している。これらのメモリセルアレイ１２からなるメモリセルアレイ領域を、従来技術と同様に、グループＡ〜グループＨと称する。

グループＢ、Ｄ、Ｆ、Ｈの端には、それぞれ、コラムデコーダ１４が配置されている。グループＣ、ＤとグループＥ、Ｆとの間には、ロウデコーダ１６が配置されている。ロウデコーダ１６からは、横方向の両側のメモリセルアレイ１２にワード線WLが配線されている。

メモリセルアレイ１２の間には、縦方向に沿って複数の主データ線対MDLPが形成され、横方向に沿って複数の副データ線対SDLPが形成されている。副データ線対SDLPは、黒丸で示したデータ線スイッチ１８により主データ線対MDLPに接続されている。すなわち、データ線は、階層構造を有している。

ブロックBLK3、BLK4の間には、上側のグループに対応するデータ線スイッチ１８と下側のグループに対応するデータ線スイッチ１８とが接続された副データ線対SDLPが形成されている。

図２は、グループＡ、Ｂのレイアウトの詳細を示している。ここでは、従来技術で説明した図１３と相違する要素のみを説明する。なお、従来と同様に、各ブロック（例えば、図１に示したグループＢ、Ｄ、Ｆ、Ｈで構成されるBLK0）は、それぞれ２個のワード線救済回路２２を有し、各グループＡ〜Ｈは、少なくとも１個以上のビット線救済回路２４を有している。

ブロックBLK3およびブロックBLK4のビット線対BLPは、白丸で示したコラム線スイッチ２０により、ブロックBLK3、BLK4間に形成された副データ線対SDLPに接続されている。すなわち、ブロックBLK3、BLK4間に形成された副データ線対SDLPは、ブロックBLK3の動作時にはDQ2、DQ3用として使用され、ブロックBLK4の動作時には、DQ0、DQ1用として使用される。

なお、データ線は、ブロック間に形成される構造に限定されず、例えば、メモリセルアレイ上を通って配線される構造でもよい。

図３は、ブロックBLK3、BLK4の間に形成される制御回路５２を示している。なお、他のブロック間には、従来技術（図１４）と同一の制御回路２６が形成されれている。

ブロックBLK3、BLK4のビット線対BLPは、nMOSトランジスタからなるビット線スイッチ２８を介して共有ビット線対SHBLPに接続されている。各ビット線スイッチ２８は、コラムアドレスに応じて活性化される制御信号BT3、BT4でそれぞれ制御されている。すなわち、制御信号BT3は、ブロックBLK3のビット線対BLPを活性化する活性化信号であり、制御信号BT4は、ブロックBLK4のビット線対BLPを活性化する活性化信号である。共有ビット線対SHBLPには、センスアンプ３０およびプリチャージ回路３２が接続されている。センスアンプ３０およびプリチャージ回路３２は、ビット線スイッチ２８を介してブロックBLK3、BLK4に共有されている。このため、制御回路５２のレイアウト面積は、従来の制御回路３４（図１５）に比べて大幅に低減されている。

共有ビット線対SHBLPは、nMOSトランジスタからなるコラム線スイッチ２０を介して副データ線対SDLPに接続されている。コラム線スイッチ２０のゲートは、コラムアドレスに応じて活性化されるコラム線選択信号CLで制御されている。副データ線対SDLPと２組の主データ線対MDLPとを接続するために、２個のデータ線スイッチ１８が形成されている。グループＡに対応するデータ線スイッチ１８のゲートは、インバータを介してブロックBLK3（グループＢ）を制御する制御信号BT3で制御されている。グループＢに対応するデータ線スイッチ１８のゲートは、インバータを介してブロックBLK4（グループＡ）を制御する制御信号BT4で制御されている。換言すれば、制御信号BT3は、ブロックBLK3のビット線スイッチ２８を活性化すると同時に、ブロックBLK4に対応するデータ線スイッチ１８を非活性化する。制御信号BT4は、ブロックBLK4のビット線スイッチ２８を活性化すると同時に、ブロックBLK3に対応するデータ線スイッチ１８を非活性化する。データ線スイッチ１８のゲートを、互いに相手のブロックの制御信号BT3、BT4の反転信号で制御したため、制御回路は簡易になる。

例えば、ブロックBLK3の読み出し動作は、制御信号BT3およびコラム線選択信号CLが高レベルに変化し、制御信号BT4およびプリチャージ信号BRSが低レベルに変化し、ブロックBLK3のビット線対BLP、共有ビット線対SHBLP、共有の副データ線対SDLP、グループＢに対応する主データ線対MDLPが接続されることで実行される。

図４は、書き込みデータのデータ圧縮回路５４を示している。データ圧縮回路５４は、入出力データ信号DQ0〜DQ7に対応する８個のバッファ回路３８と選択回路５６とを有している。選択回路５６は、書き込みデータ信号DINCZ0〜DINCZ7およびデータ圧縮試験のイネーブル信号TEST4、TEST8を受け、書き込みデータ信号DIN0〜DIN7を出力している。イネーブル信号TEST4は、４ビットのデータ圧縮試験のときに高レベルになり、イネーブル信号TEST8は、８ビットのデータ圧縮試験のときに高レベルになる。すなわち、この実施形態のSDRAMは、入出力データのビット数（入出力端子数）を４分の１または８分の１にできる２種類の圧縮試験モードを有している。

図５は、選択回路５６の詳細を示している。選択回路５６は、書き込みデータ信号DINCZ0〜DINCZ7にそれぞれ対応する８個（１バイト）のスイッチ回路４２と、これ等スイッチ回路４２を制御するOR回路５６ａ、インバータ５６ｂと、書き込みデータ信号DIN0、DIN1、DIN4、DIN5に対応するスイッチ回路４２に供給するデータ信号を選択するスイッチ回路５８とで構成されている。スイッチ回路４２は、第２スイッチ回路に対応し、スイッチ回路５８は、第１スイッチ回路に対応している。スイッチ回路５８は、２個のCMOS伝達ゲートと２個のインバータとで構成されている。スイッチ回路５８は、イネーブル信号TEST4が高レベルの時に書き込みデータ信号DINCZ0の反転信号を出力し、イネーブル信号TEST4が低レベルの時に書き込みデータ信号DINCZ7の反転信号を出力する回路である。

スイッチ回路４２のCMOS伝達ゲート４２ａ、４２ｂは、イネーブル信号TEST4、TEST8のOR論理と同相の信号および逆相の信号で制御されている。CMOS伝達ゲート４２ａは、イネーブル信号TEST4、TEST8がともに低レベル（通常の動作）のときにオンする。CMOS伝達ゲート４２ｂは、イネーブル信号TEST4、TEST8の一方が高レベル（４ビットのデータ圧縮試験または８ビットのデータ圧縮試験）のときにオンする。書き込みデータ信号DIN0、DIN1、DIN4、DIN5に対応する選択回路４２の端子D2は、スイッチ回路５８を介して書き込みデータ信号DINCZ0または書き込みデータ信号DINCZ7の反転信号を受けている。書き込みデータ信号DIN2、DIN3、DIN6、DIN7に対応する選択回路４２の端子D2は、インバータ５６ｂを介して書き込みデータ信号DINCZ7の反転信号を受けている。

このように、本実施形態では、従来と同一のスイッチ回路４２を使用して、複数のデータ圧縮試験を行うことができる。これは、２段構成のスイッチ回路４２、５８で選択回路５６を構成しているためである。すなわち、スイッチ回路４２は、通常データ、試験用データのいずれかを選択し、スイッチ回路４２の手前に形成されたスイッチ回路５８は、複数の試験用データ（書き込みデータ信号DINCZ0、DINCZ7）のいずれかを選択する。書き込みデータ信号DIN0〜DIN7の負荷を従来と同一にできるため、タイミング設計は容易になる。また、複数の試験用データを、CMOS伝達ゲートで構成された簡易なスイッチ回路５８で選択している。このため、レイアウト面積を最小限にして、データ圧縮試験の制御回路を形成できる。

次に、選択回路５６の動作を説明する。通常動作モードでは、書き込みデータ信号DINCZ0〜7が、それぞれ書き込みデータ信号DIN0〜7として伝達される。４ビットのデータ圧縮試験の動作では、４ビットの入出力端子が１ビットに圧縮され、書き込みデータ信号DINCZ0およびDINCZ7は、それぞれ書き込みデータ信号DIN0、DIN1、DIN4、DIN5および書き込みデータ信号DIN2、DIN3、DIN6、DIN7として伝達される。８ビットのデータ圧縮試験の動作では、８ビットの入出力端子が１ビットに圧縮され、書き込みデータ信号DINCZ7は、全ての書き込みデータ信号DIN0〜7として伝達される。特に図示しないが、入出力データ信号DQ8〜15、DQ16〜23、DQ24〜31についても同じ選択回路５６で制御されている。

このSDRAMを評価するLSIテスタの評価基板は、１個のSDRAMに対して４ビット（DQ7、DQ15、DQ23、DQ31）または８ビット（DQ0、DQ7、DQ8、DQ15、DQ16、DQ23、DQ24、DQ31）の入出力チャネルを使用するだけで、SDRAMの読み書き動作試験を実行できる。例えば、４ビットのデータ圧縮試験を不良の救済試験（ウェーハ状態での試験）に適用することで、実際に不良が発生したブロックのワード線救済回路２２のみを使用して不良の救済ができる。したがって、データ圧縮試験を救済判定に適用した場合にも、救済効率（ワード線救済回路２２の使用効率）を低下させることなく、かつLSIテスタでの同時測定するSDRAMの数を増大することができる。なお、救済効率を向上するためには、データ圧縮試験で確認される不良が、ワード線救済回路２２の最小単位である一つのブロック内（例えばBLK0）に限定する必要がある。

８ビットのデータ圧縮試験を、組立後の最終試験に適用することで、最終試験のコストを低減できる。さらに、アクセス速度、消費電流等の電気的特性を測定する場合には、通常動作モードを使用できる。このように、試験工程に応じて最も効率のよい試験方法を選択し実行できる。また、DQの番号の異なるブロックBLK3、BLK4で使用するセンスアンプ３０およびプリチャージ回路３２を共有したため、制御回路５２のレイアウト面積を、従来に比べて大幅に低減できる。

図６は、本発明の半導体集積回路の第２の実施形態におけるデータ圧縮回路６０を示している。第１の実施形態と同一の回路については、同一の符号を付し、これら回路については、詳細な説明を省略する。この実施形態のSDRAMは、16ビットの入出力端子を備えている。

データ圧縮回路６０は、第１の実施形態のデータ圧縮回路５４を２つまとめた回路である。データ圧縮回路６０は、入出力データ信号DQ0〜DQ15に対応する16個のバッファ回路３８と、２個の選択回路６２と、試験用データである書き込みデータ信号DINを伝達するバッファ回路３８とを有している。入出力データ信号DQ0〜DQ7に対応する選択回路６２は、書き込みデータ信号DINCZ0〜DINCZ7、データ圧縮試験のイネーブル信号TEST4、TEST8、TEST、および書き込みデータ信号DINを受け、書き込みデータ信号DIN0〜DIN7を出力している。入出力データ信号DQ8〜DQ15に対応する選択回路６２は、書き込みデータ信号DINCZ8〜DINCZ15、データ圧縮試験のイネーブル信号TEST4、TEST8、TEST、および書き込みデータ信号DINを受け、書き込みデータ信号DIN8〜DIN15を出力している。イネーブル信号TEST4は、４ビットのデータ圧縮試験のときに高レベルになり、イネーブル信号TEST8は、８ビットのデータ圧縮試験のときに高レベルになり、イネーブル信号TESTは、16ビットのデータ圧縮試験のときに高レベルになる。すなわち、この実施形態のSDRAMは、３種類のデータ圧縮試験機能を有している。その他の構成は、入出力端子が16ビットであることを除き、第１の実施形態と同一である。入出力端子が16ビットであるため、例えば、図１に示したメモリコア５０において、グループＥ、Ｆ、Ｇ、ＨのDQ6〜DQ31は、グループＡ、Ｂ、Ｃ、Ｄとは別アドレスに対応している。

図７は、入出力データ信号DQ0〜DQ7に対応する選択回路６２の詳細を示している。なお、入出力データ信号DQ8〜DQ15に対応する選択回路６２の信号名を括弧内に示している。

選択回路６２は、書き込みデータ信号DINCZ0〜DINCZ7にそれぞれ対応する８個のスイッチ回路４２と、これ等スイッチ回路４２を制御するOR回路６２ａと、伝達回路６２ｂ、６２ｃ、６２ｄからなるスイッチ回路６３と、ラッチ回路６２ｅと、書き込みデータ信号DIN2、DIN3、DIN6、DIN7に対応するスイッチ回路４２に供給するデータ信号を選択するスイッチ回路６４とで構成されている。スイッチ回路６３、６４は、第１スイッチ回路に対応している。

伝達回路６２ｂ、６２ｃ、６２ｄは、CMOS伝達ゲートと、この伝達ゲートを制御するインバータとで構成されている。伝達回路６２ｂは、イネーブル信号TEST4が高レベルの時にオンし、書き込みデータ信号DINCZ0をラッチ回路６２ｅに伝達する。伝達回路６２ｃは、イネーブル信号TEST8が高レベルの時にオンし、書き込みデータ信号DINCZ7をラッチ回路６２ｅに伝達する。伝達回路６２ｄは、イネーブル信号TESTが高レベルの時にオンし、書き込みデータ信号DIN（DQ8）をラッチ回路６２ｅに伝達する。ラッチ６２ｅは、２個のインバータ６２ｆ、６２ｇの入力と出力とを互いに接続して構成されている。ラッチ回路６２ｅのインバータ６２ｇは、インバータ６２ｆに貫通電流が発生することを防止している。すなわち、ラッチ６２ｅが、インバータ６２ｆのみで構成された場合、スイッチ回路６３の伝達回路６２ｂ、６２ｃ、６２ｄの出力が高インピーダンスのとき、インバータ６２ｆの入力が不定になる。インバータ６２ｇは、この不定状態をなくしている。

スイッチ回路６４は、２個のCMOS伝達ゲートとインバータとで構成されている。スイッチ回路６４は、イネーブル信号TESTが高レベルの時に書き込みデータ信号DINの反転信号を出力し、イネーブル信号TESTが低レベルの時に書き込みデータ信号DINCZ7の反転信号を出力する回路である。

スイッチ回路４２のCMOS伝達ゲート（図示せず）は、イネーブル信号TEST4、TEST8、TESTのOR論理と同相の信号および逆相の信号で制御されている。すなわち、スイッチ回路４２は、イネーブル信号TEST4、TEST8、TESTが全て低レベル（通常の動作）のときに、端子D1で受けた信号を端子DOから出力する。スイッチ回路４２は、イネーブル信号TEST4、TEST8、TESTのいずれかが高レベル（４ビットのデータ圧縮試験、８ビットのデータ圧縮試験、16ビットのデータ圧縮試験のいずれか）のときに、端子D2で受けた信号を端子DOから出力する。書き込みデータ信号DIN0、DIN1、DIN4、DIN5に対応する選択回路４２の端子D2は、ラッチ６２ｅを介して、書き込みデータ信号DINCZ0、DINCZ7、DIN（DQ8）の反転信号のいずれかを受けている。書き込みデータ信号DIN2、DIN3、DIN6、DIN7に対応する選択回路４２の端子D2は、スイッチ回路６４を介して書き込みデータ信号DINCZ7の反転信号または書き込みデータ信号DINの反転信号を受けている。すなわち、通常の動作では、書き込みデータ信号DINCZ0〜7が、それぞれ書き込みデータ信号DIN0〜7として伝達される。

４ビットのデータ圧縮試験の動作では、４ビットの入出力データが１ビットに圧縮され、書き込みデータ信号DINCZ0の反転信号およびDINCZ7の反転信号は、それぞれ書き込みデータ信号DIN0、DIN1、DIN4、DIN5および書き込みデータ信号DIN2、DIN3、DIN6、DIN7として伝達される。このとき、入出力データ信号DQ8〜DQ15に対応する選択回路６２では、書き込みデータ信号DINCZ8の反転信号およびDINCZ15の反転信号は、それぞれ書き込みデータ信号DIN8、DIN9、DIN12、DIN13および書き込みデータ信号DIN10、DIN11、DIN14、DIN15として伝達される。４ビットのデータ圧縮試験は、第１の実施形態と同様に、救済判定等で使用される。

８ビットのデータ圧縮試験の動作では、８ビットの入出力データが１ビットに圧縮され、書き込みデータ信号DINCZ7の反転信号は、書き込みデータ信号DIN0〜7として伝達される。このとき、入出力データ信号DQ8〜DQ15に対応する選択回路６２では、書き込みデータ信号DINCZ15の反転信号は、書き込みデータ信号DIN8〜15として伝達される。８ビットのデータ圧縮試験は、組立後の最終試験等で使用される。

16ビットのデータ圧縮試験の動作では、16ビットの入出力データが１ビットに圧縮され、書き込みデータ信号DIN（DQ8）は、書き込みデータ信号DIN0〜7として伝達される。このとき、入出力データ信号DQ8〜DQ15に対応する選択回路６２においても、書き込みデータ信号DIN（DQ8）は、書き込みデータ信号DIN8〜15として伝達される。16ビットのデータ圧縮試験は、後述するウェーハバーンイン試験で使用される。

ここで、各選択回路６２には、通常動作で使用する書き込みデータ信号DINCZ8ではなく、試験専用のバッファ回路３８が出力する書き込みデータ信号DINが供給されている。このため、書き込みデータ信号DINCZ8の負荷は、他の書き込みデータ信号DINCZ0〜7、9〜15と同一になる。通常動作時に、書き込みデータ信号DINCZ8だけ、書き込みタイミングが遅れることはない。

図８は、ブロックBLK3、BLK4の間に形成される制御回路６６を示している。制御回路６６では、DQ0、DQ1、DQ14、DQ15に対応するデータ線スイッチ１８ａのゲートをNANDゲートが制御している。制御回路６６の他の構成は、図３に示した制御回路５２と同一である。NANDゲートは、一方の入力で制御信号BT3を受け、他方の入力で試験モード信号WBIXを受けている。試験モード信号WBIXは、ウェーハバーンイン試験時に活性化（低レベル）される信号である。この実施形態では、圧縮効率が最大の16ビットのデータ圧縮試験モードを利用して、ウェーハバーンイン試験が実行される。ウェーハバーンイン試験は、ウェーハ上の複数のSDRAMに、一括してバーンインを行う試験である。ウェーハバーンイン試験では、チップ上の試験パッドを使用してワード線等に直接高電圧を印加できるため、短時間で多くのSDRAMをスクリーニングできる。

ウェーハバーンイン試験では、チップ上の全てのメモリセルを選択するため、制御信号BT3、BT4は、全て高レベルになる。このとき、データ線スイッチ１８は、オフする。書き込みデータは、試験モード信号WBIXデータの低レベルを受けてオンするデータ線スイッチ１８ａを介してメモリセルに伝達される。すなわち、データ圧縮試験モードを利用してウェーハバーンイン試験が実行される。

この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、スイッチ回路６３とスイッチ回路４２との間に試験用データをラッチするラッチ回路６２ｅを備えた。このため、スイッチ回路６３の伝達回路６２ｂ、６２ｃ、６２ｄの出力が高インピーダンスのとき、インバータ６２ｆの入力が不定になることを防止でき、インバータ６２ｆに貫通電流が発生することを防止できる。

入出力データ信号DQ8を受け、受けた信号を書き込みデータ信号DINとしてスイッチ回路６２ｄ、６４に供給する専用のバッファ回路３８を備えた。このため、スイッチ回路４２に供給される書き込みデータ信号DINCZ0〜DINCZ15の負荷を全て同じにできる。この結果、データ圧縮試験モードで使用する特定のビット（DQ8）のスイッチ回路４２への供給タイミングがずれることを防止できる。

データ線スイッチ１８ａの制御に、試験モード信号WBIXの論理を加え、ウェーハバーンイン試験時に、データ線スイッチ１８ａをオンした。このため、一方の主データ線対MDLPを使用することで、他方の主データ線対MDLPに対応するブロックに対しても、入出力データを書き込むことができる。すなわち、ウェーハバーンイン試験を行う際に、書き込みデータを圧縮することができる。この結果、バーンイン試験において、書き込みデータを供給するためにチップ上のパッドに接続するプローブの本数を最小限にできる。

図９は、本発明の半導体集積回路の第３の実施形態を示している。第１の実施形態と同一の回路については、同一の符号を付し、これら回路については、詳細な説明を省略する。この実施形態では、第１の実施形態の制御回路５２にnMOSトランジスタ６８ａ、６８ｂを付加して制御回路６８が構成されている。nMOSトランジスタ６８ａ、６８ｂは、高レベルの試験モード信号WBIZを受けてオンし、主データ線対MDLPを副データ線対SDLPに接続する機能を有している。試験モード信号WBIZは、ウェーハバーンイン試験時に活性化（高レベル）される信号である。

この実施形態においても、上述した第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、nMOSトランジスタを追加することで制御回路６８が構成されるため、ブロックBLK3、BLK4の間のレイアウト面積を小さくすることができる。

なお、上述した第１の実施形態では、図５に示したように、スイッチ回路４２をCMOS伝達ゲートで構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図１０に示すように、スイッチ回路７０をクロックドインバータで構成してもよい。あるいは、図１１に示すように、クロックドインバータを有するスイッチ回路７２ａと、スイッチ回路７２ａの電源を利用したインバータを有するスイッチ回路７２ｂとを形成してもよい。スイッチ回路７２ａは、クロックドインバータにおける電源側のpMOSトランジスタおよびnMOSトランジスタのドレインから、電圧VD1、VS1、VD2、VS1をそれぞれ出力している。スイッチ回路７２ｂは、これ等電圧VD1、VS1、VD2、VS1をpMOSトランジスタ、nMOSトランジスタのソースでそれぞれ受けている。このため、スイッチ回路７２ｂにおいて制御用のpMOSトランジスタ、nMOSトランジスタを不要にできる。

上述した第１の実施形態では、データ線スイッチ１８をnMOS伝達ゲートで構成した例について述べた。本発明はかかる実施形態に限定されるものではない。レイアウト面積に余裕がある場合には、データ線スイッチ１８をCMOS伝達ゲートで構成してもよい。

上述した第１の実施形態では、データ圧縮試験時に書き込みデータDINCZ0
、DINCZ7を使用した例について述べた。本発明はかかる実施形態に限定されるものではない。書き込みデータに使用するビットは、任意に決めてよい。

上述した第２の実施形態では、DQ0、DQ1、DQ14、DQ15に対応する主データ線対MDLPをデータ線スイッチ１８ａを介して副データ線対SDLPに接続した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、DQ2、DQ3、DQ12、DQ13に対応する主データ線対MDLPをデータ線スイッチ１８ａを介して副データ線対SDLPに接続してもよく、DQ0、DQ1、DQ14、DQ15、およびDQ2、DQ3、DQ12、DQ13に対応する主データ線対MDLPを、それぞれデータ線スイッチ１８ａを介して副データ線対SDLPに接続してもよい。

上述した第２の実施形態では、２個のインバータの入力と出力とを接続してラッチ回路６２ｅを形成した例について述べた（図７）。本発明はかかる実施形態に限定されるものではない。例えば、一方のインバータをNANDゲートに置き換え、このNANDゲートの一方の入力にパワーオン時に活性化（低レベル）されるパワーオンリセット信号あるいはパワーオンリセット信号の論理を含む制御信号を供給してもよい。この結果、NANDゲートがリセット回路として動作し、パワーオン時にラッチ回路が確実に初期化される。また、貫通電流の発生を防止できる。

上述した第２の実施形態では、本発明をウェーハバーンイン試験に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、組立後のSDRAMのバーンイン試験に適用してもよい。

上述した第３の実施形態では、DQ0、DQ1、DQ14、DQ15に対応する主データ線対MDLPをnMOSトランジスタ６８ａ、６８ｂを介して副データ線対SDLPに接続した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、DQ2、DQ3、DQ12、DQ13に対応する主データ線対MDLPをnMOSトランジスタ６８ａ、６８ｂを介して副データ線対SDLPに接続してもよく、DQ0、DQ1、DQ14、DQ15、およびDQ2、DQ3、DQ12、DQ13に対応する主データ線対MDLPを、それぞれnMOSトランジスタ６８ａ、６８ｂを介して副データ線対SDLPに接続してもよい。

上述した実施形態では、本発明を、１６本または３２本の入出力端子を有するSDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、６４本またはそれ以上の入出力端子を有するSDRAMに適用してもよい。

上述した実施形態では、本発明をSDRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック非同期式の通常のDRAM、SRAMに適用してもよい。あるいは、DRAMのメモリコアを内蔵したシステムLSIに適用してもよい。

また、本発明が適用される半導体製造プロセスは、CMOSプロセスに限られず、Bi-CMOSプロセスでもよい。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

第１の実施形態におけるメモリコアを示すレイアウト図である。 図１の要部の詳細を示すレイアウト図である。 ブロックの間に形成される制御回路を示す回路図である。 第１の実施形態におけるデータ圧縮回路を示すブロック図である。 図４の選択回路の詳細を示す回路図である。 第２の実施形態におけるデータ圧縮回路を示すブロック図である。 図６の選択回路の詳細を示す回路図である。 第２の実施形態におけるブロックの間に形成される制御回路を示す回路図である。 第３の実施形態におけるブロックの間に形成される制御回路を示す回路図である。 選択回路の別の例を示す回路図である。 選択回路の別の例を示す回路図である。 従来のSDRAMのメモリコアを示すレイアウト図である。 図１１の要部の詳細を示すレイアウト図である。 従来のSDRAMにおけるブロックの間に形成される制御回路を示す回路図である。 従来のSDRAMにおける別のブロックの間に形成される制御回路を示す回路図である。 従来のSDRAMにおけるデータ圧縮回路を示すブロック図である。 図１６の選択回路の詳細を示す回路図である。

符号の説明

１２ メモリセルアレイ
１４ コラムデコーダ
１６ ロウデコーダ
１８ データ線スイッチ
１８ａ データ線スイッチ
２０ コラム線スイッチ
２２ ワード線救済回路
２４ ビット線救済回路
２６ 制御回路
２８ ビット線スイッチ
３０ センスアンプ
３２ プリチャージ回路
３８ バッファ回路
４２ スイッチ回路
４２ａ、４２ｂ CMOS伝達ゲート
５０ メモリコア
５２ 制御回路
５４ データ圧縮回路
５６ 選択回路
５６ａ OR回路
５６ｂ インバータ
５８ スイッチ回路
６０ データ圧縮回路
６２ 選択回路
６２ａ OR回路
６２ｂ、６２ｃ、６２ｄ 伝達回路
６２ｅ ラッチ回路
６３ スイッチ回路
６４ スイッチ回路
６６ 制御回路
６８ 制御回路
６８ａ、６８ｂ nMOSトランジスタ
７０ スイッチ回路
７２ａ、７２ｂ スイッチ回路
BLK0〜BLK7 ブロック
BLP ビット線対
BRS プリチャージ信号
BT3、BT4 制御信号
CL コラム線選択信号
DIN0〜DIN7 書き込みデータ信号
DINCZ0〜DINCZ7 書き込みデータ信号
DQ0〜DQ7 入出力データ信号
MDLP 主データ線対
SDLP 副データ線対
SHBLP 共有ビット線対
TEST4、TEST8、TEST イネーブル信号
WBIX、WBIZ 試験モード信号
WL ワード線

Claims (5)

1. 読み出したデータを出力するための第１および第２端子と、
   前記第１および第２端子にそれぞれ対応し、前記読み出したデータを前記第１および第２端子に伝達するための第１および第２データバス線と、
   前記第１および第２データバス線にそれぞれ対応する第１および第２メモリセルアレイ領域と、
   前記第１および第２メモリセルアレイ領域に共有され、選択された前記第１および第２メモリセルアレイ領域の一つからのデータを増幅するセンスアンプと、
   前記第１および第２メモリセルアレイ領域の選択に対応して、前記センスアンプを前記第１および第２データバス線に選択的に接続する第１および第２データ線スイッチとを備えたことを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記センスアンプに接続される共有ビット線と、
   前記第１および第２メモリセルアレイ領域を前記共有ビット線にそれぞれ接続するための第１および第２ビット線スイッチとを備え、
   前記第１および第２メモリセルアレイ領域の一方に対応する前記第１および第２ビット線スイッチの一方を活性化するメモリセルアレイ領域選択信号は、前記第１および第２メモリセルアレイ領域の他方に対応する前記第１および第２データ線スイッチの他方を非活性化するために使用されることを特徴とする半導体集積回路。
3. 請求項１または請求項２記載の半導体集積回路において、
   前記第１および第２ビット線スイッチを同時にオンし、前記第１および第２メモリセルアレイ領域に一括して入出力データを書き込む試験モードを備え、
   前記第１および第２メモリセルアレイ領域にそれぞれ対応する前記第１および第２データ線スイッチの少なくとも一方は、前記試験モード時にオンすることを特徴とする半導体集積回路。
4. 請求項３記載の半導体集積回路において、
   前記試験モードは、前記第１および第２メモリセルアレイ領域の全てのメモリセルを選択し、該メモリセルにストレスを与えるバーンイン試験モードであることを特徴とする半導体集積回路。
5. 請求項１ないし請求項４のいずれか１項記載の半導体集積回路において、
   前記第１および第２メモリセルアレイ領域は、互いに同時に選択されない関係にあるメモリセルアレイ領域であることを特徴とする半導体集積回路。

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