KR100699827B1 - 메모리 모듈 - Google Patents

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이준희
최희주
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Abstract

메모리 모듈이 개시된다. 본 발명의 실시예에 따른 메모리 모듈은 복수개의 메모리 칩들, 제 1 모듈 NC 핀, 제 2 모듈 NC 핀을 구비한다. 제 1 모듈 NC 핀은 테스트 모드 신호를 수신하여 상기 메모리 칩들 각각의 제 1 NC(No Connection) 핀으로 인가한다. 제 2 모듈 NC 핀은 상기 메모리 칩들 각각의 제 2 NC 핀으로부터 상기 메모리 칩이 결함 칩인지 정상 칩인지를 나타내는 테스트 결과 신호를 수신한다. 상기 메모리 칩들 각각은 내부의 서로 다른 메모리 블록을 동시에 테스트하고 상기 테스트 결과 신호를 상기 제 2NC 핀을 통하여 출력하며, 상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력한다. 상기 메모리 칩들 각각은 N 비트의 메모리 셀들을 테스트하고 N/2 비트의 메모리 셀들에 대응되는 상기 테스트 데이터를 출력한다. 상기 서로 다른 메모리 블록들은 동일한 뱅크(bank) 내부에 배치된다. 본 발명에 따른 메모리 모듈은 기입한 테스트 데이터를 다시 독출 함으로써 실장 테스트에 적합하며 테스트 시간을 감소시킬 수 있는 장점이 있다.

Description

메모리 모듈{Memory module}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 반도체 메모리 소자의 병렬 테스트 장치를 설명하는 도면이다.

도 2는 본 발명의 실시예에 따른 메모리 모듈을 설명하는 도면이다.

도 3(a)는 도 2의 메모리 칩이 핀(pin) 구조인 경우를 설명하는 도면이다.

도 3(b)는 도 2의 메모리 칩이 볼(ball) 구조인 경우를 설명하는 도면이다.

도 4는 본 발명의 실시예에 따른 도 2의 메모리 모듈 내부의 메모리 칩의 내부 구조를 설명하는 회로도이다.

도 5는 본 발명의 다른 실시예에 따른 도 2의 메모리 모듈 내부의 메모리 칩의 내부 구조를 설명하는 회로도이다.

도 6은 본 발명의 다른 실시예에 따른 메모리 장치를 설명하는 도면이다.

도 7은 도 6의 메모리 장치를 복수개 구비하는 메모리 모듈을 설명하는 도면이다.

본 발명은 메모리 모듈에 관한 것으로서, 특히 동일한 뱅크(bank)에 있는 두 개 이상의 메모리 셀들을 동시에 테스트할 수 있는 메모리 구조를 가지는 메모리 모듈에 관한 것이다.

도 1은 종래의 반도체 메모리 소자의 병렬 테스트 장치를 설명하는 도면이다.

종래의 반도체 메모리 소자의 병렬 테스트 장치(100)는 메모리 뱅크(10), 앰프 블록(20) 글로벌 입출력 라인(GIO), 비교부(30) 및 출력 버퍼부(40)를 구비한다. 앰프 블록(20)은 메모리 뱅크(10)의 각 메모리 셀로부터 수신된 데이터를 증폭한다.

증폭된 데이터는 글로벌 입출력 라인(GIO)을 통하여 비교부(30)로 인가되고 비교부(30)는 데이터를 비교하여 그 결과를 출력한다. 비교부(30)는 배타적 논리합 수단들(미도시)을 구비하며, 배타적 논리합 수단들은 칼럼 라인(CD0 ~ CD3)에 의하여 선택된 4비트씩의 데이터를 각각 수신하여 비교한다.

데이터가 모두 동일하면 배타적 논리합 수단들은 논리 "0"을 출력하고 하나의 데이터라도 나머지 3개의 데이터와 다르면 배타적 논리합 수단들은 논리 "1"을 출력한다.

비교부(30)에서 출력된 배타적 논리합 수단들의 출력은 출력 버퍼부(40)를 통하여 외부의 테스트 장치(미도시)로 인가되며 테스트 장치는 메모리 셀의 불량 또는 정상 여부를 판단한다.

이와 같이, 종래의 병렬 테스트 장치(100)는 특정 뱅크의 메모리 셀의 데이터를 일반적인 독출 동작을 통하여 읽어낸 후 테스트가 수행되는데, 일반적인 독출 동작에서 한번에 독출 할 수 있는 데이터의 수는 제한적이다.

따라서, 메모리 집적도의 증가에 따라 실장에서의 테스트 시간 및 테스트 비용이 증가하는 문제가 있다.

또한, 메모리 제품을 생산하는 생산 부서에서의 실장 테스트는 테스트를 위하여 메모리 셀에 기입한 테스트 데이터를 그대로 독출하여 모든 출력 패드(미도시)에서 동시에 출력해야 하지만 종래의 병렬 테스트 장치(100)는 기입한 테스트 데이터를 그대로 독출 할 수 없는 문제가 있다.

본 발명이 이루고자하는 기술적 과제는 동일한 뱅크의 두 개 이상의 메모리 셀을 동시에 테스트할 수 있는 구조를 가지는 메모리 모듈을 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 모듈은 복수개의 메모리 칩들, 제 1 모듈 NC 핀, 제 2 모듈 NC 핀을 구비한다.

제 1 모듈 NC 핀은 테스트 모드 신호를 수신하여 상기 메모리 칩들 각각의 제 1 NC(No Connection) 핀으로 인가한다. 제 2 모듈 NC 핀은 상기 메모리 칩들 각각의 제 2 NC 핀으로부터 상기 메모리 칩이 결함 칩인지 정상 칩인지를 나타내는 테스트 결과 신호를 수신한다.

상기 메모리 칩들 각각은 내부의 서로 다른 메모리 블록을 동시에 테스트하 고 상기 테스트 결과 신호를 상기 제 2NC 핀을 통하여 출력하며, 상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력한다.

상기 메모리 칩들 각각은 N 비트의 메모리 셀들을 테스트하고 N/2 비트의 메모리 셀들에 대응되는 상기 테스트 데이터를 출력한다. 상기 서로 다른 메모리 블록들은 동일한 뱅크(bank) 내부에 배치된다.

상기 테스트 모드 신호는 MRS(Mode Register Set)에 의하여 발생된다. 또는 상기 테스트 모드 신호는 일정한 전압 레벨을 가지는 직류 전압이다.

상기 각각의 메모리 칩은 제 1 및 제 2 메모리 블록, 센스 앰프 및 비교부를 구비한다.

센스 앰프는 상기 제 1 및 제 2 메모리 블록에 기입된 테스트 데이터를 증폭하여 출력한다. 비교부는 상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터가 동일한지 다른지를 비교하여 상기 테스트 결과 신호를 발생하고, 상기 제 1 메모리 블록의 테스트 데이터를 출력한다.

상기 비교부는 제 1 비교 수단들 및 제 2 비교 수단들을 구비한다. 제 1 비교 수단들은 상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터를 비교한다.

제 2 비교 수단들은 상기 제 1 비교 수단들의 출력들을 비교하여 상기 테스트 결과 신호를 발생한다. 상기 제 1 및 제 2 비교 수단들은 배타적 논리합 수단(EXCLUSIVE OR GATE)일 수 있다.

상기 테스트 결과 신호가 제 1 레벨이면 상기 테스트 결과 신호를 발생하는 메모리 칩은 결함 칩이고 제 2 레벨이면 상기 테스트 결과 신호를 발생하는 메모리 칩은 정상 칩이다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 모듈은 복수개의 메모리 칩들 및 제 1 모듈 NC 핀을 구비한다.

제 1 모듈 NC 핀은 테스트 모드 신호를 수신하여 상기 메모리 칩들 각각의 제 1 NC(No Connection) 핀으로 인가한다. 상기 메모리 칩들 각각은 내부의 서로 다른 메모리 블록을 동시에 테스트하고, 상기 각각의 메모리 칩이 정상 칩이면 상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력하고, 결함 칩이면 결함 신호를 출력한다.

상기 각각의 메모리 칩은 제 1 및 제 2 메모리 블록, 센스 앰프 및 비교부를 구비한다.

센스 앰프는 상기 제 1 및 제 2 메모리 블록에 기입된 테스트 데이터를 증폭하여 출력한다. 비교부는 상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터가 동일한지 다른지를 비교하고 비교 결과에 응답하여 상기 테스트 데이터를 출력하거나 또는 상기 결함 신호를 출력한다.

상기 비교부는 제 1 비교 수단들 및 출력부들을 구비한다.

제 1 비교 수단들은 상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터를 비교 한다.

출력부들은 상기 제 1 비교 수단들의 출력이 제 1 레벨이면 상기 결함 신호를 발생하고 상기 제 1 비교 수단들의 출력이 제 2 레벨이면 상기 테스트 데이터를 발생한다.

상기 출력부들은 각각 상기 제 1 비교 수단들에 응답하여 상기 테스트 데이터를 출력하는 피모스 트랜지스터들 및 상기 제 1 비교 수단들에 응답하여 상기 결함 신호를 출력하는 엔모스 트랜지스터들을 구비한다.

상기 결함 신호는 전원 전압 레벨 또는 접지 전압 레벨이거나 일정한 전압 레벨을 가진다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 적어도 하나의 제 1 메모리 블록 및 적어도 하나의 제 2 메모리 블록 및 테스트 모드인 경우, 상기 적어도 하나의 제 1 메모리 블록에 저장된 테스트 데이터와 상기 적어도 하나의 제 2 메모리 블록에 저장된 테스트 데이터가 동일한지 다른지를 비교하여 테스트 결과 신호를 발생하는 비교부를 구비한다.

상기 비교부는 상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하면 상기 제 1 메모리 블록에 저장된 테스트 데이터 및 상기 제 2 메모리 블록에 저장된 테스트 데이터 중 하나를 출력한다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 모듈은 복수개의 메모리 칩들 및 테스트 모드 신호를 수신하여 상기 메모리 칩들 각 각의 제 1 NC(No Connection) 핀으로 인가하는 제 1 모듈 NC 핀을 구비한다.

상기 메모리 칩들 각각은 내부의 서로 다른 메모리 블록을 동시에 테스트하고 테스트 된 메모리 칩이 정상 칩이면 상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명의 실시예에 따른 메모리 모듈을 설명하는 도면이다.

도 3(a)는 도 2의 메모리 칩이 핀(pin) 구조인 경우를 설명하는 도면이다.

도 3(b)는 도 2의 메모리 칩이 볼(ball) 구조인 경우를 설명하는 도면이다.

도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 메모리 모듈(200)은 복수개의 메모리 칩들(CP1, CP2 ~ CPn), 제 1 모듈 NC 핀(M_NC1) 및 제 2 모듈 NC 핀(M_NC2)을 구비한다.

제 1 모듈 NC 핀(M_NC1)은 테스트 모드 신호(TMODE)를 수신하여 메모리 칩들(CP1, CP2 ~ CPn) 각각의 제 1 NC(No Connection) 핀(P_NC1)으로 인가한다. 제 2 모듈 NC 핀(M_NC2)은 메모리 칩들(CP1, CP2 ~ CPn) 각각의 제 2 NC 핀(P_NC2)으로부터 메모리 칩이 결함 칩인지 정상 칩인지를 나타내는 테스트 결과 신호(TRST)를 수신한다.

메모리 칩들(CP1, CP2 ~ CPn) 각각은 내부의 서로 다른 메모리 블록(미도시)을 동시에 테스트하고 테스트 결과 신호(TRST)를 제 2 NC 핀(P_NC2)을 통하여 출력하며, 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력한다.

본 발명은 동일한 뱅크의 두 개 이상의 메모리 블록으로부터 워드 라인을 보통의 테스트 방법보다 2배 이상 활성화(enable) 시켜 메모리 셀들에 한 번에 기입 및 독출(write/read)동작을 수행하여 테스트되는 메모리 셀들의 수를 종래에 비하여 2배 이상 증가시킴으로써 테스트 시간을 줄인다.

테스트 모드 신호(TMODE)는 메모리 모듈(200)에 장착되는 메모리 칩들을 테스트하는 경우 제 1 모듈 NC 핀(M_NC1)을 통하여 각각의 메모리 칩들(CP1, CP2 ~ CPn)의 제 1 NC 핀(P_NC1)으로 인가된다. 각각의 메모리 칩(CP1, CP2 ~ CPn)은 동일한 뱅크 내부의 서로 다른 메모리 블록의 두 개 이상의 메모리 셀들(미도시)이 동시에 테스트된다.

즉, 두 개 이상의 메모리 셀들(미도시)에 테스트 데이터가 동시에 기입된다. 그리고 기입된 테스트 데이터는 독출 동작에 의해서 각각의 메모리 칩(CP1, CP2 ~ CPn)의 출력 핀(미도시)을 통하여 메모리 모듈(200)의 출력 핀(미도시)으로 출력된다.

또한, 테스트 데이터가 출력되는 것과 별도로 메모리 칩(CP1, CP2 ~ CPn)이 결함 칩인지 정상 칩인지에 관한 정보를 가지는 테스트 결과 신호(TRST)가 메모리 칩(CP1, CP2 ~ CPn)의 제 2 NC 핀(P_NC2)을 통하여 메모리 모듈(200)의 제 2 모듈 NC 핀(M_NC2)으로 출력된다. 각각의 메모리 칩(CP1, CP2 ~ CPn)의 테스트 동작에 대해서는 후술된다.

도 2의 메모리 모듈(200)은 활성화된 테스트 모드 신호(TMODE)가 입력되면 상술된 테스트 동작을 수행하고 테스트 모드 신호(TMODE)가 비활성화 되면 한번에 하나의 메모리 셀이 테스트되는 보통의 테스트 동작을 수행한다.

테스트 모드 신호(TMODE)는 MRS(Mode Register Set)에 의하여 발생될 수 있다. 즉, 미리 설정된 MRS가 발생되면 메모리 모듈(200)은 상술된 테스트 동작을 수행한다.

또한, 테스트 모드 신호(TMODE)는 일정한 전압 레벨을 가지는 직류 전압일 수 있다. 즉, 각각의 메모리 칩(CP1, CP2 ~ CPn)의 제 1 NC 핀(P_NC1)에 5V의 하이 레벨 전압을 인가하면 메모리 모듈(200)의 메모리 칩들(CP1, CP2 ~ CPn)이 상술된 테스트 동작을 수행한다. 그리고, 제 1 NC 핀(P_NC1)에 0V의 로우 레벨 전압을 인가하면 메모리 칩들(CP1, CP2 ~ CPn)은 보통의 테스트 동작을 수행한다.

도 4는 본 발명의 실시예에 따른 도 2의 메모리 칩의 내부 구조를 설명하는 회로도이다.

도 4를 참조하면, 메모리 칩(400)은 제 1 및 제 2 메모리 블록(410, 420), 센스 앰프(430) 및 비교부(440)를 구비한다.

도 2의 메모리 모듈(200)에는 복수개의 메모리 칩들(CP1, CP2 ~ CPn)이 장착되며 모두 동일한 내부 구조를 가지므로 설명의 편의를 위하여 하나의 메모리 칩의 내부 구조만을 설명한다. 메모리 칩(400)은 메모리 칩들(CP1, CP2 ~ CPn) 중 하나의 메모리 칩이다.

메모리 칩(400)은 내부의 서로 다른 메모리 블록을 동시에 테스트하고 테스트 결과 신호(TRST)를 제 2 NC 핀(P_NC2)을 통하여 출력하며, 상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력한다.

메모리 칩(400)의 내부 메모리는 복수개의 뱅크(bank)(미도시)로 나뉘어진다. 하나의 뱅크는 복수개의 메모리 블록들을 구비한다. 도 4에는 복수개의 메모리 블록들 중 제 1 및 제 2 메모리 블록(410, 420)만이 도시된다.

메모리 블록들은 한번에 4비트의 데이터를 출력하는 x4 메모리 블록이거나 한번에 8비트의 데이터를 출력하는 x8 메모리 블록이거나 한번에 16비트의 데이터를 출력하는 x16 메모리 블록일 수 있다.

본 발명의 실시예에 따른 메모리 칩(400) 내부의 메모리 블록들은 x4 메모리 블록들과 x8 메모리 블록들 또는 x16 메모리 블록들을 모두 구비한다. 도 4에 도시된 제 1 및 제 2 메모리 블록(410, 420)은 설명의 편의를 위하여 x8 메모리 블록인 것으로 도시한다.

센스 앰프(430)는 제 1 및 제 2 메모리 블록(410, 420)에 기입된 테스트 데이터(TD11 ~ TD18, TD21 ~ TD28)를 증폭하여 출력한다. 비교부(440)는 제 1 메모리 블록(410)의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 제 2 메모리 블록(420)의 테스트 데이터가 동일한지 다른지를 비교하여 테스트 결과 신호(TRST)를 발생하고, 제 1 메모리 블록(410)의 테스트 데이터(TD11, TD12 ~ TD17, TD18)를 출력한다.

테스트 모드 신호(TMODE)가 제 1 모듈 NC 핀(M_NC1)을 통하여 메모리 칩(400)의 제 1 NC 핀(P_NC1)으로 입력되면 보통의 테스트 동작의 경우보다 2배 이상의 워드 라인이 활성화 된다. 제 1 및 제 2 메모리 블록(410, 420)에 테스트 데이터가 동시에 각각 8 비트씩 기입된다.

그리고 제 1 및 제 2 메모리 블록(410, 420)은 대응되는 데이터 입출력 라인을 통하여 테스트 데이터(TD11 ~ TD18, TD21 ~ TD28)를 센스 앰프(430)로 인가하고 센스 앰프(430)는 테스트 데이터(TD11 ~ TD18, TD21 ~ TD28)를 CMOS(complementary metal-oxide semiconductor) 레벨로 증폭하여 출력한다.

메모리 칩(400)은 N 비트의 메모리 셀들을 테스트하고 N/2 비트의 메모리 셀들에 대응되는 테스트 데이터를 출력한다. 즉, 도 4에서, 제 1 및 제 2 메모리 블록(410, 420)의 16 비트의 메모리 셀들이 동시에 테스트되지만 제 1 메모리 블록(410)의 8비트의 테스트 데이터만이 출력된다. 이에 대해서는 후술된다.

비교부(440)는 제 1 비교 수단들(XOR11 ~ XOR18) 및 제 2 비교 수단들(XOR21, XOR22, XOR23)을 구비한다. 제 1 비교 수단들(XOR11 ~ XOR18)은 제 1 메모리 블록(410)의 임의의 테스트 데이터와 임의의 테스트 데이터에 대응되는 제 2 메모리 블록(420)의 테스트 데이터를 비교한다.

제 2 비교 수단들(XOR21, XOR22, XOR23)은 제 1 비교 수단들(XOR11 ~ XOR18)의 출력들을 비교하여 테스트 결과 신호(TRST)를 발생한다. 제 1 및 제 2 비교 수단들(XOR11 ~ XOR18, XOR21, XOR22, XOR23)은 배타적 논리합 수단(EXCLUSIVE OR GATE)일 수 있다.

제 1 및 제 2 메모리 블록(410, 420)에 기입된 테스트 데이터들(TD11 ~ TD18, TD21 ~ TD28)이 센스 앰프(430)로 출력된다. 비교부(440)의 제 1 비교 수단들(XOR11 ~ XOR18)은 배타적 논리합 수단들이다. 제 1 비교 수단들(XOR11 ~ XOR18)은 제 1 메모리 블록(410)의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 제 2 메모리 블록(420)의 테스트 데이터를 비교한다.

즉, 제 1 배타적 논리합 수단(XOR11)은 제 1 메모리 블록(410)에서 출력되는 제 1 테스트 데이터(TD11)와 제 2 메모리 블록(420)에서 출력되는 제 1 테스트 데이터(TD21)를 비교한다. 두 개의 제 1 테스트 데이터들(TD11, TD21)이 서로 동일하면 제 1 배타적 논리합 수단(XOR11)은 "0"을 출력하고 서로 다르면 "1"을 출력한다.

제 2 배타적 논리합 수단(XOR12)은 제 1 메모리 블록(410)에서 출력되는 제 2 테스트 데이터(TD12)와 제 2 메모리 블록(420)에서 출력되는 제 2 테스트 데이터(TD22)를 비교한다. 두 개의 제 2 테스트 데이터들(TD12, TD22)이 서로 동일하면 제 2 배타적 논리합 수단()은 "0"을 출력하고 서로 다르면 "1"을 출력한다.

이와 같은 동작이 제 1 비교 수단들(XOR11 ~ XOR18) 모두에서 수행된다. 제 1 및 제 2 메모리 블록(410, 420)을 동시에 테스트하기 위하여 동일한 테스트 데이터를 기입한다. 따라서 제 1 비교 수단들(XOR11 ~ XOR18)에서 출력되는 값이 모두 "0"이면 제 1 및 제 2 메모리 블록(410, 420)은 정상 칩임을 알 수 있다.

제 1 비교 수단들(XOR11 ~ XOR18)에서 출력되는 값들 중 하나라도 "1"이 있 다면 제 1 및 제 2 메모리 블록(410, 420)을 구비하는 메모리 칩은 결함 칩임을 알 수 있다.

제 2 비교 수단들(XOR21, XOR22, XOR23)은 제 1 비교 수단들(XOR11 ~ XOR18)의 출력을 비교한다. 제 2 비교 수단들(XOR21, XOR22, XOR23)은 세 개의 배타적 논리합 수단들을 구비한다. 배타적 논리합 수단(XOR21)은 제 1 비교 수단들(XOR11 ~ XOR18)인 제 1 내지 제 4 배타적 논리합 수단(XOR11, XOR12, XOR13, XOR14)의 출력을 비교한다.

배타적 논리합 수단(XOR22)은 제 1 비교 수단들(XOR11 ~ XOR18)인 제 5 내지 제 8 배타적 논리합 수단(XOR15, XOR16, XOR17, XOR18)의 출력을 비교한다. 배타적 논리합 수단(XOR23)은 배타적 논리합 수단들(XOR21, XOR22)의 출력을 비교하여 테스트 결과 신호(TRST)를 출력한다.

제 1 내지 제 4 배타적 논리합 수단(XOR11, XOR12, XOR13, XOR14)의 출력이 모두 "0"으로 동일하면 배타적 논리합 수단(XOR21)의 출력도 "0"이다. 그러나 제 1 내지 제 4 배타적 논리합 수단(XOR11, XOR12, XOR13, XOR14)의 출력들 중 하나라도 "1"이 있으면 배타적 논리합 수단(XOR21)의 출력도 "1"이 된다.

제 2 비교 수단들(XOR21, XOR22, XOR23)은 메모리 칩(400)이 결함 칩인지 정상 칩인지를 나타내는 테스트 결과 신호(TRST)를 출력하기 위한 수단들이다. 즉, 제 1 비교 수단들(XOR11 ~ XOR18)의 출력들 중 하나라도 "1"이 있다면 배타적 논리합 수단(XOR23)에서 출력되는 테스트 결과 신호(TRST)도 "1"이 된다.

제 2 비교 수단들(XOR21, XOR22, XOR23)은 제 1 비교 수단들(XOR11 ~ XOR18) 의 출력들 중 하나라도 "1"이 존재하면 테스트 결과 신호(TRST)를 "1"로 출력하고 제 1 비교 수단들(XOR11 ~ XOR18)의 출력들이 모두"0"이라면 테스트 결과 신호(TRST)를 "0"으로 출력한다.

테스트 결과 신호(TRST)가 "1"이면 테스트 결과 신호(TRST)를 발생하는 메모리 칩(400)은 결함 칩이고 "0"이면 테스트 결과 신호(TRST)를 발생하는 메모리 칩(400)은 정상 칩이다. 테스트 결과 신호(TRST)는 메모리 칩(400)의 제 1 NC 핀(P_NC1)을 통하여 메모리 모듈(200)의 제 1 모듈 NC 핀(M_NC1)으로 출력된다.

비교부(440)는 제 1 메모리 블록(410)의 테스트 데이터들(TD11, TD12 ~ TD17, TD18)도 출력한다. 종래의 병렬 테스트 장치는(100) 메모리 칩이 결함 칩인지 정상 칩인지만 판단이 가능하였으나 본 발명의 메모리 모듈(200)은 테스트 데이터를 그대로 독출하여 외부에서 분석할 수 있다.

비교부(440)는 제 1 메모리 블록(410)에서 출력되는 테스트 데이터들(TD11, TD12 ~ TD17, TD18)이 제 1 비교 수단들(XOR11 ~ XOR18)로 인가되기 전에 제 1 메모리 블록(410)의 테스트 데이터들(TD11, TD12 ~ TD17, TD18)을 외부의 출력 핀(미도시)을 통하여 출력한다.

메모리 칩(400)외부로 출력되는 테스트 데이터는 제 1 메모리 블록(410)의 테스트 데이터들(TD11, TD12 ~ TD17, TD18)이지만 메모리 칩(400) 내부에서는 제 1 및 제 2 메모리 블록(410, 420)이 동시에 테스트된다.

도 4의 메모리 칩(400)에는 제 1 및 제 2 메모리 블록들(410, 420)만 도시되었으나 메모리 칩(400)은 메모리 블록들을 복수 개 구비할 수 있으며 더 많은 수의 메모리 블록들이 동시에 테스트 될 수 있다.

메모리 칩(400) 내부의 N 비트의 메모리 셀들을 한번에 테스트하여도 외부로는 N/2 비트의 테스트 데이터가 출력된다. 반대로 설명하면, 한번에 N/2 비트의 메모리 셀을 테스트할 수 있는 테스트 장치(미도시)를 이용하여 N 비트의 메모리 셀을 테스트 할 수 있다.

좀 더 설명하면, 256MB 테스트 장치를 이용하여 본 발명의 실시예에 따른 내부 구조를 가지는 512MB의 메모리 칩들을 테스트할 수 있다. 따라서, 테스트 시간이 감소될 수 있다.

도 5는 본 발명의 다른 실시예에 따른 도 2의 메모리 칩의 내부 구조를 설명하는 회로도이다.

도 5의 내부 구조를 가지는 메모리 칩이 장착되는 메모리 모듈(미도시)은 제 1 모듈 NC 핀(미도시)을 구비한다. 제 1 모듈 NC 핀은 도 2의 메모리 모듈(200)의 제 1 모듈 NC 핀(M_NC1)과 동일한 기능을 수행한다. 즉, 테스트 모드 신호(TMODE)를 도 5의 구조를 가지는 메모리 칩들로 인가한다.

그러나, 도 5의 내부 구조를 가지는 메모리 칩이 장착되는 메모리 모듈은 도 2의 메모리 모듈(200)과 달리 제 2 모듈 NC 핀(M_NC2)을 구비하지 않는다. 도 2의 메모리 모듈(200)의 제 2 모듈 NC 핀(M_NC2)은 테스트 결과 신호(TRST)를 출력한다. 그러나 도 5의 내부 구조를 가지는 메모리 칩이 장착되는 메모리 모듈은 테스트 결과 신호를 출력하지 않는다.

도 5의 내부 구조를 가지는 메모리 칩(500)은 도 4의 메모리 칩(400)과 비교 부(540)의 회로 구성 및 동작에 차이가 있다. 따라서, 비교부(540)의 회로 구성 및 동작을 중심으로 설명한다.

도 5의 내부 구조를 가지는 메모리 칩(500)이 정상 칩인 경우 메모리 칩(500)은 출력 핀(미도시)들을 통하여 제 1 메모리 블록(510)의 테스트 데이터들(TD11, TD12 ~ TD17, TD18)을 출력한다. 메모리 칩(500)이 결함 칩인 경우 메모리 칩(500)은 출력 핀(미도시)들을 통하여 결함 신호(FS)를 출력한다.

결함 신호(FS)는 전원 전압 레벨 또는 접지 전압 레벨이거나 일정한 전압 레벨을 가진다.

비교부(540)는 제 1 메모리 블록(510)의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 제 2 메모리 블록(520)의 테스트 데이터가 동일한지 다른지를 비교하고 비교 결과에 응답하여 테스트 데이터를 출력하거나 또는 결함 신호(FS)를 출력한다.

비교부(540)는 제 1 비교 수단들(XOR11 ~ XOR18) 및 출력부들(OUT1, OUT2 ~ OUT8)을 구비한다. 제 1 비교 수단들(XOR11 ~ XOR18)은 제 1 메모리 블록(510)의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 제 2 메모리 블록(520)의 테스트 데이터를 비교한다.

출력부들(OUT1, OUT2 ~ OUT8)은 제 1 비교 수단들(XOR11 ~ XOR18)의 출력이 제 1 레벨이면 결함 신호(FS)를 발생하고 제 1 비교 수단들(XOR11 ~ XOR18)의 출력이 제 2 레벨이면 제 1 메모리 블록(410)에서 출력되는 테스트 데이터(TD11 ~ TD18)를 발생한다.

제 1 비교 수단들(XOR11 ~ XOR18)은 도 4의 메모리 칩(400)의 제 1 비교 수단들(XOR11 ~ XOR18)과 동일한 기능을 하므로 설명을 생략한다.

메모리 칩(500)이 정상 칩이면 제 1 비교 수단들(XOR11 ~ XOR18)은 "0"을 출력하고 결함 칩이면 제 1 비교 수단들(XOR11 ~ XOR18)은 "1"을 출력한다. 제 1 비교 수단들(XOR11 ~ XOR18)의 출력은 대응되는 출력부들(OUT1, OUT2 ~ OUT8)로 인가된다.

출력부들(OUT1, OUT2 ~ OUT8)은 대응되는 제 1 비교 수단들(XOR11 ~ XOR18)의 출력에 응답하여 테스트 데이터를 출력하는 피모스 트랜지스터들(PTR) 및 제 1 비교 수단들(XOR11 ~ XOR18)에 응답하여 결함 신호(FS)를 출력하는 엔모스 트랜지스터들(NTR)을 구비한다.

출력부들(OUT1, OUT2 ~ OUT8) 중 제 1 출력부(OUT1)를 살펴보면, 피모스 트랜지스터(PTR)의 제 1 단이 제 1 배타적 논리합 수단(XOR11)의 입력 단 중 제 1 메모리 블록(510)에서 출력되는 제 1 테스트 데이터(TD11)가 인가되는 입력 단에 연결되고 제 2 단으로 제 1 메모리 블록(510)의 제 1 테스트 데이터(TD11)가 출력된다.

그리고, 엔모스 트랜지스터(NTR)의 제 1 단에 결함 신호(FS)가 인가되고 게이트의 논리 레벨에 따라 제 2 단으로 결함 신호(FS)가 출력된다. 피모스 트랜지스터(PTR)와 엔모스 트랜지스터(NTR)의 게이트에 제 1 배타적 논리합 수단(XOR11)의 출력이 인가된다.

제 1 배타적 논리합 수단(XOR11)의 출력이 "0"이면 피모스 트랜지스터(PTR) 가 턴 온 되어 제 1 메모리 블록(510)에서 출력되는 제 1 테스트 데이터(TD11)가 출력된다. 제 1 배타적 논리합 수단(XOR11)의 출력이 "1"이면 엔모스 트랜지스터(NTR)가 턴 온 되어 결함 신호(FS)가 출력된다.

나머지 출력부들(OUT2 ~ OUT8)에서도 동일한 동작이 수행된다. 따라서, 출력부들(OUT1, OUT2 ~ OUT8)의 출력이 제 1 메모리 블록(510)에서 출력되는 테스트 데이터들(TD11 ~ TD18)이면 메모리 칩(500)은 정상 칩이고 결함 신호(FS)가 출력되면 메모리 칩(500)은 결함 칩이다.

도 5의 메모리 칩(500)도 내부적으로는 N 비트의 메모리 셀을 한번에 테스트하지만 출력되는 테스트 데이터는 N/2 비트이다.

즉, N/2 비트의 메모리 셀을 테스트할 수 있는 테스트 장치(미도시)를 이용하여 N 비트의 메모리 셀을 테스트 할 수 있으므로 테스트 시간이 감소될 수 있고 메모리 셀들의 테스트를 위하여 기입된 테스트 데이터가 외부로 다시 독출 되는 장점이 있다.

도 6은 본 발명의 다른 실시예에 따른 메모리 장치를 설명하는 도면이다.

도 6을 참조하면, 본 발명의 다른 실시예에 따른 메모리 장치(600)는 복수개의 메모리 뱅크들(BANK1 ~ BANK8)을 구비한다. 각각의 메모리 뱅크는 대응되는 칼럼 디코더(CD), 칼럼 퓨즈(CF), 로우 디코더(RD), 라스 제어부(RC)를 이용하여 데이터를 저장하거나 출력한다.

도 6에는 8개의 메모리 뱅크(BANK1 ~ BANK8)만이 도시되어 있으나 이에 한정되는 것은 아니며 메모리 뱅크(BANK1 ~ BANK8)에 칼럼 디코더(CD), 칼럼 퓨즈(CF), 로우 디코더(RD), 라스 제어부(RC)의 동작에 의하여 데이터가 메모리 뱅크(BANK1 ~ BANK8)로 저장되는 동작은 당업자라면 이해할 수 있으므로 생략한다.

본 발명의 실시예에 따른 반도체 메모리 장치(600)는 적어도 하나의 제 1 메모리 블록(610) 및 적어도 하나의 제 2 메모리 블록(620)과 비교부(630)를 구비한다. 비교부(630)는 반도체 메모리 장치(600)가 테스트 모드인 경우, 적어도 하나의 제 1 메모리 블록(610)에 저장된 테스트 데이터(TD11~TD18)와 적어도 하나의 제 2 메모리 블록(620)에 저장된 테스트 데이터(TD21~TD28)가 동일한지 다른지를 비교하여 테스트 결과 신호를 발생한다.

비교부(630)는 제 1 메모리 블록(610)에 저장된 테스트 데이터(TD11~TD18)와 제 2 메모리 블록(620)에 저장된 테스트 데이터(TD21~TD28)가 동일하면 제 1 메모리 블록(610)에 저장된 테스트 데이터(TD11~TD18) 및 제 2 메모리 블록(620)에 저장된 테스트 데이터(TD21~TD28) 중 하나를 출력 패드(DQP)를 통하여 출력한다.

테스트 결과 신호(TRST)는 제 1 메모리 블록(610)에 저장된 테스트 데이터(TD11~TD18)와 제 2 메모리 블록(620)에 저장된 테스트 데이터(TD21~TD28)가 동일하지 아니하면 제 1 레벨로 발생된다.

반대로, 테스트 결과 신호(TRST)는 제 1 메모리 블록(610)에 저장된 테스트 데이터(TD11~TD18)와 제 2 메모리 블록(620)에 저장된 테스트 데이터(TD21~TD28)가 동일하면 제 2 레벨로 발생된다.

테스트 결과 신호(TRST)가 제 1 레벨이면 테스트 결과 신호(TRST)를 발생하는 메모리 장치(600) 결함이 있는 메모리 칩이고 제 2 레벨이면 테스트 결과 신호 (TRST)를 발생하는 메모리 장치(600)는 정상적인 메모리 칩이다.

제 1 메모리 블록(610) 및 제 2 메모리 블록(620)은 동일한 메모리 뱅크(bank) 내부에 배치되거나 또는 별도의 메모리 뱅크에 각각 배치될 수 있다. 도 6은 제 1 메모리 블록(610)과 제 2 메모리 블록(620)이 서로 다른 메모리 뱅크의 내부에 배치되는 것을 도시하고 있다.

도 6에 도시된 제 1 메모리 블록(610), 제 2 메모리 블록(620) 및 비교부(630)는 도 4에 도시된 본 발명의 실시예에 따른 메모리 칩(400)의 제 1 메모리 블록(410), 제2 메모리 블록(420) 및 비교부(440)와 동일한 기능을 한다.

즉, 제 1 메모리 블록(610) 및 제 2 메모리 블록(620)에 동일한 테스트 데이터를 기입하고, 제 1 메모리 블록(610) 및 제 2 메모리 블록(620)으로부터 출력되는 테스트 데이터(TD11~TD18, TD21~TD28)를 비교하여 양 테스트 데이터가 동일하지 아니하면 메모리 장치(600)는 결함이 존재하는 메모리 칩으로 인식된다.

또한, 도 6에 도시된 제 1 메모리 블록(610), 제2 메모리 블록(620) 및 비교부(630)는 도 4에 도시된 본 발명의 실시예에 따른 메모리 칩(400)의 제 1 메모리 블록(410), 제2 메모리 블록(420) 및 비교부(440)와 동일한 구조를 가진다.

즉, 도 6의 비교부(630)도 배타적 논리합 수단으로 이루어지는 제 1 비교 수단들(미도시) 및 제 2 비교 수단들(미도시)을 구비한다. 도 6의 비교부(630)의 동작은 앞서 설명된 바 있으므로 상세한 설명을 생략한다.

도 6의 메모리 장치(600)는 도 4의 메모리 칩(400)과 마찬가지로 적어도 하나의 제 1 및 제 2 메모리 블록(610, 620)에 기입된 테스트 데이터를 증폭하여 비 교부(630)로 인가하는 센스 앰프(미도시)를 더 구비할 수 있다.

도 4의 메모리 칩(400)은 테스트 결과 신호(TRST)를 메모리 칩(400) 외부로 출력하고 메모리 칩(400)의 사용자는 외부로 출력된 테스트 결과 신호(TRST)를 인식하여 메모리 칩(400)이 결함 칩인지 아닌지를 판단한다.

그러나 도 6의 메모리 장치(600)는 비교부(630)에서 출력되는 테스트 결과 신호(TRST)를 메모리 장치(600) 외부로 출력하지 아니한다. 대신 테스트 결과 신호(TRST)의 논리 레벨이 제 1 레벨로 발생되면, 즉, 메모리 장치(600)가 결함이 있는 메몰 칩이면 반도체 메모리 장치(600)의 동작이 턴 오프 된다.

여기서, 메모리 장치(600)의 동작이 턴 오프 된다는 것은 메모리 장치(600)가 데이터를 출력하지 아니한다거나, 입력 데이터를 수신하지 아니한다거나 입력 명령(command)을 받아들이지 아니한다거나 하는 등의 동작을 하는 것을 의미한다. 메모리 장치(600)가 이러한 동작을 수행하면 메모리 장치(600)의 사용자는 메모리 장치(600) 내부에 불량이 있음을 알 수 있다.

메모리 장치(600)는 제 1 레벨의 테스트 결과 신호(TRST)가 발생되면 테스트 결과 신호(TRST)에 응답하여 메모리 장치(600) 내부의 출력 드라이버(미도시), 메모리 장치(600)의 데이터 출력을 제어하는 출력 제어부(미도시), 입력 드라이버(미도시), 입력 커맨드(미도시) 및 어드레스(미도시)를 제어하는 입력 제어부(미도시) 중 하나의 동작을 턴 오프 시킴에 의하여 반도체 메모리 장치(600)의 전체 동작이 턴 오프 되도록 한다.

출력 드라이버는 메모리 장치(600) 내부에 일반적으로 존재하며 메모리 셀에 저장된 데이터를 외부로 출력하는 부분이며, 출력 제어부는 메모리 장치(600) 내부에서 메모리 셀에 저장된 데이터를 외부로 출력하는 동작을 제어하는 부분을 통칭한다.

테스트 결과 신호(TRST)가 제 1 레벨인 경우, 테스트 결과 신호(TRST)는 출력 드라이버나 출력 제어부로 인가되어 출력 드라이버나 출력 제어부가 동작하지 아니하도록 할 수 있다.

입력 드라이버는 메모리 장치(600) 내부에 일반적으로 존재하며 외부로부터 입력되는 데이터를 부분이며, 입력 제어부는 메모리 장치(600)내부에서 메모리 셀로 외부에서 입력된 데이터를 저장하는 동작을 제어하는 부분을 통칭한다.

테스트 결과 신호(TRST)가 제 1 레벨인 경우, 테스트 결과 신호(TRST)는 입력 드라이버나 입력 제어부로 인가되어 입력 드라이버나 입력 제어부가 동작하지 아니하도록 할 수 있다.

테스트 결과 신호(TRST)의 논리 레벨에 따라 출력 드라이버, 출력 제어부, 입력 드라이버, 입력 제어부의 동작을 제어하는 방법은 다양하며 이는 당업자라면 이해할 수 있으므로 상세한 설명을 생략한다.

또한, 메모리 장치(600)의 동작이 턴 오프 된다는 것의 의미도 앞서 설명된 의미에 한정되는 것이 아니며 메모리 장치(600) 내부에 결함이 있는 경우 메모리 장치(600)가 정상적으로 동작하지 아니하여 외부에서 이를 인식할 수 있는 경우를 모두 포함할 수 있다.

도 6의 메모리 장치(600)의 제 1 및 제 2 메모리 블록(610, 620) 및 비교부 (630)의 구조는 도 5에 도시된 제 1 및 제 2 메모리 블록(510, 520) 및 비교부(530)의 구조와 동일할 수도 있다. 이 경우, 비교부(540)에서 발생되는 결함 신호(FS)가 테스트 결과 신호(TRST)와 동일한 기능을 한다.

도 6의 메모리 장치(600)의 제 1 및 제 2 메모리 블록(610, 620) 및 비교부(630)의 구조는 도 5에 도시된 제 1 및 제 2 메모리 블록(510, 520) 및 비교부(530)의 구조와 동일한 경우에도 도 6의 메모리 장치(600)의 동작 원리는 앞서 설명된 것과 동일하므로 상세한 설명을 생략한다.

도 7은 도 6의 메모리 장치를 복수개 구비하는 메모리 모듈을 설명하는 도면이다.

도 7의 메모리 모듈(700)은 도 2의 메모리 모듈(200)과 유사하나 제 2 모듈 NC 핀(M_NC2)을 구비하지 아니한다. 제 2 모듈 NC 핀(M_NC2)은 메모리 모듈(200) 내부의 메모리 칩들(CP1 ~ CPn)로부터 출력되는 테스트 결과 신호(TRST)를 모듈(200) 외부로 출력하는 핀이다.

그러나, 도 7의 메모리 모듈(700)에 장착되는 메모리 장치들(CP1~CPn)은 각각 도 6의 메모리 장치(600)와 동일한 구조를 가지므로 테스트 결과 신호(TRST)를 외부로 출력하지 아니한다. 따라서 테스트 결과 신호(TRST)를 메모리 모듈(700) 외부로 출력하는 별도의 핀이 필요 없다.

메모리 모듈(700)의 메모리 장치들(CP1~CPn)은 제 1 모듈 NC 핀(M_NC1)을 통하여 입력되는 테스트 모드 신호(TMODE)에 응답하여 테스트 모드가 결정된다. 테스트 모드에서, 앞서 설명된 제 1 메모리 블록(610)과 제 2 메모리 블록(620)을 동시 에 테스트하는 동작이 수행된다.

여기서 테스트 모드 신호(TMODE)는 MRS(Mode Register Set)에 의하여 발생되거나 또는 일정한 전압 레벨을 가지는 직류 전압에 의하여 발생될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 메모리 모듈은 기입한 테스트 데이터를 다시 독출 함으로써 실장 테스트에 적합하며 테스트 시간을 감소시킬 수 있는 장점이 있다.

Claims (43)

  1. 복수개의 메모리 칩들 ;
    테스트 모드 신호를 수신하여 상기 메모리 칩들 각각의 제 1 NC(No Connection) 핀으로 인가하는 제 1 모듈 NC 핀 ; 및
    상기 메모리 칩들 각각의 제 2 NC 핀으로부터 상기 메모리 칩이 결함 칩인지 정상 칩인지를 나타내는 테스트 결과 신호를 수신하는 제 2 모듈 NC 핀을 구비하고,
    상기 메모리 칩들 각각은,
    내부의 서로 다른 메모리 블록을 동시에 테스트하고 상기 테스트 결과 신호를 상기 제 2NC 핀을 통하여 출력하며,
    상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력하는 것을 특징으로 하는 것을 특징으로 하는 메모리 모듈.
  2. 제 1항에 있어서, 상기 메모리 칩들 각각은,
    N 비트의 메모리 셀들을 테스트하고 N/2 비트의 메모리 셀들에 대응되는 상기 테스트 데이터를 출력하는 것을 특징으로 하는 메모리 모듈.
  3. 제 1항에 있어서, 상기 서로 다른 메모리 블록들은,
    동일한 뱅크(bank) 내부에 배치되는 것을 특징으로 하는 메모리 모듈.
  4. 제 1항에 있어서, 상기 테스트 모드 신호는,
    MRS(Mode Register Set)에 의하여 발생되는 것을 특징으로 하는 메모리 모듈.
  5. 제 1항에 있어서, 상기 테스트 모드 신호는,
    일정한 전압 레벨을 가지는 직류 전압인 것을 특징으로 하는 메모리 모듈.
  6. 제 1항에 있어서, 상기 각각의 메모리 칩은,
    하나 이상의 제 1 및 제 2 메모리 블록 ;
    상기 제 1 및 제 2 메모리 블록에 기입된 테스트 데이터를 증폭하여 출력하는 센스 앰프 ; 및
    상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터가 동일한지 다른지를 비교하여 상기 테스트 결과 신호를 발생하고, 상기 제 1 메모리 블록의 테스트 데이터를 출력하는 비교부를 구비하는 것을 특징으로 하는 메모리 모듈.
  7. 제 6항에 있어서, 상기 비교부는,
    상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터를 비교하는 제 1 비교 수단들 ; 및
    상기 제 1 비교 수단들의 출력들을 비교하여 상기 테스트 결과 신호를 발생하는 제 2 비교 수단들을 구비하는 것을 특징으로 하는 메모리 모듈.
  8. 제 7항에 있어서, 상기 제 1 및 제 2 비교 수단들은,
    배타적 논리합 수단(EXCLUSIVE OR GATE)인 것을 특징으로 하는 메모리 모듈.
  9. 제 1항에 있어서,
    상기 테스트 결과 신호가 제 1 레벨이면 상기 테스트 결과 신호를 발생하는 메모리 칩은 결함 칩이고 제 2 레벨이면 상기 테스트 결과 신호를 발생하는 메모리 칩은 정상 칩인 것을 특징으로 하는 메모리 모듈.
  10. 복수개의 메모리 칩들 ; 및
    테스트 모드 신호를 수신하여 상기 메모리 칩들 각각의 제 1 NC(No Connection) 핀으로 인가하는 제 1 모듈 NC 핀을 구비하고,
    상기 메모리 칩들 각각은,
    내부의 서로 다른 메모리 블록을 동시에 테스트하고,
    상기 각각의 메모리 칩이 정상 칩이면 상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력하고, 결함 칩이면 결함 신호를 출력하는 것을 특징으로 하는 것을 특징으로 하는 메모리 모듈.
  11. 제 10항에 있어서, 상기 메모리 칩들 각각은,
    N 비트의 메모리 셀들을 테스트하고 N/2 비트의 메모리 셀들에 대응되는 상기 테스트 데이터를 출력하는 것을 특징으로 하는 메모리 모듈.
  12. 제 10항에 있어서, 상기 서로 다른 메모리 블록들은,
    동일한 뱅크(bank) 내부에 배치되는 것을 특징으로 하는 메모리 모듈.
  13. 제 10항에 있어서, 상기 테스트 모드 신호는,
    MRS(Mode Register Set)에 의하여 발생되는 것을 특징으로 하는 메모리 모듈.
  14. 제 10항에 있어서, 상기 테스트 모드 신호는,
    일정한 전압 레벨을 가지는 직류 전압인 것을 특징으로 하는 메모리 모듈.
  15. 제 10항에 있어서, 상기 각각의 메모리 칩은,
    하나 이상의 제 1 및 제 2 메모리 블록 ;
    상기 제 1 및 제 2 메모리 블록에 기입된 테스트 데이터를 증폭하여 출력하는 센스 앰프 ; 및
    상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터가 동일한지 다른지를 비교하고 비교 결과에 응답하여 상기 테스트 데이터를 출력하거나 또는 상기 결함 신호를 출력하는 비교부를 구비하는 것을 특징으로 하는 메모리 모듈.
  16. 제 15항에 있어서, 상기 비교부는,
    상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터를 비교하는 제 1 비교 수단들 ; 및
    상기 제 1 비교 수단들의 출력이 제 1 레벨이면 상기 결함 신호를 발생하고 상기 제 1 비교 수단들의 출력이 제 2 레벨이면 상기 테스트 데이터를 발생하는 출력부들을 구비하는 것을 특징으로 하는 메모리 모듈.
  17. 제 16항에 있어서, 상기 제 1 비교 수단들은,
    배타적 논리합 수단(EXCLUSIVE OR GATE)인 것을 특징으로 하는 메모리 모듈.
  18. 제 16항에 있어서, 상기 출력부들은 각각,
    상기 제 1 비교 수단들의 출력에 응답하여 상기 테스트 데이터를 출력하는 피모스 트랜지스터들 ; 및
    상기 제 1 비교 수단들의 출력에 응답하여 상기 결함 신호를 출력하는 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 메모리 모듈.
  19. 제 18항에 있어서, 상기 결함 신호는,
    전원 전압 레벨 또는 접지 전압 레벨이거나 일정한 전압 레벨을 가지는 것을 특징으로 하는 메모리 모듈.
  20. 하나 이상의 제 1 메모리 블록 및 하나 이상의 제 2 메모리 블록;
    상기 제 1 및 제 2 메모리 블록으로부터 테스트 데이터를 출력하는 테스트 수단; 및
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일한지 다른지를 비교하여 테스트 결과 신호를 발생하는 비교부를 구비하며,
    상기 비교부는,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하면 상기 제 1 메모리 블록에 저장된 테스트 데이터 및 상기 제 2 메모리 블록에 저장된 테스트 데이터 중 하나를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20항에 있어서, 상기 테스트 결과 신호는,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하지 아니하면 제 1 레벨로 발생되고,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하면 제 2 레벨로 발생되며,
    상기 테스트 모드에서
    상기 제 1 메모리 블록 및 상기 제 2 메모리 블록에 기입되는 상기 테스트 데이터는 동일한 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21항에 있어서, 상기 제 1 메모리 블록 및 상기 제 2 메모리 블록은,
    동일한 메모리 뱅크(bank) 내부에 배치되거나 또는 별도의 메모리 뱅크에 각각 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 21항에 있어서, 상기 테스트 결과 신호가 제 1 레벨로 발생되면,
    상기 반도체 메모리 장치의 동작이 턴 오프 되는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 21항에 있어서, 상기 제 1 레벨의 테스트 결과 신호는,
    출력 드라이버, 메모리 장치의 데이터 출력을 제어하는 출력 제어부, 입력 드라이버, 입력 커맨드 및 어드레스를 제어하는 입력 제어부 중 하나의 동작을 턴 오프 시킴에 의하여 상기 반도체 메모리 장치의 전체 동작이 턴 오프 되도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 20항에 있어서, 상기 제 1 및 제 2 메모리 블록에 기입된 테스트 데이터를 증폭하여 상기 비교부로 인가하는 센스 앰프를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 20항에 있어서, 상기 비교부는,
    상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터를 비교하는 제 1 비교 수단들 ; 및
    상기 제 1 비교 수단들의 출력들을 비교하여 상기 테스트 결과 신호를 발생하는 제 2 비교 수단들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 26항에 있어서, 상기 제 1 및 제 2 비교 수단들은,
    배타적 논리합 수단(EXCLUSIVE OR GATE)인 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 20항에 있어서,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하지 아니하면, 상기 제 1 메모리 블록 또는 상기 제2 메모리 블록에 결함이 발생한 것으로 판단하고,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하면, 상기 제 1 메모리 블록 및 상기 제2 메모리 블록은 정상적인 메모리 블록으로 판단하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 20항에 있어서, 입력되는 테스트 모드 신호에 응답하여 상기 테스트 모드가 결정되며, 상기 테스트 모드 신호는,
    MRS(Mode Register Set)에 의하여 발생되거나 또는 일정한 전압 레벨을 가지는 직류 전압에 의하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제 20항에 있어서, 상기 비교부는,
    상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터를 비교하는 제 1 비교 수단들 ; 및
    상기 제 1 비교 수단들의 출력이 제 1 레벨이면 결함 신호를 발생하고 상기 제 1 비교 수단들의 출력이 제 2 레벨이면 상기 테스트 데이터를 발생하는 출력부들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제 30항에 있어서, 상기 제 1 비교 수단들은,
    배타적 논리합 수단(EXCLUSIVE OR GATE)인 것을 특징으로 하는 반도체 메모리 장치.
  32. 제 30항에 있어서, 상기 출력부들은 각각,
    상기 제 1 비교 수단들의 출력에 응답하여 상기 테스트 데이터를 출력하는 피모스 트랜지스터들 ; 및
    상기 제 1 비교 수단들의 출력에 응답하여 상기 결함 신호를 출력하는 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제 30항에 있어서, 상기 결함 신호는,
    전원 전압 레벨 또는 접지 전압 레벨이거나 일정한 전압 레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  34. 복수개의 메모리 칩들 ; 및
    테스트 모드 신호를 수신하여 상기 메모리 칩들 각각의 제 1 NC(No Connection) 핀으로 인가하는 제 1 모듈 NC 핀을 구비하고,
    상기 메모리 칩들 각각은,
    내부의 서로 다른 메모리 블록을 동시에 테스트하고 테스트 된 메모리 칩이 정상 칩이면 상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력하는 것을 특징으로 하는 것을 특징으로 하는 메모리 모듈.
  35. 제 34항에 있어서, 상기 메모리 칩들 각각은,
    N 비트의 메모리 셀들을 테스트하고 N/2 비트의 메모리 셀들에 대응되는 상기 테스트 데이터를 출력하는 것을 특징으로 하는 메모리 모듈.
  36. 제 34항에 있어서, 상기 메모리 칩들 각각은,
    하나 이상의 제 1 메모리 블록 및 하나 이상의 제 2 메모리 블록 ; 및
    테스트 모드인 경우, 상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일한지 다른지를 비교하여 테스트 결과 신호를 발생하는 비교부를 구비하며,
    상기 비교부는,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하면 상기 제 1 메모리 블록에 저장된 테스트 데이터 및 상기 제 2 메모리 블록에 저장된 테스트 데이터 중 하나를 출력하는 것을 특징으로 하는 메모리 모듈.
  37. 제 36항에 있어서, 상기 테스트 결과 신호는,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하지 아니하면 제 1 레벨로 발생되고,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하면 제 2 레벨로 발생되며,
    상기 테스트 모드에서
    상기 제 1 메모리 블록 및 상기 제 2 메모리 블록에 기입되는 상기 테스트 데이터는 동일한 것을 특징으로 하는 메모리 모듈.
  38. 제 36항에 있어서, 상기 제 1 메모리 블록 및 상기 제 2 메모리 블록은,
    동일한 메모리 뱅크(bank) 내부에 배치되거나 또는 별도의 메모리 뱅크에 각각 배치되는 것을 특징으로 하는 메모리 모듈.
  39. 제 36항에 있어서, 상기 테스트 결과 신호가 제 1 레벨로 발생되면,
    상기 메모리 칩의 동작이 턴 오프 되는 것을 특징으로 하는 메모리 모듈.
  40. 제 36항에 있어서, 상기 제 1 레벨의 테스트 결과 신호는,
    출력 드라이버, 메모리 칩의 데이터 출력을 제어하는 출력 제어부, 입력 드라이버, 입력 커맨드 및 어드레스를 제어하는 입력 제어부 중 하나의 동작을 턴 오프 시킴에 의하여 상기 메모리 칩의 전체 동작이 턴 오프 되도록 하는 것을 특징으로 하는 메모리 모듈.
  41. 제 36항에 있어서, 상기 제 1 및 제 2 메모리 블록에 기입된 테스트 데이터를 증폭하여 상기 비교부로 인가하는 센스 앰프를 더 구비하는 것을 특징으로 하는 메모리 모듈.
  42. 제 36항에 있어서, 상기 비교부는,
    상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터를 비교하는 제 1 비교 수단들 ; 및
    상기 제 1 비교 수단들의 출력들을 비교하여 상기 테스트 결과 신호를 발생하는 제 2 비교 수단들을 구비하는 것을 특징으로 하는 메모리 모듈.
  43. 제 42항에 있어서, 상기 제 1 및 제 2 비교 수단들은,
    배타적 논리합 수단(EXCLUSIVE OR GATE)인 것을 특징으로 하는 메모리 모듈.
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