KR100356091B1

KR100356091B1 - 반도체 기억 장치

Info

Publication number: KR100356091B1
Application number: KR1019990004559A
Authority: KR
Inventors: 시노자키나오하루
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1998-09-08
Filing date: 1999-02-10
Publication date: 2002-10-19
Also published as: JP2000090697A; KR20000022569A; US6438667B1; JP3918317B2

Abstract

본 발명은 시험시에 1개의 마스크/디스에이블 단자의 제어만으로 마스크/디스에이블 동작을 할 수 있는 반도체 기억 장치를 제공하는 것을 과제로 한다. 명령 디코더(22)로부터 검사 명령 신호(37)가 출력되면, 검사 디코더(26)에서 그 검사 명령 신호(37)를 입력하고 검사 신호(38)를 출력한다. DQM 스위치 회로(27)에 있어서, 검사 신호(38)가 입력되면, 2개의 마스크/디스에이블 단자(DQML, DQMU) 중 어느 1개에 입력되는 마스크/디스에이블 신호(MASK0 또는 MASK1)를 DQML 및 DQMU의 양단자로부터 입력된 마스크/디스에이블 신호로서 기록 증폭기/감지 버퍼(15)에 출력한다. 이에 따라, 이 1개의 마스크/디스에이블 단자에 의해, 모든 입출력 데이터에 대한 마스크/디스에이블 동작을 행할 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY AND MEMORY SYSTEM}

본 발명은 복수의 데이터 입출력 단자를 구비한 반도체 기억 장치에 관한 것으로, 특히 복수의 마스크/디스에이블 단자를 구비하여, 각 마스크/디스에이블 제어 신호에 따라 대응하는 데이터 입출력 단자로부터 입출력되는 데이터의 기록/독출을 금지하는 마스크/디스에이블 동작을 행하는 반도체 기억 장치에 관한 것이다.

RAM(Random Access Memory) 또는 ROM(Read Only Memory)으로 대표되는 반도체 기억 장치는 대용량의 기억을 가능하게 함과 동시에, 데이터가 고속인 기록/독출을 필요로 하므로, 복수 비트에 대응한 복수의 데이터 입출력 단자를 구비하고 있다. 이러한 반도체 기억 장치의 중에는 복수의 데이터 입출력 단자에 대하여 데이터의 기록/독출을 금지하는 마스크/디스에이블 단자를 구비한 것이 있다.

또한, 최근에 패키지화된 1개의 반도체 기억 장치(이하, 특히, 반도체 기억 디바이스라고 칭함)를 복수개 조합하여, 한층 더 대용량화를 실현시킨 반도체 기억 모듈이 많이 유통되고 있다. 이 반도체 기억 모듈에서는 복수의 반도체 기억 디바이스에 대하여 공통의 데이터 버스를 사용하고 있지만, 데이터의 기록/독출의 허가를 각 반도체 기억 디바이스마다 제어해야 하며, 반도체 기억 디바이스로서 상기의 마스크/디스에이블 단자를 구비한 반도체 기억 장치를 사용함으로써 유연성이 높은 데이터의 입출력을 하는 것이 가능하게 되었다.

여기서 종래 기술로서, 마스크/디스에이블 단자를 구비하여, 외부 클록에 동기하여 동작하는 싱크로너스 다이나믹 RAM(이하, SDRAM으로 칭함)을 기본 구성으로 한 반도체 기억 장치에 대하여 설명한다. 도 16은 종래의 반도체 기억 장치의 개략 구성을 도시한 블록도이다. 도 16은 특히, MPU(Micro Processing Unit)에 의해서, MPU의 어드레스 공간보다도 큰 용량의 메모리를 관리할 수 있는 메모리 뱅크 방식이 채용된 경우의 SDRAM을 나타내고 있다.

도 16에 있어서, SDRAM(100)은 기억 단위가 되는 메모리 셀을 매트릭스형으로 배치한 메모리 어레이를, 2개의 뱅크(뱅크 0, 뱅크 1)로 분할하고, 또한 각 뱅크는 복수의 블록으로 분할되어 있다. 각 뱅크는 로우 디코더(102) 및 칼럼 디코더(103)를 구비하며, 이들 디코더(102, 103)에 의해서 메모리 어레이(101)로부터 1개의 메모리 셀을 선택한다. 여기서, 로우 디코더(102)는 로우 어드레스 신호(110)를 수신하여, 로우(행) 방향의 메모리 셀을 특정하는 워드선으로부터 1개를 선택하는 회로이다. 또한, 칼럼 디코더(103)는 칼럼 어드레스 신호(111)를 수신하여, 칼럼 폭 방향의 메모리 셀을 특정하는 비트선으로부터 1개를 선택하는 회로이다. 또, 각 비트선에는 메모리 셀에 대비된 전하를 증폭시키는 감지 증폭기(104)가 접속되어 있다.

뱅크 0 또는 뱅크 1에 있어서, 데이터의 독출 명령을 수신하여, 로우 디코더(102) 및 칼럼 디코더(103)에 의해 특정된 메모리 셀의 데이터는 전역 데이터 버스 폭(GDB)(106)을 경유하여 기록 증폭기/감지 버퍼(105)에 입력된다. 이 SDRAM(100)에서는 복수 비트의 데이터 입출력을 가능하게 하고 있기 때문에, 예컨대 16비트의 데이터 입출력의 경우, 입력되는 로우 어드레스 신호(110) 및 칼럼 어드레스 신호(111)에 대하여 특정되는 메모리 셀의 2바이트분의 데이터를 기록 증폭기/감지 버퍼(105)에 축적함으로써 데이터를 병렬 출력한다.

기록 증폭기/감지 버퍼(105)에 축적된 독출 데이터는 I/O 데이터 버퍼/레지스터(107)에 인도되고, I/O 데이터 버퍼/레지스터(107)의 데이터 입출력 단자 DQ0∼DQn으로부터 출력된다.

한편, 데이터의 기록 명령을 수신하면, 기록 데이터는 기록 증폭기/감지 버퍼(105)로부터 GDB(106)를 경유하여 로우 디코더(102) 및 칼럼 디코더(103)에 의해 특정된 메모리 셀에 입력된다. 또, 기록 데이터는 I/O 데이터 버퍼/레지스터(107)의 데이터 입출력 단자 DQ0∼DQn에서 입력되어, 기록 증폭기/감지 버퍼(105)에 인도된다.

로우 어드레스 신호(110) 및 칼럼 어드레스 신호(111)는 어드레스 버퍼/레지스터 및 뱅크 셀렉트(108)의 어드레스 단자 A0∼An에서 입력되는 신호에 근거하여 생성된다.

또한, 뱅크 0 및 뱅크 1에는 RAS 신호(120), CAS 신호(121) 및 WE 신호(122)가 입력되어, 이들 3가지의 신호의 조합에 의해서 기록 명령이나 독출 명령 등의 제어 명령이 결정된다. 특히, 이들 제어 명령에 의해서 기록 증폭기/센스 버퍼(105)의 기능이 결정된다.

뱅크 0 및 뱅크 1에 입력되는 RAS 신호(120), CAS 신호(121) 및 WE 신호(122)는 제어 신호 래치(113)로부터 출력된다. 제어 신호 래치(113)는 명령 디코더(112)로부터 명령 신호(125)를 입력하고, 명령 신호(125)가 나타내는 제어 명령을 래치하여, RAS 신호(120), CAS 신호(121) 및 WE 신호(122)를 그것들의 조합에 의해서 제어 명령을 나타낼 수 있는 신호 레벨로서 출력한다.

명령 디코더(112)는 /CS신호, /RAS신호, /CAS 신호 및 /WE 신호를 입력하여, 각 신호의 조합으로부터 제어 명령을 결정하고, 그 제어 명령을 나타내는 명령 신호(125)를 출력한다. 또한, 명령 디코더(112)는 /CS신호, /RAS신호, /CAS 신호 및 /WE 신호의 조합으로부터 엑세스 모드를 결정하고 그 액세스 모드를 나타내는 모드 신호(126)를 출력한다.

모드 레지스터(114)는 모드 신호(126)와, 어드레스 버퍼/레지스터 및 뱅크셀렉트(108)에 의해 중계된 어드레스 신호 A0∼An을 입력하여 일시적으로 기억한다. 칼럼 어드레스 카운터(109)는 모드 레지스터(114)에 기억된 모드 신호와 어드레스 신호로부터, 연속 독출 모드 등의 액세스 모드를 판별하여, 액세스 모드에 따른 칼럼 어드레스 신호(111)를 생성하여 출력한다.

또한, SDRAM(100)은 예컨대 MPU의 시스템 클록이라는 외부에서 주어지는 동기 신호(CLK)에 의해서 동작하여, 상기한 내부 회로에서의 동작을 고속으로 할 수 있는 것을 특징으로 한다. 클록 버퍼(115)는 그 외부에서 주어지는 클록 신호(CLK) 및 그 클록 신호의 출력을 제어하는 클록 인에이블 신호(CKE)를 입력하여, 입력한 클록 신호를 상기 각 회로에 공급하고 있다. 또한, 클록 버퍼(115)는 입력한 클록 인에이블 신호를 명령 디코더(112), 어드레스 버퍼/레지스터 및 뱅크 셀렉트(108) 및 I/O 데이터 버퍼/레지스터(107)에 중계하고 있다.

또한, I/O 데이터 버퍼/레지스터(107)는 전술한 마스크/디스에이블 단자로부터 마스크/디스에이블 신호를 입력한다. 특히, I/O 데이터 버퍼/레지스터(107)는 DQMU 단자로부터, 데이터 신호 DQ0∼DQn의 상위 비트의 마스크/디스에이블을 행하는 신호인 DQMU 신호를 입력하여, DQML 단자로부터, 데이터 신호 DQ0∼DQn의 하위 비트의 마스크/디스에이블을 하는 신호인 DQML 신호를 입력하고 있다.

이들 DQMU 신호 및 DQML 신호는 마스크 0(MASK0) 및 마스크 1(MASK1) 신호로서 뱅크 0 및 뱅크 1에 송신되어, 각 뱅크의 기록 증폭기/감지 버퍼(105)에 입력된다. DQMU 신호(MASK1)가 "H" 레벨을 나타내고, 또한 뱅크 0 및 뱅크 1에 부여되는 제어 명령이 기록 명령을 나타내는 경우에는 기록 증폭기/감지 버퍼(105)는 데이터 신호 DQ0∼DQn의 상위 비트에 해당하는 데이터에 대하여 마스크 즉, 기록 금지의 상태가 된다. 또한, DQML 신호(MASK0)가 "H" 레벨을 나타내고, 또한 뱅크 0 및 뱅크 1에 부여되는 제어 명령이 기록 명령을 나타내는 경우에는, 기록 증폭기/감지 버퍼(105)는, 데이터 신호 DQ0∼DQn의 하위 비트에 해당하는 데이터에 대하여 마스크 즉 기록 금지의 상태가 된다.

한편, DQMU 신호가 "H" 레벨을 나타내고, 또한 뱅크 0 및 뱅크 1에 부여되는 제어 명령이 독출 명령을 나타내는 경우에는, 기록 증폭기/감지 버퍼(105)는 데이터 신호 DQ0∼DQn의 상위 비트에 해당하는 데이터에 대하여 디스에이블 즉, 독출 금지의 상태가 된다. 또한, DQML 신호가“ H"레벨을 나타내고, 또한 뱅크 0 및 뱅크 1에 부여되는 제어 명령이 독출 명령을 나타내는 경우에는, 기록 증폭기/감지 버퍼(105)는, 데이터 신호 DQ0∼DQn의 하위 비트에 해당하는 데이터에 대하여 디스에이블, 즉 독출 금지의 상태가 된다.

도 17은 종래의 반도체 기억 장치의 주요부를 나타내는 설명도이고, 전술한 종래의 SDRAM의 데이터 입출력부에서의 구성을 나타내는 것이다. 도 16에 도시한 I/O 데이터 버퍼/레지스터(107)는 실제로 도 17에 도시하는 바와 같이, DQ0∼DQ15의 데이터 입출력 단자에 접속된 I/O 데이터 버퍼(131)와, DQML 및 DQMU의 마스크 단자에 각각 접속된 DQM 입력 버퍼(132) 및 DQM 입력 버퍼(133)로 세분화된다.

또한, 도 16에 도시한 기록 증폭기/감지 버퍼(105)도 실제로 도 17에 도시하는 바와 같이, DQ0∼DQ15의 데이터 입출력 단자에 대응한 기록 증폭기 및 감지 버퍼(141)로 세분화된다. 또한, DQM 입력 버퍼(132)는 DQ0∼DQ71에 대응한 8개의 기록 증폭기 및 감지 버퍼(141)에 접속되어 있고, DQM 입력 버퍼(133)는 DQ8∼DQ15에 대응한 8개의 기록 증폭기 및 감지 버퍼(141)에 접속되어 있다.

따라서, 뱅크, 자세히는 기록 증폭기 및 감지 버퍼(141)에 데이터의 기록 명령이 주어진 경우, 데이터 입출력 단자 DQ0∼DQ15에 입력된 각 데이터는 각각 대응하는 I/O 데이터 버퍼(131)를 통해 기록 증폭기 및 감지 버퍼(141)에 입력되어 GDB에 송출된다.

이때, DQML 단자로부터 입력되는 마스크/디스에이블 신호가 “H"레벨을 나타내는 경우 즉 데이터의 기록 금지를 나타내는 경우에는, DQ0∼DQ7에 대응하는 기록 증폭기 및 감지 버퍼(141)로부터 GDB에의 데이터 송출은 이루어지지 않는다. 마찬가지로, DQMU 단자로부터 입력되는 마스크/디스에이블 신호가 "H" 레벨을 나타내는 경우에는 DQ8∼DQ15에 대응하는 기록 증폭기 및 감지 버퍼(141)로부터 GDB에의 데이터 송출은 이루어지지 않는 구성으로 되어 있다.

한편, 뱅크 자세히는 기록 증폭기 및 감지 버퍼(141)에 데이터의 독출 명령이 주어진 경우, 로우 어드레스 신호(110) 및 칼럼 어드레스 신호(111)에 의해서 순적으로 특정되는 메모리 셀의 데이터는 GDB에 송출되고 각 GDB에 접속된 기록 증폭기 및 감지 버퍼(141)에 입력된다. 각 기록 증폭기 및 감지 버퍼(141)에 입력된 데이터는, 각각 대응하는 I/C 데이터 버퍼(131)에 송출되어 데이터 입출력 단자 DQ0∼DQ15 로부터 출력된다.

이때, DQML 단자로부터 입력되는 마스크/디스에이블 신호가 “H"레벨을 나타내는 경우, 즉 데이터의 독출 금지를 나타내는 경우에는 DQ0∼DQ7에 대응하는 기록 증폭기 및 감지 버퍼(141)로부터 I/O 데이터 버퍼(131)에의 데이터 송출은 이루어지지 않는다. 마찬가지로, DQMU 단자로부터 입력되는 마스크/디스에이블 신호가 "H" 레벨을 나타내는 경우에는 DQ8∼DQ15에 대응하는 기록 증폭기 및 감지 버퍼(141)로부터 I/O 데이터 버퍼(131)에의 데이터 송출은 이루어지지 않은 구성으로 되어 있다.

다음에, 기록 증폭기 및 감지 버퍼(141)를 상세히 설명한다. 도 18은 기록 증폭기 및 감지 버퍼(141), I/O 데이터 버퍼(131) 및 DQM 입력 버퍼(132)와의 사이의 결선을 나타내는 설명도이다. 도 18은 특히 데이터 입출력 단자 DQ0에 관계되는 구성을 나타내고 있지만, 다른 데이터 입출력 단자 DQ1∼DQ15에 관해서도 동일한 구성이다. 도 18에 도시하는 바와 같이, 기록 증폭기 및 감지 버퍼(141)는 실제로 감지 버퍼(151)와 기록 증폭기(152)로 세분화된다. 기록 증폭기 및 감지 버퍼(141)에 있어서, 데이터의 독출 명령에 대해서는 감지 버퍼(151)가 기능하여, GDB(GDB0, GDB1)에 송출된 독출 데이터 (Rdata0/1)를 수취하고, I/O 데이터 버퍼(131)에 송출한다. 또한, 감지 버퍼(151)는 DQM 입력 버퍼(132)로부터 출력되는 마스크/디스에이블 신호(MASK0)를 입력하여 해당 MASK0 신호의 신호 레벨에 따라서 데이터의 독출 디스에이블 동작을 행한다.

한쪽, 기록 증폭기 및 감지 버퍼(141)에 있어서, 데이터의 기록 명령에 대해서는 기록 증폭기(152)가 기능하여 I/O 데이터 버퍼(131)로부터 출력된 기록 데이터(Wdata)를 수취하고 GDB(GDB0, GDB1)에 송출한다. 기록 증폭기(152)도 또 DQM 입력 버퍼(132)로부터 출력되는 마스크/디스에이블 신호(MASK0)를 입력하여 해당 MASK0 신호의 신호 레벨에 따라서 데이터의 기록 마스크 동작을 행한다.

또한, SDRAM 같은 DRAM에 있어서도 통상 1개의 데이터의 신호 레벨을 2개의 신호 레벨의 비교에 의해 확정하기 때문에, GDB에 송출되는 데이터의 신호 레벨은, GDB0 및 GDB1의 2개의 신호에 근거하여 정해지고, 여기서는 GDB1에 송출되는 신호의 레벨에 대하는 GDB0의 신호 레벨을 I/O 데이터 버퍼(131)에 입출력되는 데이터의 신호 레벨로서 설명을 한다.

이하에, 감지 버퍼(151)에 관하여 상세히 설명한다. 도 19는 감지 버퍼(151)의 회로 구성을 나타내는 설명도이다. 도 19에 있어서, 감지 버퍼(151)는 2개의 트랜스퍼 게이트(SW100, SW101)와, 3종류의 스위칭 소자(여기서는, FET 소자)(TR100, TR101, TR102)와, 3종류의 인버터(161, 163, 166)와, 3종류의 NAND 게이트(162, 164, 165)로 구성된다.

또한, 감지 버퍼(151)에 접속되는 GDB0 및 GDB1상에는 감지 증폭기(104)가 접속되어 있고 이 감지 어드레스 증폭기로부터 GDB 0 및 GDB1에 데이터가 송출된다.

감지 버퍼(151)로부터 출력되는 독출 데이터 Rdata0 신호 및 Rdata1 신호(Rdata0/1)는 모두 동일한 신호 레벨을 나타내고, 이 신호가 I/O 데이터 버퍼(131)에 입력된다. 감지 버퍼(151)에 있어서, Rdata0 신호는 NAND 게이트(164)로부터 출력되어, Rdata1 신호는 인버터(166)로부터 출력된다. 인버터(166)는 그 입력 단자를 NAND 게이트(165)의 출력 단자와 접속하고 있다. 또한, NAND 게이트(164)의 한쪽의 입력 단자는 NAND 게이트(165)의 출력 단자에 접속하고 있고, NAND 게이트(165)의 한쪽의 입력 단자는 NAND 게이트(164)의 출력 단자에 접속하고 있다. 따라서, Rdata0/1의 신호 레벨은 NAND 게이트(164, 165)의 다른쪽의 입력 단자에 각각 입력되는 신호의 신호 레벨에 의존하여 정해진다.

NAND 게이트(164)의 다른쪽의 입력 단자는 트랜스퍼 게이트(SW100)의 한쪽의 접점 단자와 스위칭 소자 TR100의 D 단자에 접속되어 있다. 또한, NAND 게이트(165)의 다른쪽의 입력 단자는 트랜스퍼 게이트(SW101)의 한쪽의 접점 단자와 스위칭 소자 TR101의 D 단자에 접속되어 있다. 트랜스퍼 게이트(SW100, SW101)의 다른쪽의 접점 단자는 모두 "H" 레벨을 나타내는 전원 단자에 접속되어 있기 때문에, NAND 게이트(164, 165)의 다른쪽의 입력 단자에 입력되는 신호의 레벨은 트랜스퍼 게이트(SW100, SW101)와, 스위칭 소자 TR100 및 TR101의 온/오프 상태에 따라서 결정된다. 즉, 트랜스퍼 게이트(SW100, SW101)와 스위칭 소자 TR100 및 TR101의 온/오프 상태에 따라서 Rdata0(R데이터 0) 신호 및 Rdata1(R 데이터 1) 신호(Rdata0/1)의 신호 레벨이 결정된다.

트랜스퍼 게이트(SW100, SW101)는 모두 제어 단자를 인버터(163)의 출력 단자에 접속하고 있다. 또한, NAND 게이트(162)의 출력 단자와 인버터(163)의 입력 단자는 서로 접속되어 있다. NAND 게이트(162)는 한쪽의 입력 단자로부터 데이터의 독출 명령을 나타내는 제어 신호(READ)를 입력하고, 다른쪽의 입력 단자로부터 인버터(161)의 출력 신호를 입력한다. 인버터(161)는 DQM 입출력 버퍼(132)로부터 출력되는 MASK0 신호를 입력하고 그 반전 신호를 출력한다. 따라서, NAND게이트(162)로부터 출력되는 신호의 레벨, 즉 READ(판독) 신호와 MASK0(마스크 0) 신호에 따라서, 트랜스퍼 게이트(SW100, SW101)의 온/오프가 제어된다.

한편, 스위칭 소자 TR100은 그 G 단자를 GDB0에 접속하고 있고, 스위칭 소자 TR101은 그 G 단자를 GDB1에 접속하고 있다. 즉, 스위칭 소자 TR100 및 TR101은 각각 GDB0 및 GDB1상에 송출되는 신호의 신호 레벨에 따라서 온/오프 제어된다. 여기서, 스위칭 소자 TR100 및 TR101은 모두 그 S 단자를 스위칭 소자 TR102의 D 단자에 접속하고 있다. 또한, 스위칭 소자 TR102는 그 S 단자를 "L" 레벨을 나타내는 전위에 접속하고 있어 스위칭 소자 TR100이 온 상태, 즉 스위칭 소자 TR100의 G 단자에 스위칭 소자 TR100의 한계 레벨 이상(여기서는"H" 레벨)의 신호가 입력되고 또한 스위칭 소자 TR102가 온 상태, 즉 스위칭 소자 TR102의 G 단자에 스위칭 소자 TRl02의 한계 레벨 이상(여기서는 "H" 레벨)의 신호가 입력된 경우에는 스위칭 소자 TR100의 D 단자는 "L" 레벨의 전위가 된다. 즉, NAND 게이트(164)의 다른쪽의 입력 단자에 "L" 레벨의 신호가 입력된다.

또한, 스위칭 소자 TR101이 온 상태, 즉 스위칭 소자 TR101의 G 단자에 스위칭 소자 TR101의 한계 레벨 이상(여기서는 H"레벨)의 신호가 입력되고, 또한 스위칭 소자 TR102가 온 상태, 즉 스위칭 소자 TR102의 G 단자에 스위칭 소자 TR102의 한계 레벨 이상(여기서는"H" 레벨)의 신호가 입력된 경우에는 스위칭 소자 TR101의 D 단자는 "L" 레벨의 전위가 된다. 즉, NAND 게이트(165)의 다른쪽의 입력 단자에 "L" 레벨의 신호가 입력된다.

스위칭 소자 TR102의 G 단자에는 인버터(163)의 출력 단자가 되어 있고, 스위칭 소자 TR102는 상기한 READ 신호 및 MASK0 신호에 따라서 온/오프 제어된다.

즉, 데이터 독출시 READ 신호가 "H" 레벨이 되면 트랜지스터 TR102가 온하고, TR100 및 TR101으로 이루어지는 차동 증폭 회로가 활성화되어, GDB1 및 GDB0의 데이터를 Rdata0 및 Rdata1으로서 출력한다. 그러나, 데이터 독출시에서도 마스크 신호 MASK0이 "H" 레벨이어도 TR102는 오프가 되어 GDB1 및 GDB0의 데이터는 차동 증폭 회로로부터 출력되지 않는다.

도 20은 감지 버퍼(151)에 입출력하는 신호(GDB0 및 GDB1상에 송출된 신호, READ 신호, MASK0 신호, Rdata0 신호, Rdata1 신호)의 타임 챠트이다.

우선, 제1 READ 신호의 펄스 발생 기간(기간(1)), 자세히는 펄스 상승시에 있어서 MASK0 신호가 "L" 레벨을 나타내는 경우, 즉 데이터의 독출 디스에이블 동작을 하지 않은 경우, GDB0상의 신호가 "H" 레벨을 나타낼 때, 즉 동시에 GDB1상의 신호가 "L" 레벨을 나타낼 때에, NAND 게이트(162)의 출력은 "L" 레벨을 나타내고 인버터(163)는 "H" 레벨을 나타내며 트랜스퍼 게이트(SW100, SW101)는 모두 온 상태가 된다. 또한, 스위칭 소자 TR102가 온 상태가 된다. 그리고, GDB0상의 신호가 "H" 레벨을 나타냄으로써, 스위칭 소자 TR100가 온 상태가 되고, NAND 게이트(164)의 다른쪽의 입력 단자에는 "L" 레벨의 신호가 입력된다. 즉, NAND 게이트(164)는 "H" 레벨의 신호를 Rdata0 신호로서 출력한다.

또한, GDB1상의 신호가 "L" 레벨을 나타냄으로써, 스위칭 소자 TR101가 오프 상태가 되고, NAND 게이트(165)의 다른쪽의 입력 단자에는, 트랜스퍼 게이트(SW101)에 의해 공급되는 "H" 레벨의 신호가 입력된다. 여기서, NAND 게이트(165)의 한쪽의 입력 단자는 NAND 게이트(164)의 출력이 나타내는 "H" 레벨의 신호를 입력하기 때문에, NAND 게이트(165)는 "L" 레벨의 신호를 출력한다. NAND 게이트(165)로부터 출력된 신호는 인버터(166)에 의해 반전되어, Rdata1 신호로서 출력되기 때문에, 이 경우, Rdata1 신호도 또한 Rdata0 신호와 마찬가지로 "H" 레벨을 나타낸다.

다음에, 제2 READ 신호의 펄스 발생 기간(기간(2)) 자세히는 펄스 상승시에 있어서는 MASK0 신호가 "L" 레벨을 나타낸 상태에서, 또한 GDB0상의 신호가 "L" 레벨을 나타낼 때, 즉 동시에 GDB1상의 신호가 "H"레벨을 나타낼 때에, NAND 게이트(162)의 출력("L" 레벨) 및 인버터(163)의 출력("H" 레벨)은 변화시키지 않고도, 트랜스퍼 게이트(SW100, SW101)는 모두 온 상태를 나타내고, 스위칭 소자 TR102가 온 상태가 된 그대로이다. 기간(1)에서 다른 점은 GDB0상의 신호가 "L" 레벨을 나타냄으로써, 스위칭 소자 TR100가 오프 상태가 되어, NAND 게이트(164)의다른쪽의 입력 단자에 트랜스퍼 게이트(SW100)에 의해서 공급되는 "H" 레벨의 신호가 입력되는 것이다.

또한, GDB1상의 신호가 "L" 레벨을 나타냄으로써, 스위칭 소자 TR101가 온 상태가 되어, NAND 게이트(165)의 다른쪽의 입력 단자에는 "L" 레벨의 신호가 입력된다. 즉, NAND 게이트(165)는 "H" 레벨의 신호를 출력한다. NAND 게이트(165)로부터 출력된 신호는 인버터(166)에 있어서 반전되고 Rdata1 신호로서 출력되기 때문에, 이 경우 Rdata1 신호는 "L" 레벨을 나타낸다. 여기서, NAND 게이트(164)의 한쪽의 입력 단자는 NAND 게이트(165)의 출력이 나타내는 "H" 레벨의 신호를 입력하기 때문에, NAND 게이트(164)는 "L" 레벨의 신호를 Rdata0 신호로서 출력한다.

따라서, MASK0 신호가 "L" 레벨을 나타내는 경우, 즉 데이터의 독출 디스에이블 동작을 하지 않은 경우는 Rdata0 신호 및 Rdata1 신호(Rdata0/1)는 GDB0상에 송출된 신호와 동일한 신호 레벨을 나타내고, I/O 데이터 버퍼(131)에 송출된다.

계속해서, 제3 READ 신호의 펄스 발생 기간(기간(3)) 자세히는 펄스 상승시에 있어, MASK0 신호가 "H" 레벨을 나타내는 경우, 즉 데이터의 독출 디스에이블 동작을 하는 경우 GDB0상의 신호가 "H" 레벨을 나타낼 때, 즉 동시에 GDB1상의 신호가 "L" 레벨을 나타낼 때는 NAND 게이트(162)의 출력은"H" 레벨을 나타내고, 인버터(163)는 "L" 레벨을 나타내기 때문에, 트랜스퍼 게이트(SW100, SW101)는 모두 오프 상태가 된다. 또한, 스위칭 소자 TR102가 오프 상태가 된다. 그리고, GDB0상의 신호가 "H" 레벨을 나타냄으로써, 스위칭 소자 TR100가 온 상태가 되지만, 스위칭 소자 TR102도 오프 상태가 되어 있고, 또한, 트랜스퍼 게이트(SW100)로부터 "H" 레벨의 전위도 공급되지 않기 때문에, NAND 게이트(164)의 다른쪽의 입력 단자에 입력되는 신호의 레벨은 불확정하여진다.

또한, GDB1상의 신호가 "L" 레벨을 나타냄으로써, 스위칭 소자 TR100가 오프 상태가 되지만, 트랜스퍼 게이트(SW101)로부터 "H" 레벨의 전위는 공급되지 않기 때문에, NAND 게이트(165)의 다른쪽의 입력 단자에 입력되는 신호의 레벨은 불확정하여진다.

따라서, NAND 게이트(164, 165)의 출력은 변화하지 않고, 즉 Rdata0 신호 및 Rdata1 신호의 레벨은 변경되지 않는다. 이에 따라, 독출 데이터의 디스에이블 동작이 달성된다. 도 20에서는, 점선으로 나타내는 부분이, 디스에이블 동작에 의해 출력되지 않은 신호이다.

계속되는 제4 READ 신호의 펄스 발생 기간(기간(4)) 자세히는 펄스 상승시에 있어서는, 다시 MASK0 신호는 "L" 레벨을 나타내고, 기간(2)에서 동일한 상태가 된다.

다음에, 기록 증폭기(152)에 관하여 상세히 설명한다. 도 21은 기록 증폭기(152)의 회로 구성을 도시한 설명도이다. 도 21에 있어서, 기록 증폭기(152)는 2개의 트랜스퍼 게이트(SW110, SW111)과, 5개의 인버터(171, 173, 174, 175, 176)와, 1개의 NAND 게이트(172)로 구성된다.

또한, 기록 증폭기(152)에 접속되는 GDB0 및 GDB1은 감지 증폭기(104)에 접속되어 있고, GDB0 및 GDB1상에 송출되는 기록 신호에 의해 감지 증폭기(104)에 데이터를 기록한다.

I/O 데이터 버퍼(131)로부터 출력되는 기록 데이터 Wdata는 기록 증폭기로서의 인버터(174)에 입력되고, 그 신호 레벨이 반전되어 출력된다. 인버터(174)의 출력 단자는 트랜스퍼 게이트(SW110)의 한쪽의 접점 단자 및 인버터(175)의 입력 단자에 접속되어 있다. 여기서, 트랜스퍼 게이트(SW110)의 다른쪽의 접점 단자는 GDB1에 접속되어 있고, 트랜스퍼 게이트(SW110)가 온 상태를 나타내는 경우에, Wdata 신호의 레벨을 반전시킨 신호를 GDB1상에 송출한다.

인버터(175)의 출력 단자는 트랜스퍼 게이트(SW111)의 한쪽의 접점 단자에 접속되어 있다. 또한, 트랜스퍼 게이트(SW111)의 다른쪽의 접점 단자는 GDB0에 접속되어 있고, 트랜스퍼 게이트(SW111)가 온 상태를 나타내는 경우에, Wdata 신호와 동일한 레벨의 신호를 GDB0상에 송출한다.

따라서, 이들 인버터(174, 175)에 따라서, 1개의 기록 데이터 Wdata에서, 서로 레벨의 반전한 2개의 신호를 각각 GDB0 및 GDB1상에 송출하는 것이 가능하게 되고 있다.

그리고, 트랜스퍼 게이트(SW110)의 한쪽의 제어 단자는 인버터(173)의 출력 단자와 접속하여, 다른쪽의 제어 단자는 인버터(176)의 출력 단자와 접속하고 있다. 또한, 인버터(176)의 입력 단자는 인버터(173)의 출력 단자와 접속하고 있기때문에, 트랜스퍼 게이트(SW110)는, 인버터(173)의 출력하는 신호의 레벨에 따라서 온/오프 제어된다.

또한, 트랜스퍼 게이트(SW111)의 한쪽의 제어 단자도, 인버터(173)의 출력 단자와 접속하고, 다른쪽의 제어 단자도, 인버터(176)의 출력 단자와 접속하고 있다. 따라서, 트랜스퍼 게이트(SW111)도, 트랜스퍼 게이트(SW110)와 마찬가지로, 인버터(1 73)의 출력하는 신호의 레벨에 따라서 온/오프 제어된다.

인버터(173)의 입력 단자는, NAND 게이트(172)의 출력 단자와 접속하고 있다. 또한, NAND 게이트(172)는 한쪽의 입력 단자로부터 데이터의 기록 명령을 나타내는 제어 신호(WE)를 입력하고, 다른쪽의 입력 단자로부터 인버터(171)의 출력신호를 입력한다. 인버터(171)는 DQM 입력 버퍼(132)로부터 출력되는 MASK0 신호를 입력하여, 그 반전 신호를 출력한다. 따라서, NAND 게이트(172)로부터 출력되는 신호의 레벨, 즉, READ 신호와 MASK0 신호에 따라서, 트랜스퍼 게이트(SW110,SW111)의 온/오프가 제어된다.

따라서, GDB0및 GDB1상의 신호의 레벨은 Wdata 신호와, WE 신호와, MASK0 신호에 따라서 변화한다. 즉, 데이터 기록시, WE 신호가 "H" 레벨이 되면, 트랜스게이트(SW110, SW111)은 온하고, 기록 증폭기(174)로부터 출력된 기록 데이터는 GDB1및 GDB0으로 송출된다. 한편, 이 때 마스크 신호 마스크 신호 MASK0가 "L" 레벨이면, SW110 및 SW111은 오프가 되어, 기록 증폭기(174)로부터 GDB1 및 GDB0에의 기록 데이터의 송출은 금지된다.

도 22는 기록 증폭기(152)에 입출력하는 신호(Wdata 신호, WE신호, MASK0 신호, GDB0 및 GDB1상에 송출된 신호)의 타임 챠트이다.

우선, 제1 WE 신호의 펄스 발생 기간(기간(1)) 자세히는 펄스 상승시에 있어, MASK0 신호가 "L" 레벨을 나타내는 경우, 즉 데이터의 기록 마스크 동작을 행하지 않은 경우, Wdata 신호가 "L" 레벨을 나타낼 때에, NAND 게이트(172)의 출력은 "L" 레벨을 나타내고, 인버터(173)는 "H" 레벨을 나타내고, 트랜스퍼 게이트(SW110, SW111)은 모두 온 상태가 된다.

Wdata 신호는 "L" 레벨을 나타내고 있으므로, 인버터(174)에 의해 반전된 "H" 레벨을 나타내는 신호가 트랜스퍼 게이트(SW110)를 통해 GDB1상에 송출된다. 또한, 인버터(174)로부터 출력된 "H" 레벨을 나타내는 신호는 인버터(175)에 입력되고 반전되어, L"레벨을 나타내는 신호로서 트랜스퍼 게이트(SW111)를 통해 GDB0상에 송출된다.

다음에, 제2 WE 신호의 펄스 발생 기간(기간(2)) 자세히는 펄스 상승시에 있어서는 MASK0 신호가 "L" 레벨을 나타낸 상태에서, 또한 Wdata가 "H" 레벨을 나타낼 때에 NAND 게이트(172)의 출력("L" 레벨) 및 인버터(173)의 출력(H"레벨)은 변화시키지 않고도 트랜스퍼 게이트(SW100, SW101)는 모두 온 상태를 나타낸다. 기간(1)에서 다른 점은 Wdata 신호가 "H" 레벨을 나타냄으로써, 인버터(174)에 의해 반전된 "L" 레벨을 나타내는 신호가, 트랜스퍼 게이트(SW110)를 통해 GDB1상에 송출되어, 인버터(175)에 의해 더욱 반전된 "H" 레벨을 나타내는 신호가, 트랜스터게이트(SW111)를 통해 GDB0상에 송출되는 것이다.

계속해서, 제3 WE 신호의 펄스 발생 기간(기간(3)) 자세히는 펄스 상승시에 있어, MASK0 신호가("H" 레벨)을 나타내는 경우, 즉 데이터의 기록 마스크 동작을 하는 경우, Wdata 신호가 "L" 레벨을 나타낼 때에, NAND 게이트(172)의 출력은 WE 신호의 레벨에 관계 없이 "H" 레벨을 나타내고 인버터(173)는 "L" 레벨을 나타내며, 트랜스퍼 게이트(SW110, SW111)는 모두 오프 상태가 된다. 따라서, 인버터(174, 175)로부터 출력되는 신호는 각각 GDB1 및 GDB0상에 송출되지 않는다. 즉, Wdata 신호를 기록 데이터로서 GDB에 송출할 수 없고 이에 따라 기록 데이터의 마스크 동작이 달성된다. 도 22에 있어서는, 점선으로 나타내는 부분이 마스크 동작에 의해 입력되지 않은 신호이다.

계속해서 제4 WE 신호의 펄스 발생 기간(기간(4)) 자세히는 펄스 상승시에서는, 다시 MASK0 신호는 "L" 레벨을 나타내고, 기간(2)에서 동일한 상태가 된다.

이상으로 설명한 감지 버퍼(151)에 있어서, DQM 입력 버퍼(132)로부터 출력되는 마스크/디스에이블 신호(마스크0)를 입력하고, 독출 데이터의 디스에이블 동작을 행하는 것으로 하였지만, 독출 데이터의 디스에이블 동작은 I/O 데이터 버퍼(131)를 제어함으로써도 가능하다.

도 23은 기록 증폭기 및 감지 버퍼(141)와, 디스에이블 동작을 가능하게 한 I/O 데이터 버퍼(131a)와, DQM 입출력 버퍼(132)에서의 결선을 나타내는 설명도이다. 도 23에서는 특히 데이터 입출력 단자 DQ01에 관계된 구성을 나타내고 있지만, 다른 데이터 입출력 단자 DQ1∼DQ15에 관해서도 동일한 구성이다.

도 23의 기록 증폭기 및 감지 버퍼(141)에 있어서, 기록 증폭기(152)는 도 21 및 도 22에 있어서 설명한 대로의 구성 및 동작을 나타내지만, 감지 버퍼(151a)는 도 19의 감지 버퍼(151)에 있어서, MASK0 신호의 입력을 행하지 않고, 인버터(161) 및 NAND 게이트(162)로 이루어지는 구성을 READ 신호를 입력하여, 반전시킨 신호를 인버터(163)와 트랜스퍼 게이트(SW100, SW101)의 다른쪽의 제어 단자에 입력하는 인버터로 대체할 필요가 있다.

따라서, 도 23에 도시하는 바와 같이, I/O 데이터 버퍼(131a)는 DQM 입력 버퍼(132)로부터 출력되는 마스크/디스에이블 신호(MASK0)를 입력하여, 해당 MASK0 신호의 신호 레벨에 따라서, 데이터의 독출 디스에이블 동작을 행한다.

이하에, I/O 데이터 버퍼(131a)에 대하여 상세히 설명한다. 도 24는 I/O 데이터 버퍼(131a)의 회로 구성을 도시한 설명도이다. 특히, 도 24는 독출 데이터를 데이터 입출력 단자에 출력할 때에 기능하는 회로 구성을 나타내고 있다. 도 24에서, I/O 데이터 버퍼(131a)는 2개의 트랜스퍼 게이트(SW120, SW121)과, 2개의 스위칭 소자(여기서는, FET 소자) TR120 및 TR121과, 8개의 인버터(181, 184∼190)와, 1개의 NAND 게이트(182)와, 1개의 NOR 게이트(183)로 구성된다.

I/O 데이터 버퍼(131a)는 감지 버퍼(151a)로부터 출력되는 독출 데이터 Rdata0 및 Rdata1(모두 동일한 신호 레벨을 나타냄)을 입력하고, DQM 입출력 버퍼(132)로부터 출력되는 MASK0 신호가 "L" 레벨인 경우, 그 Rdata0 및 Rdata1이 나타내는 신호에 따라서 데이터 입출력 단자 DQ에 독출 데이터를 출력한다. 한편, MASK0 신호가 "H" 레벨인 경우, Rdata0 및 Rdata1은 NAND 게이트(182) 및 NOR 게이트(183)를 통과하는 것이 저지되어, TR120 및 TR121은 모두 오프가 되고, DQ0는 하이 임피던스(Hi-Z) 상태가 된다.

우선, I/O 데이터 버퍼(131a)에 있어서, Rdata0 신호는, NAND 게이트(182)의 한쪽 입력 단자에 입력된다. NAND 게이트(182)의 다른쪽의 입력 단자는 인버터(181)의 출력 단자에 접속되어 있다. 또한, 인버터(181)는 MASK0 신호를 입력하고 그 반전 신호를 출력한다. 따라서, NAND 게이트(182)는 MASK0 신호가 "L" 레벨을 나타내는 경우에, Rdata0 신호에 대하는 인버터로서 기능한다.

NAND 게이트(182)의 출력 단자는 트랜스퍼 게이트(SW120)의 한쪽의 접점 단자에 입력하고 있고, 트랜스퍼 게이트(SW120)의 다른쪽의 접점 단자는 인버터(185)의 입력 단자에 접속되어 있다. 인버터(185)는 트랜스퍼 게이트(SW120)로부터 입력되는 신호의 반전 신호를 출력하여 인버터(189)에 입력한다. 여기서, 인버터(185)는 그 출력 단자를 인버터(186)의 입력 단자와 접속하고 그 입력 단자를 인버터(186)의 출력 단자와 접속하고 있다. 즉, 인버터(185)와 인버터(186)로 이루어지는 구성에 의해 트랜스퍼 게이트(SW120)의 다른쪽의 접점 단자로부터 출력되는 신호에 대하는 래치 기능이 수행된다.

그리고, 인버터(185)의 출력 단자는 인버터(189)의 입력 단자에 접속하고 있고, 인버터(185)로부터 출력된 신호는 인버터(189)에 의해 반전된다. 인버터(189)의 출력 단자는 스위칭 소자 TR120의 G 단자에 접속하고 있다. 스위칭 소자 TR120는 G 단자에 있어서의 신호 레벨에 응답하여 온/오프 한다.

한편, Rdata1 신호는 NOR 게이트(183)의 한쪽의 입력 단자에 입력된다. 또한, NOR 게이트(183)의 다른쪽의 입력 단자는 MASK0 신호를 입력한다. 따라서, NOR 게이트(183)는 MASK0 신호가 "L" 레벨을 나타내는 경우에, Rdata1 신호에 대한 인버터로서 기능한다.

NOR 게이트(183)의 출력 단자는 트랜스퍼 게이트(SW121)의 한쪽의 접점 단자에 입력되어 있고, 트랜스퍼 게이트(SW121)의 다른쪽의 접점 단자는 인버터(187)의 입력 단자에 접속되어 있다. 인버터(187)는 트랜스퍼 게이트(SW121)로부터 입력되는 신호의 반전 신호를 출력하여, 인버터(190)에 입력한다. 여기서, 인버터(187)는, 그 출력 단자를 인버터(188)의 입력 단자와 접속하고, 그 입력 단자를 인버터(188)의 출력 단자와 접속하고 있다. 즉, 인버터(187)와 인버터(188)로 이루어지는 구성에 의해, 트랜스퍼 게이트(SW121)의 다른쪽의 접점 단자로부터 출력되는 신호에 대한 래치 기능이 수행된다.

그리고, 인버터(187)의 출력 단자는 인버터(190)의 입력 단자에 접속하고 있고, 인버터(187)로부터 출력된 신호는 인버터(190)에 의해서 반전된다. 인버터(190)의 출력 단자는 스위칭 소자 TR121의 G 단자에 접속하고 있다. 스위칭 소자 TR121는 G 단자에서의 신호 레벨에 응답하여 온/오프 한다.

그리고, 스위칭 소자 TR120는 그 D 단자를 "H" 레벨을 나타내는 전위 VCC에 접속하고 있고, 그 S 단자를 데이터 입출력 단자 DQ0 및 스위칭 소자 TR121의 D 단자에 접속하고 있다. 또한, 스위칭 소자 TR121는 그 S 단자를 "L" 레벨을 나타내는 전위 VSS1에 접속하고 있다. 따라서, 스위칭 소자 TR121가 온 상태가 된 경우에는 데이터 입출력 단자 DQ0에 출력되는 신호는 VSS와 같은 전위인 "L" 레벨을 나타낸다. 또한, 스위칭 소자 TR120가 온 상태가 되고, 또한 스위칭 소자 TR121가 오프 상태가 되는 경우에, 데이터 입출력 단자 DQ0에 출력되는 신호는, VCC과 동일한 전위인 "H" 레벨을 나타낸다.

또한, I/O 데이터 버퍼(131a)에는 전술한 클록 신호 CLK가 입력되어 있고, 트랜스터 게이트(SW120, SW121)의 각각의 한쪽의 제어 단자에는 이 클록 신호 CLK가 입력되어 있다. 그리고 트랜스퍼 게이트(SW120, SW121)의 각각의 다른쪽의 제어 단자에는 인버터(184)의 출력 단자가 접속되어 있고 인버터(184)의 입력 단자에는 상기 클록 신호 CLK가 입력된다. 따라서 트랜스퍼 게이트(SW120, SW121)는 모두 클록 신호 CLK에 동기하여 온/오프를 반복한다.

따라서, 데이터 입출력 단자 DQ0에 출력되는 신호의 레벨은 CLK 신호, MASK0 신호, Rdata0 신호 및 Rdata1 신호에 따라서 변화한다.

도 25에 있어서, I/O 데이터 버퍼(131a)에 입출력하는 신호(CLK 신호, MASK0 신호, Rdata0 신호, Rdata1 신호)의 타임 챠트이다.

도 25에 있어서, 우선 제1 CLK 신호의 펄스 발생 기간(기간(1)) 자세히는 펄스 상승시에는 트랜스퍼 게이트(SW120, SW121)는 모두 온 상태가 되고 MASK0 신호가 "L" 레벨을 나타내는 경우, 즉 데이터의 독출 디스에이블 동작을 하지 않은 경우, 또한 Rdata0 신호가 "L" 레벨을 나타낼 때, 즉 동시에 Rdata1 신호도 또 "L" 레벨을 나타내는 상태를 나타낸다. 이 경우, 인버터(181)의 출력은 "H" 레벨을 나타내고, NAND 게이트(182)의 출력은 "H" 레벨을 나타내고, 트랜스퍼 게이트(SW120)의 한쪽 접점 단자에 입력된다. 트랜스퍼 게이트(SW120)는 온 상태이기 때문에, NAND 게이트(182)의 출력("H" 레벨)은 그대로 인버터(185)에 입력된다.

인버터(185)로부터 출력되는 신호는 반전되어 "L" 레벨이 되고, 계속되는 인버터(189) 입력된다. 이 "L" 레벨의 신호는 인버터(189)에서 반전되어 결국 "H" 레벨의 신호가 되고, 스위칭 소자 TR120를 오프 상태로 한다.

또한, NOR 게이트(183)의 출력은 "H" 레벨을 나타내고, 트랜스퍼 게이트(SW121)의 한쪽의 접점 단자에 입력된다. 트랜스퍼 게이트(SW121)도 온 상태이기 때문에, NOR 게이트(183)의 출력("H" 레벨)은 그대로 인버터(187)에 입력된다.

인버터(187)로부터 출력되는 신호는 반전되어 "L" 레벨이 되고, 계속되는 인버터(190)에 입력된다. 이 "L" 레벨의 신호는 인버터(190)에 있어서 반전되어 "H" 레벨의 신호가 되고 스위칭 소자 TR121을 온 상태로 한다.

이렇게 해서, 스위칭 소자 TR120가 오프 상태, 스위칭 소자 TR121가 온 상태가 되기 때문에, 데이터 입출력 단자 DQ0에 출력되는 신호의 레벨은 VSS와 동전위인 "L" 레벨을 나타낸다. 즉, Rdata0 신호(Rdata1 신호)가 나타내는 레벨의 신호가, 데이터 입출력 단자 DQ01에 출력된다.

다음에, 제2 CLK 신호의 펄스 발생 기간(기간(2)) 자세히는 펄스 상승시에는 트랜스퍼 게이트(SW120, SW121)는 모두 온 상태가 되고, MASK0 신호가 "L" 레벨을 나타낸 채로, Rdata0 신호가 "H" 레벨을 나타내는 상태, 즉 동시에 Rdata1 신호도 또한 "H" 레벨을 나타내는 상태이다. 이 경우, Rdata0 신호 및 인버터(181)의 출력은 모두 "H" 레벨을 나타내기 때문에, NAND 게이트(182)의 출력은 "L" 레벨을 나타내고, 트랜스퍼 게이트(SW120)의 한쪽의 접점 단자에 입력된다. 트랜스퍼 게이트(SW120)는 온 상태이기 때문에, NAND 게이트(182)의 출력("L" 레벨)은 그대로 인버터(185)에 입력된다.

인버터(185)로부터 출력되는 신호는 반전되어 "H" 레벨이 되고, 계속해서 인버터(189)에 입력된다. 이 "H" 레벨의 신호는 인버터(189)로 반전되어 결국 "L" 레벨의 신호가 되고, 스위칭 소자 TR120를 온 상태로 한다.

또한, NOR 게이트(183)는 Rdata1 신호가 "H" 레벨을 나타내고 MASK0 신호가 "L" 레벨을 나타내기 때문에, "L" 레벨의 신호를 출력하여 트랜스퍼 게이트(SW121)의 한쪽의 접점 단자에 입력된다. 트랜스퍼 게이트(SW121)도 또 온 상태이기 때문에 NOR 게이트(183)의 출력("L" 레벨)은 그대로 인버터(187)에 입력된다.

인버터(187)로부터 출력되는 신호는 반전되어 "H" 레벨이 되고, 계속되는 인버터(190)에 입력된다. 이 "H" 레벨의 신호는 인버터(190)에서 반전되어 "L" 레벨의 신호가 되고 스위칭 소자 TR121를 오프 상태로 한다.

이렇게 해서, 스위칭 소자 TR120가 온 상태, 스위칭 소자 TR121가 오프 상태가 되기 때문에, 데이터 입출력 단자 DQ0에 출력되는 신호의 레벨은 VCC과 동전위인 "H" 레벨을 나타낸다. 즉, Rdata0 신호(Rdata1 신호)가 나타내는 레벨의 신호가, 데이터 입출력 단자 DQ0에 출력된다.

계속되어, 제3 CLK 신호의 펄스 발생 기간(기간(3)) 자세히는 펄스 상승시는, 트랜스퍼 게이트(SW120, SW121)은 모두 온 상태가 되고, MASK0 신호가 "H" 레벨을 나타내는 경우, 즉 데이터의 독출 디스에이블 동작을 하는 경우, 또한 Rdata0신호가 "L" 레벨을 나타낼 때, 즉 동시에 Rdata1 신호도 또 "L" 레벨을 나타내는 상태이다. 이 경우, Rdata0 신호 및 인버터(181)의 출력은 함께 "L" 레벨을 나타내기 때문에, NAND 게이트(182)의 출력은 "H" 레벨을 나타내고 트랜스퍼 게이트(SW120)의 한쪽의 접점 단자에 입력된다. 트랜스퍼 게이트(SW120)는 온 상태이기 때문에, NAND 게이트(182)의 출력("H" 레벨)은 그대로 인버터(185)에 입력된다.

인버터(185)로부터 출력되는 신호는 반전되어 "L" 레벨이 되고 계속되는 인버터(189)에 입력된다. 이 "L" 레벨의 신호는 인버터(189)에서 반전되어 결국 "H" 레벨의 신호가 되고, 스위칭 소자 TR120를 오프 상태로 한다.

또한, NOR 게이트(183)는 Rdata1 신호가 "L" 레벨을 나타내고, MASK0 신호가 "H" 레벨을 나타내기 때문에, "L" 레벨의 신호를 출력하여, 트랜스퍼 게이트(SW121)의 한쪽의 접점 단자에 입력된다. 트랜스퍼 게이트(SW121)도 또 온 상태이기 때문에 NOR 게이트(183)의 출력("L" 레벨)은 그대로 인버터(187)에 입력된다.

인버터(187)로부터 출력되는 신호는 반전되어 "H" 레벨이 되고 계속되는 인버터(190)에 입력된다. 이 "H" 레벨의 신호는 인버터(190)에 있어서 반전되어 "L" 레벨의 신호가 되고 스위칭 소자 TR121를 오프 상태로 한다.

이렇게 해서, 스위칭 소자 TR120 및 TR121은 모두 오프 상태가 되어, 데이터 입출력 단자 DQ0에 출력되는 신호는 하이 임피던스(Hi-Z) 상태가 된다. 즉, 데이터 입출력 단자 DQ0에 출력되는 신호의 레벨은 불확정해지고 이에 따라 독출 데이터의 디스에이블 동작이 달성된다.

계속해서 제4 CLK 신호의 펄스 발생 기간(기간(4)) 자세히는 펄스 상승시는 다시 MASK0 신호가 "L" 레벨을 나타내고 기간(2)과 동일한 상태가 된다.

이상으로 설명한 SDRAM과 같이, 복수 비트의 데이터 입출력 단자를 구비하고, 또한 데이터의 기록/독출의 가부를 선택가능한 마스크/디스에이블 단자를 구비한 반도체 기억 장치를 포함시킨 반도체 기억 장치의 동작을 확인하기 위한 시험은 일반적으로 반도체 기억 장치의 각 단자에 단자 접속핀을 접속하는 IC 테스터를 사용하여 행하여지고 있다.

그렇지만, IC 테스터가 사용 가능한 드라이버나 비교기의 수 즉 단자 접속핀의 수에는 제한이 있어, 동시에 시험을 할 수 있는 반도체 기억 디바이스의 수는 제한된다. 특히, 상기와 같은 마스크/디스에이블 단자를 구비하는 반도체 기억 디바이스를 시험하는 경우에는 모든 반도체 기억 디바이스의 입출력 데이터를 시험하기 위해서는, 각 반도체 기억 디바이스의 모든 마스크/디스에이블 단자에 대하여 시험용의 단자 접속핀을 준비해야 하고, 동시에 시험할 수 있는 반도체 기억 디바이스의 수는 제한되는 것으로 되어 있다.

도 26은 종래의 반도체 기억 장치의 IC 테스터에 의한 시험 동작을 나타내는 설명도이고, 전술한 종래의 반도체 기억 장치를 IC 테스터에 의해서 시험을 하는 경우의 해당 IC 테스터의 접속 상태를 나타내는 것이다. 도시는 생략하지만, IC 테스터에서는 통상 복수의 반도체 기억 디바이스를 각각 소켓에 장착하여, 동시에 시험을 하는 것으로 시험 시간의 단축을 도모하고 있다.

도 26에 도시하는 바와 같이, 2개의 반도체 기억 디바이스(191, 192)의 동시 시험을 행하는 경우, 각 반도체 기억 디바이스의 데이터 입출력 단자 DQ0∼DQ15는 공통의 데이터 버스 라인에 접속되어, /RAS, /CAS 및 /WE 단자도 또한, 공통의 제어 명령 라인에 접속되기 때문에, 그것들 공통의 데이터 버스 라인 및 공통의 제어 명령 라인에 필요한 IC 테스터의 접속 단자핀 수는 각 데이터 입력 단자 DQ0∼DQ15용으로서 16개 및 /RAS, /CAS 및 /WE 단자용으로서 3개가 된다.

따라서, 데이터 버스 라인 및 제어 명령 라인에 필요한 접속 단자핀수는 동시에 시험을 행하는 반도체 기억 디바이스의 수에 의해서 변화하지 않는다. 한편, 마스크/디스에이블 단자는 각 반도체 기억 디바이스에 대하여 각각 2개씩 구비되어 있고, 각 반도체 기억 디바이스의 마스크/디스에이블 단자를 개별로 제어해야 하기 때문에, 각각의 DQML 및 DQMU 단자에 접속하는 합계 4개의 접속 단자핀을 더 준비해야만 한다. 2개의 반도체 디바이스(191, 192)의 마스크/디스에이블 단자 2개씩을 접속하면 합계 23개의 핀이 필요하기 때문에, 예컨대, IC 테스터에서 사용가능한 접속 단자핀수가 23개라고 하면, 이 IC 테스터에서는 3종류 이상의 반도체 디바이스를 접속하여 동시에 시험을 하는 것은 가능하지 않은 것이 된다.

이와 같이, 마스크/디스에이블 단자를 구비한 복수의 반도체 기억 디바이스를 동시에 시험하기 위해서는 마스크/디스에이블 단자를 구비하고 있지 않은 반도체 기억 디바이스를 시험하는 경우와 비교하여, IC 테스터의 드라이버/비교기를 (각 반도체 기억 디바이스의 마스크/디스에이블 단자의 수) × (시험하는 반도체 기억 디바이스의 수)로 계산되는 개수분이 더욱 필요하다. 이에 따라, 동시에 시험가능한 반도체 기억 디바이스의 수가 감소하여 버리고, 시험 시간을 많이 소비하게 된다고 하는 문제점이 있었다. 특히, 대량의 반도체 기억 디바이스의 시험을 하는 경우에는, 상기 문제는 현저한 것이 되어 있다.

이 문제를 해결하기 위해서, IC 테스터에 있어서, 드라이버/비교기의 수를 늘리는 것이나 데이터 버스 라인을 증설하는 것 또는 미리 충분한 수의 드라이버/비교기를 구비한 IC 테스터를 사용하는 것 등의 대응을 생각할 수 있지만, 일반적으로, 그와 같은 옵션이나 IC 테스터는 고가이고, 설비 투자 비용의 증대에 연계되기 때문에 현실적이지 않다.

본 발명은 상기의 것을 감안하여 이루어진 것으로서, 현재 사용하고 있는 IC 테스터를 사용하여 한 번에 보다 많은 반도체 기억 디바이스의 시험을 가능하게 하여, 편리성, 특히 시험을 할 때의 편리성을 높인 반도체 기억 장치를 제공하는 것을 목적으로 한다.

도 1은 제1 실시예에 따른 반도체 기억 디바이스와 IC 테스터와의 결선을 나타내는 설명도.

도 2는 제1 실시예에 따른 반도체 기억 장치의 개략 구성을 나타내는 블록도.

도 3은 제1 실시예에 따른 반도체 기억 장치를 패키지화한 반도체 기억 디바이스의 개략도.

도 4는 제1 실시예에 따른 반도체 기억 장치의 상세한 구성을 설명하는 도면.

도 5는 제1 실시예에 따른 반도체 기억 장치의 검사 신호의 신호 레벨과 트랜스퍼 게이트(SW0, SW1)의 온/오프 상태의 관계를 나타내는 설명도.

도 6은 제1 실시예에 따른 반도체 기억 장치에 있어서 디스에이블 동작을 가능하게 하는 I/O 데이터 버퍼를 채용한 상세한 구성을 설명하는 도면.

도 7은 제1 실시예에 따른 반도체 기억 장치의 개략 구성을 나타내는 블록도.

도 8은 제2 실시예에 따른 반도체 기억 장치의 주요부 구성을 나타내는 설명도.

도 9는 제2 실시예에 따른 반도체 기억 장치의 DQM 스위치 회로의 회로 구성을 나타내는 설명도.

도 10은 제2 실시예에 따른 반도체 기억 장치의 검사 신호의 신호 레벨과 트랜스퍼 게이트(SW10∼SW13)의 온/오프 상태의 관계를 나타내는 설명도.

도 11은 제2 실시예에 따른 반도체 기억 장치에 있어서 디스에이블 동작을 가능하게 하는 I/O 데이터 버퍼를 채용한 상세한 구성을 설명하는 도면.

도 12는 제3 실시예에 따른 반도체 기억 장치의 개략 구성을 나타내는 블록도.

도 13은 제3 실시예에 따른 반도체 기억 장치의 주요부 구성을 나타내는 설명도.

도 14는 제3 실시예에 따른 반도체 기억 장치의 DQM 스위치 회로의 회로 구성을 나타내는 설명도.

도 15는 제3 실시예에 따른 반도체 기억 장치에 있어서 디스에이블 동작을 가능하게 하는 I/O 데이터 버퍼를 채용한 상세한 구성을 설명하는 도면.

도 16은 종래의 반도체 기억 장치의 개략 구성을 나타내는 블록도.

도 17은 종래의 반도체 기억 장치의 주요부를 나타내는 설명도.

도 18은 종래의 반도체 기억 장치의 주요부 사이의 결선을 나타내는 설명도.

도 19는 종래의 반도체 기억 장치의 감지 버퍼의 회로 구성을 나타내는 설명도.

도 20은 종래의 반도체 기억 장치의 감지 버퍼에 입출력하는 신호의 타임 챠트를 나타내는 도면.

도 21은 종래의 반도체 기억 장치의 기록 증폭기의 회로 구성을 나타내는 설명도.

도 22는 종래의 반도체 기억 장치의 기록 증폭기에 입출력하는 신호의 타임 챠트를 나타내는 도면.

도 23은 종래의 반도체 기억 장치의 주요부 사이의 결선을 나타내는 설명도.

도 24는 종래의 반도체 기억 장치의 I/O 데이터 버퍼의 회로 구성을 나타내는 설명도.

도 25는 종래의 반도체 기억 장치의 I/O 데이터 버퍼에 입출력하는 신호의 타임 챠트를 나타내는 도면.

도 26은 종래의 반도체 기억 장치의 IC 테스터에 의한 시험 동작을 나타내는 설명도.

<도면의 주요 부분에 대한 부호의 설명>

1, 2, 3, 4: 반도체 기억 디바이스

10, 40, 50: SDRAM

11: 메모리 어레이

12: 로우 디코더

13: 칼럼 디코더

14: 감지 증폭기

15, 51, 54, 57: 기록 증폭기/감지 버퍼

16: 전역 데이터 버스(GDB)

17: I/O 데이터 버퍼/레지스터

18: 어드레스 버퍼/레지스터 및 뱅크 셀렉트

19: 칼럼 어드레스 카운터

22: 명령 디코더

23: 제어 신호 래치

24: 모드 레지스터

25: 클록 버퍼

26: 검사 디코더

27, 90, 91: DQM 스위치 회로

41, 44, 47: I/O 데이터 버퍼

42, 43, 45, 46, 48, 49: DQM 입력 버퍼

전술한 과제를 해결하여, 목적을 달성하기 위해서, 청구항 1의 발명에 따른 반도체 기억 장치에서는 복수의 데이터 입출력 단자와, 복수의 마스크/디스에이블 단자를 가지며, 각 마스크/디스에이블 단자에 할당된 상기 데이터 입출력 단자로부터 입출력되는 데이터의 기록/독출을 상기 마스크/디스에이블 단자에 인가되는 마스크/디스에이블 제어 신호에 응답하여 금지하는 마스크/디스에이블 동작을 할 수 있는 반도체 기억 장치에 있어서, 상기 마스크/디스에이블 단자에 대하는 상기 데이터 입출력 단자의 할당을 변경하는 할당 변경 수단을 구비한 것을 특징으로 하다.

이 청구항 1의 발명에 따르면, 마스크/디스에이블 단자마다 기록/독출을 금지하는 데이터 입출력 단자의 할당을 변경할 수 있고, 1의 마스크/디스에이블 단자의 사용이 금지되더라도 해당 1의 마스크/디스에이블 단자에 할당된 데이터 입출력 단자의 마스크/디스에이블 동작을 다른 마스크/디스에이블 단자로 제어하는 것이 가능하게 된다.

또한, 청구항 2의 발명에 따른 반도체 기억 장치에서는 복수의 데이터 입출력 단자와, 복수의 마스크/디스에이블 단자를 가지며, 각 마스크/디스에이블 단자에 할당된 상기 데이터 입출력 단자로부터 입출력되는 데이터의 기록/독출을 금지하는 마스크/디스에이블 동작을 하는 반도체 기억 장치에 있어서, 입력되는 복수의 동작 모드 신호를 판별하는 판별 수단과, 상기 판별 수단에 의한 판별의 결과, 상기 판별 수단에 의해 판별된 동작 모드 신호에 근거하여 상기 마스크/디스에이블 단자에 대한 상기 데이터의 할당을 변경하는 할당 변경 수단을 구비한 것을 특징으로 한다.

또한, 청구항 3의 발명에 따른 반도체 기억 장치에 있어서는 청구항 2의 발명에 있어서, 상기 제2 동작 모드는 시험 모드인 것을 특징으로 한다.

또한, 청구항 4의 발명에 따른 반도체 기억 장치에서는 청구항 2의 발명에 있어서, 상기 반도체 기억 장치의 데이터 입출력 단자는 상기 제1 및 제2 데이터 입출력 단자군으로 구성되어 상기 제2 동작 모드시, 상기 제1 마스크/디스에이블 단자에 인가하는 상기 마스크/디스에이블 제어 신호로, 상기 제1 및 제2 데이터 입출력 단자군의 상기 마스크/디스에이블 동작을 제어하도록 구성되어 있는 것을 특징으로 한다.

이들 청구항 2∼4의 발명에 의하면, 제2의 동작 모드(시험 모드)시, 제1 마스크/디스에이블 단자로, 제1 및 제2 데이터 입출력 단자군의 양쪽의 마스크/디스에이블 동작을 제어할 수 있게 되어, 제2 동작 모드시에 사용하는 마스크/디스에이블 단자의 수를 삭감할 수가 있어, 이로써 IC 테스터에 동시에 시험할 수 있는 반도체 기억 디바이스의 수를 늘릴 수 있다.

또한, 청구항 5의 발명에 따른 반도체 기억 장치에 있어서는 청구항 2의 발명에 있어서, 상기 제1 및 제2 데이터 입출력 단자의 데이터를 메모리 셀 어레이부에 각각 기록하고, 이 메모리 셀 어레이부로부터의 데이터를 이 제1 및 제2 데이터 입출력 단자로 각각 독출하기 위한 제1 및 제2 기록/독출 제어 회로부를 추가로 가지며, 상기 변경 수단은 상기 판별 수단으로부터의 동작 모드 신호에 응답하고, 상기 제1 및 제2 마스크/디스에이블 단자와 상기 제1 및 제2 기록/독출 제어 회로부 상호간의 접속 관계를 선택적으로 스위치하도록 구성되어 있는 것을 특징으로 한다.

또한, 청구항 6의 발명에 따른 반도체 기억 장치에서는 청구항 5의 발명에 있어서, 상기 제1 및 제2 기록/독출 제어 회로부의 각각은 상기 데이터 입출력 단자로부터 데이터를 입력받고, 상기 데이터 입출력 단자에 데이터를 출력하기 위한 I/O 데이터 버퍼 회로와, 이 I/O 데이터 버퍼 회로로부터의 데이터를 수신하여, 그것을 증폭하여 데이터 버스에 출력하고, 이 데이터 버스에 전송된 데이터를 감지하여 상기 I/O 데이터 버퍼 회로에 전송하는 기록 증폭기/감지 버퍼 회로를 가지며, 상기 변경 수단은 상기 기록 증폭기/감지 버퍼 회로를 제어하는 것을 특징으로 한다.

또한, 청구항 7의 발명에 따른 반도체 기억 장치에서는 청구항 6의 발명에 있어서, 상기 변경 수단은 상기 I/O 데이터 버퍼 회로를 제어하도록 구성되어 있는 것을 특징으로 한다.

이들 청구항 5∼7의 발명에 따르면, 변경 수단에 의해 제1 및 제2 마스크/디스에이블 단자와 제1 및 제2 기록/독출 제어 회로부 상호간의 접속 관계를 전환함으로써 청구항 2에 기재되어 있는 동작 모드에 기초하는 데이터 입출력 단자군과 마스크/디스에이블 단자와의 대응 관계의 변경을 용이하게 실시할 수 있다.

이하에, 본 발명에 따른 반도체 기억 장치의 실시 형태를 도면을 참조하여 상세히 설명한다. 또, 이 실시의 형태에 의해 본 발명이 한정되는 것이 아니다. 또한, 이 실시의 형태에서는 본 발명에 따른 반도체 기억 장치를, 외부 클록에 동기하여 동작하는 SDRAM을 예로 들어 설명한다.

도 1은 본 발명에 따른 반도체 기억 장치를 패키지화한 반도체 기억 디바이스(특히, 이 실시의 형태에 있어서는 패키지된 SDRAM)의 IC 테스터에 의한 시험에서의 IC 테스터와 각 반도체 기억 디바이스(1∼4)의 결선을 나타내는 설명도이다. IC 테스터에서는 통상, 복수의 반도체 기억 디바이스를 각각 소켓에 장착하여 동시에 시험을 하는 것으로, 시험 시간의 단축을 도모하고 있다.

도 26 기재의 종래예와 다른 점은, 종래는 IC 테스터로부터 각 디바이스에 대하여 DQML 신호와 DQMU 신호를 공급하고 있는 데 비하여, 본 발명에서는 도 1에 나타내는 바와 같이 IC 테스터는 각 디바이스에 대하여 1개의 DQM 신호(예컨대 DQMU 신호)밖에 공급하지 않는다.

도 1에 있어서, 반도체 기억 디바이스의 16개의 데이터 입출력 단자 DQ0∼DQ15는 공용의 데이터 버스 라인에 접속되고, /RAS, /CAS 및 /WE 단자도 또, 공용의 제어 명령 라인에 접속되기 때문에, 이 단계에서, IC 테스터에서의 19개의 접속 단자핀이 필요하게 된다.

또한, 각 반도체 기억 디바이스의 마스크/디스에이블 단자에 접속하기 위한 접속 단자핀이 필요하지만, 본 발명에 따른 반도체 기억 디바이스에서는 2개 중 1개의 마스크/디스에이블 단자의 접속만으로 시험 동작을 가능하게 하고 있기 때문에, IC 테스터의 사용 가능한 접속 단자핀수가 23개라고 하면, 나머지의 4개의 접속 단자핀의 각각에, 각 반도체 기억 디바이스의 마스크/디스에이블 단자를 할당할 수 있다.

따라서, 도 1에 도시하는 바와 같이, 반도체 기억 디바이스1∼4의 각 DQMU단자가 IC 테스터에 접속되고, 각 DQML 단자는 접속되지 않는다. 이에 따라, IC 테스터에 있어서 사용가능한 접속 단자핀수가 23개인 경우에, 종래의 반도체 기억 디바이스를 동시에 2개 사용한 시험을 가능하게 하였지만, 본 실시 형태에 따르면, 그 반도체 기억 디바이스를 동시에 4개 사용한 시험을 가능하게 한다. 이와 같이, 본 실시 형태에 따른 반도체 기억 디바이스는, IC 테스터에 있어서 동시에 시험할 수 있는 개수를, 종래와 비교하여 배증시킬 수 있기 때문에, IC 테스터에 대하여 새로운 투자를 하지 않고, 대폭적인 시험 시간의 단축과 시험 비용의 삭감을 꾀할 수 있다.

여기서, DQML 신호와 DQMU 신호중 한쪽밖에 각 디바이스에 공급하지 않으면, 복수의 데이터 입출력 단자 중 반수에 대하여 마스크/디스에이블 동작 제어를 할 수 없게 되어 버리지만, 본 발명에서는 시험 모드시 IC 테스터로부터 공급하는 1개의 DQMf 신호(예컨대 DQMU 신호)로 디바이스 전체의 데이터 입출력 단자의 마스크/디스에이블 동작제어를 할 수 있도록 구성됨으로써, 전술한 부적합함을 해소하고 있다. 그 구성에 대하여, 이하에 전술한다.

제1 실시예

도 2는 제1 실시예에 따른 반도체 기억 장치의 개략 구성을 나타내는 블록도이다. 도 2에서, 반도체 기억 장치인 SDRAM(10)은 종래 기술에서 설명한 SDRAM과 같이, MPU에 의해 그 MPU의 어드레스 공간보다도 큰 용량의 메모리를 관리할 수 있는 메모리 뱅크 방식이 채용된 경우의 SDRAM을 나타내고 있다.

종래의 도 13과 다른 점은 검사 디코더(26) 및 DQM 스위치 회로(27)를 설치하여, 통상 모드시는, 외부에서 입력되는 DQML 신호 및 DQMU 신호를, 각각 그대로 MASK0(마스크 0) 신호 및 MASK1(마스크 1) 신호로서 각 뱅크에 부여하고, 시험 모드시는, DQML 신호 및 DQMU 신호중의 한쪽을 MASK0 신호 및 MASK1 신호의 양쪽에 부여하여, 이들 각 뱅크에 공급하고 있는 점이다.

도 2에 있어서, SDRAM(10)은 기억 단위가 되는 메모리 셀을 매트릭스형으로 배치시킨 메모리 어레이를, 2개의 뱅크(뱅크 0, 뱅크 1)로 분할하고 있다. 또한, 각 뱅크는 복수의 블록으로 분할되어 있다. 그리고, 각 블록은 로우 디코더(12) 및 칼럼 디코더(13)를 구비하고, 이들 디코더에 의해, 각 블록을 담당한 메모리 어레이(11)로부터 1개의 메모리 셀을 선택한다.

여기서, 로우 디코더(12)는 로우 어드레스 신호(20)를 수신하여, 행 방향의 메모리 셀을 특정하는 워드선(도시하지 않음)으로부터 1개를 선택하는 회로이다. 또한, 칼럼 디코더(13)는 칼럼 어드레스 신호(21)를 수신하여, 열방향의 메모리 셀을 특정하는 비트선(도시하지 않음)으로부터 1개를 선택하는 회로이다. 또한, 각 비트선상에는 메모리 셀에 대비된 전하를 증폭시키는 감지 증폭기(14)가 접속되어 있다.

예컨대, 1M 비트의 SDRAM을 예로 들면, 뱅크 0 및 뱅크 1은, 각각 64 kbyte (512 kbit)를 가지며, 각 뱅크는 128 kbit의 메모리 용량(128k)의 메모리 셀)을 가지는 블록으로 4분할된다. 이 경우, 각 블록의 로우 디코더는 512개의 로우 어드레스로부터 1개의 워드선을 특정하고, 칼럼 디코더/감지 증폭기는 256개의 칼럼 어드레스로부터 1개의 비트선을 특정한다.

뱅크 0 또는 뱅크 1에 있어서, 데이터의 독출 명령을 수신하여, 로우 디코더(12) 및 칼럼 디코더(13)에 의해서 특정된 메모리 셀의 데이터는 전역 데이터 버스(GDB)(16)를 경유하여 기록 증폭기/감지 버퍼(15)(단지, 이 경우, 감지 버퍼가 기능함)에 입력된다. SDRAM(10)에서는 복수 비트의 데이터 입출력을 가능하게 하고 있기 때문에, 예컨대 16비트의 데이터 입출력의 경우, 입력되는 로우 어드레스 신호(20) 및 칼럼 어드레스 신호(21)에 대하여 특정되는 메모리 셀의 2 바이트(16비트)분의 데이터를 기록 증폭기/감지 버퍼(15)에 축적하여 병렬 출력을 가능하게 하고 있다.

기록 증폭기/감지 버퍼(15)에 축적된 독출 데이터는 I/O 데이터 버퍼/레지스터(17)에 인도되고, I/O 데이터 버퍼/레지스터(17)의 데이터 입출력 단자 DQ0∼DQn (위의 예에서는, n=15)로부터 출력된다.

한편, 뱅크 0 또는 뱅크 1에 있어서, 데이터의 기록 명령을 수신하면, I/O 데이터 버퍼/레지스터(17)의 데이터 입출력 단자 DQ0∼DQn (위의 예에서는, n=15)로부터 입력된 기록 데이터는 기록 증폭기/감지 버퍼(15)(단지, 이 경우, 기록 증폭기가 기능함)에 인도된다. 기록 증폭기/감지 버퍼(15)에 인도된 데이터는 계속해서 GDB16를 경유하여, 로우 디코더(12) 및 칼럼 디코더(13)에 의해 특정된 메모리 셀에 기록된다.

전술한 데이터의 독출의 경우와 마찬가지로, 예컨대 16비트의 데이터 입출력의 경우, 입력되는 로우 어드레스 신호(20) 및 칼럼 어드레스 신호(21)에 의해서 특정되는 메모리 셀에, 기록 증폭기/감지 버퍼(15)에 축적된 2 바이트(16 비트)분의 데이터를 입력할 수가 있다.

로우 어드레스 신호(20) 및 칼럼 어드레스 신호(21)는 어드레스 버퍼/레지스터 및 뱅크 셀렉트(18)의 어드레스 단자 A0∼An에서 입력되는 신호에 근거하여 생성된다. 실제로, 로우 어드레스 신호(20) 및 칼럼 어드레스 신호(21)는 어드레스단자 A0∼An에 입력되는 어드레스 신호를 액티브 명령 신호와, 독출/기록 명령 신호에 의한 래치 타이밍에 의해서 시분할(멀티플렉스)로 취입함으로써 생성된다. 또, 어드레스의 최상위 비트인 An은, 뱅크 0 또는 뱅크 1을 선택하기 위한 뱅크 셀렉트용으로서 사용된다.

또한, 뱅크 0 및 뱅크 1에는, RAS 신호(30), CAS 신호(31) 및 WE 신호(32)가 입력되어, 이들 3종류의 신호의 조합에 의해서 데이터의 기록 명령이나 독출 명령등의 제어 명령을 판별한다. 특히, 이 제어 명령에 의해서, 기록 증폭기/감지 버퍼(15)의 기능이 결정된다.

예컨대, 제어 명령이 기록 명령을 나타내는 경우, 기록 증폭기/감지 버퍼(15)는 기록 증폭기로서 기능하며, 입출력 데이터 버퍼/레지스터(17)로부터 복수비트의 데이터를 취입하고, 취입한 데이터를 GDB16을 경유시켜 감지 증폭기(14) 또는 메모리 어레이(11)에 전송한다. 한편, 제어 명령이 독출 명령을 나타내는 경우, 기록 증폭기/감지 버퍼(15)는 감지 버퍼로서 기능하여 GDB16를 경유하여 감지 증폭기(14) 또는 메모리 어레이(11)로부터 데이터를 취입하고, 취입한 데이터를 I/C 데이터 버퍼/레지스터(17)에 전송한다.

뱅크 0 및 뱅크 1에 입력되는 RAS 신호(30), CAS 신호(31) 및 WE 신호(32)는제어 신호 래치(23)로부터 출력된다. 제어 신호 래치(22)는 명령 디코더(22)로부터 명령 신호(35)를 입력하고, 명령 신호(35)가 나타내는 제어 명령을 래치하여, 그 래치한 제어 명령을 RAS 신호(30), CAS 신호(31) 및 WE 신호(32)의 3종류의 신호의 조합으로 나타낼 수 있도록 각 신호를 생성하여 출력한다.

명령 디코더(22)는 /CS 신호, /RAS 신호, /CAS 신호 및 /WE 신호를 입력하여 각 신호의 조합으로부터 제어 명령을 결정하고, 그 제어 명령을 나타내는 명령 신호(35)를 출력한다. 또한, 명령 디코더(22)는 /CS신호, /RAS신호, /CASf 신호 및 /WE 신호의 조합으로부터 데이터의 액세스 모드를 결정하여 그 액세스 모드를 나타내는 모드 신호(36)를 출력한다. 이 모드 신호(36)는 모드 레지스터(24)에 입력된다.

모드 레지스터(24)는 모드 신호(36)와 어드레스 버퍼/레지스터 및 뱅크 셀렉트(18)에 의해서 중계되는 어드레스 신호 A0∼An을 입력하여 일시적으로 기억한다. 칼럼 어드레스 카운터(19)는 모드 레지스터(24)에 기억된 모드 신호와 어드레스 신호로부터 연속 독출 모드 등의 액세스 모드를 판별하여 액세스 모드에 따른 칼럼 어드레스 신호(21)를 생성하여 출력한다.

SDRAM(10)은 예컨대 MPU의 시스템 클록이라고 한 외부에서 부여되는 동기 신호 CLK에 의해서 동작하여, 고속으로 동작하는 것을 특징으로 한다. 클록 버퍼(25)는 그 외부에서 부여되는 클록 신호 CLK 및 그 클록 신호의 출력을 제어하는 클록 인에이블 신호(CKE)를 입력하고, 입력한 클록 신호를 상기 각 회로에 공급하고 있다.

클록 버퍼(25)는 입력한 클록 인에이블 신호를 명령 디코더(22), 어드레스 버퍼/레지스터 및 뱅크 셀렉트(18) 및 I/O 데이터 버퍼/레지스터(17)에 입력하고 있고, 이들 회로를 동작시키지 않은 경우에 클록 신호의 공급을 정지시킴으로써, 소비 전력의 저감을 실현하고 있다.

I/O 데이터 버퍼/레지스터(17)는 마스크/디스에이블 단자로부터 마스크/디스에이블 신호를 입력한다. 특히, I/O 데이터 버퍼/레지스터(17)는 DQMU 단자로부터 데이터 신호 DQ0∼DQn의 상위 비트에 대한 마스크/디스에이블을 하기 위한 신호를 DQMU 신호로서 입력한다. 또한, DQML 단자로부터 데이터 신호 DQ0∼DQn의 하위 비트에 대하여 마스크/디스에이블을 행하기 위한 신호를 DQML 신호로서 입력한다.

또한, 본 발명의 SDRAM(101)에서는 검사 디코더(26) 및 DQM 스위치 회로(마스크/디스에이블 스위치 회로)(27)를 구비하고 있고, 이 검사 디코더(26) 및 DQM 스위치 회로(27)가 IC 테스터에 의한 시험시에 DQML 신호 또는 DQMU 신호의 한쪽에 기초하여 MASK0 신호 및 마스크(14) 신호를 출력한다. 여기서, 검사 디코더(26)는 명령 디코더(22)에 있어서 /RAS신호, /CAS 신호 및 /WE 신호의 조합에 의하여 결정되어 출력되는 검사 명령 신호(TCS 신호)(37)와, 어드레스 버퍼/레지스터 및 뱅크 셀렉트(18)에 입력되는 어드레스 신호 A0∼An의 일부 또는 전체를 입력하여 검사 신호(38)를 DQM 스위치 회로(27)에 출력한다.

또, 검사 명령 신호(TCSf 신호)(37)는 IC 테스터에 의한 반도체 기억 장치의 시험을 하기 위한 동작 모드 신호이고, 반도체 기억 장치가 IC 테스터에 장착되었을 때에, IC 테스터측에서 검사를 나타내는 /RAS 신호, /CAS 신호 및 /WE 신호가 송신됨으로써, 명령 디코더(22)로부터 출력되는 신호이다.

또한, 어드레스 버퍼/레지스터 및 뱅크 셀렉트(18)로부터 검사 디코더(26)에 부여되는 어드레스 신호는 구체적으로 어떠한 시험을 할 것인가를 지시한다. 검사 디코더(26)는 명령 디코더(22)로부터 시험 모드를 나타내는 검사 명령 신호(37)를 수신하여, 또한 어드레스 버퍼/레지스터 및 뱅크 셀렉트(18)로부터 기록 마스크/독출 디스에이블 시험을 지시하는 신호를 수취하면 검사 신호(38)를 활성화한다.

DQM 스위치 회로(27)는 검사 디코더(26)로부터 출력되는 검사 신호(38)와, I/O 데이터 버퍼/레지스터(17)를 통해 입력되는 DQML 신호(MASK0) 및 DQMU 신호(마스크 1)를 입력하여, 검사 신호(38)의 신호 레벨에 따라서, 통상시는 MASK0 신호 및 MASK1 신호를 그대로 출력하고, 검사시는 검사 신호(38) 및 MASK0 신호 또는 MASK1 신호에 근거하여 DQML 신호(MASK0') 또는 DQMU 신호(MASK1')를 유사적으로 출력한다. 또, 도 2의 실시예에서 DQM 스위치 회로(27)는 MASK1 신호를 통상시, 검사시에 관계 없이 그대로 출력하지만, MASK0 신호는 통상시 그대로 출력하고, 검사시는 검사 신호(38) 및 MASK1 신호에 근거하여, MASK0' 신호를 생성하게 되어 있다.

DQM 스위치 회로(27)로부터 출력되는 MASK0 신호 및 MASK1 신호는, 뱅크 0 및 뱅크 1에 송신되어, 각 뱅크의 기록 증폭기/감지 버퍼(15)에 입력된다. MASK1 신호가 "H" 레벨을 나타내고, 또한 뱅크 0 및 뱅크 1에 부여되는 제어 명령이 기록 명령을 나타내는 경우에는 기록 증폭기/감지 버퍼(15)는 데이터 신호 DQ0∼DQn의 상위 비트에 해당하는 데이터에 대하여 마스크 즉 기록 금지의 상태가 된다. 또한, MASK0' 신호가 "H" 레벨을 나타내고, 또한 뱅크 0 및 뱅크 1에 부여되는 제어 명령이 기록 명령을 나타내는 경우에는 기록 증폭기/감지 버퍼(15)는 데이터 신호 DQ0∼DQn의 하위 비트에 해당하는 데이터에 대하여 마스크 즉 기록 금지의 상태가 된다.

MASK 신호가 "H" 레벨을 나타내고, 또한 뱅크 0 및 뱅크 1에 부여되는 제어 명령이 독출 명령을 나타내는 경우에는 기록 증폭기/감지 버퍼(15)는 데이터 신호 DQ0∼DQn의 상위 비트에 해당하는 데이터에 대하여 디스에이블 즉 독출 금지의 상태가 된다. 또한, MASK0' 신호가 "H" 레벨을 나타내고, 또한 뱅크 0 및 뱅크 1에 부여되는 제어 명령이 독출 명령을 나타내는 경우에는 기록 증폭기/감지 버퍼(15)는 데이터 신호 DQ0∼DQn의 하위 비트에 해당하는 데이터에 대하여 디스에이블 즉 독출 금지의 상태가 된다.

또, 실제의 SDRAM(1)에는 메모리 셀에 기록한 데이터를 비트선에 독출, 감지 증폭기에 의해 증폭하고 재기록을 하는 동작, 소위 리프레시를 행하기 위한 리프레시 콘트롤러를 필요로 하지만, 도 2에 있어서는 SDRAM의 동작을 용이하게 이해하기 때문에, 그것을 생략하고 있다.

도 3은 제1 실시예에 따른 반도체 기억 장치를 패키지한 반도체 기억 디바이스의 개략도이고, 도 2의 SDRAM(10)를 패키지화한 상태(특히, SDRAM 디바이스로 칭함)를 나타내고 있다. 도 3에 있어서, SDRAM 디바이스는 50핀의 단자로부터 구성되어 있다.

50핀의 단자중, DQ0∼DQ15는 데이터 입출력 단자이고, 도 2에 도시한 I/O 데이터 버퍼/레지스터(17)에 접속되어, 16비트의 병렬 입출력을 가능하게 하고 있다. 또한, A0∼A10는, 어드레스 단자이고, A11은 전술한 뱅크 셀렉트용의 단자이다. A 0∼A11단자는 도 2에 도시한 어드레스 버퍼/레지스터 및 뱅크 셀렉트(18)에 접속된다.

/WE, /CAS 및 /RAS는 SDRAM의 제어 클록을 입력하기 위한 단자이다. /WE 단자는 데이터의 기록/독출 동작에 관여하며, /CAS 단자는, 칼럼 어드레스의 래치에 관여하며, /RAS 단자는, 로우 어드레스의 래치에 관여한다. 또한, /CS는 SDRAM 디바이스를 복수개 사용하여 SDRAM 모듈을 구성한 경우에, 각 SDRAM 디바이스를 활성 상태로 하기위한 칩 셀렉트 단자이다. 이상의 /WE, /CAS, /RAS 및 /CS의 4개의 단자로부터 입력되는 신호는 도 2에 도시한 명령 디코더(22)에 인도되어, 각 신호의 조합에 의하여, 전술한 제어 명령이나 액세스 모드라고 한 SDRAM의 동작 모드를 결정한다.

CLK 및 CKE는 도 2에 도시한 클록 버퍼(25)에 접속되는 단자이고, 각각 SDRAM의 동기 클록 신호 CLK 및 그 클록 인에이블 신호(CKE)를 부여한다. DQML 및 DQMU, 마스크/디스에이블 단자이고, 도 2에 도시한 I/C 데이터 버퍼/레지스터(17)에 접속된다. 도 3에 나타내는 SDRAM 디바이스에 있어서는, DQML 단자가 데이터 입출력 단자 DQ0∼7의 마스크/디스에이블을 제어하여, DQMU 단자가 데이터 입출력 단자 DQ8∼15의 마스크/디스에이블을 제어한다.

도 4는 제1 실시예에 따른 반도체 기억 장치 중, I/O 데이터 버퍼/레지스터17, DQM 스위치 회로(27) 및 기록 증폭기/감지 버퍼(15)의 보다 상세한 구성을 설명하는 도면이다. 도 4는 특히, 전술한 도 18∼22에 도시한 기록 증폭기 및 감지 버퍼(141)와 I/O 데이터 버퍼(131)에 각각 해당하는 기록 증폭기 및 감지 버퍼(51)와 I/O 데이터 버퍼(41)를 채용한 구성을 나타내고 있다. 이하는, 도 4를 사용하여, SDRAM(10)의 데이터 입출력의 동작 및 DQM 스위치 회로(27)에서의 동작을 상세히 설명하는 것이다.

도 2에 도시한 I/O 데이터 버퍼/레지스터(17)는 실제로, 도 4에 도시하는 바와 같이, DQ0∼DQ15의 데이터 입출력 단자에 접속된 I/O 데이터 버퍼(41)와, DQML 및 DQMU의 마스크/디스에이블 단자에 각각 접속된 DQM 입력 버퍼(42) 및 DQM 입력 버퍼(43)로 세분화된다.

또한, 도 2에 도시한 기록 증폭기/감지 버퍼(15)도, 실제로, 도 4에 도시하는 바와 같이, DQ0∼DQ15의 데이터 입출력 단자에 각각 대응한 기록 증폭기 및 감지 버퍼(51)로 세분화된다. 또한, DQM 입력 버퍼(42)는 DQM 스위치 회로(27)에 접속되어 있고, DQM 입력 버퍼(43)은 데이터 입출력 단자 DQ8∼DQ15에 대응한 8개의 기록 증폭기 및 감지 버퍼(51)와, DQM 스위치 회로(27)가 접속되어 있다.

DQM 스위치 회로(27)는 입력 신호의 1개로서 검사 디코더(26)로부터 검사 신호(38)를 입력하고, 신호의 출력처로서 데이터 입출력 단자 DQ0∼DQ7에 대응한 8개의 기록 증폭기 및 감지 버퍼(51)에 접속되어 있다. 따라서, DQM 스위치 회로(27)는, DQM 입력 버퍼(42)로부터 출력되는 DQML 신호(MASK0)와, DQM 입력 버퍼(43)로부터 출력되는 DQMU 신호(마스크 1)와, 검사 디코더(26)로부터 출력되는 검사 신호(38)를 입력하여, 데이터 입출력 단자 DQ0∼DQ7에 대응한 8개의 기록 증폭기 및 감지 버퍼(51)에 대하여 MASK0' 신호를 출력한다.

여기서, DQM 스위치 회로(27)는 2개의 트랜스퍼 게이트(SW0, SW1)과, 1개의 인버터(60)으로 구성된다. 트랜스퍼 게이트(SW0)의 한쪽의 접점 단자는 MASK0 신호를 입력하는 입력 단자 즉, DQM 입력 버퍼(42)에 접속되어, 다른쪽의 접점 단자는 DQ0∼DQ7에 대응한 DQML 신호인 MASK0'를 출력하는 출력 단자즉 데이터 입출력 단자 DQ0∼DQ7에 대응한 8개의 기록 증폭기 및 감지 버퍼(51)에 접속되어 있다.

또한, 트랜스퍼 게이트(SW1)의 한쪽의 접점 단자는 MASK1 신호를 입력하는 입력 단자 즉 DQM 입력 버퍼(43)에 접속되고, 다른쪽의 접점 단자는 트랜스퍼 게이트(SW0)의 다른쪽의 접점 단자와 동시에, MASK0'를 출력하는 출력 단자, 즉 데이터 입출력 단자 DQ0∼DQ7에 대응한 8개의 기록 증폭기 및 감지 버퍼(51)에 접속되어 있다.

또한, 트랜스퍼 게이트(SW0)의 한쪽의 제어 단자는 인버터(60)의 출력 단자와 접속되고, 다른쪽의 제어 단자는 검사 신호(38)의 입력 단자와 접속되어 있다. 또한, 트랜스퍼 게이트(SW1)의 한쪽의 제어 단자는 검사 신호의 입력 단자와 접속되고, 다른쪽의 제어 단자는 인버터(60)의 출력 단자와 접속되어 있다. 인버터(60)의 입력 단자는 검사 신호(38)의 입력 단자에 접속되어 있다.

도 5는 검사 신호(38)의 신호 레벨과 트랜스퍼 게이트(SW0, SW1)의 온/오프 상태의 관계를 나타내는 설명도이다. 이러한 구성에 있어서, 도 5에 도시하는 바와 같이, 검사 신호(38)가 "L" 레벨을 나타내는 경우, 즉 통상 동작시에는, 트랜스퍼 게이트(SW0)는 온 상태가 되고, DQM 입력 버퍼(42)로부터 출력된 MASK0 신호가 그대로 DQML 신호로서, 데이터 입출력 단자 DQ0∼DQ7에 대응한 8개의 기록 증폭기 및 감지 버퍼(51)에 입력된다. 이 경우, 트랜스퍼 게이트(SW1)는 오프 상태를 나타내고, DQM 입력 버퍼(43)로부터 출력된 MASK1 신호는, DQM 스위치 회로(27)로부터 출력되지 않는다.

한편, 검사 신호(38)가 "H" 레벨을 나타내는 경우, 즉 검사시에는, 트랜스퍼 게이트(SW0)는 오프 상태가 되고, DQM 입력 버퍼(42)로부터 출력된 MASK0 신호는, DQM 스위치 회로(27)로부터 출력되지 않는다. 이 경우, 트랜스퍼 게이트(SW1)는 온 상태를 나타내고, DQM 입력 버퍼(43)로부터 출력된 MASK1 신호가 그대로 DQML 신호로서, 데이터 입출력 단자 DQ0∼DQ7에 대응한 8개의 기록 증폭기 및 감지 버퍼(51)에 입력된다.

검사 신호(38)가 "L" 레벨을 나타내는 경우 즉 통상의 데이터의 기록/독출 동작에 있어서, 뱅크 자세히는 기록 증폭기 및 감지 버퍼(51)에 데이터의 기록 명령이 주어진 경우, 데이터 입출력 단자 DQ0∼DQ15에 압력된 각 데이터는, 각각 대응하는 I/O 데이터 버퍼(41)를 통해 기록 증폭기 및 감지 버퍼(51)에 입력되어, GDB에 송출된다.

이 때, DQML 단자로부터 입력되는 마스크/디스에이블 신호가 "H" 레벨을 나타내는 경우, 즉 DQM 스위치 회로(27)로부터 출력되는 DQML 신호가 "H"레벨을 나타내는 경우에는, 데이터의 기록 금지를 의미하여, DQ0∼DQ7에 대응하는 기록 증폭기 및 감지 버퍼(51)로부터 GDB에의 데이터 송출은 이루어지지 않는다. 또한, 마찬가지로, DQMU 단자로부터 입력되는 마스크/디스에이블 신호가 "H" 레벨을 나타내는 경우에는, DQ8∼DQ15에 대응하는 기록 증폭기 및 감지 버퍼(51)로부터 GDB에의 데이터 송출은 이루어지지 않는다.

또한, 검사 신호(38)가 "L" 레벨을 나타내는 경우 즉 통상의 데이터의 기록/독출 동작에 있어서, 뱅크 자세히는 기록 증폭기 및 감지 버퍼(51)에 데이터의 독출 명령이 주어진 경우, 로우 어드레스 신호 및 칼럼 어드레스 신호에 의해서 순차적으로 특정되는 메모리 셀의 데이터는 감지 증폭기를 통해 GDB1에 송출되어, 각 GDB1에 접속된 기록 증폭기 및 감지 버퍼(51)에 입력된다. 각 기록 증폭기 및 감지 버퍼(51)에 입력된 데이터는 각각 대응하는 I/O 데이터 버퍼(41)에 송출되어, 데이터 입출력 단자 DQ0∼DQ15로부터 출력된다.

이 때, DQML 단자로부터 입력되는 마스크/디스에이블 신호가 "H" 레벨을 나타내는 경우, 즉 DQM 스위치 회로(27)로부터 출력되는 DQML 신호가 "H"레벨을 나타내는 경우에는 데이터의 독출의 금지를 의미하여, DQ0∼DQ7에 대응하는 기록 증폭기 및 감지 버퍼(51)로부터 I/O 데이터 버퍼(41)에의 데이터 송출은 이루어지지지 않는다. 또한, 마찬가지로 DQMU 단자로부터 입력되는 마스크/디스에이블 신호가 "H" 레벨을 나타내는 경우에는 DQ8∼DQ15에 대응하는 기록 증폭기 및 감지 버퍼(51)로부터 I/O 데이터 버퍼(41)에의 데이터 송출은 이루어지지지 않는다.

한편, 검사 신호(38)가 "H" 레벨을 나타내는 검사시에는, DQM 입력 버퍼(43)로부터 송출되는 DQMU 신호가 데이터 입출력 단자 DQ0∼DQ15에 대응한 모든 기록 증폭기 및 감지 버퍼(51)에 입력되기 때문에, 이 DQMU 신호만으로, 모든 데이터 입출력 단자의 마스크/디스에이블 제어를 행할 수 있다. 즉, 검사시에 IC 테스터로부터 각 반도체 기억 디바이스의 DQML 단자에 대하여, 제어 신호를 송출하는 필요가 없어진다. 한편, 검사 신호(38)가 "L" 레벨을 나타내는 통상 동작시에는 종래와 같이 DQML 신호 및 DQMU 신호의 각 신호 레벨에 따라서, 각각에 분담된 데이터 입출력 단자의 마스크/디스에이블 제어를 행할 수 있다. 이것은, IC 테스터를 사용한 반도체 기억 디바이스의 시험에 있어서, 마스크/디스에이블 동작를 위해 할당되는 비교기/드라이버의 수를 반감시킨 것을 의미한다.

이상으로 설명한 제1 실시예에서는 기록 증폭기 및 감지 버퍼(51)중, 데이터의 독출에 대하는 디스에이블 동작을 감지 버퍼가 담당하고，데이터의 기록에 대한 마스크 동작을 기록 증폭기가 담당하고, 데이터의 기록에 대한 마스크 동작을 기록 증폭기가 담당하는 것으로서 설명을 하였지만, 도 23∼25에 도시한 바와 같이, 데이터의 독출에 대하는 디스에이블 동작을 I/O 데이터 버퍼가 담당하고 데이터의 기록에 대한 마스크 동작을 기록 증폭기가 담당하는 구성으로 하여도 좋다. 즉, 도 4에 나타내는 기록 증폭기 및 감지 버퍼(51)의 감지 버퍼와, I/O 데이터 버퍼(41)를, 각각 도 23에 나타내는 감지 버퍼(151a)와 I/O 데이터 버퍼(131a)에 전환할 수 있다.

도 6은 I/O 데이터 버퍼에 있어서 디스에이블 동작을 가능하게 하는 I/O 데이터 버퍼(41a)와, 기록 증폭기에만 마스크/디스에이블 신호가 공급되는 기록 증폭기 및 감지 버퍼(51)와, DQM 스위치 회로(27) 사이의 결선 관계에 주목한 보다 상세한 구성을 설명하는 도면이다. 도 6에 있어서, 도 4와 다른 점은 DQM 스위치 회로(27)로부터 출력되는 MASK0' 신호가 데이터 입출력 단자 DQ0∼DQ7에 대응하는 기록 증폭기 및 감지 버퍼(51)뿐만아니라, 데이터 입출력 단자 DQ0∼DQ7에 대응하는 I/O 데이터 버퍼(41a)에도 공급되어 있는 점과, DQM 입력 버퍼로부터 출력되는 MASK1 신호가 데이터 입출력 단자 DQ8∼DQ15에 대응하는 기록 증폭기 및 감지 버퍼(51)뿐만아니라, 데이터 입출력 단자 DQ8∼DQ15에 대응하는 I/O 데이터 버퍼(41a)에도 공급되어 있는 점이다.

이에 따라, 기록 데이터의 마스크 동작에 관해서는 기록 증폭기 및 감지 버퍼(51)(특히, 선형 증폭기)가 담당한，독출 데이터의 디스에이블 동작에 관해서는 I/O 데이터 버퍼(41a)가 담당하는 것이 가능하게 된다.

이상으로 설명한 제1 실시예에 따른 반도체 기억 장치에 따르면, 데이터의 마스크/디스에이블 동작을 하기위한 마스크/디스에이블 단자를 복수개 구비한 반도체 기억 장치에 있어서, 데이터의 기록/독출 등의 제어 명령을 구성하기 위한 복수의 입력 신호의 조합으로부터, IC 테스터 등에 의한 시험을 하기 위한 검사를 판단하고, 이 검사를 나타내는 검사 신호를 출력하는 검사 디코더와, 상기 검사 신호가 액티브 상태를 나타내는 경우에, 복수개의 마스크/디스에이블 단자중의 1개의 마스크/디스에이블 단자만을 사용함으로써, 모든 데이터의 마스크/디스에이블 동작을 가능하게 하는 DQM 스위치 회로를 구비하고 있으므로, IC 테스터에 있어서 마스크/디스에이블 동작의 시험를 위해 사용하는 비교기/드라이버의 수를 줄일 수 있고, 동시에 시험가능한 반도체 기억 장치의 수를 증가시킬 수 있다. 이에 따라, 본 실시 형태에 따른 반도체 기억 장치는 시험 기간의 대폭적인 단축과 시험 비용의 삭감을 달성시킬 수 있다.

제2 실시예

다음에, 제2 실시예에 따른 반도체 기억 장치에 대하여 설명한다. 제1 실시예와의 상이점은 검사 디코더(26)로부터 DQM 스위치 회로(90)에 대하여, 검사 신호(38)와 검사 명령 신호(39)를 공급하도록 한 점과, DQM 스위치 회로(90)의 구성을 그것에 일치시켜 수정한 점이다. 도 7은 제2 실시예에 따른 반도체 기억 장치의 개략 구성을 나타내는 블록도이다. 도 7에 있어서, 제2 실시예에 따른 반도체 기억 장치인 SDRAM(40)은 검사 디코더(26)가 명령 디코더(22)로부터 입력되는 검사 명령 신호(TCS 신호)(37)와 어드레스 버퍼/레지스터 및 뱅크 셀렉트(18)로부터 출력되는 어드레스 신호의 일부에 따라서, 검사 신호(38) 및 검사 명령 신호(TCS 신호)(39)를 생성하고, DQM 스위치 회로(90)가 이들 검사 신호(38) 및 검사 명령 신호(39)를 입력한다.

도 8은 제2 실시예에 따른 반도체 기억 장치의 주요부 구성을 나타내는 설명도이고, SDRAM(40)의 데이터 입출력부 및 DQM 스위치 회로(90)의 보다 구체적인 구성을 나타내는 것이다. 도 8은 특히, 전술한 도 18∼22에 도시한 기록 증폭기 및 감지 버퍼(141)와 I/O 데이터 버퍼(131)에 각각 해당하는 기록 증폭기 및 감지 버퍼(54)와 I/O 데이터 버퍼(44)를 채용한 구성을 나타내고 있다. 도 8에 있어서, 데이터 입출력 단자 DQ0∼DQ15에 입력되는 각 데이터 신호는, 각각의 데이터 입출력 단자에 대응하는 I/O 데이터 버퍼(44)에 입력되어, DQML 단자 및 DQMU 단자에 각각 입력되는 DQML 신호 및 DQMU 신호는, DQML 단자 및 DQMU 단자에 각각에 대응하는 DQM 입력 버퍼(45) 및 DQM 입력 버퍼(46)에 입력된다.

DQM 스위치 회로(90)에서는 또한 입력 신호로서, 검사 디코더(26)으로부터, 검사 신호(38) 및 TCS 신호(39)를 입력한다. DQM 스위치 회로(90)는 이들 MASK0 신호, MASK1 신호, 검사 신호(38) 및 TCS 신호(39)에 따라서, 기록 증폭기 및 감지 버퍼(54)에 대한 마스크/디스에이블 신호가 되는 MASK0' 신호 및 MASK1' 신호를 출력한다.

DQM 스위치 회로(90)로부터 출력되는 MASK0' 신호는 데이터 입출력 단자 DQ0∼DQ7에 대응한 8개의 기록 증폭기 및 감지 버퍼(54)에 입력된다. 이 MASK0' 신호의 신호 레벨에 따라서, 데이터 입출력 단자 DQ0∼DQ7에 입출력되는 데이터의 마스크/디스에이블 동작을 할 수 있다. 또한, DQM 스위치 회로(90)로부터 출력되는 MASK1' 신호는, 데이터 입출력 단자 DQ8∼DQ15에 대응한 8개의 기록 증폭기 및 감지 버퍼(54)에 입력된다. 이 MASK1' 신호의 신호 레벨에 따라서, 데이터 입출력 단자 DQ8∼DQ15에 입출력되는 데이터의 마스크/디스에이블 동작을 할 수 있다.

도 9는 DQM 스위치 회로(90)의 회로 구성을 나타내는 설명도이다. 도 9에 있어서, DQM 스위치 회로(90)은 4개의 트랜스퍼 게이트(SW10∼SW13)와, 3종류의 인버터(71,73, 75)과, 2개의 NAND 게이트(72, 74)로 구성된다.

인버터(75)는 그 입력 단자를 검사 신호(38)의 입력 단자에 접속하고 있으며, 그 반전 신호를 출력한다. 트랜스퍼 게이트(SW10)의 한쪽의 접점 단자는 MASK0 신호를 입력하는 입력 단자 즉 DQM 입력 버퍼(45)에 접속되고, 다른쪽의 접점 단자는 MASK0' 신호를 출력하는 출력 단자즉 데이터 입출력 단자 DQ0∼DQ7에 대응한 8개의 기록 증폭기 및 감지 버퍼(54)에 접속되어 있다.

또한, 트랜스퍼 게이트(SW11)의 한쪽의 접점 단자는 MASK1 신호를 입력하는 입력 단자, 즉 DQM 입력 버퍼(46)에 접속되고, 다른쪽의 접점 단자는 MASK1' 신호를 출력하는 출력 단자, 즉 데이터 입출력 단자 DQ8∼DQ15에 대응한 8개의 기록 증폭기 및 감지 버퍼(54)에 접속되어 있다.

또한, 트랜스퍼 게이트(SW10)의 한쪽의 제어 단자는 인버터(75)의 출력 단자와 접속하여, 다른쪽의 제어 단자는 검사 신호(38)의 입력 단자와 접속하고 있다. 또한, 트랜스퍼 게이트(SW11)도 같이, 한쪽의 제어 단자는 인버터(75)의 출력 단자와 접속하여, 다른쪽의 제어 단자는 검사 신호(38)의 입력 단자와 접속하고 있다.

도 10은 검사 신호(38)의 신호 레벨과 트랜스퍼 게이트(SW10∼SW13)의 온/오프 상태의 관계를 나타내는 설명도이다. 도 10에 도시하는 바와 같이, 검사 신호(38)가 "L" 레벨을 나타내는 경우(요컨대, 통상 동작시), 트랜스퍼 게이트(SW1 0) 및 트랜스퍼 게이트(SW11)는 온 상태를 나타내고, 트랜스퍼 게이트(SW10)는 MASK0 신호를 그대로 MASK0' 신호로서 출력하고, 트랜스퍼 게이트(SW11)는 MASK1 신호를 그대로 MASK1' 신호로서 출력한다.

한편, 검사 신호(38)가 "H" 레벨을 나타내는 경우(요컨대, 검사시, 트랜스퍼 게이트(SW10) 및 트랜스퍼 게이트(SW11)는 오프 상태를 나타내고, 트랜스퍼 게이트(SW10)는 MASK0 신호를 MASK0' 신호로서 출력하지 않는다. 또한, 트랜스퍼 게이트(SW11)에서도, MASK1 신호를 MASK1' 신호로서 출력하지 않는다.

또한, 트랜스퍼 게이트(SW12)의 한쪽의 접점 단자는 NAND 게이트(74)의 출력 단자에 접속되고, 다른쪽의 접점 단자는 트랜스퍼 게이트(SW1)3의 한쪽의 접점 단자 및 MASK0' 신호를 출력하는 출력 단자에 접속되어 있다. 트랜스퍼 게이트(SW1)3의 한쪽의 접점 단자는 트랜스퍼 게이트(SW12)의 다른쪽의 접점 단자에 접속되고, 다른쪽의 접점 단자는 MASK1' 신호를 출력하는 출력 단자에 접속되어 있다.

또한, 트랜스퍼 게이트(SW12)의 한쪽의 제어 단자는 검사 신호(38)의 입력 단자와 접속되고, 다른쪽의 제어 단자는 인버터(75)의 출력 단자와 접속되어 있다. 또한, 트랜스퍼 게이트(SW13)도 마찬가지로, 한쪽의 제어 단자는 인버터(75)의 출력 단자와 접속하고, 다른쪽의 제어 단자는 검사 신호(38)의 입력 단자와 접속하고 있다.

따라서, 도 10에 도시하는 바와 같이, 검사 신호(38)가 "L" 레벨을 나타내는 경우(통상 동작시), 트랜스퍼 게이트(SW12)는 오프 상태를 나타내고, NAND 게이트(74)로부터의 신호는 MASK0' 신호, MASK1' 신호로서 송출되어 있다.

한편, 검사 신호(38)가 "H" 레벨을 나타내는 경우(검사시, 트랜스퍼 게이트(SW12) 및 트랜스퍼 게이트(SW13)는 모두 CN 상태를 나타내고 트랜스퍼 게이트(SW12)는 NAND 게이트(74)로부터 입력된 신호를 MASK0' 신호로서 출력하고, 또한 트랜스퍼 게이트(SW13)는, NAND 게이트(74)로부터 출력된 신호를 MASK1' 신호로서 출력한다. 이 때, TCS 신호(39)는"H" 레벨이 되어 있고, 이에 따라 NAND 게이트(72)의 출력은 "H" 레벨에 고정되어, NAND 게이트(74)는, 인버터(73)의 출력 신호에 대하는 인버터로서 기능한다. 따라서, MASK0' 신호 및 MASK1' 신호는 DQM 입력 버퍼(46)의 출력 신호인 MASK1 신호와 동일한 논리 레벨을 나타낸다.

따라서, 이상에서 설명한 트랜스퍼 게이트(SW10∼SW13)의 동작에 있어서, 검사 신호(38)가 "L" 레벨을 나타내는 경우(통상 동작시)는 트랜스퍼 게이트(SW10, SW11)이 온 상태가 되고, 트랜스퍼 게이트(SW12, SW13)이 오프 상태가 되기 때문에, DQM 스위치 회로에 입력된 MASK0 신호는 그대로 MASK0' 신호로서 출력되고, MASK1 신호는 그대로 MASK1' 신호로서 출력된다.

또한, 검사 신호(38)가 "H" 레벨을 나타내는 경우(검사시)는, 트랜스퍼 게이트(SW10, SW11)이 오프 상태가 되고, 트랜스퍼 게이트(SW12, SW13)이 온 상태가 되기 때문에, MASK0' 신호 및 MASK1' 신호로서 출력되는 신호는 모두 NAND 게이트(74)로부터 출력되는 신호의 레벨에 의존하여 변화한다.

다음에, NAND 게이트(74)의 출력 신호의 레벨을 결정하는 NAND 게이트(72),인버터(71, 73)의 동작에 대하여 설명한다. 우선, NAND 게이트(74)의 한쪽의 입력 단자는 NAND 게이트(72)의 출력 단자에 접속되고, 다른쪽의 입력 단자는, 인버터(7 3)의 출력 단자에 접속되어 있다. 그리고, NAND 게이트(72)의 한쪽의 입력 단자는 MASK0 신호를 입력하는 입력 단자에 접속되고, 다른쪽의 입력 단자는 인버터(71)의 출력 단자에 접속되어 있다. 인버터(71)는 전술한 검사 디코더로부터 출력되는 TCS 신호(39)를 입력하여, 그 반전 신호를 출력한다. 또한, 인버터(73)는, MASK0 신호를 입력하여, 그 반전 신호를 출력한다.

우선, TCS 신호(39)가 "H" 레벨을 나타내는 경우 즉 반도체 기억 장치를 검사로서 동작시키는 경우, 인버터(71)의 출력은 "L" 레벨을 나타내기 때문에, NAND 게이트(72)의 출력은 MASK0 신호의 레벨에 관계없이,“ H"레벨을 나타낸다. 이 상태에 있어서, MASK1 신호가 "H" 레벨을 나타내는 경우는, 인버터(73)의 출력은 "L" 레벨을 나타내기 때문에, NAND 게이트(74)의 출력은 "H" 레벨을 나타낸다.

또한, 마찬가지로 TCS 신호(39)가 "H" 레벨을 나타내는 상태에 있어서, MASK1 신호가 "L" 레벨을 나타내는 경우는 인버터(73)의 출력은 "H" 레벨을 나타내기 때문에, NAND 게이트(74)의 출력은 "L" 레벨을 나타낸다. 즉, TCS 신호(39)가 "H" 레벨을 나타내는 경우에는, MASK1 신호가 그대로 NAND 게이트(74)로부터 출력된다.

또, 제2 실시예에서 검사 신호(38)가 "H" 레벨을 나타내는 경우 즉 반도체 기억 장치을 검사로서 동작시키는 경우는 DQM 입력 버퍼(46)를 통해 MASK1 신호를 입력하는 DQMU 단자를, IC 테스터의 비교기/드라이버에 할당하는 단자로서 사용할 수가 있고, DQML 단자는 사용하지 않고서 DQMU 단자에만 마스크/디스에이블 신호를 주는 것으로, IC 테스터에 있어서 시험 동작을 위해 할당되는 비교기/드라이버의 수를 반감시킬 수 있다.

이상에서 설명한 제2 실시예에서 기록 증폭기 및 감지 버퍼(54) 중, 데이터의 독출에 대하는 디스에이블 동작을 감지 버퍼가 담당하고，데이터의 기록에 대하는 마스크 동작을 기록 증폭기가 담당하는 것으로서 설명하였지만, 도 23∼25에 도시한 바와 같이, 데이터의 독출에 대하는 디스에이블 동작을 I/O 데이터 버퍼가 담당하고，데이터의 기록에 대한 마스크 동작을 기록 증폭기 담당한 구성으로 하여도 좋다. 즉, 도 8에 나타내는 기록 증폭기 및 감지 버퍼(54)의 감지 버퍼와, I/O 데이터 버퍼(44)를, 각각 도 23에 나타내는 감지 버퍼(151a)와 I/O 데이터 버퍼(131a)로 바꿀 수 있다.

도 11은 I/O 데이터 버퍼에 있어서 디스에이블 동작을 가능하게 하는 I/O 데이터 버퍼(44a)와, 기록 증폭기에만 마스크/디스에이블 신호가 공급되는 기록 증폭기 및 감지 버퍼(54)와, DQM 스위치 회로(90) 사이의 결선 관계에 주목하여 보다 상세한 구성을 설명하는 도면이다. 도 11에 있어서, 도 8와 다른 점은, DQM 스위치 회로(90)로부터 출력되는 MASK0' 신호가, 데이터 입출력 단자 DQ0∼DQ7에 대응하는 기록 증폭기 및 감지 버퍼(54) 뿐만아니라, 데이터 입출력 단자 DQ0∼DQ7에 대응하는 I/O 데이터 버퍼(44a)에도 공급되어 있는 점과, DQM 스위치 회로(90)로부터 출력되는 MASK1' 신호가, 데이터 입출력 단자 DQ8∼DQ15에 대응하는 기록 증폭기 및 감지 버퍼(54) 뿐만아니라, 데이터 입출력 단자 DQ8∼DQ15에 대응하는 I/O 데이터 버퍼(44a)에도 공급되어 있는 점이다.

이에 따라, 기록 데이터의 마스크 동작에 관해서는, 기록 증폭기 및 감지 버퍼(54)(특히, 기록 증폭기)가 담당하고，독출 데이터의 디스에이블 동작에 관해서는 I/O 데이터 버퍼(44a)가 담당하는 것이 가능하게 된다.

이상에서 설명한 제2 실시예에 따른 반도체 기억 장치에 의하면, 데이터의 마스크/디스에이블 동작을 행하기 위한 마스크/디스에이블 단자를 복수개 구비한 반도체 기억 장치에 있어서, 데이터의 기록/독출 등의 제어 명령을 구성하기 위한 복수의 입력 신호의 조합으로부터 IC 테스터 등에 의한 시험을 행하기 위한 검사를 판단하여 이 검사를 나타내는 검사 신호 및 검사 명령 신호를 출력하는 검사 디코더와, 상기 검사 신호 및 검사 명령 신호가 액티브 상태를 나타내는 경우에, 복수개의 마스크/디스에이블 단자중의 1개의 마스크/디스에이블 단자만 사용함으로써 모든 데이터의 마스크/디스에이블 동작을 가능하게 하는 DQM 스위치 회로를 구비하고 있기 때문에, IC 테스터에 있어서 마스크/디스에이블 동작의 시험을 위해 사용하는 비교기/드라이버의 수를 줄일 수 있고, 동시에 시험가능한 반도체 기억 장치의 수를 증가시킬 수 있다. 이에 따라, 본 발명에 따른 반도체 기억 장치는 시험시간의 대폭적인 단축과 시험 비용의 삭감을 달성시킬 수 있다.

또한, DQM 스위치 회로를 논리 게이트와, 트랜스퍼 게이트에 따라서 구성하고 있으므로, 반도체 기억 장치내의 구성 요소로서 고집적으로 조립하는 것이 가능하게 되어, 반도체 기억 장치의 사이즈를 압박하지 않고, 또한, 고속인 동작을 실현할 수 있다.

제3 실시예

다음에, 제3 실시예에 따른 반도체 기억 장치에 대하여 설명한다. 제2 실시예와 다른 점은 검사 디코더(26)으로부터 DQM 스위치 회로에, 검사 신호(38)와 2개의 검사 명령 신호(67, 68)를 공급하도록 하여, 검사 명령 신호(67)가 "H" 레벨을 나타낼 때, DQML 신호를 MASK0' 신호, MASK1' 신호로서 공급하고, 검사 명령 신호(68)가 "H" 레벨을 나타낼 때, DQMU 신호를 MASK0' 신호, MASK1' 신호로서 공급하여, 요컨대, 검사 명령 신호(67, 68)에 의해 검사시에 사용하는 마스크/디스에이블 단자(DQML 또는 DQMU)을 선택할 수 있도록 구성한 점이다. 도 12는 제3 실시예에 따른 반도체 기억 장치의 개략 구성을 나타내는 블록도이다. 도 12에 있어서, 제3 실시예에 따른 반도체 기억 장치인 SDRAM(50)은 명령 디코더(22)로부터 2개의 검사 명령 신호(TCS1 신호, TCS2 신호)가 출력되어, 검사 디코더(26)에 있어서 이 TCS1 신호(65) 및 TCS2 신호(66)와, 어드레스버퍼/레지스터 및 뱅크 셀렉트(18)로부터 어드레스의 일부를 입력함로써, 검사 신호(38)와, 이들 TCS1 신호 및 TCS2 신호(특히, TCS1 신호(67) 및 TCS2 신호(68)로 칭함)를 출력하고, 이들 3종류의 신호가 DQM 스위치 회로(91)에 입력된다. 또, 검사 디코더(26)에서의 검사 신호(38)는 예컨대 TCS1 신호(65)와 TCS2 신호(66) 중 어느 한쪽이 "H" 레벨을 나타내는 경우에, "H" 레벨을 나타내고 출력된다. 또한, TCS1 신호(67)와 TCS2 신호(68)의 어느쪽을 "H" 레벨로 정하는지 여부는 명령 디코더(22)로부터 TCS1 신호(65), TCS2 신호(66)를 출력하는 대신에, 검사 디코더(26)에 입력되는 어드레스 신호로 전환하여도 좋다.

도 13은 제3 실시예에 따른 반도체 기억 장치의 주요부 구성을 나타내는 설명도이고, SDRAM(50)의 데이터 입출력부 및 DQM 스위치 회로(91)의 구성을 상세히 설명하기 위한 것이다. 도 13은 특히, 전술한 도 18∼22에 도시한 기록 증폭기 및 감지 버퍼(141)와 I/O 데이터 버퍼(131)에 각각 해당하는 기록 증폭기 및 감지 버퍼(57)와 I/O 데이터 버퍼(47)를 채용한 구성을 나타내고 있다. 도 13에 있어서, 데이터 입출력 단자 DQ0∼DQ15에 입력되는 각 데이터 신호는 각각의 데이터 입출력 단자에 대응하는 I/O 데이터 버퍼(47)에 입력되어, DQML 단자 및 DQMU 단자에 각각 입력되는 DQML 신호 및 DQMU 신호는, DQML 단자 및 DQMU 단자에 각각에 대응하는 DQM 입력 버퍼(48) 및 DQM 입력 버퍼(49)에 입력된다.

DQM 입력 버퍼(48)는 마스크/디스에이블 신호로서 MASK0 신호를 출력하고, 그 MASK0 신호는 DQM 스위치 회로(91)에 입력된다. 또한, DQM 입력 버퍼(49)는 마스크/디스에이블 신호로서 MASK1 신호를 출력하고, 그 MASK1 신호도 또한 DQM 스위치 회로(91)에 입력된다.

DQM 스위치 회로(91)에 있어서는 또한 입력 신호로서, 검사 디코더(26)로부터, 검사 신호(38), TCS1 신호(67) 및 TCS2 신호(68)를 입력한다. DQM 스위치 회로(91)는 이들 MASK0 신호, MASK1 신호, 검사 신호(38), TCS1신호(67) 및 TCS2 신호(68)에 따라서, 기록 증폭기 및 감지 버퍼(57)에 대한 마스크/디스에이블 신호가 되는 MASK0' 신호 및 MASK1' 신호를 출력한다.

DQM 스위치 회로(91)로부터 출력되는 MASK0' 신호는, 데이터 입출력 단자 DQ0∼DQ7에 대응한 8개의 기록 증폭기 및 감지 버퍼(57)에 입력된다. 이 MASK0' 신호의 신호 레벨에 따라, 데이터 입출력 단자 DQ0∼DQ7에 입력되는 데이터의 마스크/디스에이블 동작을 할 수 있다.

또한, DQM 스위치 회로(91)로부터 출력되는 MASK1' 신호는, 데이터 입출력 단자 DQ8∼DQ15에 대응한 8개의 기록 증폭기 및 감지 버퍼(57)에 입력된다. 이 MASK1' 신호의 신호 레벨에 따라서, 데이터 입출력 단자 DQ8∼DQ15에 입출력되는 데이터의 마스크/디스에이블 동작을 행할 수 있다.

도 14는 DQM 스위치 회로(91)의 회로 구성을 나타내는 설명도이다. 도 14에 있어서, DQM 스위치 회로(91)는 4개의 트랜스퍼 게이트(SW10∼SW13)와, 3종류의 NAND 게이트(81, 82, 83)와 1개의 인버터(84)으로 구성된다.

인버터(84)는 그 입력 단자를 검사 신호(38)의 입력 단자에 접속하고 있어, 그 반전 신호를 출력한다. 트랜스퍼 게이트(SW10∼SW13)의 구성 및 동작은 제2 실시예에 있어서 설명하였으며 도 9와 동일하므로, 여기서는 그 설명을 생략한다.

따라서, 도 14에 나타내는 트랜스퍼 게이트(SW10∼SW13)와, 검사 신호(38)와의 관계는 도 10에 도시한 내용과 동일한 내용이 된다. 따라서, 트랜스퍼 게이트(SW10∼SW13)의 동작에 있어서, 검사 신호(38)가 "L" 레벨을 나타내는 경우(통상 동작시)는 트랜스퍼 게이트(SW10, SW11)이 온 상태가 되고, 트랜스퍼 게이트(SW12, SW13)이 오프 상태가 되기 때문에, DQM 스위치 회로(91)에 입력된 MASK0 신호는 그대로 MASK0' 신호로서 출력되고, MASK1 신호는 그대로 MASK1' 신호로서 출력한다.

또한, 검사 신호(38)가 "H" 레벨을 나타내는 경우(검사시)는 트랜스퍼 게이트(SW10, SW11)이 오프 상태가 되어, 트랜스퍼 게이트(SW12, SW13)이 온 상태가 되기 때문에, MASK0' 신호 및 MASK1' 신호로서 출력되는 신호는 모두 NAND 게이트(83)로부터 출력되는 신호의 레벨에 의존하여 변화한다.

다음에, NAND 게이트(83)의 출력 신호의 레벨을 결정하는 NAND 게이트(81, 8 2)의 동작에 대하여 설명한다. 우선, NAND 게이트(83)의 한쪽의 입력 단자는 NAND 게이트(81)의 출력 단자에 접속되고, 다른쪽의 입력 단자는 NAND 게이트(82)의 출력 단자에 접속되어 있다. 그리고, NAND 게이트(81)의 한쪽의 입력 단자는 MASK0 신호를 출력하는 DQM 입력 버퍼(48)의 출력 단자에 접속되고, 다른쪽의 입력 단자는 전술한 검사 디코더로부터 출력되는 TCS1 신호(67)를 입력하는 입력 단자에 접속되어 있다. NAND 게이트(82)는 한쪽의 입력 단자를, MASK1 신호를 출력하는 DQM 입력 버퍼(49)의 출력 단자에 접속하고, 다른쪽의 입력 단자를, 전술한 검사 디코더로부터 출력되는 TCS2 신호(68)를 입력하는 입력 단자에 접속하고 있다.

우선, TCS1 신호(67)가 "L" 레벨을 나타내는 경우, NAND 게이트(81)의 출력은, MASK0 신호의 레벨에 관계없이, "H" 레벨을 나타낸다. 이 상태에 있어서, TCS2 신호(68)가 "H" 레벨을 나타내는 경우에만, MASK1 신호의 반전 신호가 NAND 게이트(82)의 출력이 된다. NAND 게이트(81)의 출력이 "H" 레벨을 나타내고 있기 때문에, NAND 게이트(82)의 출력은 두 번째 NAND 게이트(83)로 반전된다. 즉, 검사 신호(38)가 "H" 레벨을 나타내는 경우에, TCS1 신호(67)를 "L" 레벨로 하고, TCS2 신호(68)를 "H" 레벨로 함으로써, MASK1 신호가 그대로 MASK0' 신호 및 MASK1 ' 신호로서 출력된다.

다음에, TCS2신호(68)가 "L" 레벨을 나타내는 경우, NAND 게이트(82)의 출력은 MASK1 신호의 레벨에 관계없이, "H" 레벨을 나타낸다. 이 상태에 있어서, TCS1 신호(67)가 "H" 레벨을 나타내는 경우에만, MASK0 신호가 반전되어 NAND 게이트(81)의 출력이 된다. NAND 게이트(82)의 출력이 "H" 레벨을 나타내고 있기 때문에, NAND 게이트(81)의 출력은 두번째 NAND 게이트(83)로 반전된다. 즉, 검사 신호(38)가 "H" 레벨을 나타내는 경우에, TCS1 신호(67)를 "H" 레벨로 하고, TCS2신호(68)를 "L" 레벨로 함으로써, MASK0 신호가 그대로 MASK0' 신호 및 MASK1' 신호로서 출력된다.

이와 같이, 제3 실시예에서의 DQM 스위치 회로(91)의 동작은 TCS1 신호(67)와 TCS2 신호(68)에 부어되는 신호 레벨에 따라, MASK0 신호 즉 DQML 신호를, DQ0∼DQ15의 모든 데이터에 대하여 마스크/디스에이블 동작을 하게 하는 마스크/디스에이블 신호로서 이용할 것인지, MASK1 신호 즉 DQMU 신호를, DQ0∼DQ15의 모든 데이터에 대하여 마스크/디스에이블 동작을 하는 마스크/디스에이블 신호로서 이용할 것인지의 선택이 가능하게 된다. 따라서, DQMU 단자 또는 DQML 단자의 한쪽의 단자만을, IC 테스터의 비교기/드라이버에 할당하는 단자로서 사용하여, 시험시, 마스크/디스에이블 동작을 행할 수 있어, 사용하는 비교기/드라이버의 수를 감소시키는 것이 가능하게 된다.

이상에서 설명한 제3 실시예에서는 기록 증폭기 및 감지 버퍼(57) 중, 데이터의 독출에 대한 디스에이블 동작을 감지 버퍼가 담당하고，데이터의 기록에 대한 마스크동작을 기록 증폭기가 담당하는 것으로서 설명하였지만, 도 23∼25에 도시한 바와 같이, 데이터의 독출에 대하는 디스에이블 동작을 I/C 데이터 버퍼가 담당하고，데이터의 기록에 대한 마스크 동작을 기록 증폭기가 담당하는 구성으로 하여도 좋다. 즉, 도 13에 나타내는 기록 증폭기 및 감지 버퍼(57)의 감지 버퍼와, I/O 데이터 버퍼(47)를, 각각 도 23에 나타내는 감지 버퍼(151a)와 I/O 데이터 버퍼(131a)로 전환할 수 있다.

또한, 도 15는 I/O 데이터 버퍼에 있어서 디스에이블 동작을 가능하게 하는 I/O 데이터 버퍼(47a)와, 기록 증폭기에만 마스크/디스에이블 신호가 공급되는 기록 증폭기 및 감지 버퍼(57)와, DQM 스위치 회로(91) 사이의 결선 관계에 주목하여 보다 상세한 구성을 설명하는 도면이다. 도 15에 있어서, 도 13과 다른 점은, DQM 스위치 회로(91)로부터 출력되는 MASK0' 신호가, 데이터 입출력 단자 DQ0∼DQ7에 대응하는 기록 증폭기 및 감지 버퍼(57)뿐만아니라, 데이터 입출력 단자 DQ0∼DQ7에 대응하는 I/O 데이터 버퍼(47a)에도 공급되어 있는 점과, DQM 스위치 회로(91)로부터 출력되는 MASK1' 신호가 데이터 입출력 단자 DQ8∼DQ15에 대응하는 기록 증폭기 및 감지 버퍼(57) 뿐만아니라, 데이터 입출력 단자 DQ8∼DQ15에 대응하는 I/O 데이터 버퍼(47a)에도 공급되어 있는 점이다.

이에 따라, 기록 데이터의 마스크 동작에 관해서는, 기록 증폭기 및 감지 버퍼(57)(특히, 기록 증폭기)가 담당하고，독출 데이터의 디스에이블 동작에 관해서는, I/O 데이터 버퍼(47a)가 담당하는 것이 가능하게 된다.

이상에서 설명한 바와 같이, 제3 실시예에 따른 반도체 기억 장치에 따르면, 데이터의 마스크/디스에이블 동작을 하기 위한 마스크/디스에이블 단자를 복수개 구비한 반도체 기억 장치에 있어서, 데이터의 기록/독출 등의 제어 명령을 구성하기 위한 복수의 입력 신호의 조합으로부터 IC 테스터 등에 의한 시험을 행하기 위한 검사를 판단하여 이 검사를 나타내는 검사 신호 및 복수의 검사 명령 신호를 출력하는 검사 디코더와, 상기 검사 신호 및 복수의 검사 명령 신호가 액티브 상태를 나타내는 경우에, 복수개의 마스크/디스에이블 단자 중 어느 1개의 마스크/디스에이블 단자를 선택하여 사용함으로써 모든 데이터의 마스크/디스에이블 동작을 가능하게 하는 DQM 스위치 회로를 구비하고 있기 때문에, IC 테스터에 있어서 마스크/디스에이블 동작의 시험를 위해 사용하는 비교기/드라이버의 수를 줄일 수 있고, 동시에 시험가능한 반도체 기억 장치의 수를 증가시킬 수 있다. 이에 따라, 본 발명에 이러한 반도체 기억 장치는 시험 시간의 대폭적인 단축과 시험 비용의의 삭감을 달성시킬 수 있다.

또한, DQM 스위치 회로를 논리 게이트와, 트랜스퍼 게이트에 따라서 구성하고 있기 때문에, 반도체 기억 장치내의 구성 요소로서 고집적으로 조립하는 것이 가능하게 되어, 반도체 기억 장치의 사이즈를 압박하지 않고, 또한, 고속인 동작을 실현할 수 있다.

또한, 제1 실시예∼3에 있어서, 2개의 마스크/디스에이블 단자를 구비한 반도체 기억 장치에 대하여 설명하였지만, 이 마스크/디스에이블 단자는, 3종류 이상이어도 좋고, 그 경우 상기한 트랜스퍼 게이트 및 논리 게이트의 구성을 일부 변경하는 것만으로, 1개의 마스크/디스에이블 단자에 의한 모든 데이터 입출력의 마스크/디스에이블 동작을 할 수 있다.

또한, 제1 실시예∼3에 있어서, 반도체 기억 장치를 SDRAM을 기본 구성으로서 설명하였지만, 통상의 DRAM, SRAM, EPROM, EEPROM 등을 기본 구성으로 할 수 있으며, 복수의 마스크/디스에이블 단자를 구비한 구성이면 그 종류에 관계없다.

이상 설명한 바와 같이, 청구항 1에 따른 발명에 의하면, 마스크/디스에이블 단자마다 기록/독출을 금지하는 데이터 입출력 단자의 할당을 변경할 수 있고, 하나의 마스크/디스에이블 단자의 사용이 금지되더라도, 해당 마스크/디스에이블 단자에 할당된 데이터 입출력 단자의 마스크/디스에이블 동작을 다른 마스크/디스에이블 단자로 제어할 수가 있어, 시험 장치의 자원을 효율적으로 사용할 수 있으므로, 복수의 마스크/디스에이블 단자를 구비한 반도체 기억 장치에 대하여 동시에 시험을 행할 수 있는 수를 증대시키는 것이 가능하게 되고, 시험 시간의 단축 및 시험 비용의 삭감을 도모할 수 있는 등, 편리성, 특히 시험을 행할 때의 편리성을 높인 반도체 기억 장치를 얻을 수 있다고 하는 효과를 나타낸다.

또한, 청구항 2∼4에 따른 발명에 의하면, 제2 동작 모드시(시험 모드시), 제1 마스크/디스에이블 단자로, 제1 및 제2 데이터 입출력 단자군의 양쪽의 마스크/디스에이블 동작을 제어할 수 있고, 제2 동작 모드시에 사용하는 마스크/디스에이블 단자의 수를 삭감할 수가 있어, 이로써 IC 테스터에 동시에 시험할 수가 있는 반도체 기억 디바이스의 수를 늘릴 수 있기 때문에, 청구항 1에 따른 발명과 마찬가지로 편리성, 특히 시험을 할 때의 편리성을 높인 반도체 기억 장치를 얻을 수 있다고 하는 효과를 나타낸다.

또한, 청구항 5∼7의 발명에 의하면, 변경 수단에 의해 제1 및 제2 마스크/디스에이블 단자와 제1 및 제2 기록/독출 제어 회로부 상호간의 접속 관계를 전환함으로써 청구항 2에 기재되어 있는 동작 모드에 기초하는 데이터 입출력 단자군과 마스크/디스에이블 단자와의 대응 관계의 변경을 용이하게 실시할 수가 있기 때문에, 청구항 2에 따른 발명과 같이 편리성, 특히 시험을 할 때의 편리성을 높인 반도체 기억 장치를 얻을 수 있다고 하는 효과를 나타낸다.

Claims

복수의 데이터 입출력 단자와 복수의 마스크/디스에이블 단자를 가지며, 각 마스크/디스에이블 단자에 할당된 상기 데이터 입출력 단자로부터 입출력되는 데이터의 기록/독출을 상기 마스크/디스에이블 단자에 인가되는 마스크/디스에이블 제어 신호에 응답하여 금지하는 마스크/디스에이블 동작을 할 수 있는 반도체 기억 장치에 있어서,

상기 마스크/디스에이블 단자에 대한 상기 데이터 입출력 단자의 할당을 변경하는 할당 변경 수단을 구비한 것을 특징으로 하는 반도체 기억 장치.
제1 및 제2 데이터 입출력 단자군과 제1 및 제2 마스크/디스에이블 단자를 가지며, 상기 마스크/디스에이블 단자에 인가되는 마스크/디스에이블 제어 신호에 응답하여 대응하는 상기 데이터 입출력 단자군으로부터 입출력되는 데이터의 기록/독출을 금지하는 마스크/디스에이블 동작을 할 수 있는 반도체 기억 장치에 있어서,

제1 및 제2 동작 모드를 판별하는 판별 수단과,

상기 판별 수단에 의한 판별의 결과, 상기 제1 동작 모드의 경우, 상기 제1 및 제2 마스크/디스에이블 단자는 상기 제1 및 제2 데이터 입출력 단자군과 각각 대응하고, 상기 제2 동작 모드의 경우, 상기 제1 마스크/디스에이블 단자가 상기 제1 및 제2 데이터 입출력 단자군과 대응하도록, 상기 마스크/디스에이블 단자와 상기 데이터 입출력 단자군과의 대응 관계를 변경하는 변경 수단을 구비한 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 제2 동작 모드는 시험 모드인 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 반도체 기억 장치의 데이터 입출력 단자는 상기 제1 및 제2 데이터 입출력 단자군으로 구성되며, 상기 제2 동작 모드시, 상기 제1 마스크/디스에이블 단자에 인가하는 상기 마스크/디스에이블 제어 신호로, 상기 제1 및 제2 데이터 입출력 단자군의 상기 마스크/디스에이블 동작을 제어하도록 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 제1 및 제2 데이터 입출력 단자의 데이터를 메모리 셀 어레이부에 각각 기록하고, 이 메모리 셀 어레이부로부터의 데이터를 상기 제1 및 제2 데이터 입출력 단자로 각각 독출하기 위한 제1 및 제2 기록/독출 제어 회로부를 추가로 가지며,

상기 변경 수단은 상기 판별 수단으로부터의 동작 모드 신호에 응답하여 상기 제1 및 제2 마스크/디스에이블 단자와 상기 제1 및 제2 기록/독출 제어 회로부 상호간의 접속 관계를 선택적으로 전환하도록 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서,

상기 제1 및 제2 기록/독출 제어 회로부의 각각은

상기 데이터 입출력 단자로부터 데이터를 수신하고, 상기 데이터 입출력 단자에 데이터를 출력하기 위한 I/O 데이터 버퍼 회로와,

이 I/O 데이터 버퍼 회로부터의 데이터를 수신하여, 이를 증폭하여 데이터 버스에 출력하고, 이 데이터 버스에 전송된 데이터를 감지하여 상기 I/O 데이터 버퍼 회로에 전송하는 기록 증폭기/감지 버퍼 회로를 가지며,

상기 변경 수단은 상기 기록 증폭기/감지 버퍼 회로를 제어하는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 변경 수단은 상기 I/O 데이터 버퍼 회로도 제어하도록 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.