JP2000090697A

JP2000090697A - 半導体記憶装置

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Publication number: JP2000090697A
Application number: JP10253406A
Authority: JP
Inventors: Naoharu Shinozaki; 直治篠崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-09-08
Filing date: 1998-09-08
Publication date: 2000-03-31
Anticipated expiration: 2018-09-08
Also published as: KR100356091B1; US6438667B1; KR20000022569A; JP3918317B2

Abstract

(57)【要約】【課題】試験の際に１つのマスク／ディセーブル端子
の制御のみでマスク／ディセーブル動作をおこなうこと
ができる半導体記憶装置を提供することを課題とする。【解決手段】コマンドデコーダ２２からテスト命令信
号３７が出力されると、テストモードデコーダ２６にお
いて、そのテスト命令信号３７を入力し、テスト信号３
８を出力する。ＤＱＭ切り替え回路２７において、その
テスト信号３８が入力されると、２つのマスク／ディセ
ーブル端子（ＤＱＭＬ、ＤＱＭＵ）のいずれか１つに入
力されるマスク／ディセーブル信号（ＭＡＳＫ０または
ＭＡＳＫ１）を、ＤＱＭＬおよびＤＱＭＵの両端子から
入力されたマスク／ディセーブル信号としてライトアン
プ／センスバッファ１５に出力する。これにより、この
１つのマスク／ディセーブル端子により、すべての入出
力データに対するマスク／ディセーブル動作をおこなう
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のデータ入出
力端子を備えた半導体記憶装置に関し、特に、複数のマ
スク／ディセーブル端子を備え、各マスク／ディセーブ
ル制御信号によって対応するデータ入出力端子から入出
力されるデータの書き込み／読み出しを禁止するマスク
／ディセーブル動作をおこなう半導体記憶装置に関する
ものである。

【０００２】

【従来の技術】ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ）またはＲＯＭ（ＲｅａｄＯｎｌｙＭ
ｅｍｏｒｙ）に代表される半導体記憶装置は、大容量の
記憶を可能とするとともに、データの高速な書き込み／
読み出しを必要とすることから、複数ビットに対応した
複数のデータ入出力端子を備えている。このような半導
体記憶装置の中には、複数のデータ入出力端子に対し
て、データの書き込み／読み出しを禁止するマスク／デ
ィセーブル端子を備えたものがある。

【０００３】また、近年、パッケージされた１つの半導
体記憶装置（以下、特に、半導体記憶デバイスと称す
る）を複数個組み合わせて、さらなる大容量化を実現さ
せた半導体記憶モジュールが多く流通している。この半
導体記憶モジュールにおいては、複数の半導体記憶デバ
イスに対して共通のデータバスを用いているが、データ
の書き込み／読み出しの許可を各半導体記憶デバイスご
とにコントロールする必要があり、半導体記憶デバイス
として上記のマスク／ディセーブル端子を備えた半導体
記憶装置を使用することにより、柔軟性の高いデータの
入出力をおこなうことが可能となった。

【０００４】ここで従来技術として、マスク／ディセー
ブル端子を備え、外部クロックに同期して動作するシン
クロナス・ダイナミックＲＡＭ（以下、ＳＤＲＡＭと称
する）を基本構成とした半導体記憶装置について説明す
る。図１６は、従来の半導体記憶装置の概略構成を示す
ブロック図である。図１６は、特に、ＭＰＵ（Ｍｉｃｒ
ｏＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）によって、ＭＰ
Ｕのアドレス空間よりも大きな容量のメモリを管理でき
るメモリ・バンク方式が採用された場合のＳＤＲＡＭを
示している。

【０００５】図１６において、ＳＤＲＡＭ１００は、記
憶単位となるメモリセルをマトリクス状に配置したメモ
リアレイを、２つのバンク（バンク０、バンク１）に分
割し、さらに各バンクは、複数のブロックに分割されて
いる。各バンクは、ロウデコーダ１０２およびコラムデ
コーダ１０３を備え、これらのデコーダ１０２，１０３
によって、メモリアレイ１０１から１つのメモリセルを
選択する。ここで、ロウデコーダ１０２は、ロウアドレ
ス信号１１０を受けて、ロウ（行）方向のメモリセルを
特定するワード線から１つを選択する回路である。ま
た、コラムデコーダ１０３は、コラムアドレス信号１１
１を受けて、コラム（列）方向のメモリセルを特定する
ビット線から１つを選択する回路である。なお、各ビッ
ト線には、メモリセルに蓄えられた電荷を増幅させるセ
ンスアンプ１０４が接続されている。

【０００６】バンク０またはバンク１において、データ
の読み出し命令を受け、ロウデコーダ１０２およびコラ
ムデコーダ１０３によって特定されたメモリセルのデー
タは、グローバルデータバス（ＧＤＢ）１０６を経由し
てライトアンプ／センスバッファ１０５に入力する。こ
のＳＤＲＡＭ１００では、複数ビットのデータ入出力を
可能としているので、例えば１６ビットのデータ入出力
の場合、入力されるロウアドレス信号１１０およびコラ
ムアドレス信号１１１に対して特定されるメモリセルの
２バイト分のデータを、ライトアンプ／センスバッファ
１０５に蓄積することでデータをパラレル出力する。

【０００７】ライトアンプ／センスバッファ１０５に蓄
積された読み出しデータは、Ｉ／Ｏデータバッファ／レ
ジスタ１０７に導かれ、Ｉ／Ｏデータバッファ／レジス
タ１０７のデータ入出力端子ＤＱ０〜ＤＱｎから出力さ
れる。

【０００８】一方、データの書き込み命令を受けると、
書き込みデータは、ライトアンプ／センスバッファ１０
５からＧＤＢ１０６を経由してロウデコーダ１０２およ
びコラムデコーダ１０３によって特定されたメモリセル
に入力される。なお、書き込みデータは、Ｉ／Ｏデータ
バッファ／レジスタ１０７のデータ入出力端子ＤＱ０〜
ＤＱｎから入力され、ライトアンプ／センスバッファ１
０５に導かれる。

【０００９】ロウアドレス信号１１０およびコラムアド
レス信号１１１は、アドレスバッファ／レジスタ＆バン
クセレクト１０８のアドレス端子Ａ０〜Ａｎから入力さ
れる信号に基づいて生成される。

【００１０】また、バンク０およびバンク１には、ＲＡ
Ｓ信号１２０、ＣＡＳ信号１２１およびＷＥ信号１２２
が入力され、これら３つの信号の組み合わせによって、
書き込み命令や読み出し命令等の制御命令が決定され
る。特に、これらの制御命令によって、ライトアンプ／
センスバッファ１０５の機能が決定される。

【００１１】バンク０およびバンク１に入力されるＲＡ
Ｓ信号１２０、ＣＡＳ信号１２１およびＷＥ信号１２２
は、制御信号ラッチ１１３から出力される。制御信号ラ
ッチ１１３は、コマンドデコーダ１１２からコマンド信
号１２５を入力し、コマンド信号１２５が示す制御命令
をラッチし、ＲＡＳ信号１２０、ＣＡＳ信号１２１およ
びＷＥ信号１２２を、それらの組み合わせによって制御
命令を表わせる信号レベルとして出力する。

【００１２】コマンドデコーダ１１２は、／ＣＳ信号、
／ＲＡＳ信号、／ＣＡＳ信号および／ＷＥ信号を入力
し、各信号の組み合わせから制御命令を決定し、その制
御命令を示すコマンド信号１２５を出力する。また、コ
マンドデコーダ１１２は、／ＣＳ信号、／ＲＡＳ信号、
／ＣＡＳ信号および／ＷＥ信号の組み合わせからアクセ
スモードを決定し、そのアクセスモードを示すモード信
号１２６を出力する。

【００１３】モードレジスタ１１４は、モード信号１２
６と、アドレスバッファ／レジスタ＆バンクセレクト１
０８によって中継されるアドレス信号Ａ０〜Ａｎとを入
力して一時的に記憶する。コラムアドレスカウンタ１０
９は、モードレジスタ１１４に記憶されたモード信号と
アドレス信号から、連続読み出しモード等のアクセスモ
ードを判別し、アクセスモードに応じたコラムアドレス
信号１１１を生成して出力する。

【００１４】また、ＳＤＲＡＭ１００は、例えばＭＰＵ
のシステムクロックといった外部から与えられる同期信
号（ＣＬＫ）によって動作し、上記した内部回路におけ
る動作を高速におこなえることを特徴としている。クロ
ックバッファ１１５は、その外部から与えられるクロッ
ク信号（ＣＬＫ）およびそのクロック信号の出力を制御
するクロックイネーブル信号（ＣＫＥ）を入力し、入力
したクロック信号を上記各回路に供給している。また、
クロックバッファ１１５は、入力したクロックイネーブ
ル信号をコマンドデコーダ１１２、アドレスバッファ／
レジスタ＆バンクセレクト１０８およびＩ／Ｏデータバ
ッファ／レジスタ１０７に中継している。

【００１５】また、Ｉ／Ｏデータバッファ／レジスタ１
０７は、前述したマスク／ディセーブル端子からマスク
／ディセーブル信号を入力する。特に、Ｉ／Ｏデータバ
ッファ／レジスタ１０７は、ＤＱＭＵ端子から、データ
信号ＤＱ０〜ＤＱｎの上位ビットのマスク／ディセーブ
ルをおこなう信号であるＤＱＭＵ信号を入力し、ＤＱＭ
Ｌ端子から、データ信号ＤＱ０〜ＤＱｎの下位ビットの
マスク／ディセーブルをおこなう信号であるＤＱＭＬ信
号を入力している。

【００１６】これらＤＱＭＵ信号およびＤＱＭＬ信号
は、ＭＡＳＫ０およびＭＡＳＫ１信号としてバンク０お
よびバンク１に送信され、各バンクのライトアンプ／セ
ンスバッファ１０５に入力される。ＤＱＭＵ信号（ＭＡ
ＳＫ１）が“Ｈ”レベルを示し、かつバンク０およびバ
ンク１に与えられる制御命令が書き込み命令を示す場合
には、ライトアンプ／センスバッファ１０５は、データ
信号ＤＱ０〜ＤＱｎの上位ビットに相当するデータに対
してマスクすなわち書き込み禁止の状態となる。また、
ＤＱＭＬ信号（ＭＡＳＫ０）が“Ｈ”レベルを示し、か
つバンク０およびバンク１に与えられる制御命令が書き
込み命令を示す場合には、ライトアンプ／センスバッフ
ァ１０５は、データ信号ＤＱ０〜ＤＱｎの下位ビットに
相当するデータに対してマスクすなわち書き込み禁止の
状態となる。

【００１７】一方、ＤＱＭＵ信号が“Ｈ”レベルを示
し、かつバンク０およびバンク１に与えられる制御命令
が読み出し命令を示す場合には、ライトアンプ／センス
バッファ１０５は、データ信号ＤＱ０〜ＤＱｎの上位ビ
ットに相当するデータに対してディセーブルすなわち読
み出し禁止の状態となる。また、ＤＱＭＬ信号が“Ｈ”
レベルを示し、かつバンク０およびバンク１に与えられ
る制御命令が読み出し命令を示す場合には、ライトアン
プ／センスバッファ１０５は、データ信号ＤＱ０〜ＤＱ
ｎの下位ビットに相当するデータに対してディセーブル
すなわち読み出し禁止の状態となる。

【００１８】図１７は、従来における半導体記憶装置の
要部を示す説明図であり、上述の従来のＳＤＲＡＭのデ
ータ入出力部における構成を示すものである。図１６に
示したＩ／Ｏデータバッファ／レジスタ１０７は、実際
には、図１７に示すように、ＤＱ０〜ＤＱ１５のデータ
入出力端子に接続されたＩ／Ｏデータバッファ１３１
と、ＤＱＭＬおよびＤＱＭＵのマスク端子にそれぞれ接
続されたＤＱＭ入力バッファ１３２およびＤＱＭ入力バ
ッファ１３３に細分化される。

【００１９】また、図１６に示したライトアンプ／セン
スバッファ１０５も、実際には、図１７に示すように、
ＤＱ０〜ＤＱ１５のデータ入出力端子に対応したライト
アンプ＆センスバッファ１４１に細分化される。さら
に、ＤＱＭ入力バッファ１３２は、ＤＱ０〜ＤＱ７に対
応した８つのライトアンプ＆センスバッファ１４１に接
続されており、ＤＱＭ入力バッファ１３３は、ＤＱ８〜
ＤＱ１５に対応した８つのライトアンプ＆センスバッフ
ァ１４１に接続されている。

【００２０】したがって、バンク詳しくはライトアンプ
＆センスバッファ１４１にデータの書き込み命令が与え
られた場合、データ入出力端子ＤＱ０〜ＤＱ１５に入力
された各データは、それぞれ対応するＩ／Ｏデータバッ
ファ１３１を介してライトアンプ＆センスバッファ１４
１に入力され、ＧＤＢに送出される。

【００２１】この際、ＤＱＭＬ端子から入力されるマス
ク／ディセーブル信号が“Ｈ”レベルを示す場合すなわ
ちデータの書き込み禁止を示す場合には、ＤＱ０〜ＤＱ
７に対応するライトアンプ＆センスバッファ１４１から
ＧＤＢへのデータ送出はおこなわれない。同様に、ＤＱ
ＭＵ端子から入力されるマスク／ディセーブル信号が
“Ｈ”レベルを示す場合には、ＤＱ８〜ＤＱ１５に対応
するライトアンプ＆センスバッファ１４１からＧＤＢへ
のデータ送出はおこなわれない構成となっている。

【００２２】一方、バンク詳しくはライトアンプ＆セン
スバッファ１４１にデータの読み出し命令が与えられた
場合、ロウアドレス信号１１０およびコラムアドレス信
号１１１によって順次に特定されるメモリセルのデータ
は、ＧＤＢに送出され、各ＧＤＢに接続されたライトア
ンプ＆センスバッファ１４１に入力される。各ライトア
ンプ＆センスバッファ１４１に入力されたデータは、そ
れぞれ対応するＩ／Ｏデータバッファ１３１に送出さ
れ、データ入出力端子ＤＱ０〜ＤＱ１５から出力され
る。

【００２３】この際、ＤＱＭＬ端子から入力されるマス
ク／ディセーブル信号が“Ｈ”レベルを示す場合すなわ
ちデータの読み出し禁止を示す場合には、ＤＱ０〜ＤＱ
７に対応するライトアンプ＆センスバッファ１４１から
Ｉ／Ｏデータバッファ１３１へのデータ送出はおこなわ
れない。同様に、ＤＱＭＵ端子から入力されるマスク／
ディセーブル信号が“Ｈ”レベルを示す場合には、ＤＱ
８〜ＤＱ１５に対応するライトアンプ＆センスバッファ
１４１からＩ／Ｏデータバッファ１３１へのデータ送出
はおこなわれない構成となっている。

【００２４】つぎに、ライトアンプ＆センスバッファ１
４１を詳細に説明する。図１８は、ライトアンプ＆セン
スバッファ１４１、Ｉ／Ｏデータバッファ１３１および
ＤＱＭ入力バッファ１３２との間の結線を示す説明図で
ある。図１８は、特にデータ入出力端子ＤＱ０にかかわ
る構成を示しているが、他のデータ入出力端子ＤＱ１〜
ＤＱ１５に関しても同様な構成である。図１８に示すよ
うに、ライトアンプ＆センスバッファ１４１は、実際に
はセンスバッファ１５１とライトアンプ１５２に細分化
される。ライトアンプ＆センスバッファ１４１におい
て、データの読み出し命令に対しては、センスバッファ
１５１が機能し、ＧＤＢ（ＧＤＢ０、ＧＤＢ１）に送出
された読み出しデータ（Ｒｄａｔａ０／１）を受け取
り、Ｉ／Ｏデータバッファ１３１に送出する。また、セ
ンスバッファ１５１は、ＤＱＭ入力バッファ１３２から
出力されるマスク／ディセーブル信号（ＭＡＳＫ０）を
入力し、当該ＭＡＳＫ０信号の信号レベルに応じて、デ
ータの読み出しディセーブル動作を行う。

【００２５】一方、ライトアンプ＆センスバッファ１４
１において、データの書き込み命令に対しては、ライト
アンプ１５２が機能し、Ｉ／Ｏデータバッファ１３１か
ら出力された書き込みデータ（Ｗｄａｔａ）を受け取
り、ＧＤＢ（ＧＤＢ０、ＧＤＢ１）に送出する。ライト
アンプ１５２もまた、ＤＱＭ入力バッファ１３２から出
力されるマスク／ディセーブル信号（ＭＡＳＫ０）を入
力し、当該ＭＡＳＫ０信号の信号レベルに応じて、デー
タの書き込みマスク動作を行う。

【００２６】なお、ＳＤＲＡＭのようなＤＲＡＭにおい
ては、通常、１つのデータの信号レベルを、２つの信号
レベルの比較によって確定するため、ＧＤＢに送出され
るデータの信号レベルは、ＧＤＢ０およびＧＤＢ１の２
つの信号に基づいて定まり、ここでは、ＧＤＢ１に送出
される信号のレベルに対するＧＤＢ０の信号レベルを、
Ｉ／Ｏデータバッファ１３１に入出力されるデータの信
号レベルとして説明をする。

【００２７】以下に、センスバッファ１５１について詳
細に説明する。図１９は、センスバッファ１５１の回路
構成を示す説明図である。図１９において、センスバッ
ファ１５１は、２つのトランスファゲートＳＷ１００お
よびＳＷ１０１と、３つのスイッチング素子（ここで
は、ＦＥＴ素子）ＴＲ１００、ＴＲ１０１およびＴＲ１
０２と、３つのインバータ１６１、１６３および１６６
と、３つのＮＡＮＤゲート１６２、１６４および１６５
とから構成される。

【００２８】また、センスバッファ１５１に接続される
ＧＤＢ０およびＧＤＢ１上には、センスアンプ１０４が
接続されており、このセンスアンプからＧＤＢ０および
ＧＤＢ１にデータが送出される。

【００２９】センスバッファ１５１から出力される読み
出しデータＲｄａｔａ０信号およびＲｄａｔａ１信号
（Ｒｄａｔａ０／１）はともに同じ信号レベルを示し、
この信号がＩ／Ｏデータバッファ１３１に入力される。
センスバッファ１５１において、Ｒｄａｔａ０信号は、
ＮＡＮＤゲート１６４から出力され、Ｒｄａｔａ１信号
は、インバータ１６６から出力される。インバータ１６
６は、その入力端子をＮＡＮＤゲート１６５の出力端子
と接続している。また、ＮＡＮＤゲート１６４の一方の
入力端子は、ＮＡＮＤゲート１６５の出力端子に接続し
ており、ＮＡＮＤゲート１６５の一方の入力端子は、Ｎ
ＡＮＤゲート１６４の出力端子に接続している。よっ
て、Ｒｄａｔａ０／１の信号レベルは、ＮＡＮＤゲート
１６４および１６５の他方の入力端子にそれぞれ入力さ
れる信号の信号レベルに依存して定まる。

【００３０】ＮＡＮＤゲート１６４の他方の入力端子
は、トランスファゲートＳＷ１００の一方の接点端子と
スイッチング素子ＴＲ１００のＤ端子に接続されてい
る。また、ＮＡＮＤゲート１６５の他方の入力端子は、
トランスファゲートＳＷ１０１の一方の接点端子とスイ
ッチング素子ＴＲ１０１のＤ端子に接続されている。ト
ランスファゲートＳＷ１００およびＳＷ１０１の他方の
接点端子は、ともに“Ｈ”レベルを示す電源端子に接続
されているので、ＮＡＮＤゲート１６４および１６５の
他方の入力端子に入力される信号のレベルは、トランス
ファゲートＳＷ１００およびＳＷ１０１と、スイッチン
グ素子ＴＲ１００およびＴＲ１０１のＯＮ／ＯＦＦ状態
によって決定される。すなわち、トランスファゲートＳ
Ｗ１００およびＳＷ１０１と、スイッチング素子ＴＲ１
００およびＴＲ１０１のＯＮ／ＯＦＦ状態によって、Ｒ
ｄａｔａ０信号およびＲｄａｔａ１信号（Ｒｄａｔａ０
／１）の信号レベルが決定される。

【００３１】トランスファゲートＳＷ１００およびＳＷ
１０１はともに制御端子を、インバータ１６３の出力端
子に接続している。また、ＮＡＮＤゲート１６２の出力
端子とインバータ１６３の入力端子は、互いに接続され
ている。ＮＡＮＤゲート１６２は、一方の入力端子から
データの読み出し命令を示す制御信号（ＲＥＡＤ）を入
力し、他方の入力端子からインバータ１６１の出力信号
を入力する。インバータ１６１は、ＤＱＭ入力バッファ
１３２から出力されるＭＡＳＫ０信号を入力し、その反
転信号を出力する。よって、ＮＡＮＤゲート１６２から
出力される信号のレベル、すなわち、ＲＥＡＤ信号とＭ
ＡＳＫ０信号に応じて、トランスファゲートＳＷ１００
およびＳＷ１０１のＯＮ／ＯＦＦが制御される。

【００３２】一方、スイッチング素子ＴＲ１００は、そ
のＧ端子をＧＤＢ０に接続しており、スイッチング素子
ＴＲ１０１は、そのＧ端子をＧＤＢ１に接続している。
すなわち、スイッチング素子ＴＲ１００およびＴＲ１０
１は、それぞれＧＤＢ０およびＧＤＢ１上に送出される
信号の信号レベルに応じて、ＯＮ／ＯＦＦ制御される。
ここで、スイッチング素子ＴＲ１００およびＴＲ１０１
は、ともにそのＳ端子を、スイッチング素子ＴＲ１０２
のＤ端子に接続している。また、スイッチング素子ＴＲ
１０２は、そのＳ端子を、“Ｌ”レベルを示す電位に接
続しており、スイッチング素子ＴＲ１００がＯＮ状態、
すなわちスイッチング素子ＴＲ１００のＧ端子に、スイ
ッチング素子ＴＲ１００のスレショルドレベル以上（こ
こでは、“Ｈ”レベル）の信号が入力され、かつ、スイ
ッチング素子ＴＲ１０２がＯＮ状態、すなわちスイッチ
ング素子ＴＲ１０２のＧ端子に、スイッチング素子ＴＲ
１０２のスレショルドレベル以上（ここでは、“Ｈ”レ
ベル）の信号が入力された場合には、スイッチング素子
ＴＲ１００のＤ端子は、“Ｌ”レベルの電位となる。す
なわち、ＮＡＮＤゲート１６４の他方の入力端子に
“Ｌ”レベルの信号が入力される。

【００３３】また、スイッチング素子ＴＲ１０１がＯＮ
状態、すなわちスイッチング素子ＴＲ１０１のＧ端子
に、スイッチング素子ＴＲ１０１のスレショルドレベル
以上（ここでは、“Ｈ”レベル）の信号が入力され、か
つ、スイッチング素子ＴＲ１０２がＯＮ状態、すなわち
スイッチング素子ＴＲ１０２のＧ端子に、スイッチング
素子ＴＲ１０２のスレショルドレベル以上（ここでは、
“Ｈ”レベル）の信号が入力された場合には、スイッチ
ング素子ＴＲ１０１のＤ端子は、“Ｌ”レベルの電位と
なる。すなわち、ＮＡＮＤゲート１６５の他方の入力端
子に“Ｌ”レベルの信号が入力される。

【００３４】スイッチング素子ＴＲ１０２のＧ端子に
は、インバータ１６３の出力端子がされており、スイッ
チング素子ＴＲ１０２は、前記したＲＥＡＤ信号および
ＭＡＳＫ０信号に応じて、ＯＮ／ＯＦＦ制御される。

【００３５】すなわち、データ読み出し時、ＲＥＡＤ信
号が“Ｈ”レベルになると、トランジスタＴＲ１０２が
オンし、ＴＲ１００およびＴＲ１０１からなる差動増幅
回路が活性化されて、ＧＤＢ１およびＧＤＢ０のデータ
をＲｄａｔａ０およびＲｄａｔａ１として出力する。し
かし、データ読み出し時であっても、マスク信号ＭＡＳ
Ｋ０が“Ｈ”レベルであると、ＴＲ１０２はオフとな
り、ＧＤＢ１およびＧＤＢ０のデータは、差動増幅回路
から出力されない。

【００３６】図２０は、センスバッファ１５１に入出力
する信号（ＧＤＢ０およびＧＤＢ１上に送出された信
号、ＲＥＡＤ信号、ＭＡＳＫ０信号、Ｒｄａｔａ０信
号、Ｒｄａｔａ１信号）のタイムチャートである。

【００３７】まず、第１のＲＥＡＤ信号のパルス発生期
間（期間（１））詳しくはパルス立ち上がり時におい
て、ＭＡＳＫ０信号が“Ｌ”レベルを示す場合、すなわ
ちデータの読み出しディセーブル動作をおこなわない場
合、ＧＤＢ０上の信号が“Ｈ”レベルを示す際、すなわ
ち同時にＧＤＢ１上の信号が“Ｌ”レベルを示す際に、
ＮＡＮＤゲート１６２の出力は“Ｌ”レベルを示し、イ
ンバータ１６３は“Ｈ”レベルを示して、トランスファ
ゲートＳＷ１００およびＳＷ１０１はともにＯＮ状態と
なる。さらに、スイッチング素子ＴＲ１０２がＯＮ状態
となる。そして、ＧＤＢ０上の信号が“Ｈ”レベルを示
すことにより、スイッチング素子ＴＲ１００がＯＮ状態
となって、ＮＡＮＤゲート１６４の他方の入力端子に
は、“Ｌ”レベルの信号が入力される。すなわち、ＮＡ
ＮＤゲート１６４は、“Ｈ”レベルの信号をＲｄａｔａ
０信号として出力する。

【００３８】また、ＧＤＢ１上の信号が“Ｌ”レベルを
示すことにより、スイッチング素子ＴＲ１０１がＯＦＦ
状態となって、ＮＡＮＤゲート１６５の他方の入力端子
には、トランスファゲートＳＷ１０１によって供給され
る“Ｈ”レベルの信号が入力される。ここで、ＮＡＮＤ
ゲート１６５の一方の入力端子は、ＮＡＮＤゲート１６
４の出力が示す“Ｈ”レベルの信号を入力するので、Ｎ
ＡＮＤゲート１６５は、“Ｌ”レベルの信号を出力す
る。ＮＡＮＤゲート１６５から出力された信号は、イン
バータ１６６において反転され、Ｒｄａｔａ１信号とし
て出力されるので、この場合、Ｒｄａｔａ１信号もま
た、Ｒｄａｔａ０信号と同じく“Ｈ”レベルを示す。

【００３９】つぎに、第２のＲＥＡＤ信号のパルス発生
期間（期間（２））詳しくはパルス立ち上がり時におい
ては、ＭＡＳＫ０信号が“Ｌ”レベルを示した状態で、
かつＧＤＢ０上の信号が“Ｌ”レベルを示す際、すなわ
ち同時にＧＤＢ１上の信号が“Ｈ”レベルを示す際に、
ＮＡＮＤゲート１６２の出力（“Ｌ”レベル）およびイ
ンバータ１６３の出力（“Ｈ”レベル）は変化せずに、
トランスファゲートＳＷ１００およびＳＷ１０１はとも
にＯＮ状態を示し、スイッチング素子ＴＲ１０２がＯＮ
状態となったままである。期間（１）と異なる点は、Ｇ
ＤＢ０上の信号が“Ｌ”レベルを示すことにより、スイ
ッチング素子ＴＲ１００がＯＦＦ状態となり、ＮＡＮＤ
ゲート１６４の他方の入力端子に、トランスファゲート
ＳＷ１００によって供給される“Ｈ”レベルの信号が入
力されることである。

【００４０】また、ＧＤＢ１上の信号が“Ｌ”レベルを
示すことにより、スイッチング素子ＴＲ１０１がＯＮ状
態となって、ＮＡＮＤゲート１６５の他方の入力端子に
は、“Ｌ”レベルの信号が入力される。すなわち、ＮＡ
ＮＤゲート１６５は、“Ｈ”レベルの信号を出力する。
ＮＡＮＤゲート１６５から出力された信号は、インバー
タ１６６において反転され、Ｒｄａｔａ１信号として出
力されるので、この場合、Ｒｄａｔａ１信号は、“Ｌ”
レベルを示す。ここで、ＮＡＮＤゲート１６４の一方の
入力端子は、ＮＡＮＤゲート１６５の出力が示す“Ｈ”
レベルの信号を入力するので、ＮＡＮＤゲート１６４
は、“Ｌ”レベルの信号を、Ｒｄａｔａ０信号として出
力する。

【００４１】したがって、ＭＡＳＫ０信号が“Ｌ”レベ
ルを示す場合、すなわちデータの読み出しディセーブル
動作をおこなわない場合は、Ｒｄａｔａ０信号およびＲ
ｄａｔａ１信号（Ｒｄａｔａ０／１）は、ＧＤＢ０上に
送出された信号と同じ信号レベルを示して、Ｉ／Ｏデー
タバッファ１３１に送出される。

【００４２】つづいて、第３のＲＥＡＤ信号のパルス発
生期間（期間（３））詳しくはパルス立ち上がり時にお
いて、ＭＡＳＫ０信号が“Ｈ”レベルを示す場合、すな
わちデータの読み出しディセーブル動作をおこなう場
合、ＧＤＢ０上の信号が“Ｈ”レベルを示す際、すなわ
ち同時にＧＤＢ１上の信号が“Ｌ”レベルを示す際に
は、ＮＡＮＤゲート１６２の出力は、“Ｈ”レベルを示
し、インバータ１６３は、“Ｌ”レベルを示すので、ト
ランスファゲートＳＷ１００およびＳＷ１０１は、とも
にＯＦＦ状態となる。さらに、スイッチング素子ＴＲ１
０２がＯＦＦ状態となる。そして、ＧＤＢ０上の信号が
“Ｈ”レベルを示すことにより、スイッチング素子ＴＲ
１００がＯＮ状態となるが、スイッチング素子ＴＲ１０
２もＯＦＦ状態となっており、また、トランスファゲー
トＳＷ１００から“Ｈ”レベルの電位も供給されないた
め、ＮＡＮＤゲート１６４の他方の入力端子に入力され
る信号のレベルは不確定となる。

【００４３】また、ＧＤＢ１上の信号が“Ｌ”レベルを
示すことにより、スイッチング素子ＴＲ１００がＯＦＦ
状態となるが、トランスファゲートＳＷ１０１から
“Ｈ”レベルの電位は供給されないため、ＮＡＮＤゲー
ト１６５の他方の入力端子に入力される信号のレベルは
不確定となる。

【００４４】したがって、ＮＡＮＤゲート１６４および
１６５の出力は変化せず、すなわちＲｄａｔａ０信号お
よびＲｄａｔａ１信号のレベルは変更されない。これに
より、読み出しデータのディセーブル動作が達成され
る。図２０においては、点線で示す部分が、ディセーブ
ル動作により出力されない信号である。

【００４５】つづく第４のＲＥＡＤ信号のパルス発生期
間（期間（４））詳しくはパルス立ち上がり時において
は、再びＭＡＳＫ０信号は“Ｌ”レベルを示し、期間
（２）と同様な状態となる。

【００４６】つぎに、ライトアンプ１５２について詳細
に説明する。図２１は、ライトアンプ１５２の回路構成
を示す説明図である。図２１において、ライトアンプ１
５２は、２つのトランスファゲートＳＷ１１０およびＳ
Ｗ１１１と、５つのインバータ１７１、１７３、１７
４、１７５および１７６と、１つのＮＡＮＤゲート１７
２とから構成される。

【００４７】また、ライトアンプ１５２に接続されるＧ
ＤＢ０およびＧＤＢ１は、センスアンプ１０４に接続さ
れており、ＧＤＢ０およびＧＤＢ１上に送出される書き
込み信号によりセンスアンプ１０４にデータを書き込
む。

【００４８】Ｉ／Ｏデータバッファ１３１から出力され
る書き込みデータＷｄａｔａは、ライトアンプとしての
インバータ１７４に入力され、その信号レベルが反転さ
れて出力される。インバータ１７４の出力端子は、トラ
ンスファゲートＳＷ１１０の一方の接点端子およびイン
バータ１７５の入力端子に接続されている。ここで、ト
ランスファゲートＳＷ１１０の他方の接点端子はＧＤＢ
１に接続されており、トランスファゲートＳＷ１１０が
ＯＮ状態を示す場合に、Ｗｄａｔａ信号のレベルを反転
させた信号をＧＤＢ１上に送出する。

【００４９】インバータ１７５の出力端子は、トランス
ファゲートＳＷ１１１の一方の接点端子に接続されてい
る。また、トランスファゲートＳＷ１１１の他方の接点
端子はＧＤＢ０に接続されており、トランスファゲート
ＳＷ１１１がＯＮ状態を示す場合に、Ｗｄａｔａ信号と
同じレベルの信号をＧＤＢ０上に送出する。

【００５０】したがって、これらインバータ１７４およ
び１７５によって、１つの書き込みデータＷｄａｔａか
ら、互いにレベルの反転した２つの信号をそれぞれＧＤ
Ｂ０およびＧＤＢ１上に送出することが可能となってい
る。

【００５１】そして、トランスファゲートＳＷ１１０の
一方の制御端子は、インバータ１７３の出力端子と接続
し、他方の制御端子は、インバータ１７６の出力端子と
接続している。また、インバータ１７６の入力端子は、
インバータ１７３の出力端子と接続しているので、トラ
ンスファゲートＳＷ１１０は、インバータ１７３の出力
する信号のレベルに応じてＯＮ／ＯＦＦ制御される。

【００５２】また、トランスファゲートＳＷ１１１の一
方の制御端子も、インバータ１７３の出力端子と接続
し、他方の制御端子も、インバータ１７６の出力端子と
接続している。よって、トランスファゲートＳＷ１１１
も、トランスファゲートＳＷ１１０と同様に、インバー
タ１７３の出力する信号のレベルに応じてＯＮ／ＯＦＦ
制御される。

【００５３】インバータ１７３の入力端子は、ＮＡＮＤ
ゲート１７２の出力端子と接続している。また、ＮＡＮ
Ｄゲート１７２は、一方の入力端子からデータの書き込
み命令を示す制御信号（ＷＥ）を入力し、他方の入力端
子からインバータ１７１の出力信号を入力する。インバ
ータ１７１は、ＤＱＭ入力バッファ１３２から出力され
るＭＡＳＫ０信号を入力し、その反転信号を出力する。
よって、ＮＡＮＤゲート１７２から出力される信号のレ
ベル、すなわち、ＲＥＡＤ信号とＭＡＳＫ０信号に応じ
て、トランスファゲートＳＷ１１０およびＳＷ１１１の
ＯＮ／ＯＦＦが制御される。

【００５４】したがって、ＧＤＢ０およびＧＤＢ１上の
信号のレベルは、Ｗｄａｔａ信号と、ＷＥ信号と、ＭＡ
ＳＫ０信号に応じて変化する。すなわち、データ書き込
み時、ＷＥ信号が“Ｈ”レベルになると、トランスゲー
トＳＷ１１０およびＳＷ１１１はオンして、ライトアン
プ１７４から出力された書き込みデータは、ＧＤＢ１お
よびＧＤＢ０へ送出される。一方、この時マスク信号Ｍ
ＡＳＫ０が“Ｌ”レベルであると、ＳＷ１１０およびＳ
Ｗ１１１はオフとなり、ライトアンプ１７４からＧＤＢ
１およびＧＤＢ０への書き込みデータの送出は禁止され
る。

【００５５】図２２は、ライトアンプ１５２に入出力す
る信号（Ｗｄａｔａ信号、ＷＥ信号、ＭＡＳＫ０信号、
ＧＤＢ０およびＧＤＢ１上に送出された信号）のタイム
チャートである。

【００５６】まず、第１のＷＥ信号のパルス発生期間
（期間（１））詳しくはパルス立ち上がり時において、
ＭＡＳＫ０信号が“Ｌ”レベルを示す場合、すなわちデ
ータの書き込みマスク動作をおこなわない場合、Ｗｄａ
ｔａ信号が“Ｌ”レベルを示す際に、ＮＡＮＤゲート１
７２の出力は、“Ｌ”レベルを示し、インバータ１７３
は“Ｈ”レベルを示して、トランスファゲートＳＷ１１
０およびＳＷ１１１は、ともにＯＮ状態となる。

【００５７】Ｗｄａｔａ信号は、“Ｌ”レベルを示して
いるので、インバータ１７４により反転された“Ｈ”レ
ベルを示す信号が、トランスファゲートＳＷ１１０を介
してＧＤＢ１上に送出される。また、インバータ１７４
から出力された“Ｈ”レベルを示す信号は、インバータ
１７５に入力されて反転され、“Ｌ”レベルを示す信号
としてトランスファゲートＳＷ１１１を介してＧＤＢ０
上に送出される。

【００５８】つぎに、第２のＷＥ信号のパルス発生期間
（期間（２））詳しくはパルス立ち上がり時において
は、ＭＡＳＫ０信号が“Ｌ”レベルを示した状態で、か
つＷｄａｔａ信号が“Ｈ”レベルを示す際に、ＮＡＮＤ
ゲート１７２の出力（“Ｌ”レベル）およびインバータ
１７３の出力（“Ｈ”レベル）は変化せずに、トランス
ファゲートＳＷ１００およびＳＷ１０１はともにＯＮ状
態を示す。期間（１）と異なる点は、Ｗｄａｔａ信号が
“Ｈ”レベルを示すことにより、インバータ１７４によ
り反転された“Ｌ”レベルを示す信号が、トランスファ
ゲートＳＷ１１０を介してＧＤＢ１上に送出され、イン
バータ１７５によりさらに反転された“Ｈ”レベルを示
す信号が、トランスファゲートＳＷ１１１を介してＧＤ
Ｂ０上に送出されることである。

【００５９】つづいて、第３のＷＥ信号のパルス発生期
間（期間（３））詳しくはパルス立ち上がり時におい
て、ＭＡＳＫ０信号が“Ｈ”レベルを示す場合、すなわ
ちデータの書き込みマスク動作をおこなう場合、Ｗｄａ
ｔａ信号が“Ｌ”レベルを示す際に、ＮＡＮＤゲート１
７２の出力は、ＷＥ信号のレベルにかかわらず、“Ｈ”
レベルを示し、インバータ１７３は“Ｌ”レベルを示し
て、トランスファゲートＳＷ１１０およびＳＷ１１１
は、ともにＯＦＦ状態となる。よって、インバータ１７
４および１７５から出力される信号は、それぞれＧＤＢ
１およびＧＤＢ０上に送出されない。すなわち、Ｗｄａ
ｔａ信号を書き込みデータとしてＧＤＢに送出すること
ができず、これにより、書き込みデータのマスク動作が
達成される。図２２においては、点線で示す部分が、マ
スク動作により入力されない信号である。

【００６０】つづく第４のＷＥ信号のパルス発生期間
（期間（４））詳しくはパルス立ち上がり時において
は、再びＭＡＳＫ０信号は“Ｌ”レベルを示し、期間
（２）と同様な状態となる。

【００６１】以上に説明したセンスバッファ１５１にお
いて、ＤＱＭ入力バッファ１３２から出力されるマスク
／ディセーブル信号（ＭＡＳＫ０）を入力し、読み出し
データのディセーブル動作をおこなうものとしたが、読
み出しデータのディセーブル動作は、Ｉ／Ｏデータバッ
ファ１３１を制御することによっても可能である。

【００６２】図２３は、ライトアンプ＆センスバッファ
１４１と、ディセーブル動作を可能としたＩ／Ｏデータ
バッファ１３１ａと、ＤＱＭ入力バッファ１３２とにお
ける結線を示す説明図である。図２３においては、特に
データ入出力端子ＤＱ０にかかわる構成を示している
が、他のデータ入出力端子ＤＱ１〜ＤＱ１５に関しても
同様な構成である。

【００６３】図２３のライトアンプ＆センスバッファ１
４１において、ライトアンプ１５２は、図２１および図
２２において説明したとおりの構成および動作を示す
が、センスバッファ１５１ａは、図１９のセンスバッフ
ァ１５１において、ＭＡＳＫ０信号の入力をおこなわ
ず、インバータ１６１およびＮＡＮＤゲート１６２から
なる構成を、ＲＥＡＤ信号を入力して、反転させた信号
をインバータ１６３とトランスファゲートＳＷ１００お
よびＳＷ１０１の他方の制御端子に入力するインバータ
に置き換える必要がある。

【００６４】よって、図２３に示すように、Ｉ／Ｏデー
タバッファ１３１ａは、ＤＱＭ入力バッファ１３２から
出力されるマスク／ディセーブル信号（ＭＡＳＫ０）を
入力し、当該ＭＡＳＫ０信号の信号レベルに応じて、デ
ータの読み出しディセーブル動作を行う。

【００６５】以下に、Ｉ／Ｏデータバッファ１３１ａに
ついて詳細に説明する。図２４は、Ｉ／Ｏデータバッフ
ァ１３１ａの回路構成を示す説明図である。特に、図２
４は、読み出しデータをデータ入出力端子に出力する際
に機能する回路構成を示している。図２４において、Ｉ
／Ｏデータバッファ１３１ａは、２つのトランスファゲ
ートＳＷ１２０およびＳＷ１２１と、２つのスイッチン
グ素子（ここでは、ＦＥＴ素子）ＴＲ１２０およびＴＲ
１２１と、８つのインバータ１８１、１８４〜１９０
と、１つのＮＡＮＤゲート１８２と、１つのＮＯＲゲー
ト１８３とから構成される。

【００６６】Ｉ／Ｏデータバッファ１３１ａは、センス
バッファ１５１ａから出力される読み出しデータＲｄａ
ｔａ０およびＲｄａｔａ１（ともに同じ信号レベルを示
す）を入力し、ＤＱＭ入力バッファ１３２から出力され
るＭＡＳＫ０信号が“Ｌ”レベルの場合、そのＲｄａｔ
ａ０およびＲｄａｔａ１の示す信号に応じてデータ入出
力端子ＤＱに読み出しデータを出力する。一方、ＭＡＳ
Ｋ０信号が“Ｈ”レベルの場合、Ｒｄａｔａ０およびＲ
ｄａｔａ１は、ＮＡＮＤゲート１８２およびＮＯＲゲー
ト１８３を通過することを阻止され、ＴＲ１２０および
ＴＲ１２１は共にオフとなって、ＤＱ０はハイインピー
ダンス（Ｈｉ−ｚ）状態となる。

【００６７】まず、Ｉ／Ｏデータバッファ１３１ａにお
いて、Ｒｄａｔａ０信号は、ＮＡＮＤゲート１８２の一
方の入力端子に入力される。ＮＡＮＤゲート１８２の他
方の入力端子は、インバータ１８１の出力端子に接続さ
れている。また、インバータ１８１は、ＭＡＳＫ０信号
を入力し、その反転信号を出力する。よって、ＮＡＮＤ
ゲート１８２は、ＭＡＳＫ０信号が“Ｌ”レベルを示す
場合に、Ｒｄａｔａ０信号に対するインバータとして機
能する。

【００６８】ＮＡＮＤゲート１８２の出力端子は、トラ
ンスファゲートＳＷ１２０の一方の接点端子に入力して
おり、トランスファゲートＳＷ１２０の他方の接点端子
は、インバータ１８５の入力端子に接続されている。イ
ンバータ１８５は、トランスファゲートＳＷ１２０から
入力される信号の反転信号を出力し、インバータ１８９
に入力する。ここで、インバータ１８５は、その出力端
子をインバータ１８６の入力端子と接続し、その入力端
子をインバータ１８６の出力端子と接続している。すな
わち、インバータ１８５とインバータ１８６とからなる
構成により、トランスファゲートＳＷ１２０の他方の接
点端子から出力される信号に対するラッチ機能が果たさ
れる。

【００６９】そして、インバータ１８５の出力端子は、
インバータ１８９の入力端子に接続しており、インバー
タ１８５から出力された信号は、インバータ１８９によ
って反転される。インバータ１８９の出力端子は、スイ
ッチング素子ＴＲ１２０のＧ端子に接続している。スイ
ッチング素子ＴＲ１２０はＧ端子における信号レベルに
応答してＯＮ／ＯＦＦする。

【００７０】一方、Ｒｄａｔａ１信号は、ＮＯＲゲート
１８３の一方の入力端子に入力される。また、ＮＯＲゲ
ート１８３の他方の入力端子は、ＭＡＳＫ０信号を入力
する。よって、ＮＯＲゲート１８３は、ＭＡＳＫ０信号
が“Ｌ”レベルを示す場合に、Ｒｄａｔａ１信号に対す
るインバータとして機能する。

【００７１】ＮＯＲゲート１８３の出力端子は、トラン
スファゲートＳＷ１２１の一方の接点端子に入力してお
り、トランスファゲートＳＷ１２１の他方の接点端子
は、インバータ１８７の入力端子に接続されている。イ
ンバータ１８７は、トランスファゲートＳＷ１２１から
入力される信号の反転信号を出力し、インバータ１９０
に入力する。ここで、インバータ１８７は、その出力端
子をインバータ１８８の入力端子と接続し、その入力端
子をインバータ１８８の出力端子と接続している。すな
わち、インバータ１８７とインバータ１８８とからなる
構成により、トランスファゲートＳＷ１２１の他方の接
点端子から出力される信号に対するラッチ機能が果たさ
れる。

【００７２】そして、インバータ１８７の出力端子は、
インバータ１９０の入力端子に接続しており、インバー
タ１８７から出力された信号は、インバータ１９０によ
って反転される。インバータ１９０の出力端子は、スイ
ッチング素子ＴＲ１２１のＧ端子に接続している。スイ
ッチング素子ＴＲ１２１はＧ端子における信号レベルに
応答してＯＮ／ＯＦＦする。

【００７３】そして、スイッチング素子ＴＲ１２０は、
そのＤ端子を“Ｈ”レベルを示す電位ＶＣＣに接続して
おり、そのＳ端子を、データ入出力端子ＤＱ０およびス
イッチング素子ＴＲ１２１のＤ端子に接続している。ま
た、スイッチング素子ＴＲ１２１は、そのＳ端子を
“Ｌ”レベルを示す電位ＶＳＳに接続している。よっ
て、スイッチング素子ＴＲ１２１がＯＮ状態となった場
合には、データ入出力端子ＤＱ０に出力される信号は、
ＶＳＳと同じ電位である“Ｌ”レベルを示す。また、ス
イッチング素子ＴＲ１２０がＯＮ状態となり、かつスイ
ッチング素子ＴＲ１２１がＯＦＦ状態となる場合に、デ
ータ入出力端子ＤＱ０に出力される信号は、ＶＣＣと同
じ電位である“Ｈ”レベルを示す。

【００７４】また、Ｉ／Ｏデータバッファ１３１ａに
は、前述したクロック信号（ＣＬＫ）が入力されてお
り、トランスファゲートＳＷ１２０およびＳＷ１２１の
それぞれの一方の制御端子には、このクロック信号（Ｃ
ＬＫ）が入力されている。そして、トランスファゲート
ＳＷ１２０およびＳＷ１２１のそれぞれの他方の制御端
子には、インバータ１８４の出力端子が接続されてお
り、インバータ１８４の入力端子には、上記クロック信
号（ＣＬＫ）が入力される。よって、トランスファゲー
トＳＷ１２０およびＳＷ１２１はともに、クロック信号
（ＣＬＫ）に同期してＯＮ／ＯＦＦを繰り返す。

【００７５】したがって、データ入出力端子ＤＱ０に出
力される信号のレベルは、ＣＬＫ信号と、ＭＡＳＫ０信
号と、Ｒｄａｔａ０信号と、Ｒｄａｔａ１信号に応じて
変化する。

【００７６】図２５は、Ｉ／Ｏデータバッファ１３１ａ
に入出力する信号（ＣＬＫ信号、ＭＡＳＫ０信号、Ｒｄ
ａｔａ０信号、Ｒｄａｔａ１信号）のタイムチャートで
ある。

【００７７】図２５において、まず、第１のＣＬＫ信号
のパルス発生期間（期間（１））詳しくはパルス立ち上
がり時は、トランスファゲートＳＷ１２０およびＳＷ１
２１は、ともにＯＮ状態となり、ＭＡＳＫ０信号が
“Ｌ”レベルを示す場合、すなわちデータの読み出しデ
ィセーブル動作をおこなわない場合、かつＲｄａｔａ０
信号が“Ｌ”レベルを示す際、すなわち同時にＲｄａｔ
ａ１信号もまた“Ｌ”レベルを示す状態を示す。この場
合、インバータ１８１の出力は“Ｈ”レベルを示して、
ＮＡＮＤゲート１８２の出力は“Ｈ”レベルを示し、ト
ランスファゲートＳＷ１２０の一方の接点端子に入力さ
れる。トランスファゲートＳＷ１２０はＯＮ状態である
ので、ＮＡＮＤゲート１８２の出力（“Ｈ”レベル）
は、そのままインバータ１８５に入力される。

【００７８】インバータ１８５から出力される信号は、
反転されて“Ｌ”レベルとなり、つづくインバータ１８
９に入力される。この“Ｌ”レベルの信号は、インバー
タ１８９で反転されて結局“Ｈ”レベルの信号となり、
スイッチング素子ＴＲ１２０をＯＦＦ状態にする。

【００７９】また、ＮＯＲゲート１８３の出力は“Ｈ”
レベルを示し、トランスファゲートＳＷ１２１の一方の
接点端子に入力される。トランスファゲートＳＷ１２１
もまたＯＮ状態であるので、ＮＯＲゲート１８３の出力
（“Ｈ”レベル）は、そのままインバータ１８７に入力
される。

【００８０】インバータ１８７から出力される信号は、
反転されて“Ｌ”レベルとなり、つづくインバータ１９
０に入力される。この“Ｌ”レベルの信号は、インバー
タ１９０において反転されて“Ｈ”レベルの信号とな
り、スイッチング素子ＴＲ１２１をＯＮ状態にする。

【００８１】こうして、スイッチング素子ＴＲ１２０が
ＯＦＦ状態、スイッチング素子ＴＲ１２１がＯＮ状態と
なるので、データ入出力端子ＤＱ０に出力される信号の
レベルは、ＶＳＳと同電位である“Ｌ”レベルを示す。
すなわち、Ｒｄａｔａ０信号（Ｒｄａｔａ１信号）の示
すレベルの信号が、データ入出力端子ＤＱ０に出力され
る。

【００８２】つぎに、第２のＣＬＫ信号のパルス発生期
間（期間（２））詳しくはパルス立ち上がり時は、トラ
ンスファゲートＳＷ１２０およびＳＷ１２１は、ともに
ＯＮ状態となり、ＭＡＳＫ０信号が“Ｌ”レベルを示し
たままで、Ｒｄａｔａ０信号が“Ｈ”レベルを示す状
態、すなわち同時にＲｄａｔａ１信号もまた“Ｈ”レベ
ルを示す状態である。この場合、Ｒｄａｔａ０信号およ
びインバータ１８１の出力はともに“Ｈ”レベルを示す
ので、ＮＡＮＤゲート１８２の出力は“Ｌ”レベルを示
して、トランスファゲートＳＷ１２０の一方の接点端子
に入力される。トランスファゲートＳＷ１２０はＯＮ状
態であるので、ＮＡＮＤゲート１８２の出力（“Ｌ”レ
ベル）は、そのままインバータ１８５に入力される。

【００８３】インバータ１８５から出力される信号は、
反転されて“Ｈ”レベルとなり、つづくインバータ１８
９に入力される。この“Ｈ”レベルの信号は、インバー
タ１８９で反転されて結局“Ｌ”レベルの信号となり、
スイッチング素子ＴＲ１２０をＯＮ状態にする。

【００８４】また、ＮＯＲゲート１８３は、Ｒｄａｔａ
１信号が“Ｈ”レベルを示し、ＭＡＳＫ０信号が“Ｌ”
レベルを示すので、“Ｌ”レベルの信号を出力して、ト
ランスファゲートＳＷ１２１の一方の接点端子に入力さ
れる。トランスファゲートＳＷ１２１もまたＯＮ状態で
あるので、ＮＯＲゲート１８３の出力（“Ｌ”レベル）
は、そのままインバータ１８７に入力される。

【００８５】インバータ１８７から出力される信号は、
反転されて“Ｈ”レベルとなり、つづくインバータ１９
０に入力される。この“Ｈ”レベルの信号は、インバー
タ１９０において反転されて“Ｌ”レベルの信号とな
り、スイッチング素子ＴＲ１２１をＯＦＦ状態にする。

【００８６】こうして、スイッチング素子ＴＲ１２０が
ＯＮ状態、スイッチング素子ＴＲ１２１がＯＦＦ状態と
なるので、データ入出力端子ＤＱ０に出力される信号の
レベルは、ＶＣＣと同電位である“Ｈ”レベルを示す。
すなわち、Ｒｄａｔａ０信号（Ｒｄａｔａ１信号）の示
すレベルの信号が、データ入出力端子ＤＱ０に出力され
る。

【００８７】つづいて、第３のＣＬＫ信号のパルス発生
期間（期間（３））詳しくはパルス立ち上がり時は、ト
ランスファゲートＳＷ１２０およびＳＷ１２１は、とも
にＯＮ状態となり、ＭＡＳＫ０信号が“Ｈ”レベルを示
す場合、すなわちデータの読み出しディセーブル動作を
おこなう場合、かつＲｄａｔａ０信号が“Ｌ”レベルを
示す際、すなわち同時にＲｄａｔａ１信号もまた“Ｌ”
レベルを示す状態である。この場合、Ｒｄａｔａ０信号
およびインバータ１８１の出力はともに“Ｌ”レベルを
示すので、ＮＡＮＤゲート１８２の出力は“Ｈ”レベル
を示して、トランスファゲートＳＷ１２０の一方の接点
端子に入力される。トランスファゲートＳＷ１２０はＯ
Ｎ状態であるので、ＮＡＮＤゲート１８２の出力
（“Ｈ”レベル）は、そのままインバータ１８５に入力
される。

【００８８】インバータ１８５から出力される信号は、
反転されて“Ｌ”レベルとなり、つづくインバータ１８
９に入力される。この“Ｌ”レベルの信号は、インバー
タ１８９で反転されて結局“Ｈ”レベルの信号となり、
スイッチング素子ＴＲ１２０をＯＦＦ状態にする。

【００８９】また、ＮＯＲゲート１８３は、Ｒｄａｔａ
１信号が“Ｌ”レベルを示し、ＭＡＳＫ０信号が“Ｈ”
レベルを示すので、“Ｌ”レベルの信号を出力して、ト
ランスファゲートＳＷ１２１の一方の接点端子に入力さ
れる。トランスファゲートＳＷ１２１もまたＯＮ状態で
あるので、ＮＯＲゲート１８３の出力（“Ｌ”レベル）
は、そのままインバータ１８７に入力される。

【００９０】インバータ１８７から出力される信号は、
反転されて“Ｈ”レベルとなり、つづくインバータ１９
０に入力される。この“Ｈ”レベルの信号は、インバー
タ１９０において反転されて“Ｌ”レベルの信号とな
り、スイッチング素子ＴＲ１２１をＯＦＦ状態にする。

【００９１】こうして、スイッチング素子ＴＲ１２０お
よびＴＲ１２１はともにＯＦＦ状態となり、データ入出
力端子ＤＱ０に出力される信号は、ハイインピーダンス
（Ｈｉ−ｚ）状態となる。すなわち、データ入出力端子
ＤＱ０に出力される信号のレベルは不確定となり、これ
により、読み出しデータのディセーブル動作が達成され
る。

【００９２】つづく第４のＣＬＫ信号のパルス発生期間
（期間（４））詳しくはパルス立ち上がり時は、再びＭ
ＡＳＫ０信号が“Ｌ”レベルを示し、期間（２）と同様
な状態となる。

【００９３】以上に説明したＳＤＲＡＭのように、複数
ビットのデータ入出力端子を備え、かつデータの書き込
み／読み出しの可否を選択可能なマスク／ディセーブル
端子を備えた半導体記憶装置を含めた半導体記憶装置の
動作を確認するための試験は、一般に、半導体記憶装置
の各端子に端子接続ピンを接続するＩＣテスタを使用し
ておこなわれている。

【００９４】

【発明が解決しようとする課題】しかしながら、ＩＣテ
スタが使用可能なドライバやコンパレータの数すなわち
端子接続ピンの数には限りがあり、同時に試験をおこな
える半導体記憶デバイスの数は制限される。特に、上記
のようなマスク／ディセーブル端子を備える半導体記憶
デバイスを試験する場合には、すべての半導体記憶デバ
イスの入出力データを試験するためには、各半導体記憶
デバイスのすべてのマスク／ディセーブル端子に対して
試験用の端子接続ピンを用意しなければならず、同時に
試験をおこなえる半導体記憶デバイスの数は制限される
ことになっていた。

【００９５】図２６は、従来の半導体記憶装置のＩＣテ
スタによる試験動作を示す説明図であり、上述した従来
の半導体記憶装置をＩＣテスタによって試験をする場合
の当該ＩＣテスタの接続状態を示すものである。図示は
省略するが、ＩＣテスタにおいては、通常、複数の半導
体記憶デバイスをそれぞれソケットに装着し、同時に試
験をおこなうことで、試験時間の短縮を図っている。

【００９６】図２６に示すように、２つの半導体記憶デ
バイス１９１および１９２の同時試験をおこなう場合、
各半導体記憶デバイスのデータ入出力端子ＤＱ０〜ＤＱ
１５は、共通のデータバスラインに接続され、／ＲＡ
Ｓ、／ＣＡＳおよび／ＷＥ端子もまた、共通の制御コマ
ンドラインに接続されるので、それら共通のデータバス
ラインおよび共通の制御コマンドラインに必要なＩＣテ
スタの接続端子ピン数は、各データ入力端子ＤＱ０〜Ｄ
Ｑ１５用として１６個、および／ＲＡＳ、／ＣＡＳおよ
び／ＷＥ端子用として３個となる。

【００９７】したがって、データバスラインおよび制御
コマンドラインに必要な接続端子ピン数は、同時に試験
をおこなう半導体記憶デバイスの数によって変化しな
い。一方、マスク／ディセーブル端子は、各半導体記憶
デバイスに対してそれぞれ２つずつ備わっており、各半
導体記憶デバイスのマスク／ディセーブル端子を個別に
制御する必要があるので、それぞれのＤＱＭＬおよびＤ
ＱＭＵ端子に接続する合計４個の接続端子ピンをさらに
用意しなければならない。２つの半導体デバイス１９１
および１９２のマスク／ディセーブル端子２つずつを接
続すると合計２３個のピンが必要となるので、例えば、
ＩＣテスタにおいて使用可能な接続端子ピン数が２３個
とすると、このＩＣテスタでは、３つ以上の半導体デバ
イスを接続して同時に試験をすることはできないことに
なる。

【００９８】このように、マスク／ディセーブル端子を
備えた複数の半導体記憶デバイスを同時に試験するに
は、マスク／ディセーブル端子を備えていない半導体記
憶デバイスを試験する場合と比較して、ＩＣテスタのド
ライバ／コンパレータを、（各半導体記憶デバイスのマ
スク／ディセーブル端子の数）×（試験する半導体記憶
デバイスの数）で計算される個数分がさらに必要とな
る。これにより、同時に試験可能な半導体記憶デバイス
の数が減少してしまい、試験時間を多く費やすことにな
るといった問題点があった。特に、大量の半導体記憶デ
バイスの試験をおこなう場合には、上記問題は、顕著な
ものになっていた。

【００９９】この問題を解決するために、ＩＣテスタに
おいて、ドライバ／コンパレータの数を増やすことや、
データバスラインを増設すること、またはあらかじめ十
分な数のドライバ／コンパレータを備えたＩＣテスタを
使用することなどの対応が考えられるが、一般的に、そ
のようなオプションやＩＣテスタは高価であり、設備投
資コストの増大につながるため余り現実的ではない。

【０１００】本発明は、上記に鑑みてなされたものであ
って、現在使用しているＩＣテスタを用いて、一度によ
り多くの半導体記憶デバイスの試験を可能にして、利便
性、特に試験をおこなう際の利便性を高めた半導体記憶
装置を提供することを目的とする。

【０１０１】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、請求項１の発明にかかる半導体
記憶装置にあっては、複数のデータ入出力端子と、複数
のマスク／ディセーブル端子と、を有し、各マスク／デ
ィセーブル端子に割り当てられた前記データ入出力端子
から入出力されるデータの書き込み／読み出しを前記マ
スク／ディセーブル端子に印加されるマスク／ディセー
ブル制御信号に応答して禁止するマスク／ディセーブル
動作をおこなうことが可能な半導体記憶装置において、
前記マスク／ディセーブル端子に対する前記データ入出
力端子の割り当てを変更する割り当て変更手段を備えた
ことを特徴とする。

【０１０２】この請求項１の発明によれば、マスク／デ
ィセーブル端子ごとに書き込み／読み出しを禁止するデ
ータ入出力端子の割り当てを変更することができ、１の
マスク／ディセーブル端子の使用が禁止されても、当該
１のマスク／ディセーブル端子に割り当てられたデータ
入出力端子のマスク／ディセーブル動作を他のマスク／
ディセーブル端子で制御することが可能になる。

【０１０３】また、請求項２の発明にかかる半導体記憶
装置にあっては、複数のデータ入出力端子と、複数のマ
スク／ディセーブル端子と、を有し、各マスク／ディセ
ーブル端子に割り当てられた前記データ入出力端子から
入出力されるデータの書き込み／読み出しを禁止するマ
スク／ディセーブル動作をおこなう半導体記憶装置にお
いて、入力される複数の動作モード信号を判別する判別
手段と、前記判別手段による判別の結果、前記判別手段
により判別された動作モード信号に基づいて前記マスク
／ディセーブル端子に対する前記データの割り当てを変
更する割り当て変更手段と、を備えたことを特徴とす
る。また、請求項３の発明にかかる半導体記憶装置にあ
っては、請求項２の発明において、前記第２の動作モー
ドは試験モードであることを特徴とする。

【０１０４】また、請求項４の発明にかかる半導体記憶
装置にあっては、請求項２の発明において、前記半導体
記憶装置のデータ入出力端子は、前記第１および第２の
データ入出力端子群で構成され、前記第２の動作モード
時、前記第１のマスク／ディセーブル端子に印加する前
記マスク／ディセーブル制御信号で、前記第１および第
２のデータ入出力端子群の前記マスク／ディセーブル動
作を制御するように構成されていることを特徴とする。

【０１０５】これら請求項２〜４の発明によれば、第２
の動作モード（試験モード）の際、第１のマスク／ディ
セーブル端子で、第１および第２のデータ入出力端子群
の両方のマスク／ディセーブル動作を制御することがで
きるようになり、第２の動作モード時に使用するマスク
／ディセーブル端子の数を削減することができ、以って
ＩＣテスタに同時に試験することができる半導体記憶デ
バイスの数を増やすことができる。

【０１０６】また、請求項５の発明にかかる半導体記憶
装置にあっては、請求項２の発明において、さらに、前
記第１および第２のデータ入出力端子のデータをメモリ
セルアレイ部にそれぞれ書き込みおよび該メモリセルア
レイ部からのデータを該第１および第２のデータ入出力
端子にそれぞれ読み出すための第１および第２の書き込
み／読み出し制御回路部を有し、前記変更手段は、前記
判別手段からの動作モード信号に応答して、前記第１お
よび第２のマスク／ディセーブル端子と前記第１および
第２の書き込み／読み出し制御回路部相互間の接続関係
を選択的に切替えるように構成されていることを特徴と
する。

【０１０７】また、請求項６の発明にかかる半導体記憶
装置にあっては、請求項５の発明において、前記第１お
よび第２の書き込み／読み出し制御回路部の各々は、前
記データ入出力端子のデータを取込みおよび前記データ
入出力端子にデータを出力するためのＩ／Ｏデータバッ
ファ回路と、該Ｉ／Ｏデータバッファ回路からのデータ
を受け、それを増幅してデータバスへ出力し、該データ
バスに伝送されたデータをセンスして前記Ｉ／Ｏデータ
バッファ回路へ伝送するライトアンプ／センスバッファ
回路を有し、前記変更手段は前記ライトアンプ／センス
バッファ回路を制御することを特徴とする。

【０１０８】また、請求項７の発明にかかる半導体記憶
装置にあっては、請求項６の発明において、前記変更手
段は、さらに前記Ｉ／Ｏデータバッファ回路も制御する
ように構成されていることを特徴とする。

【０１０９】これら請求項５〜７の発明によれば、変更
手段により第１および第２のマスク／ディセーブル端子
と第１および第２の書き込み／読み出し制御回路部相互
間の接続関係を切替えることで請求項２に記載されてい
る動作モードに基づくデータ入出力端子群とマスク／デ
ィセーブル端子との対応関係の変更を容易に実施するこ
とができる。

【０１１０】

【発明の実施の形態】以下に、本発明にかかる半導体記
憶装置の実施の形態を図面に基づいて詳細に説明する。
なお、この実施の形態によりこの発明が限定されるもの
ではない。また、この実施の形態においては、本発明に
かかる半導体記憶装置を、外部クロックに同期して動作
するＳＤＲＡＭを例として説明する。

【０１１１】図１は、本発明にかかる半導体記憶装置を
パッケージした半導体記憶デバイス（特に、この実施の
形態においては、パッケージされたＳＤＲＡＭ）のＩＣ
テスタによる試験における、ＩＣテスタと各半導体記憶
デバイス１〜４との結線を示す説明図である。ＩＣテス
タにおいては、通常、複数の半導体記憶デバイスをそれ
ぞれソケットに装着し、同時に試験をおこなうことで、
試験時間の短縮を図っている。

【０１１２】図２６に記載の従来例と異なる点は、従来
は、ＩＣテスタから各デバイスに対しＤＱＭＬ信号とＤ
ＱＭＵ信号を供給しているのに対し、本発明では図１に
示すごとくＩＣテスタは各デバイスに対し１つのＤＱＭ
信号（例えばＤＱＭＵ信号）のみしか供給しない。

【０１１３】図１において、半導体記憶デバイスの１６
個のデータ入出力端子ＤＱ０〜ＤＱ１５は共用のデータ
バスラインに接続され、／ＲＡＳ、／ＣＡＳおよび／Ｗ
Ｅ端子もまた、共用の制御コマンドラインに接続される
ので、この段階で、ＩＣテスタにおいて１９個の接続端
子ピンが必要となる。

【０１１４】これに加えて、各半導体記憶デバイスのマ
スク／ディセーブル端子に接続するための接続端子ピン
が必要とされるが、本発明にかかる半導体記憶デバイス
においては、２つのうちの１つのマスク／ディセーブル
端子の接続のみで試験動作を可能としているので、ＩＣ
テスタの使用可能な接続端子ピン数が２３個であるとす
ると、残りの４個の接続端子ピンのそれぞれに、各半導
体記憶デバイスのマスク／ディセーブル端子を割り当て
ることができる。

【０１１５】したがって、図１に示すように、半導体記
憶デバイス１〜４の各ＤＱＭＵ端子がＩＣテスタに接続
され、各ＤＱＭＬ端子は接続されない。これにより、Ｉ
Ｃテスタにおいて使用可能な接続端子ピン数が２３個で
ある場合に、従来の半導体記憶デバイスを同時に２つ使
用した試験を可能としたが、本実施の形態によれば、そ
の半導体記憶デバイスを同時に４つ使用した試験を可能
とする。このように、本実施の形態にかかる半導体記憶
デバイスは、ＩＣテスタにおいて同時に試験できる個数
を、従来と比較して倍増させることができるので、ＩＣ
テスタに対して新たな投資をすることなく、大幅な試験
時間の短縮と試験コストの削減が図ることができる。

【０１１６】ここで、ＤＱＭＬ信号とＤＱＭＵ信号のう
ち一方だけしか各デバイスに供給しなければ、複数のデ
ータ入出力端子のうち半数についてマスク／ディセーブ
ル動作制御ができなくなってしまうが、本発明では、試
験モード時、ＩＣテスタから供給する１つのＤＱＭ信号
（例えばＤＱＭＵ信号）でデバイス全てのデータ入出力
端子のマスク／ディセーブル動作制御をおこなえるよう
に構成することで、前述の不具合を解消している。その
構成について、以下に詳述する。

【０１１７】（実施の形態１）図２は、実施の形態１に
かかる半導体記憶装置の概略構成を示すブロック図であ
る。図２において、半導体記憶装置であるＳＤＲＡＭ１
０は、従来の技術において説明したＳＤＲＡＭと同様
に、ＭＰＵによってそのＭＰＵのアドレス空間よりも大
きな容量のメモリを管理できるメモリ・バンク方式が採
用された場合のＳＤＲＡＭを示している。

【０１１８】従来の図１３と異なる点は、テストモード
デコーダ２６およびＤＱＭ切り替え回路２７を設け、通
常モード時は、外から入力されるＤＱＭＬ信号およびＤ
ＱＭＵ信号を、それぞれそのままＭＡＳＫ０信号および
ＭＡＳＫ１信号として各バンクに与え、試験モード時
は、ＤＱＭＬ信号およびＤＱＭＵ信号のうちの一方をＭ
ＡＳＫ０’信号およびＭＡＳＫ１信号の両方に与え、そ
れらを各バンクに供給している点である。

【０１１９】図２において、ＳＤＲＡＭ１０は、記憶単
位となるメモリセルをマトリクス状に配置させたメモリ
アレイを、２つのバンク（バンク０、バンク１）に分割
している。また、各バンクは、複数のブロックに分割し
ている。そして、各ブロックは、ロウデコーダ１２およ
びコラムデコーダ１３を備え、これらデコーダにより、
各ブロックの担うメモリアレイ１１から１つのメモリセ
ルを選択する。

【０１２０】ここで、ロウデコーダ１２は、ロウアドレ
ス信号２０を受けて、行方向のメモリセルを特定するワ
ード線（図示せず）から１つを選択する回路である。ま
た、コラムデコーダ１３は、コラムアドレス信号２１を
受けて、列方向のメモリセルを特定するビット線（図示
せず）から１つを選択する回路である。また、各ビット
線上には、メモリセルに蓄えられた電荷を増幅させるセ
ンスアンプ１４が接続されている。

【０１２１】例えば、１ＭビットのＳＤＲＡＭを例にと
ると、バンク０およびバンク１は、それぞれ６４ｋバイ
ト（５１２ｋビット）を有し、各バンクは、１２８ｋビ
ットのメモリ容量（１２８ｋのメモリセル）を有するブ
ロックに４分割される。この場合、各ブロックのロウデ
コーダは、５１２個のロウアドレスから１つのワード線
を特定し、コラムデコーダ／センスアンプは、２５６個
のコラムアドレスから１つのビット線を特定する。

【０１２２】バンク０またはバンク１において、データ
の読み出し命令を受け、ロウデコーダ１２およびコラム
デコーダ１３によって特定されたメモリセルのデータ
は、グローバルデータバス（ＧＤＢ）１６を経由してラ
イトアンプ／センスバッファ１５（ただし、この場合、
センスバッファが機能する）に入力する。ＳＤＲＡＭ１
０では、複数ビットのデータ入出力を可能としているの
で、例えば１６ビットのデータ入出力の場合、入力され
るロウアドレス信号２０およびコラムアドレス信号２１
に対して特定されるメモリセルの２バイト（１６ビッ
ト）分のデータをライトアンプ／センスバッファ１５に
蓄積してパラレル出力を可能としている。

【０１２３】ライトアンプ／センスバッファ１５に蓄積
された読み出しデータは、Ｉ／Ｏデータバッファ／レジ
スタ１７に導かれ、Ｉ／Ｏデータバッファ／レジスタ１
７のデータ入出力端子ＤＱ０〜ＤＱｎ（上の例では、ｎ
＝１５）から出力される。

【０１２４】一方、バンク０またはバンク１において、
データの書き込み命令を受けると、Ｉ／Ｏデータバッフ
ァ／レジスタ１７のデータ入出力端子ＤＱ０〜ＤＱｎ
（上の例では、ｎ＝１５）から入力された書き込みデー
タは、ライトアンプ／センスバッファ１５（ただし、こ
の場合、ライトアンプが機能する）に導かれる。ライト
アンプ／センスバッファ１５に導かれたデータは、続い
てＧＤＢ１６を経由し、ロウデコーダ１２およびコラム
デコーダ１３により特定されたメモリセルに書き込まれ
る。

【０１２５】前述したデータの読み出しの場合と同様
に、例えば１６ビットのデータ入出力の場合、入力され
るロウアドレス信号２０およびコラムアドレス信号２１
によって特定されるメモリセルに、ライトアンプ／セン
スバッファ１５に蓄積された２バイト（１６ビット）分
のデータを入力することができる。

【０１２６】ロウアドレス信号２０およびコラムアドレ
ス信号２１は、アドレスバッファ／レジスタ＆バンクセ
レクト１８のアドレス端子Ａ０〜Ａｎから入力される信
号に基づいて生成される。実際には、ロウアドレス信号
２０およびコラムアドレス信号２１は、アドレス端子Ａ
０〜Ａｎに入力されるアドレス信号を、アクティブ命令
信号と、読み出し／書き込み命令信号によるラッチタイ
ミングによって時分割（マルチプレクス）で取り込むこ
とにより生成される。なお、アドレスの最上位ビットで
あるＡｎは、バンク０かバンク１かを選択するためのバ
ンクセレクト用として使用される。

【０１２７】また、バンク０およびバンク１には、ＲＡ
Ｓ信号３０、ＣＡＳ信号３１およびＷＥ信号３２が入力
され、これら３つの信号の組み合わせによって、データ
の書き込み命令や読み出し命令等の制御命令を判別す
る。特に、この制御命令によって、ライトアンプ／セン
スバッファ１５の機能が決定される。

【０１２８】例えば、制御命令が書き込み命令を示す場
合、ライトアンプ／センスバッファ１５は、ライトアン
プとして機能し、Ｉ／Ｏデータバッファ／レジスタ１７
より複数ビットのデータを取り込み、取り込んだデータ
を、ＧＤＢ１６を経由させてセンスアンプ１４またはメ
モリアレイ１１に転送する。一方、制御命令が読み出し
命令を示す場合、ライトアンプ／センスバッファ１５
は、センスバッファとして機能し、ＧＤＢ１６を経由し
てセンスアンプ１４またはメモリアレイ１１からデータ
を取り込み、取り込んだデータをＩ／Ｏデータバッファ
／レジスタ１７に転送する。

【０１２９】バンク０およびバンク１に入力されるＲＡ
Ｓ信号３０、ＣＡＳ信号３１およびＷＥ信号３２は、制
御信号ラッチ２３から出力される。制御信号ラッチ２３
は、コマンドデコーダ２２からコマンド信号３５を入力
し、コマンド信号３５が示す制御命令をラッチして、そ
のラッチした制御命令を、ＲＡＳ信号３０、ＣＡＳ信号
３１およびＷＥ信号３２の３つの信号の組み合わせで表
せるように各信号を生成して出力する。

【０１３０】コマンドデコーダ２２は、／ＣＳ信号、／
ＲＡＳ信号、／ＣＡＳ信号および／ＷＥ信号を入力し、
各信号の組み合わせから制御命令を決定し、その制御命
令を示すコマンド信号３５を出力する。また、コマンド
デコーダ２２は、／ＣＳ信号、／ＲＡＳ信号、／ＣＡＳ
信号および／ＷＥ信号の組み合わせからデータのアクセ
スモードを決定し、そのアクセスモードを示すモード信
号３６を出力する。このモード信号３６は、モードレジ
スタ２４に入力される。

【０１３１】モードレジスタ２４は、モード信号３６
と、アドレスバッファ／レジスタ＆バンクセレクト１８
によって中継されるアドレス信号Ａ０〜Ａｎとを入力し
て一時的に記憶する。コラムアドレスカウンタ１９は、
モードレジスタ２４に記憶されたモード信号とアドレス
信号から、連続読み出しモード等のアクセスモードを判
別し、アクセスモードに応じたコラムアドレス信号２１
を生成して出力する。

【０１３２】ＳＤＲＡＭ１０は、例えばＭＰＵのシステ
ムクロックといった外部から与えられる同期信号（ＣＬ
Ｋ）によって動作し、高速に動作することを特徴として
いる。クロックバッファ２５は、その外部から与えられ
るクロック信号（ＣＬＫ）およびそのクロック信号の出
力を制御するクロックイネーブル信号（ＣＫＥ）を入力
し、入力したクロック信号を上記した各回路に供給して
いる。

【０１３３】クロックバッファ２５は、入力したクロッ
クイネーブル信号をコマンドデコーダ２２、アドレスバ
ッファ／レジスタ＆バンクセレクト１８およびＩ／Ｏデ
ータバッファ／レジスタ１７に入力しており、これら回
路を動作させない場合にクロック信号の供給を停止させ
ることで、消費電力の低減を実現している。

【０１３４】Ｉ／Ｏデータバッファ／レジスタ１７は、
マスク／ディセーブル端子からマスク／ディセーブル信
号を入力する。特に、Ｉ／Ｏデータバッファ／レジスタ
１７は、ＤＱＭＵ端子から、データ信号ＤＱ０〜ＤＱｎ
の上位ビットに対するマスク／ディセーブルをおこなう
ための信号をＤＱＭＵ信号として入力する。また、ＤＱ
ＭＬ端子から、データ信号ＤＱ０〜ＤＱｎの下位ビット
に対してマスク／ディセーブルをおこなうための信号を
ＤＱＭＬ信号として入力する。

【０１３５】さらに、本発明のＳＤＲＡＭ１０において
は、テストモードデコーダ２６およびＤＱＭ切り替え回
路（マスク／ディセーブル切り替え回路）２７を備えて
おり、このテストモードデコーダ２６およびＤＱＭ切り
替え回路２７が、ＩＣテスタによる試験時にＤＱＭＬ信
号またはＤＱＭＵ信号の一方に基づいてＭＡＳＫ０’信
号およびＭＡＳＫ１信号を出力する。ここで、テストモ
ードデコーダ２６は、コマンドデコーダ２２において／
ＲＡＳ信号、／ＣＡＳ信号および／ＷＥ信号の組み合わ
せにより決定されて出力されるテスト命令信号（ＴＣＳ
信号）３７と、アドレスバッファ／レジスタ＆バンクセ
レクト１８に入力されるアドレス信号Ａ０〜Ａｎの一部
または全てを入力し、テスト信号３８をＤＱＭ切り替え
回路２７へ出力する。

【０１３６】なお、テスト命令信号（ＴＣＳ信号）３７
は、ＩＣテスタによる半導体記憶装置の試験をおこなう
ための動作モード信号であり、半導体記憶装置がＩＣテ
スタに装着された際に、ＩＣテスタ側からテストモード
を示す／ＲＡＳ信号、／ＣＡＳ信号および／ＷＥ信号が
送信されることによって、コマンドデコーダ２２から出
力される信号である。

【０１３７】また、アドレスバッファ／レジスタ＆バン
クセレクト１８からテストモードデコーダ２６に与えら
れるアドレス信号は、具体的にどのような試験を行うの
かを指示する。テストモードデコーダ２６は、コマンド
デコーダ２２から試験モードを示すテスト命令信号３７
を受け、かつアドレスバッファ／レジスタ＆バンクセレ
クト１８より書き込みマスク／読み出しディセーブル試
験を指示する信号を受け取ると、テスト信号３８を活性
化する。

【０１３８】ＤＱＭ切り替え回路２７は、テストモード
デコーダ２６から出力されるテスト信号３８と、Ｉ／Ｏ
データバッファ／レジスタ１７を介して入力されるＤＱ
ＭＬ信号（ＭＡＳＫ０）およびＤＱＭＵ信号（ＭＡＳＫ
１）とを入力し、テスト信号３８の信号レベルに応じ
て、通常時は、ＭＡＳＫ０信号およびＭＡＳＫ１信号を
そのまま出力し、テスト時は、テスト信号３８およびＭ
ＡＳＫ０信号またはＭＡＳＫ１信号に基づいてＤＱＭＬ
信号（ＭＡＳＫ０’）またはＤＱＭＵ信号（ＭＡＳＫ
１’）を擬似的に出力する。なお、図２の実施例では、
ＤＱＭ切り替え回路２７は、ＭＡＳＫ１信号を通常時、
テスト時にかかわらずそのまま出力するが、ＭＡＳＫ０
信号は、通常時はそのまま出力し、テスト時は、テスト
信号３８およびＭＡＳＫ１信号に基づいて、ＭＡＳＫ
０’信号を生成するようになっている。

【０１３９】ＤＱＭ切り替え回路２７から出力されるＭ
ＡＳＫ０’信号およびＭＡＳＫ１信号は、バンク０およ
びバンク１に送信され、各バンクのライトアンプ／セン
スバッファ１５に入力される。ＭＡＳＫ１信号が“Ｈ”
レベルを示し、かつバンク０およびバンク１に与えられ
る制御命令が書き込み命令を示す場合には、ライトアン
プ／センスバッファ１５は、データ信号ＤＱ０〜ＤＱｎ
の上位ビットに相当するデータに対してマスクすなわち
書き込み禁止の状態となる。また、ＭＡＳＫ０’信号が
“Ｈ”レベルを示し、かつバンク０およびバンク１に与
えられる制御命令が書き込み命令を示す場合には、ライ
トアンプ／センスバッファ１５は、データ信号ＤＱ０〜
ＤＱｎの下位ビットに相当するデータに対してマスクす
なわち書き込み禁止の状態となる。

【０１４０】ＭＡＳＫ１信号が“Ｈ”レベルを示し、か
つバンク０およびバンク１に与えられる制御命令が読み
出し命令を示す場合には、ライトアンプ／センスバッフ
ァ１５は、データ信号ＤＱ０〜ＤＱｎの上位ビットに相
当するデータに対してディセーブルすなわち読み出し禁
止の状態となる。また、ＭＡＳＫ０’信号が“Ｈ”レベ
ルを示し、かつバンク０およびバンク１に与えられる制
御命令が読み出し命令を示す場合には、ライトアンプ／
センスバッファ１５は、データ信号ＤＱ０〜ＤＱｎの下
位ビットに相当するデータに対してディセーブルすなわ
ち読み出し禁止の状態となる。

【０１４１】なお、実際のＳＤＲＡＭには、メモリセル
に書き込まれたデータをビット線に読み出し、センスア
ンプにより増幅して再書き込みをおこなう動作、所謂リ
フレッシュをおこなうためのリフレッシュコントローラ
を必要とするが、図２においては、ＳＤＲＡＭの動作を
容易に理解するため、それを省略している。

【０１４２】図３は、実施の形態１にかかる半導体記憶
装置をパッケージした半導体記憶デバイスの概観図であ
り、図２のＳＤＲＡＭ１０をパッケージ化した状態（特
に、ＳＤＲＡＭデバイスと称する）を示している。図３
において、ＳＤＲＡＭデバイスは、５０ピンの端子から
構成されている。

【０１４３】５０ピンの端子のうち、ＤＱ０〜ＤＱ１５
は、データ入出力端子であり、図２に示したＩ／Ｏデー
タバッファ／レジスタ１７に接続され、１６ビットのパ
ラレル入出力を可能としている。また、Ａ０〜Ａ１０
は、アドレス端子であり、Ａ１１は、前述したバンクセ
レクト用の端子である。Ａ０〜Ａ１１端子は、図２に示
したアドレスバッファ／レジスタ＆バンクセレクト１８
に接続される。

【０１４４】／ＷＥ、／ＣＡＳおよび／ＲＡＳは、ＳＤ
ＲＡＭの制御クロックを入力するための端子である。／
ＷＥ端子は、データの書き込み／読み出し動作に関与
し、／ＣＡＳ端子は、コラムアドレスのラッチに関与
し、／ＲＡＳ端子は、ロウアドレスのラッチに関与す
る。また、／ＣＳは、ＳＤＲＡＭデバイスを複数個使用
してＳＤＲＡＭモジュールを構成した場合に、各ＳＤＲ
ＡＭデバイスを活性状態にするためのチップセレクト端
子である。以上の／ＷＥ、／ＣＡＳ、／ＲＡＳおよび／
ＣＳの４つの端子から入力される信号は図２に示したコ
マンドデコーダ２２に導かれ、各信号の組み合わせによ
り、上述した制御命令やアクセスモードといったＳＤＲ
ＡＭの動作モードを決定する。

【０１４５】ＣＬＫおよびＣＫＥは、図２に示したクロ
ックバッファ２５に接続される端子であり、それぞれＳ
ＤＲＡＭの同期クロック信号（ＣＬＫ）およびそのクロ
ックイネーブル信号（ＣＫＥ）を与える。ＤＱＭＬおよ
びＤＱＭＵは、マスク／ディセーブル端子であり、図２
に示したＩ／Ｏデータバッファ／レジスタ１７に接続さ
れる。図３に示すＳＤＲＡＭデバイスにおいては、ＤＱ
ＭＬ端子が、データ入出力端子ＤＱ０〜７のマスク／デ
ィセーブルを制御し、ＤＱＭＵ端子が、データ入出力端
子ＤＱ８〜１５のマスク／ディセーブルを制御する。

【０１４６】図４は、実施の形態１にかかる半導体記憶
装置のうち、Ｉ／Ｏデータバッファ／レジスタ１７、Ｄ
ＱＭ切り替え回路２７およびライトアンプ／センスバッ
ファ１５のより詳細な構成を説明する図である。図４
は、特に、前述した図１８〜２２に示したライトアンプ
＆センスバッファ１４１とＩ／Ｏデータバッファ１３１
にそれぞれ相当するライトアンプ＆センスバッファ５１
とＩ／Ｏデータバッファ４１を採用した構成を示してい
る。以下は、図４を用いて、ＳＤＲＡＭ１０のデータ入
出力の動作およびＤＱＭ切り替え回路２７における動作
を詳細に説明するものである。

【０１４７】図２に示したＩ／Ｏデータバッファ／レジ
スタ１７は、実際には、図４に示すように、ＤＱ０〜Ｄ
Ｑ１５のデータ入出力端子に接続されたＩ／Ｏデータバ
ッファ４１と、ＤＱＭＬおよびＤＱＭＵのマスク／ディ
セーブル端子にそれぞれ接続されたＤＱＭ入力バッファ
４２およびＤＱＭ入力バッファ４３に細分化される。

【０１４８】また、図２に示したライトアンプ／センス
バッファ１５も、実際には、図４に示すように、ＤＱ０
〜ＤＱ１５のデータ入出力端子にそれぞれ対応したライ
トアンプ＆センスバッファ５１に細分化される。また、
ＤＱＭ入力バッファ４２は、ＤＱＭ切り替え回路２７に
接続されており、ＤＱＭ入力バッファ４３は、データ入
出力端子ＤＱ８〜ＤＱ１５に対応した８つのライトアン
プ＆センスバッファ５１と、ＤＱＭ切り替え回路２７と
に接続されている。

【０１４９】ＤＱＭ切り替え回路２７は、入力信号の１
つとしてテストモードデコーダ２６からテスト信号３８
を入力し、信号の出力先としてデータ入出力端子ＤＱ０
〜ＤＱ７に対応した８つのライトアンプ＆センスバッフ
ァ５１に接続されている。したがって、ＤＱＭ切り替え
回路２７は、ＤＱＭ入力バッファ４２から出力されるＤ
ＱＭＬ信号（ＭＡＳＫ０）と、ＤＱＭ入力バッファ４３
から出力されるＤＱＭＵ信号（ＭＡＳＫ１）と、テスト
モードデコーダ２６から出力されるテスト信号３８とを
入力し、データ入出力端子ＤＱ０〜ＤＱ７に対応した８
つのライトアンプ＆センスバッファ５１に対してＭＡＳ
Ｋ０’信号を出力する。

【０１５０】ここで、ＤＱＭ切り替え回路２７は、２つ
のトランスファゲートＳＷ０およびＳＷ１と、１つのイ
ンバータ６０とから構成される。トランスファゲートＳ
Ｗ０の一方の接点端子は、ＭＡＳＫ０信号を入力する入
力端子すなわちＤＱＭ入力バッファ４２に接続され、他
方の接点端子は、ＤＱ０〜ＤＱ７に対応したＤＱＭＬ信
号であるＭＡＳＫ０’を出力する出力端子すなわちデー
タ入出力端子ＤＱ０〜ＤＱ７に対応した８つのライトア
ンプ＆センスバッファ５１に接続されている。

【０１５１】また、トランスファゲートＳＷ１の一方の
接点端子は、ＭＡＳＫ１信号を入力する入力端子、すな
わちＤＱＭ入力バッファ４３に接続され、他方の接点端
子は、トランスファゲートＳＷ０の他方の接点端子とと
もに、ＭＡＳＫ０’を出力する出力端子、すなわちデー
タ入出力端子ＤＱ０〜ＤＱ７に対応した８つのライトア
ンプ＆センスバッファ５１に接続されている。

【０１５２】さらに、トランスファゲートＳＷ０の一方
の制御端子は、インバータ６０の出力端子と接続され、
他方の制御端子は、テスト信号３８の入力端子と接続さ
れている。また、トランスファゲートＳＷ１の一方の制
御端子は、テスト信号の入力端子と接続され、他方の制
御端子は、インバータ６０の出力端子と接続されてい
る。インバータ６０の入力端子はテスト信号３８の入力
端子に接続されている。

【０１５３】図５は、テスト信号３８の信号レベルとト
ランスファゲートＳＷ０およびＳＷ１のＯＮ／ＯＦＦ状
態との関係を示す説明図である。このような構成におい
て、図５に示すように、テスト信号３８が“Ｌ”レベル
を示す場合、すなわち通常動作時には、トランスファゲ
ートＳＷ０はＯＮ状態となり、ＤＱＭ入力バッファ４２
から出力されたＭＡＳＫ０信号がそのままＤＱＭＬ信号
として、データ入出力端子ＤＱ０〜ＤＱ７に対応した８
つのライトアンプ＆センスバッファ５１に入力される。
この場合、トランスファゲートＳＷ１はＯＦＦ状態を示
し、ＤＱＭ入力バッファ４３から出力されたＭＡＳＫ１
信号は、ＤＱＭ切り替え回路２７から出力されない。

【０１５４】一方、テスト信号３８が“Ｈ”レベルを示
す場合、すなわちテスト時には、トランスファゲートＳ
Ｗ０はＯＦＦ状態となり、ＤＱＭ入力バッファ４２から
出力されたＭＡＳＫ０信号は、ＤＱＭ切り替え回路２７
から出力されない。この場合、トランスファゲートＳＷ
１はＯＮ状態を示し、ＤＱＭ入力バッファ４３から出力
されたＭＡＳＫ１信号がそのままＤＱＭＬ信号として、
データ入出力端子ＤＱ０〜ＤＱ７に対応した８つのライ
トアンプ＆センスバッファ５１に入力される。

【０１５５】テスト信号３８が“Ｌ”レベルを示す場合
すなわち通常のデータの書き込み／読み出し動作におい
て、バンク詳しくはライトアンプ＆センスバッファ５１
にデータの書き込み命令が与えられた場合、データ入出
力端子ＤＱ０〜ＤＱ１５に入力された各データは、それ
ぞれ対応するＩ／Ｏデータバッファ４１を介してライト
アンプ＆センスバッファ５１に入力され、ＧＤＢに送出
される。

【０１５６】この際、ＤＱＭＬ端子から入力されるマス
ク／ディセーブル信号が“Ｈ”レベルを示す場合すなわ
ちＤＱＭ切り替え回路２７から出力されるＤＱＭＬ信号
が“Ｈ”レベルを示す場合には、データの書き込み禁止
を意味し、ＤＱ０〜ＤＱ７に対応するライトアンプ＆セ
ンスバッファ５１からＧＤＢへのデータ送出はおこなわ
れない。また、同様に、ＤＱＭＵ端子から入力されるマ
スク／ディセーブル信号が“Ｈ”レベルを示す場合に
は、ＤＱ８〜ＤＱ１５に対応するライトアンプ＆センス
バッファ５１からＧＤＢへのデータ送出はおこなわれな
い。

【０１５７】また、テスト信号３８が“Ｌ”レベルを示
す場合すなわち通常のデータの書き込み／読み出し動作
において、バンク詳しくはライトアンプ＆センスバッフ
ァ５１にデータの読み出し命令が与えられた場合、ロウ
アドレス信号およびコラムアドレス信号によって順次に
特定されるメモリセルのデータは、センスアンプを介し
てＧＤＢに送出され、各ＧＤＢに接続されたライトアン
プ＆センスバッファ５１に入力される。各ライトアンプ
＆センスバッファ５１に入力されたデータは、それぞれ
対応するＩ／Ｏデータバッファ４１に送出され、データ
入出力端子ＤＱ０〜ＤＱ１５から出力される。

【０１５８】この際、ＤＱＭＬ端子から入力されるマス
ク／ディセーブル信号が“Ｈ”レベルを示す場合すなわ
ちＤＱＭ切り替え回路２７から出力されるＤＱＭＬ信号
が“Ｈ”レベルを示す場合には、データの読み出しの禁
止を意味し、ＤＱ０〜ＤＱ７に対応するライトアンプ＆
センスバッファ５１からＩ／Ｏデータバッファ４１への
データ送出はおこなわれない。また、同様に、ＤＱＭＵ
端子から入力されるマスク／ディセーブル信号が“Ｈ”
レベルを示す場合には、ＤＱ８〜ＤＱ１５に対応するラ
イトアンプ＆センスバッファ５１からＩ／Ｏデータバッ
ファ４１へのデータ送出はおこなわれない。

【０１５９】一方、テスト信号３８が“Ｈ”レベルを示
すテスト時には、ＤＱＭ入力バッファ４３から送出され
るＤＱＭＵ信号が、データ入出力端子ＤＱ０〜ＤＱ１５
に対応したすべてのライトアンプ＆センスバッファ５１
に入力されるので、このＤＱＭＵ信号のみで、すべての
データ入出力端子のマスク／ディセーブル制御をおこな
うことができる。すなわち、テスト時にＩＣテスタから
各半導体記憶デバイスのＤＱＭＬ端子に対し、制御信号
を送出する必要がなくなる。一方、テスト信号３８が
“Ｌ”レベルを示す通常動作時には、従来どおりに、Ｄ
ＱＭＬ信号およびＤＱＭＵ信号の各信号レベルによっ
て、それぞれに分担されたデータ入出力端子のマスク／
ディセーブル制御をおこなうことができる。これは、Ｉ
Ｃテスタを使用した半導体記憶デバイスの試験におい
て、マスク／ディセーブル動作のために割り当てられる
コンパレータ／ドライバの数を半減させたことを意味す
る。

【０１６０】以上に説明した実施の形態１においては、
ライトアンプ＆センスバッファ５１のうち、データの読
み出しに対するディセーブル動作をセンスバッファが担
い、データの書き込みに対するマスク動作をライトアン
プが担うものとして説明を行ったが、図２３〜２５に示
したように、データの読み出しに対するディセーブル動
作をＩ／Ｏデータバッファが担い、データの書き込みに
対するマスク動作をライトアンプが担う構成としてもよ
い。すなわち、図４に示すライトアンプ＆センスバッフ
ァ５１のセンスバッファと、Ｉ／Ｏデータバッファ４１
を、それぞれ図２３に示すセンスバッファ１５１ａとＩ
／Ｏデータバッファ１３１ａに替えることができる。

【０１６１】図６は、Ｉ／Ｏデータバッファにおいてデ
ィセーブル動作を可能とするＩ／Ｏデータバッファ４１
ａと、ライトアンプのみにマスク／ディセーブル信号が
供給されるライトアンプ＆センスバッファ５１と、ＤＱ
Ｍ切り替え回路２７との間の結線関係に注目したより詳
細な構成を説明する図である。図６において、図４と異
なる点は、ＤＱＭ切り替え回路２７から出力されるＭＡ
ＳＫ０’信号が、データ入出力端子ＤＱ０〜ＤＱ７に対
応するライトアンプ＆センスバッファ５１だけでなく、
データ入出力端子ＤＱ０〜ＤＱ７に対応するＩ／Ｏデー
タバッファ４１ａにも供給されている点と、ＤＱＭ入力
バッファから出力されるＭＡＳＫ１信号が、データ入出
力端子ＤＱ８〜ＤＱ１５に対応するライトアンプ＆セン
スバッファ５１だけでなく、データ入出力端子ＤＱ８〜
ＤＱ１５に対応するＩ／Ｏデータバッファ４１ａにも供
給されている点である。

【０１６２】これにより、書き込みデータのマスク動作
に関しては、ライトアンプ＆センスバッファ５１（特
に、ライトアンプ）が担い、読み出しデータのディセー
ブル動作に関しては、Ｉ／Ｏデータバッファ４１ａが担
うことが可能になる。

【０１６３】以上に説明した実施の形態１にかかる半導
体記憶装置によれば、データのマスク／ディセーブル動
作をおこなうためのマスク／ディセーブル端子を複数個
備えた半導体記憶装置において、データの書き込み／読
み出し等の制御命令を構成するための複数の入力信号の
組み合わせから、ＩＣテスタ等による試験をおこなうた
めのテストモードを判断し、該テストモードを示すテス
ト信号を出力するテストモードデコーダと、前記テスト
信号がアクティブ状態を示す場合に、複数個のマスク／
ディセーブル端子のうちの１つのマスク／ディセーブル
端子のみを使用することで、すべてのデータのマスク／
ディセーブル動作を可能とするＤＱＭ切り替え回路とを
備えているので、ＩＣテスタにおいてマスク／ディセー
ブル動作の試験のために使用するコンパレータ／ドライ
バの数を減らすことができ、同時に試験可能な半導体記
憶装置の数を増加させることができる。これにより、本
実施の形態にかかる半導体記憶装置は、試験時間の大幅
な短縮と試験コストの削減を達成させることができる。

【０１６４】（実施の形態２）つぎに、実施の形態２に
かかる半導体記憶装置について説明する。実施の形態１
との相違点は、テストモードデコーダ２６よりＤＱＭ切
り替え回路９０に対し、テスト信号３８とテスト命令信
号３９を供給するようにした点と、ＤＱＭ切り替え回路
９０の構成をそれに合わせて修正した点である。図７
は、実施の形態２にかかる半導体記憶装置の概略構成を
示すブロック図である。図７において、実施の形態２に
かかる半導体記憶装置であるＳＤＲＡＭ４０は、テスト
モードデコーダ２６が、コマンドデコーダ２２から入力
されるテスト命令信号（ＴＣＳ信号）３７とアドレスバ
ッファ／レジスタ＆バンクセレクト１８から出力される
アドレス信号の一部によって、テスト信号３８およびテ
スト命令信号（ＴＣＳ信号）３９を生成し、ＤＱＭ切り
替え回路９０が、これらのテスト信号３８およびテスト
命令信号３９を入力する。

【０１６５】図８は、実施の形態２にかかる半導体記憶
装置の要部構成を示す説明図であり、ＳＤＲＡＭ４０の
データ入出力部およびＤＱＭ切り替え回路９０のより具
体的な構成を示すものである。図８は、特に、前述した
図１８〜２２に示したライトアンプ＆センスバッファ１
４１とＩ／Ｏデータバッファ１３１にそれぞれ相当する
ライトアンプ＆センスバッファ５４とＩ／Ｏデータバッ
ファ４４を採用した構成を示している。図８において、
データ入出力端子ＤＱ０〜ＤＱ１５に入力される各デー
タ信号は、それぞれのデータ入出力端子に対応するＩ／
Ｏデータバッファ４４に入力され、ＤＱＭＬ端子および
ＤＱＭＵ端子にそれぞれ入力されるＤＱＭＬ信号および
ＤＱＭＵ信号は、ＤＱＭＬ端子およびＤＱＭＵ端子にそ
れぞれに対応するＤＱＭ入力バッファ４５およびＤＱＭ
入力バッファ４６に入力される。

【０１６６】ＤＱＭ切り替え回路９０においては、さら
に、入力信号として、テストモードデコーダ２６より、
テスト信号３８およびＴＣＳ信号３９を入力する。ＤＱ
Ｍ切り替え回路９０は、これらＭＡＳＫ０信号、ＭＡＳ
Ｋ１信号、テスト信号３８およびＴＣＳ信号３９に応じ
て、ライトアンプ＆センスバッファ５４に対するマスク
／ディセーブル信号となるＭＡＳＫ０’信号およびＭＡ
ＳＫ１’信号を出力する。

【０１６７】ＤＱＭ切り替え回路９０から出力されるＭ
ＡＳＫ０’信号は、データ入出力端子ＤＱ０〜ＤＱ７に
対応した８つのライトアンプ＆センスバッファ５４に入
力される。このＭＡＳＫ０’信号の信号レベルによっ
て、データ入出力端子ＤＱ０〜ＤＱ７に入出力されるデ
ータのマスク／ディセーブル動作をおこなうことができ
る。また、ＤＱＭ切り替え回路９０から出力されるＭＡ
ＳＫ１’信号は、データ入出力端子ＤＱ８〜ＤＱ１５に
対応した８つのライトアンプ＆センスバッファ５４に入
力される。このＭＡＳＫ１’信号の信号レベルによっ
て、データ入出力端子ＤＱ８〜ＤＱ１５に入出力される
データのマスク／ディセーブル動作をおこなうことがで
きる。

【０１６８】図９は、ＤＱＭ切り替え回路９０の回路構
成を示す説明図である。図９において、ＤＱＭ切り替え
回路９０は、４つのトランスファゲートＳＷ１０〜ＳＷ
１３と、３つのインバータ７１、７３および７５と、２
つのＮＡＮＤゲート７２および７４とから構成される。

【０１６９】インバータ７５は、その入力端子をテスト
信号３８の入力端子に接続しており、その反転信号を出
力する。トランスファゲートＳＷ１０の一方の接点端子
は、ＭＡＳＫ０信号を入力する入力端子すなわちＤＱＭ
入力バッファ４５に接続され、他方の接点端子は、ＭＡ
ＳＫ０’信号を出力する出力端子すなわちデータ入出力
端子ＤＱ０〜ＤＱ７に対応した８つのライトアンプ＆セ
ンスバッファ５４に接続されている。

【０１７０】また、トランスファゲートＳＷ１１の一方
の接点端子は、ＭＡＳＫ１信号を入力する入力端子すな
わちＤＱＭ入力バッファ４６に接続され、他方の接点端
子は、ＭＡＳＫ１’信号を出力する出力端子すなわちデ
ータ入出力端子ＤＱ８〜ＤＱ１５に対応した８つのライ
トアンプ＆センスバッファ５４に接続されている。

【０１７１】さらに、トランスファゲートＳＷ１０の一
方の制御端子は、インバータ７５の出力端子と接続し、
他方の制御端子は、テスト信号３８の入力端子と接続し
ている。また、トランスファゲートＳＷ１１も同様に、
一方の制御端子は、インバータ７５の出力端子と接続
し、他方の制御端子は、テスト信号３８の入力端子と接
続している。

【０１７２】図１０は、テスト信号３８の信号レベルと
トランスファゲートＳＷ１０〜ＳＷ１３のＯＮ／ＯＦＦ
状態との関係を示す説明図である。図１０に示すよう
に、テスト信号３８が“Ｌ”レベルを示す場合（つま
り、通常動作時）、トランスファゲートＳＷ１０および
トランスファゲートＳＷ１１はＯＮ状態を示し、トラン
スファゲートＳＷ１０は、ＭＡＳＫ０信号をそのままＭ
ＡＳＫ０’信号として出力し、トランスファゲートＳＷ
１１は、ＭＡＳＫ１信号をそのままＭＡＳＫ１’信号と
して出力する。

【０１７３】一方、テスト信号３８が“Ｈ”レベルを示
す場合（つまり、テストモード時）、トランスファゲー
トＳＷ１０およびトランスファゲートＳＷ１１はＯＦＦ
状態を示し、トランスファゲートＳＷ１０は、ＭＡＳＫ
０信号をＭＡＳＫ０’信号として出力しない。また、ト
ランスファゲートＳＷ１１においても、ＭＡＳＫ１信号
をＭＡＳＫ１’信号として出力しない。

【０１７４】また、トランスファゲートＳＷ１２の一方
の接点端子は、ＮＡＮＤゲート７４の出力端子に接続さ
れ、他方の接点端子は、トランスファゲートＳＷ１３の
一方の接点端子およびＭＡＳＫ０’信号を出力する出力
端子に接続されている。トランスファゲートＳＷ１３の
一方の接点端子は、トランスファゲートＳＷ１２の他方
の接点端子に接続され、他方の接点端子は、ＭＡＳＫ
１’信号を出力する出力端子に接続されている。

【０１７５】さらに、トランスファゲートＳＷ１２の一
方の制御端子は、テスト信号３８の入力端子と接続し、
他方の制御端子は、インバータ７５の出力端子と接続し
ている。また、トランスファゲートＳＷ１３も同様に、
一方の制御端子は、インバータ７５の出力端子と接続
し、他方の制御端子は、テスト信号３８の入力端子と接
続している。

【０１７６】したがって、図１０に示すように、テスト
信号３８が“Ｌ”レベルを示す場合（通常動作時）、ト
ランスファゲートＳＷ１２はＯＦＦ状態を示し、ＮＡＮ
Ｄゲート７４からの信号は、ＭＡＳＫ０’信号、ＭＡＳ
Ｋ１’信号として送出されない。

【０１７７】一方、テスト信号３８が“Ｈ”レベルを示
す場合（テスト時）、トランスファゲートＳＷ１２およ
びトランスファゲートＳＷ１３はともにＯＮ状態を示
し、トランスファゲートＳＷ１２は、ＮＡＮＤゲート７
４から入力された信号をＭＡＳＫ０’信号として出力
し、また、トランスファゲートＳＷ１３は、ＮＡＮＤゲ
ート７４から出力された信号をＭＡＳＫ１’信号として
出力する。この時、ＴＣＳ信号３９は“Ｈ”レベルとな
っており、これによりＮＡＮＤゲート７２の出力は
“Ｈ”レベルに固定され、ＮＡＮＤゲート７４は、イン
バータ７３の出力信号に対するインバータとして機能す
る。したがって、ＭＡＳＫ０’信号およびＭＡＳＫ１’
信号は、ＤＱＭ入力バッファ４６の出力信号であるＭＡ
ＳＫ１信号と同じ論理レベルを示す。

【０１７８】したがって、以上に説明したトランスファ
ゲートＳＷ１０〜ＳＷ１３の動作において、テスト信号
３８が“Ｌ”レベルを示す場合（通常動作時）は、トラ
ンスファゲートＳＷ１０およびＳＷ１１がＯＮ状態とな
り、トランスファゲートＳＷ１２およびＳＷ１３がＯＦ
Ｆ状態となるので、ＤＱＭ切り替え回路に入力されたＭ
ＡＳＫ０信号は、そのままＭＡＳＫ０’信号として出力
し、ＭＡＳＫ１信号は、そのままＭＡＳＫ１’信号とし
て出力する。

【０１７９】また、テスト信号３８が“Ｈ”レベルを示
す場合（テスト時）は、トランスファゲートＳＷ１０お
よびＳＷ１１がＯＦＦ状態となり、トランスファゲート
ＳＷ１２およびＳＷ１３がＯＮ状態となるので、ＭＡＳ
Ｋ０’信号およびＭＡＳＫ１’信号として出力される信
号は、ともにＮＡＮＤゲート７４から出力される信号の
レベルに依存して変化する。

【０１８０】つぎに、ＮＡＮＤゲート７４の出力信号の
レベルを決定するＮＡＮＤゲート７２、インバータ７１
および７３の動作について説明する。まず、ＮＡＮＤゲ
ート７４の一方の入力端子は、ＮＡＮＤゲート７２の出
力端子に接続され、他方の入力端子は、インバータ７３
の出力端子に接続されている。そして、ＮＡＮＤゲート
７２の一方の入力端子は、ＭＡＳＫ０信号を入力する入
力端子に接続され、他方の入力端子は、インバータ７１
の出力端子に接続されている。インバータ７１は、前述
したテストモードデコーダから出力されるＴＣＳ信号３
９を入力し、その反転信号を出力する。また、インバー
タ７３は、ＭＡＳＫ０信号を入力し、その反転信号を出
力する。

【０１８１】まず、ＴＣＳ信号３９が“Ｈ”レベルを示
す場合すなわち半導体記憶装置をテストモードとして動
作させる場合、インバータ７１の出力は、“Ｌ”レベル
を示すので、ＮＡＮＤゲート７２の出力は、ＭＡＳＫ０
信号のレベルに関係なく、“Ｈ”レベルを示す。この状
態において、ＭＡＳＫ１信号が“Ｈ”レベルを示す場合
は、インバータ７３の出力は“Ｌ”レベルを示すので、
ＮＡＮＤゲート７４の出力は、“Ｈ”レベルを示す。

【０１８２】また、同じくＴＣＳ信号３９が“Ｈ”レベ
ルを示す状態において、ＭＡＳＫ１信号が“Ｌ”レベル
を示す場合は、インバータ７３の出力は“Ｈ”レベルを
示すので、ＮＡＮＤゲート７４の出力は、“Ｌ”レベル
を示す。すなわち、ＴＣＳ信号３９が“Ｈ”レベルを示
す場合には、ＭＡＳＫ１信号がそのままＮＡＮＤゲート
７４から出力される。

【０１８３】なお、実施の形態２においては、テスト信
号３８が“Ｈ”レベルを示す場合すなわち半導体記憶装
置をテストモードとして動作させる場合は、ＤＱＭ入力
バッファ４６を介してＭＡＳＫ１信号を入力するＤＱＭ
Ｕ端子を、ＩＣテスタのコンパレータ／ドライバに割り
当てる端子として使用することができ、ＤＱＭＬ端子は
使用せずにＤＱＭＵ端子のみにマスク／ディセーブル信
号を与えることで、ＩＣテスタにおいて試験動作のため
に割り当てられるコンパレータ／ドライバの数を半減さ
せることができる。

【０１８４】以上に説明した実施の形態２においては、
ライトアンプ＆センスバッファ５４のうち、データの読
み出しに対するディセーブル動作をセンスバッファが担
い、データの書き込みに対するマスク動作をライトアン
プが担うものとして説明を行ったが、図２３〜２５に示
したように、データの読み出しに対するディセーブル動
作をＩ／Ｏデータバッファが担い、データの書き込みに
対するマスク動作をライトアンプが担う構成としてもよ
い。すなわち、図８に示すライトアンプ＆センスバッフ
ァ５４のセンスバッファと、Ｉ／Ｏデータバッファ４４
を、それぞれ図２３に示すセンスバッファ１５１ａとＩ
／Ｏデータバッファ１３１ａに替えることができる。

【０１８５】図１１は、Ｉ／Ｏデータバッファにおいて
ディセーブル動作を可能とするＩ／Ｏデータバッファ４
４ａと、ライトアンプのみにマスク／ディセーブル信号
が供給されるライトアンプ＆センスバッファ５４と、Ｄ
ＱＭ切り替え回路９０との間の結線関係に注目したより
詳細な構成を説明する図である。図１１において、図８
と異なる点は、ＤＱＭ切り替え回路９０から出力される
ＭＡＳＫ０’信号が、データ入出力端子ＤＱ０〜ＤＱ７
に対応するライトアンプ＆センスバッファ５４だけでな
く、データ入出力端子ＤＱ０〜ＤＱ７に対応するＩ／Ｏ
データバッファ４４ａにも供給されている点と、ＤＱＭ
切り替え回路９０から出力されるＭＡＳＫ１’信号が、
データ入出力端子ＤＱ８〜ＤＱ１５に対応するライトア
ンプ＆センスバッファ５４だけでなく、データ入出力端
子ＤＱ８〜ＤＱ１５に対応するＩ／Ｏデータバッファ４
４ａにも供給されている点である。

【０１８６】これにより、書き込みデータのマスク動作
に関しては、ライトアンプ＆センスバッファ５４（特
に、ライトアンプ）が担い、読み出しデータのディセー
ブル動作に関しては、Ｉ／Ｏデータバッファ４４ａが担
うことが可能になる。

【０１８７】以上に説明した実施の形態２にかかる半導
体記憶装置によれば、データのマスク／ディセーブル動
作をおこなうためのマスク／ディセーブル端子を複数個
備えた半導体記憶装置において、データの書き込み／読
み出し等の制御命令を構成するための複数の入力信号の
組み合わせからＩＣテスタ等による試験をおこなうため
のテストモードを判断して該テストモードを示すテスト
信号およびテスト命令信号を出力するテストモードデコ
ーダと、前記テスト信号およびテスト命令信号がアクテ
ィブ状態を示す場合に、複数個のマスク／ディセーブル
端子のうちの１つのマスク／ディセーブル端子のみ使用
することですべてのデータのマスク／ディセーブル動作
を可能とするＤＱＭ切り替え回路とを備えているので、
ＩＣテスタにおいてマスク／ディセーブル動作の試験の
ために使用するコンパレータ／ドライバの数を減らすこ
とができ、同時に試験可能な半導体記憶装置の数を増加
させることができる。これにより、本発明にかかる半導
体記憶装置は、試験時間の大幅な短縮と試験コストの削
減を達成させることができる。

【０１８８】また、ＤＱＭ切り替え回路を、論理ゲート
と、トランスファゲートとによって構成しているので、
半導体記憶装置内の構成要素として高集積に組み込むこ
とが可能になり、半導体記憶装置のサイズを圧迫せず、
また、高速な動作を実現することができる。

【０１８９】（実施の形態３）つぎに、実施の形態３に
かかる半導体記憶装置について説明する。実施の形態２
と異なる点は、テストモードデコーダ２６よりＤＱＭ切
り替え回路に、テスト信号３８と２つのテスト命令信号
６７、６８を供給するようにし、テスト命令信号６７が
“Ｈ”レベルを示すとき、ＤＱＭＬ信号をＭＡＳＫ０’
信号、ＭＡＳＫ１’信号として供給し、テスト命令信号
６８が“Ｈ”レベルを示すとき、ＤＱＭＵ信号をＭＡＳ
Ｋ０’信号、ＭＡＳＫ１’信号として供給し、つまり、
テスト命令信号６７、６８により、テスト時に使用する
マスク／ディセーブル端子（ＤＱＭＬまたはＤＱＭＵ）
を選択できるように構成した点である。図１２は、実施
の形態３にかかる半導体記憶装置の概略構成を示すブロ
ック図である。図１２において、実施の形態３にかかる
半導体記憶装置であるＳＤＲＡＭ５０は、コマンドデコ
ーダ２２から２つのテスト命令信号（ＴＣＳ１信号、Ｔ
ＣＳ２信号）が出力され、テストモードデコーダ２６に
おいてこのＴＣＳ１信号６５およびＴＣＳ２信号６６
と、アドレスバッファ／レジスタ＆バンクセレクト１８
よりアドレスの一部を入力することで、テスト信号３８
と、これらＴＣＳ１信号およびＴＣＳ２信号（特に、Ｔ
ＣＳ１信号６７およびＴＣＳ２信号６８と称する）とを
出力し、これら３つの信号がＤＱＭ切り替え回路９１に
入力される。なお、テストモードデコーダ２６における
テスト信号３８は、例えばＴＣＳ１信号６５とＴＣＳ２
信号６６のいずれか一方が“Ｈ”レベルを示す場合に、
“Ｈ”レベルを示して出力される。また、ＴＣＳ１信号
６７とＴＣＳ２信号６８のどちらかを“Ｈ”レベルにす
るかは、コマンドデコーダ２２からＴＣＳ１信号６５、
ＴＣＳ２信号６６を出力するかわりに、テストモードデ
コーダ２６に入力されるアドレス信号で切り換えてもよ
い。

【０１９０】図１３は、実施の形態３にかかる半導体記
憶装置の要部構成を示す説明図であり、ＳＤＲＡＭ５０
のデータ入出力部およびＤＱＭ切り替え回路９１の構成
を詳細に説明するためのものである。図１３は、特に、
前述した図１８〜２２に示したライトアンプ＆センスバ
ッファ１４１とＩ／Ｏデータバッファ１３１にそれぞれ
相当するライトアンプ＆センスバッファ５７とＩ／Ｏデ
ータバッファ４７を採用した構成を示している。図１３
において、データ入出力端子ＤＱ０〜ＤＱ１５に入力さ
れる各データ信号は、それぞれのデータ入出力端子に対
応するＩ／Ｏデータバッファ４７に入力され、ＤＱＭＬ
端子およびＤＱＭＵ端子にそれぞれ入力されるＤＱＭＬ
信号およびＤＱＭＵ信号は、ＤＱＭＬ端子およびＤＱＭ
Ｕ端子にそれぞれに対応するＤＱＭ入力バッファ４８お
よびＤＱＭ入力バッファ４９に入力される。

【０１９１】ＤＱＭ入力バッファ４８は、マスク／ディ
セーブル信号としてＭＡＳＫ０信号を出力し、そのＭＡ
ＳＫ０信号は、ＤＱＭ切り替え回路９１に入力される。
また、ＤＱＭ入力バッファ４９は、マスク／ディセーブ
ル信号としてＭＡＳＫ１信号を出力し、そのＭＡＳＫ１
信号もまた、ＤＱＭ切り替え回路９１に入力される。

【０１９２】ＤＱＭ切り替え回路９１においては、さら
に、入力信号として、テストモードデコーダ２６より、
テスト信号３８、ＴＣＳ１信号６７およびＴＣＳ２信号
６８を入力する。ＤＱＭ切り替え回路９１は、これらＭ
ＡＳＫ０信号、ＭＡＳＫ１信号、テスト信号３８、ＴＣ
Ｓ１信号６７およびＴＣＳ２信号６８に応じて、ライト
アンプ＆センスバッファ５７に対するマスク／ディセー
ブル信号となるＭＡＳＫ０’信号およびＭＡＳＫ１’信
号を出力する。

【０１９３】ＤＱＭ切り替え回路９１から出力されるＭ
ＡＳＫ０’信号は、データ入出力端子ＤＱ０〜ＤＱ７に
対応した８つのライトアンプ＆センスバッファ５７に入
力される。このＭＡＳＫ０’信号の信号レベルによっ
て、データ入出力端子ＤＱ０〜ＤＱ７に入出力されるデ
ータのマスク／ディセーブル動作をおこなうことができ
る。

【０１９４】また、ＤＱＭ切り替え回路９１から出力さ
れるＭＡＳＫ１’信号は、データ入出力端子ＤＱ８〜Ｄ
Ｑ１５に対応した８つのライトアンプ＆センスバッファ
５７に入力される。このＭＡＳＫ１’信号の信号レベル
によって、データ入出力端子ＤＱ８〜ＤＱ１５に入出力
されるデータのマスク／ディセーブル動作をおこなうこ
とができる。

【０１９５】図１４は、ＤＱＭ切り替え回路９１の回路
構成を示す説明図である。図１４において、ＤＱＭ切り
替え回路９１は、４つのトランスファゲートＳＷ１０〜
ＳＷ１３と、３つのＮＡＮＤゲート８１、８２および８
３と、１つのインバータ８４とから構成される。

【０１９６】インバータ８４は、その入力端子をテスト
信号３８の入力端子に接続しており、その反転信号を出
力する。トランスファゲートＳＷ１０〜ＳＷ１３の構成
および動作は、実施の形態２において説明したと図９と
同様であるので、ここではその説明を省略する。

【０１９７】したがって、図１４に示すトランスファゲ
ートＳＷ１０〜ＳＷ１３と、テスト信号３８との関係
は、図１０に示した内容と同様の内容になる。したがっ
て、トランスファゲートＳＷ１０〜ＳＷ１３の動作にお
いて、テスト信号３８が“Ｌ”レベルを示す場合（通常
動作時）は、トランスファゲートＳＷ１０およびＳＷ１
１がＯＮ状態となり、トランスファゲートＳＷ１２およ
びＳＷ１３がＯＦＦ状態となるので、ＤＱＭ切り替え回
路９１に入力されたＭＡＳＫ０信号は、そのままＭＡＳ
Ｋ０’信号として出力し、ＭＡＳＫ１信号は、そのまま
ＭＡＳＫ１’信号として出力する。

【０１９８】また、テスト信号３８が“Ｈ”レベルを示
す場合（テスト時）は、トランスファゲートＳＷ１０お
よびＳＷ１１がＯＦＦ状態となり、トランスファゲート
ＳＷ１２およびＳＷ１３がＯＮ状態となるので、ＭＡＳ
Ｋ０’信号およびＭＡＳＫ１’信号として出力される信
号は、ともにＮＡＮＤゲート８３から出力される信号の
レベルに依存して変化する。

【０１９９】つぎに、ＮＡＮＤゲート８３の出力信号の
レベルを決定するＮＡＮＤゲート８１および８２の動作
について説明する。まず、ＮＡＮＤゲート８３の一方の
入力端子は、ＮＡＮＤゲート８１の出力端子に接続さ
れ、他方の入力端子は、ＮＡＮＤゲート８２の出力端子
に接続されている。そして、ＮＡＮＤゲート８１の一方
の入力端子は、ＭＡＳＫ０信号を出力するＤＱＭ入力バ
ッファ４８の出力端子に接続され、他方の入力端子は、
前述したテストモードデコーダから出力されるＴＣＳ１
信号６７を入力する入力端子に接続されている。ＮＡＮ
Ｄゲート８２は、一方の入力端子を、ＭＡＳＫ１信号を
出力するＤＱＭ入力バッファ４９の出力端子に接続し、
他方の入力端子を、前述したテストモードデコーダから
出力されるＴＣＳ２信号６８を入力する入力端子に接続
している。

【０２００】まず、ＴＣＳ１信号６７が“Ｌ”レベルを
示す場合、ＮＡＮＤゲート８１の出力は、ＭＡＳＫ０信
号のレベルに関係なく、“Ｈ”レベルを示す。この状態
において、ＴＣＳ２信号６８が“Ｈ”レベルを示す場合
に限り、ＭＡＳＫ１信号の反転信号がＮＡＮＤゲート８
２の出力となる。ＮＡＮＤゲート８１の出力が“Ｈ”レ
ベルを示しているので、ＮＡＮＤゲート８２の出力は、
再度ＮＡＮＤゲート８３で反転される。すなわち、テス
ト信号３８が“Ｈ”レベルを示す場合で、ＴＣＳ１信号
６７を“Ｌ”レベルとし、ＴＣＳ２信号６８を“Ｈ”レ
ベルとすることで、ＭＡＳＫ１信号がそのままＭＡＳＫ
０’信号およびＭＡＳＫ１’信号として出力される。

【０２０１】つぎに、ＴＣＳ２信号６８が“Ｌ”レベル
を示す場合、ＮＡＮＤゲート８２の出力は、ＭＡＳＫ１
信号のレベルに関係なく、“Ｈ”レベルを示す。この状
態において、ＴＣＳ１信号６７が“Ｈ”レベルを示す場
合に限り、ＭＡＳＫ０信号が反転されてＮＡＮＤゲート
８１の出力となる。ＮＡＮＤゲート８２の出力が“Ｈ”
レベルを示しているので、ＮＡＮＤゲート８１の出力
は、再度ＮＡＮＤゲート８３で反転される。すなわち、
テスト信号３８が“Ｈ”レベルを示す場合で、ＴＣＳ１
信号６７を“Ｈ”レベルとし、ＴＣＳ２信号６８を
“Ｌ”レベルとすることで、ＭＡＳＫ０信号がそのまま
ＭＡＳＫ０’信号およびＭＡＳＫ１’信号として出力さ
れる。

【０２０２】このように、実施の形態３におけるＤＱＭ
切り替え回路９１の動作は、ＴＣＳ１信号６７とＴＣＳ
２信号６８に与える信号レベルによって、ＭＡＳＫ０信
号すなわちＤＱＭＬ信号を、ＤＱ０〜ＤＱ１５のすべて
のデータに対してマスク／ディセーブル動作をおこなわ
せるマスク／ディセーブル信号として利用するか、ＭＡ
ＳＫ１信号すなわちＤＱＭＵ信号を、ＤＱ０〜ＤＱ１５
のすべてのデータに対してマスク／ディセーブル動作を
おこなわせるマスク／ディセーブル信号として利用する
かの選択が可能になる。したがって、ＤＱＭＵ端子また
はＤＱＭＬ端子の一方の端子のみを、ＩＣテスタのコン
パレータ／ドライバに割り当てる端子として使用し、試
験時、マスク／ディセーブル動作をおこなわせることが
でき、使用するコンパレータ／ドライバの数を減少させ
ることが可能になる。

【０２０３】以上に説明した実施の形態３においては、
ライトアンプ＆センスバッファ５７のうち、データの読
み出しに対するディセーブル動作をセンスバッファが担
い、データの書き込みに対するマスク動作をライトアン
プが担うものとして説明を行ったが、図２３〜２５に示
したように、データの読み出しに対するディセーブル動
作をＩ／Ｏデータバッファが担い、データの書き込みに
対するマスク動作をライトアンプが担う構成としてもよ
い。すなわち、図１３に示すライトアンプ＆センスバッ
ファ５７のセンスバッファと、Ｉ／Ｏデータバッファ４
７を、それぞれ図２３に示すセンスバッファ１５１ａと
Ｉ／Ｏデータバッファ１３１ａに替えることができる。

【０２０４】また、図１５は、Ｉ／Ｏデータバッファに
おいてディセーブル動作を可能とするＩ／Ｏデータバッ
ファ４７ａと、ライトアンプのみにマスク／ディセーブ
ル信号が供給されるライトアンプ＆センスバッファ５７
と、ＤＱＭ切り替え回路９１との間の結線関係に注目し
たより詳細な構成を説明する図である。図１５におい
て、図１３と異なる点は、ＤＱＭ切り替え回路９１から
出力されるＭＡＳＫ０’信号が、データ入出力端子ＤＱ
０〜ＤＱ７に対応するライトアンプ＆センスバッファ５
７だけでなく、データ入出力端子ＤＱ０〜ＤＱ７に対応
するＩ／Ｏデータバッファ４７ａにも供給されている点
と、ＤＱＭ切り替え回路９１から出力されるＭＡＳＫ
１’信号が、データ入出力端子ＤＱ８〜ＤＱ１５に対応
するライトアンプ＆センスバッファ５７だけでなく、デ
ータ入出力端子ＤＱ８〜ＤＱ１５に対応するＩ／Ｏデー
タバッファ４７ａにも供給されている点である。

【０２０５】これにより、書き込みデータのマスク動作
に関しては、ライトアンプ＆センスバッファ５７（特
に、ライトアンプ）が担い、読み出しデータのディセー
ブル動作に関しては、Ｉ／Ｏデータバッファ４７ａが担
うことが可能になる。

【０２０６】以上に説明したように、実施の形態３にか
かる半導体記憶装置によれば、データのマスク／ディセ
ーブル動作をおこなうためのマスク／ディセーブル端子
を複数個備えた半導体記憶装置において、データの書き
込み／読み出し等の制御命令を構成するための複数の入
力信号の組み合わせからＩＣテスタ等による試験をおこ
なうためのテストモードを判断して該テストモードを示
すテスト信号および複数のテスト命令信号を出力するテ
ストモードデコーダと、前記テスト信号および複数のテ
スト命令信号がアクティブ状態を示す場合に、複数個の
マスク／ディセーブル端子のうちのいずれか１つのマス
ク／ディセーブル端子を選択して使用することですべて
のデータのマスク／ディセーブル動作を可能とするＤＱ
Ｍ切り替え回路とを備えているので、ＩＣテスタにおい
てマスク／ディセーブル動作の試験のために使用するコ
ンパレータ／ドライバの数を減らすことができ、同時に
試験可能な半導体記憶装置の数を増加させることができ
る。これにより、本発明にかかる半導体記憶装置は、試
験時間の大幅な短縮と試験コストの削減を達成させるこ
とができる。

【０２０７】また、ＤＱＭ切り替え回路を、論理ゲート
と、トランスファゲートとによって構成しているので、
半導体記憶装置内の構成要素として高集積に組み込むこ
とが可能になり、半導体記憶装置のサイズを圧迫せず、
また、高速な動作を実現することができる。

【０２０８】また、実施の形態１〜３において、２つの
マスク／ディセーブル端子を備えた半導体記憶装置につ
いて説明したが、このマスク／ディセーブル端子は、３
つ以上でも良く、その場合、上記したトランスファゲー
トおよび論理ゲートの構成を一部変更するのみで、１つ
のマスク／ディセーブル端子によるすべてのデータ入出
力のマスク／ディセーブル動作をおこなわせることがで
きる。

【０２０９】さらに、実施の形態１〜３において、半導
体記憶装置をＳＤＲＡＭを基本構成として説明したが、
通常のＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ
等を基本構成とすることができ、複数のマスク／ディセ
ーブル端子を備えた構成であれば、その種類を問わな
い。

【０２１０】

【発明の効果】以上説明したように、請求項１にかかる
発明によれば、マスク／ディセーブル端子ごとに書き込
み／読み出しを禁止するデータ入出力端子の割り当てを
変更することができ、１のマスク／ディセーブル端子の
使用が禁止されても、当該１のマスク／ディセーブル端
子に割り当てられたデータ入出力端子のマスク／ディセ
ーブル動作を他のマスク／ディセーブル端子で制御する
ことができ、試験装置の資源を効率的に使用できること
から、複数のマスク／ディセーブル端子を備えた半導体
記憶装置に対して同時に試験をおこなえる数を増大させ
ることが可能となり、試験時間の短縮および試験コスト
の削減が図ることができる等、利便性、特に試験をおこ
なう際の利便性を高めた半導体記憶装置が得られるとい
う効果を奏する。

【０２１１】また、請求項２〜４にかかる発明によれ
ば、第２の動作モード（試験モード）の際、第１のマス
ク／ディセーブル端子で、第１および第２のデータ入出
力端子群の両方のマスク／ディセーブル動作を制御する
ことができるようになり、第２の動作モード時に使用す
るマスク／ディセーブル端子の数を削減することがで
き、以ってＩＣテスタに同時に試験することができる半
導体記憶デバイスの数を増やすことができるので、請求
項１にかかる発明と同様に利便性、特に試験をおこなう
際の利便性を高めた半導体記憶装置が得られるという効
果を奏する。

【０２１２】また、請求項５〜７の発明によれば、変更
手段により第１および第２のマスク／ディセーブル端子
と第１および第２の書き込み／読み出し制御回路部相互
間の接続関係を切替えることで請求項２に記載されてい
る動作モードに基づくデータ入出力端子群とマスク／デ
ィセーブル端子との対応関係の変更を容易に実施するこ
とができるので、請求項２にかかる発明と同様に利便
性、特に試験をおこなう際の利便性を高めた半導体記憶
装置が得られるという効果を奏する。

【図面の簡単な説明】

【図１】実施の形態１にかかる半導体記憶デバイスとＩ
Ｃテスタとの結線を示す説明図である。

【図２】実施の形態１にかかる半導体記憶装置の概略構
成を示すブロック図である。

【図３】実施の形態１にかかる半導体記憶装置をパッケ
ージした半導体記憶デバイスの概観図である。

【図４】実施の形態１にかかる半導体記憶装置の詳細な
構成を説明する図である。

【図５】実施の形態１にかかる半導体記憶装置のテスト
信号の信号レベルとトランスファゲートＳＷ０およびＳ
Ｗ１のＯＮ／ＯＦＦ状態との関係を示す説明図である。

【図６】実施の形態１にかかる半導体記憶装置において
ディセーブル動作を可能とするＩ／Ｏデータバッファを
採用した詳細な構成を説明する図である。

【図７】実施の形態２にかかる半導体記憶装置の概略構
成を示すブロック図である。

【図８】実施の形態２にかかる半導体記憶装置の要部構
成を示す説明図である。

【図９】実施の形態２にかかる半導体記憶装置のＤＱＭ
切り替え回路の回路構成を示す説明図である。

【図１０】実施の形態２にかかる半導体記憶装置のテス
ト信号の信号レベルとトランスファゲートＳＷ１０〜Ｓ
Ｗ１３のＯＮ／ＯＦＦ状態との関係を示す説明図であ
る。

【図１１】実施の形態２にかかる半導体記憶装置におい
てディセーブル動作を可能とするＩ／Ｏデータバッファ
を採用した詳細な構成を説明する図である。

【図１２】実施の形態３にかかる半導体記憶装置の概略
構成を示すブロック図である。

【図１３】実施の形態３にかかる半導体記憶装置の要部
構成を示す説明図である。

【図１４】実施の形態３にかかる半導体記憶装置のＤＱ
Ｍ切り替え回路の回路構成を示す説明図である。

【図１５】実施の形態３にかかる半導体記憶装置におい
てディセーブル動作を可能とするＩ／Ｏデータバッファ
を採用した詳細な構成を説明する図である。

【図１６】従来の半導体記憶装置の概略構成を示すブロ
ック図である。

【図１７】従来における半導体記憶装置の要部を示す説
明図である。

【図１８】従来における半導体記憶装置の要部間の結線
を示す説明図である。

【図１９】従来における半導体記憶装置のセンスバッフ
ァの回路構成を示す説明図である。

【図２０】従来における半導体記憶装置のセンスバッフ
ァに入出力する信号のタイムチャートである。

【図２１】従来における半導体記憶装置のライトアンプ
の回路構成を示す説明図である。

【図２２】従来における半導体記憶装置のライトアンプ
に入出力する信号のタイムチャートである。

【図２３】従来における半導体記憶装置の要部間の結線
を示す説明図である。

【図２４】従来における半導体記憶装置のＩ／Ｏデータ
バッファの回路構成を示す説明図である。

【図２５】従来における半導体記憶装置のＩ／Ｏデータ
バッファに入出力する信号のタイムチャートである。

【図２６】従来の半導体記憶装置のＩＣテスタによる試
験動作を示す説明図である。

【符号の説明】

１，２，３，４半導体記憶デバイス１０，４０，５０ＳＤＲＡＭ１１メモリアレイ１２ロウデコーダ１３コラムデコーダ１４センスアンプ１５，５１，５４，５７ライトアンプ／センスバッフ
ァ１６グローバルデータバス（ＧＤＢ）１７Ｉ／Ｏデータバッファ／レジスタ１８アドレスバッファ／レジスタ＆バンクセレクト１９コラムアドレスカウンタ２２コマンドデコーダ２３制御信号ラッチ２４モードレジスタ２５クロックバッファ２６テストモードデコーダ２７，９０，９１ＤＱＭ切り替え回路４１，４４，４７Ｉ／Ｏデータバッファ４２，４３，４５，４６，４８，４９ＤＱＭ入力バッ
ファ

Claims

【特許請求の範囲】

【請求項１】複数のデータ入出力端子と、複数のマスク／ディセーブル端子と、を有し、各マスク／ディセーブル端子に割り当てられた前記デー
タ入出力端子から入出力されるデータの書き込み／読み
出しを前記マスク／ディセーブル端子に印加されるマス
ク／ディセーブル制御信号に応答して禁止するマスク／
ディセーブル動作をおこなうことが可能な半導体記憶装
置において、前記マスク／ディセーブル端子に対する前記データ入出
力端子の割り当てを変更する割り当て変更手段を備えた
ことを特徴とする半導体記憶装置。
【請求項２】第１および第２のデータ入出力端子群
と、第１および第２のマスク／ディセーブル端子と、を有し、前記マスク／ディセーブル端子に印加されるマスク／デ
ィセーブル制御信号に応答して対応する前記データ入出
力端子群から入出力されるデータの書き込み／読み出し
を禁止するマスク／ディセーブル動作をおこなうことが
可能な半導体記憶装置において、第１および第２の動作モードを判別する判別手段と、前記判別手段による判別の結果、前記第１の動作モード
の場合、前記第１および第２のマスク／ディセーブル端
子は、前記第１および第２のデータ入出力端子群とそれ
ぞれ対応し、前記第２の動作モードの場合、前記第１の
マスク／ディセーブル端子が前記第１および第２のデー
タ入出力端子群と対応するように、前記マスク／ディセ
ーブル端子と前記データ入出力端子群との対応関係を変
更する変更手段と、を備えたことを特徴とする半導体記憶装置。
【請求項３】前記第２の動作モードは試験モードであ
ることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】前記半導体記憶装置のデータ入出力端子
は、前記第１および第２のデータ入出力端子群で構成さ
れ、前記第２の動作モード時、前記第１のマスク／ディセー
ブル端子に印加する前記マスク／ディセーブル制御信号
で、前記第１および第２のデータ入出力端子群の前記マ
スク／ディセーブル動作を制御するように構成されてい
ることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】さらに、前記第１および第２のデータ入
出力端子のデータをメモリセルアレイ部にそれぞれ書き
込みおよび該メモリセルアレイ部からのデータを該第１
および第２のデータ入出力端子にそれぞれ読み出すため
の第１および第２の書き込み／読み出し制御回路部を有
し、前記変更手段は、前記判別手段からの動作モード信号に
応答して、前記第１および第２のマスク／ディセーブル
端子と前記第１および第２の書き込み／読み出し制御回
路部相互間の接続関係を選択的に切替えるように構成さ
れていることを特徴とする請求項２に記載の半導体記憶
装置。
【請求項６】前記第１および第２の書き込み／読み出
し制御回路部の各々は、前記データ入出力端子のデータを取込みおよび前記デー
タ入出力端子にデータを出力するためのＩ／Ｏデータバ
ッファ回路と、該Ｉ／Ｏデータバッファ回路からのデータを受け、それ
を増幅してデータバスへ出力し、該データバスに伝送さ
れたデータをセンスして前記Ｉ／Ｏデータバッファ回路
へ伝送するライトアンプ／センスバッファ回路を有し、前記変更手段は、前記ライトアンプ／センスバッファ回
路を制御することを特徴とする請求項５に記載の半導体
記憶装置。
【請求項７】前記変更手段は、さらに前記Ｉ／Ｏデー
タバッファ回路も制御するように構成されていることを
特徴とする請求項６に記載の半導体記憶装置。