KR100695437B1 - 멀티 포트 메모리 소자 - Google Patents

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KR100695437B1
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도창호
정진일
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Abstract

본 발명은 멀티 포트 메모리 소자의 테스트 모드시 내부의 포트를 경유하지 않고 DRAM 테스트를 안정적으로 수행할 수 있는 멀티 포트 메모리 소자를 제공하기 위한 것으로, 이를 위해 본 발명은 외부 장치와 직렬 입/출력 인터페이스를 지원하는 다수의 포트와, 상기 포트와 병렬로 정보 송수신을 수행하는 다수의 뱅크와, 상기 뱅크와 상기 포트 간에 정보 송수신을 지원하는 다수의 글로벌 데이터 버스를 구비한 멀티 포트 메모리 소자에 있어서, 상기 뱅크의 코어 영역을 테스트하기 위한 테스트 모드시 다수의 패드로부터 상기 포트로 입력되는 테스트 신호와 입력 정보신호를 상기 포트를 경유하지 않고 바이패스시켜 상기 글로벌 데이터 버스를 통해 상기 뱅크로 전달하고, 상기 테스트 신호에 대응하여 상기 뱅크로부터 출력된 출력 정보신호를 상기 글로벌 데이터 버스를 통해 상기 패드로 출력하는 테스트 입/출력 제어부를 구비한 멀티 포트 메모리 소자를 제공한다.
멀티 미디어, 멀티 포트 메모리 소자, 뱅크, 뱅크 제어부, 포트, 글로벌 데이터 버스, 직렬 전송, 병렬 전송, 테스트 모드, 직접 접근

Description

멀티 포트 메모리 소자{MULTI PORT MEMORY DEVICE}
도 1은 기출원된 멀티 포트 메모리 소자의 구조를 도시한 개념도.
도 2는 도 1에 도시된 뱅크의 내부 구성을 도시한 구성도.
도 3은 도 1에 도시된 포트의 내부 구성을 도시한 구성도.
도 4는 도 1에 도시된 포트로 입력되는 입력신호의 프레임 형태를 도시한 도면.
도 5는 도 1에 도시된 뱅크 제어부의 구성을 도시한 구성도.
도 6은 도 5에 도시된 스테이트 머신의 구성을 도시한 구성도.
도 7은 포트로부터 뱅크로의 입력신호 전송 경로를 설명하기 위하여 도시한 도면.
도 8은 뱅크로부터 포트로의 출력신호 전송 경로를 설명하기 위하여 도시한 도면.
도 9는 본 발명의 실시예1에 따른 멀티 포트 메모리 소자의 구조를 도시한 개념도.
도 10은 본 발명의 실시예2에 따른 멀티 포트 메모리 소자의 구조를 도시한 개념도.
도 11은 도 10에 도시된 입/출력 제어부의 내부 구성을 도시한 구성도.
도 12는 도 11에 도시된 3상 버퍼의 내부 구성을 도시한 구성도.
도 13은 도 10에 도시된 입/출력 제어부의 내부 구성을 도시한 구성도.
도 14는 도 10에 도시된 테스트 정보 입/출력 제어부의 내부 구성을 도시한 구성도.
* 도면의 주요 부분에 대한 부호의 설명
BANK0~BANK7 : 뱅크 PORT0~PORT3 : 포트
BC0~BC7 : 뱅크 제어부 GIO_out, GIO_in : 글로벌 데이터 버스
LIO_Bout, LIO_Bin, LIO_P1, LIO_P2 : 로컬 데이터 버스
Tx : 전송 패드 Rx : 수신 패드
DQ0, DQ1, DQi : 테스트 패드
MUX : 먹스 DEMUX : 디먹스
TB1~TB4 : 3상 버퍼 10 : 메모리 셀 어레이
11 : 행 디코더 12 : 열 디코더
13 : 쓰기 드라이버 14 : 정보 버스 감지 증폭기
41 : 수신부 42 : 송신부
61, 411 : 병렬화부 412, 631 : 명령 생성부
413 : 뱅크 주소 생성부 414 : 뱅크 주소 출력부
415 : 입력유효정보 출력부 62, 521 : 직렬화부
422 : 출력유효정보 입력부 63 : 스테이트 머신
64 : 입력신호 상태 판별부 65 : 뱅크 선택부
66 : 포트 선택부 632 : 입력정보 스트로브 생성부
633 : 행 주소 생성부 634 : 열 주소 생성부
635 : 읽기 정보 파이프 제어부
636 : 정보 출력 제어부 101~104 : 테스트 신호 전송부
105, 130 : 테스트 정보 입/출력 제어부
121~128 : 입/출력 제어부 1301 : 명령 디코더
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부장치와 다수의 병행(multiple concurrent) 처리를 위해 직렬 입/출력 인터페이스(interface)를 갖는 멀티 포트 메모리 소자(multi-port memory device)의 테스트(test) 인터페이스에 관한 것이다.
일반적으로, RAM(Random Access Memory)을 비롯한 대부분의 메모리 소자는 하나의 포트-하나의 포트에 다수의 입/출력 핀 세트(pin set)가 존재함-를 구비한다. 즉, 외부 칩셋(chipset)과의 정보(data) 교환을 위해 하나의 포트만을 구비하고 있다. 이러한 단일 포트를 갖는 메모리 소자는 여러 개의 입/출력 핀에 연결된 신호선을 통해 동시에 여러 비트(bit)의 정보를 전송하는 병렬 입/출력 인터페이스를 사용하고 있다. 즉, 다수의 입/출력 핀을 통해 외부장치와 정보를 병렬적으로 교환한다.
전술한 입/출력 인터페이스는 서로 다른 기능을 갖는 단위 소자를 신호선으로 서로 연결하여 송/수신 정보가 정확히 상대에게 전송되도록 하기 위한 전기적, 기계적 취급 방법을 말하며, 후술되는 입/출력 인터페이스 또한 이와 동일한 의미로 해석되어야 한다. 또한, 신호선은 보편적으로 주소신호(address signal), 정보신호(data signal) 및 제어신호(control signal) 등과 같은 신호를 전송하는 버스(bus)를 말하며, 후술될 신호선은 설명의 편의를 위해 통칭에서 버스라 명명하기로 한다.
병렬 입/출력 인터페이스는 여러 개의 버스를 통해 동시에 여러 비트의 정보를 전송할 수 있어 정보 처리 효율(속도)이 우수하므로 빠른 속도를 요하는 짧은 거리 전송에 주로 이용되고 있다. 그러나, 병렬 입/출력 인터페이스는 입/출력 정보를 전송하기 위한 버스가 증가하는 바, 거리가 길어지면 제품 단가(cost)가 높아지게 된다. 또한, 멀티 미디어 시스템(multi-media system)의 하드웨어(hardware)의 측면에서 볼 때, 단일 포트(single port)라는 제약 때문에 다양한 멀티 미디어 기능을 지원하기 위해서는 여러 개의 메모리 소자를 독립적으로 구성하거나, 하나의 기능에 대한 동작이 진행될 때는 다른 기능의 동작을 동시에 할 수 없다는 단점이 있다.
전술한 바와 같은 병렬 입/출력 인터페이스의 단점을 고려하여 병렬 입/출력 인터페이스를 갖는 메모리 소자를 직렬 입/출력 인터페이스로 전환하려는 노력이 계속되고 있으며, 또한 다른 직렬 입/출력 인터페이스를 갖는 장치와의 호환성 확장 등을 고려하여 반도체 메모리 소자의 입출력 환경이 직렬 입/출력 인터페이스로 의 전환이 요구되고 있다. 뿐만 아니라, 표시장치 예컨대, HDTV(High Definition TeleVision)와 LCD(Liquid Crystal Display) TV와 같은 표시장치에서는 오디오(audio)나 비디오(video) 등과 같은 응용 소자들이 내장되어 있으며, 이러한 응용 소자들은 독립적인 정보 처리(data processing)가 요구되므로 다수의 포트를 통해 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자의 개발이 절실히 요구되는 상황이다.
이에, 본 발명의 출원인은 2005년 9월 29일자로 특허출원된 특허출원 제2005-90936호를 선출원으로 하여 2006년 4월 11일자로 우선권 주장출원된 특허출원 제2006-0032948호에 개시된 바와 같이 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자의 구조를 제안한 바 있다.
도 1은 대한민국 특허출원 제2006-0032948호에 따른 멀티 포트 메모리 소자의 구조를 설명하기 위하여 도시한 개념도이다. 여기서는, 설명의 편의를 위해 4개의 포트(PORT0~PORT3)와 8개의 뱅크(BANK0~BANK7)를 구비하고, 16 비트 정보 프레임(16 bit data frame)을 가지며, 64비트 프리-페치(pre-fetch) 동작을 수행하는 메모리 소자를 예로 설명한다.
도 1을 참조하면, 제안된 멀티 포트 메모리 소자는 코어(core) 영역의 중앙부에 행(row) 방향(도면에서는 좌우방향)으로 배치되어 각각 서로 다른 목 표(target) 외부 장치와 독립적으로 직렬 정보통신을 수행하기 위한 다수의 포트(PORT0~PORT3)와, 다수의 포트(PORT0~PORT3)를 경계로 상부와 하부에 각각 일정 개수만큼 행 방향으로 배치된 다수의 뱅크(BANK0~BANK3 및 BANK4~BANK7)와, 코어 영역의 상부에 배치된 다수의 뱅크(BANK0~BANK3)와 포트(PORT0~PORT3) 사이에 행 방향으로 배치되어 병렬 정보 전송을 수행하기 위한 제1 글로벌 데이터 버스(GIO_out)와, 코어 영역의 하부에 배치된 다수의 뱅크(BANK4~BANK7)와 포트(PORT4~PORT7) 사이에 행 방향으로 배치되어 병렬 정보 전송을 수행하기 위한 제2 글로벌 데이터 버스(GIO_in)와, 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)와 다수의 뱅크(BANK0~BANK7) 간에 신호 전송을 제어하기 위한 뱅크 제어부(BC0~BC7)를 구비한다.
도 1에 도시된 멀티 포트 메모리 소자의 각 구성요소를 구체적으로 설명하면 다음과 같다.
8개의 뱅크(BANK0~BANK7) 각각은 도 2에 도시된 바와 같이 N×M(N, M은 자연수)개의 메모리 셀(MC)이 행렬 형태로 배치된 메모리 셀 어레이(10)와, 행/열 라인 별로 메모리 셀을 선택하는 행/열 디코더(11, 12)를 포함하고, 각 뱅크의 내부에는 통상의 DRAM 코어 영역에서 필수적인 정보 버스 감지 증폭기(Data Bus SenseAmplifier, DBSA)(14), 등화기(equalizer, 미도시) 및 쓰기 드라이버(Write Driver, W/D)(13)를 구비한다. 이러한 구성들을 구비한 뱅크(BANK0~BANK7)는 다수의 포트(PORT0~PORT3)를 경계로 코어 영역을 이분할하여 서로 대칭적으로 상부에 4개의 뱅크(BANK0~BANK3)가 행 방향으로 배치되고, 하부에 나머지 4개의 뱅 크(BANK4~BANK7)가 배치된다. 한편, 상기에서 정보 버스는 비트 라인(bit line)으로서 열 라인에 해당한다.
4개의 포트(PORT0~PORT3) 각각은 코어 영역의 중앙부에 배치되며, 독립적으로 모든 뱅크(BANK0~BANK7)에 접근(access)할 수 있도록 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)와 연결된다. 또한, 도 3에 도시된 바와 같이 수신 패드(Rx)를 매개로 외부 장치(응용 소자)로부터 입력되는 입력신호와 제1 글로벌 데이터 버스(GIO_out)를 매개로 뱅크(BANK0~BANK7)로부터 출력되는 출력신호가 동시에 전달될 수 있도록 수신 패드(Rx)로부터 상기 입력신호를 수신하는 수신부(41)와 상기 출력신호를 전송 패드(Tx)를 매개로 외부 장치로 송신하는 송신부(42)를 독립적으로 구비한다.
수신부(41)는 외부 장치로부터 수신 패드(Rx)를 통해 직렬로 입력되는 20비트 프레임의 입력신호를 병렬화하여 DRAM 동작에 유효한 26비트의 유효신호로 변환하여 출력한다. 여기서, 26비트의 유효신호는 8비트의 포트/뱅크 선택(port/bank select) 신호(Pi_BK<0:7>)(여기서, 'i'는 포트 수에 대응되는 자연수로서, '0~3'이 됨)와, 18비트의 입력유효정보신호(Pi_RX<0:17>)(여기서, i는 0~3)로 이루어진다. 또한, 18비트의 입력유효정보신호(Pi_RX<0:17>)는 1개의 명령 플래그(command flag) 신호와, 1개의 RAS/DM(Row Address Strobe/Data Mask)와, 16비트의 명령/주소/정보(command/address/data)신호로 이루어진다. 이때, 16비트의 명령/주소/정보신호는 16비트의 신호가 명령으로 인식될 수도 있고, 주소로 인식될 수도 있으며, 정보로 인식될 수 있음을 의미한다.
한편, 신호 전송을 위한 프로토콜(protocol)의 형태로서 입력신호의 프레임 형태(frame format)가 도 4에 도시되었다. 도 4에서 (a)는 기본 프레임 형태이고, (b)는 쓰기 명령 프레임 형태이고, (c)는 쓰기 정보 프레임 형태이고, (d)는 읽기 명령 프레임 형태이고, (e)는 읽기 정보 프레임 형태이며, (f)는 명령 프레임 형태이다.
일례로 도 4의 (b) 및 (c)에 도시된 쓰기 명령/정보 프레임을 설명하면 다음과 같다.
도 4의 (b)에 도시된 바와 같이, 쓰기 명령 프레임 형태는 20비트 단위의 직렬화된 신호로서 외부 장치로부터 입력되며, 각 비트 중 19 및 18번째 비트(PHY)는 물리적 링크 코딩(physical link coding)비트에 해당하고, 그 다음 17번째 비트 'CMD', 16~14번째 비트는 각각 'ACT'(active), 'WT'(write), 'PCG'(precharge)에 해당하는 신호로서, 'ACT'는 내부 활성화 신호이고, 'WT'는 내부 쓰기 명령 신호이며, 'PCG'는 내부 비활성화 신호를 나타낸다. 예컨대, 정상(normal)적인 쓰기 동작시에는 17~14번째 비트가 '1010'이 되고, 자동-프리챠지(auto-precharge)를 갖는 쓰기 동작시에는 '1011'이 된다. 또한, 13~10번째 비트(UDM)는 4 클럭(clock)에 걸쳐서 인가되는 쓰기 정보의 상위 바이트 쓰기 정보 마스크(upper-byte write data mask) 신호로 사용된다. 또한 9~6번째 비트(BANK)는 쓰기 동작시 정보가 쓰여지는 뱅크 정보를 가리키며, 5~0번째 비트(COLUMN ADDRESS)는 열 주소(column address)를 나타낸다.
한편, 도 4의 (c)에 도시된 쓰기 정보 프레임은 (b)에 도시된 쓰기 명령 프 레임이 입력된 후 16비트 쓰기 정보가 4 클럭에 걸쳐서 입력된다. 쓰기 정보 프레임 형태에서 17번째 비트(CMD)는 논리 로우(LOW, '0')가 되어야 하고, 16번째 비트(LDM)는 입력되는 정보의 하위 바이트 쓰기 정보 마스크(lower-byte write data mask) 신호를 의미하며, 15~8번째 비트(UPPER BYTE)와 7~0번째 비트(LOWER BYTE)는 각각 쓰기 정보의 상위 바이트와 하위 바이트를 의미한다.
상기한 동작을 구현하기 위한 일례로 수신부(41)의 구성을 살펴보면 다음과 같다.
도 3에 도시된 바와 같이, 수신부(41)는 병렬화부(parallelizer)(411)와, 명령 생성부(412)와, 뱅크 주소 생성부(413)와, 뱅크 주소 출력부(414)와, 입력유효정보 출력부(415)를 구비한다.
병렬화부(411)는 외부 장치로부터 수신 패드(Rx)를 매개로 직렬 신호로 입력되는 20비트(1 프레임)의 입력신호를 입력받아 20비트의 병렬 신호로 변환하여 출력한다.
명령 생성부(412)는 병렬화부(411)로부터 출력되는 20비트 프레임의 입력신호의 비트 중 17번째 비트(명령 플래그 비트)를 이용하여 입력신호가 어떤 동작을 수행하기 위한 신호인지를 판단한다. 즉, 도 4에 도시된 프레임에서 17번째 비트가 '0'인 경우 쓰기(write) 동작을 수행하기 위한 신호로 판단하고, '1'인 경우 읽기(read) 동작을 수행하기 위한 신호로 판단한다. 또한, 명령 생성부(412)는 입력신호의 비트 중 뱅크 정보로 활용되는 비트들-여기서는, 8개의 뱅크이므로 3비트가 사용되며, 도 4에서 프레임 페이로드(FRAME PAYLOAD)에 포함되는 비트들 중에 포함 -을 출력한다.
뱅크 주소 생성부(413)는 명령 생성부(412)로부터 뱅크(BANK0~BANK7) 중 해당 뱅크를 선택하기 위한 선택 정보로 활용되는 비트들(여기서는 3비트)을 입력받고, 8비트의 뱅크 주소를 생성하여 출력한다. 이를 위해, 뱅크 주소 생성부(413)는 3비트의 입력신호를 입력받아 8비트의 출력신호를 출력하는 3×8 디코더(decoder)로 구성된다.
뱅크 주소 출력부(414)는 뱅크 주소 생성부(413)로부터 뱅크 주소를 입력받고, 뱅크 주소에 대응되는 8비트의 뱅크 선택 신호(Pi_BK<0:7>)를 제2 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이를 위해, 뱅크 주소 출력부(414)는 다수의 출력 드라이버(driver)로 구성되며, 출력 드라이버는 공지된 모든 출력 드라이버를 포함한다.
입력유효정보 출력부(415)는 병렬화부(411)를 매개로 입력되는 18비트의 유효정보신호(Pi_RX<0:17>)를 제2 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이를 위해, 입력유효정보 출력부(415)는 뱅크 주소 출력부(414)와 마찬가지로 다수의 출력 드라이버로 구성된다.
송신부(42)는 제1 글로벌 데이터 버스(GIO_out)를 매개로 뱅크(BANK0~BANK7)로부터 병렬로 입력되는 출력유효정보신호(Pi_data<0:15>)(여기서, i는 0~3)를 직렬화하여 송신 패드(Tx)로 출력한다.
이를 위해, 송신부(42)는 직렬화부(serializer)(421)와, 출력유효정보 입력부(422)를 구비한다.
출력유효정보 입력부(422)는 제1 글로벌 데이터 버스(GIO_out)를 매개로 뱅크(BANK0~BANK7)로부터 16비트의 출력유효정보신호(Pi_data<0:15>)를 병렬로 입력받고, 명령 생성부(412)의 제어(쓰기 또는 읽기 동작에 따른 정보신호 입출력 제어)에 응답하여 출력유효정보 신호(Pi_data<0:15>)를 전송 프로토콜에 맞도록 패킷(packet)화한 후 20비트 프레임을 갖는 출력신호를 생성하여 출력한다. 이를 위해 출력유효정보 입력부(422)는 다수의 입력 드라이버로 구성된다.
직렬화부(421)는 출력유효정보 입력부(422)로부터 병렬로 입력되는 20비트 출력신호를 직렬화하고, 직렬화된 20비트의 출력신호를 순차적으로 송신 패드(Tx)로 출력한다.
한편, 제1 글로벌 데이터 버스(GIO_out)는 각 뱅크(BANK0~BANK7)로부터 입력되는 출력유효정보신호(Pi_data<0:15>)를 병렬로 각 포트(PORT0~PORT3)로 독립적으로 전달하기 위하여 총 64비트(16(정보 비트 수)×4(포트 수)비트)의 버스로 이루어진다.
제2 글로벌 데이터 버스(GIO_in)는 각 포트(PORT0~PORT3)로부터 입력되는 26비트의 신호(18비트의 입력유효정보신호와 8비트의 뱅크 선택 신호 포함)를 병렬로 각 뱅크(BANK0~BANK7)로 독립적으로 전달하기 위하여 총 104개(26(정보 비트 수)×4(포트 수)개)의 버스로 이루어진다.
이러한 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)는 각 뱅크 제어부(BC0~BC7) 또는 각 포트(PORT0~PORT3)와 신호 전송을 하기 위하여 로컬 데이터 버스(local data bus)와 연결된다. 로컬 데이터 버스(local data bus)는 제1 및 제 2 글로벌 데이터 버스(GIO_out, GIO_in)를 각 뱅크 제어부(BC0~BC7)와 각 포트(PORT0~PORT3)와 연결시킨다. 여기서는 연결시키는 대상에 따라 설명의 편의를 위해 제1 내지 제4 로컬 데이터 버스(LIO_Bout, LIO_Bin, LIO_P1, LIO_P2)로 구분하여 설명하였다.
한편, 뱅크 제어부(BC0~BC7) 각각은 각 뱅크(BANK0~BANK7)를 담당하기 위하여 각 뱅크마다 하나씩 설치되고, 해당 뱅크(담당 뱅크)와 각 포트(PORT0~PORT3) 간의 신호 전송을 담당한다. 이를 위해 도 5에 도시된 바와 같이 뱅크 제어부(BC0~BC7) 각각은 병렬화부(61)와, 직렬화부(62)와, 스테이트 머신(state machine)(63)과, 입력신호 상태 판별부(64)와, 뱅크 선택부(65)와, 포트 선택부(66)를 구비한다.
먼저, 뱅크 선택부(65)는 포트/뱅크 선택신호(P/B_select)에 응답하여 다수의 포트(PORT0~PORT3)로부터 각각 독립적으로 입력되는 입력유효정보신호(Pi_RX<0:17>) 중 담당하는 해당 뱅크로 입력되어야 할 신호만을 선택하여 해당 뱅크로 전달하는 기능을 수행한다. 이러한 동작을 수행하는 이유는 모든 포트(PORT0~PORT3)로부터 제2 글로벌 데이터 버스(GIO_in)를 매개로 동시에 입력유효정보신호(Pi_RX<0:17>)가 입력될 수 있기 때문이다. 이때, 포트/뱅크 선택신호(P/B_select)는 도 3에 도시된 뱅크(BANK0~BANK3)의 뱅크 주소 출력부(414)의 뱅크 선택 신호(Pi_BK<0:7>)를 포함한다. 이러한 뱅크 선택부(65)는 제1 글로벌 데이터 버스(GIO_in)를 매개로 포트(PORT0~PORT3)로부터 각각 입력되는 18비트의 입력유효정보신호(Pi_RX<0:17>)와, 뱅크를 선택하기 위한 포트/뱅크 선택신 호(Pi_BK<0:7>)를 포함하여 총 26비트의 신호를 입력받아 18비트의 뱅크 유효정보신호(BRX<0:17>)를 출력한다.
뱅크 선택부(65)로부터 출력되는 18비트의 뱅크 유효정보신호(BRX<0:17>) 중 16비트는 정보, 주소 또는 뱅크의 상태결정신호(명령신호)로 사용되고, 1비트의 신호는 활성화 플래그 신호(ACTIVE Flag)로 사용되며, 나머지 1비트의 신호는 16비트의 신호가 정보신호인지 아닌지(주소 또는 명령신호)를 판별하는 명령 플래그 신호로 사용된다. 여기서는 일례로 'BRX<17>"를 명령 플래그 신호로 사용하고, 'BRX<16>'을 활성화 플래그 신호로 사용한다. 여기서, 명령 플래그 신호(BRX<17>)는 스테이트 머신(63)의 인에이블(enable) 신호로 사용되며, 활성화 플래그 신호(ACTIVE Flag)는 DRAM 소자에서 동작신호로 사용되는 RAS/DM 신호로 사용된다. 참고로, 'RAS'는 DRAM 전체를 제어하는 칩 인에이블(chip enable) 신호로서, DRAM 동작의 초기 신호이다.
입력신호 상태 판별부(64)는 뱅크 선택부(65)로부터 18개의 뱅크 유효정보신호(BRX<0:17>)를 입력받고, 입력받은 18비트의 뱅크 유효정보신호(BRX<0:17>)가 정보, 주소 또는 명령신호인지를 판별한다. 구체적으로, 입력신호 상태 판별부(64)는 18비트의 뱅크 유효정보신호(BRX<0:17>) 중 최상위 비트인 명령 플래그 신호(BRX<17>)의 상태(status)('0' 또는 '1')를 보고, 17번째 비트(BRX<16>)를 제외한 나머지 16비트의 신호(BRX<0:15>)가 정보, 주소 또는 명령신호인지를 판별하게 된다. 이때, 명령 플래그 신호(BRX<17>)의 상태에 따라 나머지 16비트의 신호(BRX<0:15>)가 정보신호가 아닌 것으로 판명되면, 18개의 신호(BRX<0:17>)를 스 테이트 머신(63)으로 출력한다. 그렇지 않고, 정보신호인 경우 16비트의 신호(BRX<0:15>)를 병렬화부(61)로 출력한다.
스테이트 머신(63)은 입력신호 상태 판별부(64)로부터 전송된 18비트의 뱅크 유효정보신호(BRX<0:17>)를 입력받고, 이 신호를 이용하여 DRAM의 동작을 제어하는 주소/명령신호(add/con)를 출력한다. 여기서, 주소/명령신호(add/con)는 내부 활성화 명령 신호(ACT), 내부 비활성화 명령 신호(PCG), 내부 읽기 명령 신호(READ), 내부 쓰기 명령 신호(WRITE) 등의 내부 명령신호와, 행 주소(XADD), 열 주소(YADD) 등의 내부 주소 신호와, 입력정보 스트로브(strobe) 신호(DSTROBE16<0:3>, DSTROBE64), 제어신호(DRVEN_P<0:3>), 파이프 입력 스트로브(pipe in strobe) 신호(PINSTROBE) 및 파이프 출력 제어신호(POUT<0:3>) 등의 내부 제어신호를 생성하여 출력한다.
상기에서 설명한 동작을 갖는 스테이트 머신(63)의 구성의 일례가 도 6에 도시되었다. 도 6에 도시된 바와 같이, 스테이트 머신(63)은 명령 생성부(631)와, 입력정보 스트로브(strobe) 생성부(632)와, 행 주소 생성부(632)와, 열 주소 생성부(634)와, 읽기 정보 파이프(pipe) 제어부(235)와, 정보 출력 제어부(236)를 구비한다.
명령 생성부(631)는 뱅크 유효정보신호(BRX<0:17>) 중 최상위 비트인 'BRX<17>'에 응답하여 인에이블되고, 다른 비트들(BRX<0:15>)을 디코딩(decoding)하여 내부 활성화 명령 신호(ACT), 내부 비활성화 명령 신호(PCG), 내부 읽기 명령 신호(READ), 내부 쓰기 명령 신호(WRITE) 등의 내부 명령신호를 생성한다. 이러한 명령 생성부(631)는 'n'(자연수)개의 디지털(digital) 신호를 입력받아 2n 개의 디지털 신호를 생성하는 디코더로 이루어진다.
입력정보 스토로브 생성부(632)는 뱅크 유효정보신호(BRX<0:17>) 중 최상위 비트인 'BRX<17>'와 쓰기 명령 신호(WRITE)에 응답하여 입력정보 스트로브 신호(DSTROBE16<0:3>, DSTROBE64)를 생성한다. 여기서, 입력정보 스트로브 신호(DSTROBE16<0:3>, DSTROBE64)는 병렬화부(61)의 동작을 제어하는 제어신호로 사용된다.
행 주소 생성부(633)는 내부 활성화 명령 신호(ACT)에 응답(동기)하여 뱅크 유효정보신호(BRX<0:m>)(여기서, m은 자연수)를 행 주소(XADD<0:m>)로 생성하여 출력한다.
열 주소 생성부(634)는 쓰기 명령 신호(WRITE)와 읽기 명령 신호(READ)에 응답하여 뱅크 유효정보신호(BRX<0:n>)(여기서, n은 자연수)를 열 주소(YADD<0:n>)로 생성하여 출력한다.
읽기정보 파이프 제어부(635)는 읽기 명령 신호(READ)에 응답하여 파이프 입력 스트로브 신호(PINSTROBE)와, 파이프 출력 제어신호(POUT<0:3>)를 생성하여 출력한다.
정보출력 제어부(636)는 읽기 명령 신호(READ)에 응답하여 뱅크 선택 신호(Pi_BK<0:7>)-동도면에서는 일례로 뱅크(BANK0)를 선택하기 위한 신호로 특정하여 'BK0_P<0:3>'으로 표시-를 이용하여 제어신호(DRVEN_P<0:3>)를 생성하여 출력한 다. 여기서, 제어신호(DRVEN_P<0:3>)는 포트 선택부(66)의 동작을 제어하기 위한 제어신호로 사용된다.
한편, 병렬화부(61)는 신호 상태 판별부(64)로부터 전송된 뱅크 유효정보신호(BRX<0:15>)를 병렬화하여 64비트의 병렬화된 신호를 출력한다. 즉, 입력신호 상태 판별부(64)로부터 전송된 신호(BRX<0:15>)는 이미 병렬화된 신호 형태로 입력되지만, 뱅크(BANK0~BANK7)의 메모리 셀 영역에서 64비트로 정보를 처리(쓰기 또는 읽기 동작 수행)하기 때문에 16비트 정보를 64비트 정보로 변환시켜야할 필요가 있다.
직렬화부(62)는 파이프 입력 스트로브 신호(PINSTROBE)와, 파이프 출력 제어신호(POUT<0:3>)에 응답하여 뱅크의 정보버스와 연결된 64개의 정보 버스 감지 증폭기(DBSA)(14)로부터 출력되는 64비트의 정보신호를 16비트의 정보신호(DO<0:15>)로 직렬화하여 출력한다.
한편, 도 5에 도시된 바와 같이, 포트 선택부(66)는 직렬화부(62)로부터 16비트씩 출력되는 정보신호(DO<0:15>)를 순차적으로 입력받고, 포트/뱅크 선택 신호(P/B_select)에 의해 선택된 포트로 출력 유효정보신호(Pi_data<0:15>)를 출력한다.
이러한 포트 선택부(66)는 디먹스(DEMUX)로 이루어지며, 각각의 디먹스(DEMUX)는 모든 포트(PORT0~PORT3)와 독립적으로 신호전송을 수행할 수 있도록 각 포트(PORT0~PORT3)별로 할당되어 있다. 또한, 각각의 디먹스(DEMUX)는 16비트 정보신호(DO<0:15>)를 처리하기 위하여 16개의 드라이버로 이루어진다.
드라이버 각각은 각 뱅크(BANK0~BANK7)로부터 포트(PORT0~PORT3)로 출력되는 신호는 제1 글로벌 데이터 버스(GIO_out)를 매개로 모든 뱅크(BANK0~BANK7)가 공유하도록 되어 있으므로 다른 뱅크에 영향을 주지 않도록 하기 위하여 3상 버퍼(tri-state buffer)로 이루어지는 것이 바람직하다.
이하, 상기와 같이 구성된 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 동작을 살펴본다.
도 7은 포트(PORT0~PORT3)로부터 뱅크(BANK0~BANK7)로의 신호(Pi_BK<0:7>, Pi_Rx<0:17>) 경로를 설명하기 위하여 도시한 도면이고, 도 8은 뱅크(BANK0~BANK7)로부터 포트(PORT0~PORT3)로의 신호(Pi_data<0:15>) 경로를 설명하기 위하여 도시한 도면이다. 한편, 도 7에서 'BKj_P<0:3>'(여기서, j는 0~7)는 뱅크 선택 신호, 'Pi_BK<0:7>'와 동일 신호로서 설명의 편의를 위해 그 표시를 달리하였다.
먼저, 포트(PORT0)로부터 뱅크(BANK1)로의 입력신호 경로를 설명하기로 한다.
도 7을 참조하면, 외부 장치로부터 수신 패드(Rx)를 통해 포트(PORT0)로 18비트의 입력신호(물리적 링크 코딩 비트 제외)가 직렬로 입력되면, 포트(PORT0)는 18비트의 입력신호를 26비트의 유효한 신호로 변환하여 제2 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이때, 제2 글로벌 데이터 버스(GIO_in)는 제2 로컬 데이터 버스(LIO_Bin)(도 1참조)를 통해 뱅크(BANK1) 뿐만 아니라, 나머지 뱅크(BANK0, BANK2~BANK7)와 연결된 상태이기 때문에 26비트 유효신호는 제2 로컬 데이터 버스(LIO_Bin)를 통해 모든 뱅크(BANK0~BANK7)의 뱅크 선택부(65)(도 5참조) 로 전달된다.
포트(PORT0)로부터 전달되는 26비트 유효신호, 특히 입력유효정보신호(P0_RX<0:17>)는 뱅크(BANK1)로만 전달되어야 할 신호이기 때문에 뱅크(BANK1)를 제외한 나머지 뱅크(BANK0, BANK2~BANK7)로 전달되는 것을 차단하여야할 필요가 있다. 이처럼, 뱅크(BANK1)를 제외한 나머지 뱅크(BANK0, BANK2~BANK7)로 입력유효정보신호(P0_RX<0:17>)가 전달되는 것을 차단하기 위한 신호로서 뱅크 선택 신호(P0_BK<0:7>)가 사용된다.
뱅크 선택 신호(P0_BK<0:7>)는 입력유효정보신호(P0_RX<0:17>)와 함께 포트(PORT0)로부터 제공되는 26비트 유효신호를 구성한다. 이러한 뱅크 선택 신호(P0_BK<0:7>)는 입력유효정보신호(P0_RX<0:17>)와 함께 제2 글로벌 데이터 버스(GIO_in)를 매개로 뱅크(BANK1)의 뱅크 선택부(65), 예컨대 먹스로 입력되어 동작을 제어한다.
뱅크(BANK1)의 입력신호 전송을 담당하는 뱅크 선택부(65)는 뱅크 선택 신호(P0_BK<0:7>), 즉 'BK1_P<0:3>'에 의해 동작(인에이블)되어 제2 글로벌 데이터 버스(GIO_in)를 매개로 입력되는 입력유효정보신호(P0_RX<0:17>)를 수신하여 뱅크(BANK1)로 전달하게 된다. 이때, 나머지 뱅크 선택 신호(BK0_P<0:3>, BK2_P<0:3>~BK7_P<0:3>)는 비활성화(논리 하이 또는 논리 로우 상태)되기 때문에 나머지 뱅크(BANK0, BANK2~BANK7)의 뱅크 선택부(65)는 동작(인에이블)되지 않게 되어 입력유효정보신호(P0_RX<0:17>)는 뱅크(BANK0, BANK2~BANK7)로 전달되지 않게 된다.
다음으로, 뱅크(BANK1)으로부터 포트(PORT0)로의 출력신호 경로를 설명하기로 한다.
도 8을 참조하면, 뱅크(BANK1)로부터 출력되는 64비트의 정보신호는 뱅크 제어부(BC1)의 직렬화부(62)를 통해 16비트 정보신호(DO<0:15>)로 직렬화되어 포트 선택부(66), 예컨대 디먹스로 출력된다. 디먹스는 제어신호(DRVEN_P<0:3>) 중 활성화된 제어신호(DRVEN_P<0>)에 응답하여 정보신호(DO<0:15>)를 출력유효정보신호(P0_data<0:15>)로 하여 제1 글로벌 데이터 버스(GIO_out)로 실어 보낸다.
제1 글로벌 데이터 버스(GIO_out)로 전달된 출력유효정보신호(P0_data<0:15>)는 제3 로컬 데이터 버스(LIO_P1)를 매개로 하여 포트(PORT0)로 전달된다.
다음으로, 멀티 포트 메모리 소자의 정상(normal)적인 읽기 동작을 설명하기로 한다. 여기서, 정상적인 읽기 동작은 해당 뱅크의 특정 주소로부터 정보를 가져오는 동작이다.
도 1을 참조하면, 수신 패드(Rx)를 매개로 읽기 동작에 해당하는 입력신호(도 4의 (d) 및 (e) 참조)가 직렬로 포트(PORT0)로 입력되면, 포트(PORT0)는 직렬로 입력되는 입력신호를 병렬화부(411)를 통해 병렬화한 후 26비트의 유효신호로 변환하여 출력한다.
포트(PORT0)로부터 출력되는 26비트의 유효신호는 제2 글로벌 데이터 버스(GIO_in)을 통해 뱅크(BANK1)를 담당하고 있는 뱅크 제어부(BC1)의 뱅크 선택부(65)로 입력된다. 이때, 뱅크 제어부(BC1)의 뱅크 선택부(65)는 모든 제2 글로벌 데이터 버스(GIO_in)와 제2 로컬 데이터 버스(LIO_Bin)를 통해 연결되어 있기 때문에 포트(PORT0)를 포함한 나머지 포트(PORT1~PORT3)로부터도 신호를 전송받게 된다.
이에 따라, 각 포트(PORT0~PORT3)로부터 입력되는 26비트의 유효신호에는 뱅크를 선택하기 위해 8비트 뱅크 선택 신호(Pi_BK<0:7>)가 포함되어 있으며, 이 뱅크 선택 신호(Pi_BK<0:7>)를 이용하여 해당 뱅크를 선택하게 된다. 여기서는 뱅크 선택 신호(P0_BK<1>)만이 활성화되어 있기 때문에 뱅크(BANK1)의 뱅크 제어부(BC1)에서는 나머지 포트(PORT1~PORT3)로부터 전달된 각각의 26비트 신호-유효신호는 아님-는 입력받지 않고, 포트(PORT0)로부터 입력되는 입력유효정보신호(P0_RX<0:17>)만 입력받게 된다.
뱅크 제어부(BC1)의 스테이트 머신(63)은 입력유효정보신호(P0_RX<0:17>)를 이용하여 내부 활성화 신호(ACT)와 읽기 명령 신호(READ)를 활성화하고, 활성화된 내부 활성화 신호(ACT)와 읽기 명령 신호(READ)를 이용하여 행/열 주소 생성부(633, 634)를 통해 뱅크(BANK1)의 행/열 주소(XADD, YADD)를 생성하고, 읽기 정보 파이프 제어부(635)를 통해 파이프 입력 스트로브 신호(PINSTROBE)와 파이프 출력 제어신호(POUT)를 활성화하고, 정보 출력 제어부(636)를 통해 제어신호(DRVEN_P)를 활성화하여 출력한다.
뱅크 제어부(BC1)로부터 입력되는 읽기 명령 신호(READ)에 응답하여 해당 열 주소(YADD)에 따라 뱅크(BANK1)로부터 64개의 정보가 정보 라인을 매개로 정보 버스 감지 증폭기(DBSA)(여기서는 64개)를 통해 각각 증폭되어 직렬화부(62)로 출력 된다.
직렬화부(62)로 입력된 64비트 출력신호는 파이프 입력 스트로브 신호(PINSTROBE)와 파이프 출력 제어신호(POUT)에 응답하여 16비트로 직렬화되어 출력된다. 즉, 직렬화부(62)는 64비트 출력신호가 입력되면 이 신호를 16비트씩 4단위의 직렬화된 신호로 변환 및 임시 저장한 후 순차적으로 16비트씩 포트 선택부(66)로 출력한다.
포트 선택부(66)는 직렬화부(62)로부터 입력된 정보신호(DO<0:15>)를 제어신호(DRVEN_P<0:3>)-제어신호(DRVEN_P<0:3>)는 도 5에 도시된 바와 같이 뱅크 선택 신호(BK0_P<0:3>)에 대응되는 신호-에 응답하여 제1 글로벌 데이터 버스(GIO_out)를 매개로 선택된 포트(PORT0)로 16비트씩 출력유효정보신호(P0_data<0:15>)를 순차적으로 출력하게 된다.
포트(PORT0)는 도 3에 도시된 바와 같이 제1 글로벌 데이터 버스(GIO_out)를 통해 순차적으로 16비트씩 출력된 출력유효정보신호(P0_data<0:15>)를 병렬로 입력받은 후 직렬화부(421)를 통해 직렬화하여 송신 패드(Tx)를 통해 해당 외부 장치로 송신하게 된다.
다음으로, 멀티 포트 메모리 소자의 정상(normal)적인 쓰기 동작을 설명하기로 한다. 여기서, 정상적인 쓰기 동작은 해당 뱅크의 특정 주소로부터 정보를 가져오는 동작으로서, 수신 패드(Rx)로부터 4 프레임의 입력신호를 입력받게 된다. 이때, 첫 번째 프레임은 명령신호(이하, 명령 프레임이라 함)(도 4의 (b) 참조)에 해당하고, 나머지 3개의 프레임은 정보신호(이하, 정보 프레임이라 함)(도 4의 (c) 참조)에 해당하는 것으로서 각각 16비트씩 총 64비트가 된다.
도 1을 참조하면, 수신 패드(Rx)를 매개로 쓰기 동작에 해당하는 명령 프레임과 정보 프레임이 연속적으로 포트(PORT0)로 입력되면, 포트(PORT0)는 직렬로 입력되는 각 프레임 신호를 병렬화부(411)를 통해 병렬화한 후 26비트의 유효신호로 변환하여 출력한다.
포트(PORT0)로부터 출력되는 26비트의 유효신호는 제2 글로벌 데이터 버스(GIO_in)를 통해 뱅크(BANK1)를 담당하고 있는 뱅크 제어부(BC1)의 뱅크 선택부(65)로 입력된다. 이때, 뱅크 제어부(BC1)의 뱅크 선택부(65)는 모든 제2 글로벌 데이터 버스(GIO_in)와 제2 로컬 데이터 버스(LIO_Bin)를 통해 연결되어 있기 때문에 포트(PORT0)를 포함한 나머지 포트(PORT1~PORT3)로부터도 신호를 전송받게 된다.
이에 따라, 각 포트(PORT0~PORT3)로부터 입력되는 26비트의 유효신호에는 뱅크를 선택하기 위해 8비트 뱅크 선택 신호(Pi_BK<0:7>)가 포함되어 있으며, 이 뱅크 선택 신호(Pi_BK<0:7>)를 이용하여 해당 뱅크를 선택하게 된다. 여기서는 뱅크 선택 신호(P0_BK<1>)만이 활성화되어 있기 때문에 뱅크(BANK1)의 뱅크 제어부(BC1)에서는 나머지 포트(PORT1~PORT3)로부터 전달된 각각의 26비트 신호-유효신호는 아님-는 입력받지 않고, 포트(PORT0)로부터 입력되는 입력유효정보신호(P0_RX<0:17>)만 입력받게 된다.
뱅크 제어부(BC1)의 스테이트 머신(63)은 입력유효정보신호(P0_RX<0:17>)(명령 프레임 신호에 해당)를 이용하여 내부 활성화 신호(ACT)와 쓰기 명령 신 호(WRITE)를 활성화하고, 뱅크 유효정보신호(BRX<17>)에 응답하여 활성화된 내부 활성화 신호(ACT)와 쓰기 명령 신호(WRTE)를 이용하여 행/열 주소 생성부(633, 634)를 통해 뱅크(BANK1)의 행/열 주소(XADD, YADD)를 생성하고, 입력 정보 스트로브 생성부(632)를 통해 입력정보 스트로브 신호(DSTROBE16<0:3>, DSTROBE16<0:3>)를 활성화하여 출력한다.
이런 상태에서, 연속적으로 들어오는 나머지 정보 프레임(3개의 프레임) 신호의 입력유효정보신호(P0_RX<0:17>) 중 유효정보신호에 해당하는 16비트의 뱅크 유효정보신호(BRX<0:15>)를 병렬화부(61)(도 6참조)를 통해 64비트(16×4)로 병렬화된 후 동시에 쓰기 드라이버(W/D)를 통해 뱅크(BANK1)의 메모리 셀 어레이(10)에 쓰여지게 된다.
상기에서 설명한 바와 같이, 쓰기 동작시 하나의 뱅크로 4개의 프레임(명령 프레임 및 정보 프레임 포함)의 신호가 연속적으로 입력되면 64개의 정보가 동시에 메모리 셀에 쓰여지게 되는데, 4개의 프레임이 모두 입력되기도 전에 다른 명령이 수행되면(인터럽트(interrupt) 동작), 그때까지 들어온 정보만을 메모리 셀에 쓰게 된다.
이러한 구조를 갖는 멀티 포트 메모리 소자를 테스트하기 위해서는 반드시 고속 직렬 입/출력 인터페이스를 하는 포트(PORT0~PORT3)를 매개로 테스트를 수행해야만 한다. 그러나, 이러한 테스트 방법은 DRAM 테스트 장비에서 포트(PORT0~PORT3)에서의 고속 직렬 입/출력 인터페이스를 지원할 수 없거나, 포트(PORT0~PORT3) 내의 로직(logic) 소자(도 3참조)의 오류로 인해 내부 DRAM 코아 테스트를 제대로 할 수 없는 경우에는 사용할 수 없다. 이러한 문제를 사전에 극복하기 위해서는 멀티 포트 메모리 소자 내에 포트(PORT0~PORT3)와는 독립적으로, 그리고 DRAM 테스트 장비에서 지원 가능한 동작으로 수행할 수 있는 구조를 제공해야 한다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로, 멀티 포트 메모리 소자의 테스트 모드시 내부의 포트를 경유하지 않고 DRAM 테스트를 안정적으로 수행할 수 있는 멀티 포트 메모리 소자를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 외부 장치와 직렬 입/출력 인터페이스를 지원하는 다수의 포트와, 상기 포트와 병렬로 정보 송수신을 수행하는 다수의 뱅크와, 상기 뱅크와 상기 포트 간에 정보 송수신을 지원하는 다수의 글로벌 데이터 버스를 구비한 멀티 포트 메모리 소자에 있어서, 상기 뱅크의 코어 영역을 테스트하기 위한 테스트 모드시 다수의 패드로부터 상기 포트로 입력되는 테스트 신호와 입력 정보신호를 상기 포트를 경유하지 않고 바이패스시켜 상기 글로벌 데이터 버스를 통해 상기 뱅크로 전달하고, 상기 테스트 신호에 대응하여 상기 뱅크로부터 출력된 출력 정보신호를 상기 글로벌 데이터 버스를 통해 상기 패드로 출력하는 테스트 입/출력 제어부를 구비한 멀티 포트 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 다수의 송수신 패드와, 다수의 테스트 패드와, 상기 송수신 패드를 매개로 외부 장치와 직렬로 정보 송수신을 수행하는 다수의 포트와, 메모리 코어 영역을 구비하고, 상기 포트와 정보 송수신을 수행하는 다수의 뱅크와, 상기 포트와 상기 뱅크 간에 정보 송수신을 지원하는 다수의 글로벌 데이터 버스와, 상기 메모리 코어 영역의 테스트 모드시 인에이블되는 테스트 인에이블 신호에 응답하여 상기 송수신 패드로부터 입력되는 테스트 신호를 상기 포트를 경유하지 않고 상기 글로벌 데이터 버스로 바이패스시키는 테스트 신호 입/출력 전송수단과, 상기 테스트 인에이블 신호에 응답하여 상기 테스트 패드로부터 입력되는 입력 정보신호를 상기 포트를 경유하지 않고 상기 글로벌 데이터 버스로 전송하거나, 상기 테스트 신호에 대응하여 상기 뱅크로부터 상기 글로벌 데이터 버스로 출력된 출력 정보신호를 상기 포트를 경유하지 않고 상기 테스트 패드로 출력하는 테스트 정보 입/출력 제어수단을 구비하는 멀티 포트 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 다수의 송수신 패드와, 다수의 테스트 패드와, 상기 송수신 패드를 매개로 외부 장치와 직렬로 정보 송수신을 수행하는 다수의 포트와, 메모리 코어 영역을 구비하고, 상기 포트와 정보 송수신을 수행하는 다수의 뱅크와, 상기 포트와 상기 뱅크 간에 정보 송수신을 지원하는 다수의 글로벌 데이터 버스와, 상기 메모리 코어 영역의 테스트 모드시 인에이블되는 테스트 인에이블 신호에 응답하여 상기 송수신 패드로부터 입력되는 테스트 신호를 상기 포트를 경유하지 않고 바이패스시켜 출력하는 제1 입/출력 제어수단과, 상기 테스트 인에이블 신호에 응답하여 입력되는 상기 테스트 신호와 상기 테스트 패드로부터 입력되는 입력 정보신호를 상기 글로벌 데이터 버스로 출력하거나, 상기 테스트 인에이블 신호에 응답하여 상기 뱅크로부터 상기 글로벌 데이터 버스를 통해 출력되는 출력 정보신호를 상기 포트를 경유하지 않고 바이패스시켜 출력하는 제2 입/출력 제어수단과, 상기 테스트 인에이블 신호에 응답하여 상기 제1 입/출력 제어수단을 통해 바이패스되어 입력된 상기 테스트 신호와 상기 입력 정보신호를 상기 제2 입/출력 제어수단으로 출력하거나, 상기 제2 입/출력 제어수단으로부터 바이패스되어 입력된 상기 출력 정보신호를 상기 테스트 패드로 출력하는 테스트 정보 입/출력 제어수단을 구비하는 멀티 포트 메모리 소자를 제공한다.
본 발명은 멀티 포트 메모리 소자의 DRAM 코아 테스트 모드(test mode)시 송수신 패드(TX, RX)(포트용 패드)로부터 입력되는 외부신호(명령(쓰기/읽기)신호/주소신호/제어신호)-DRAM 테스트 장비로부터 송수신 패드를 통해 제공됨-를 포트를 경유하지 않고 직접 글로벌 데이터 버스를 매개로 뱅크로 전달하여 DRAM 코아 테스트 동작을 수행하도록 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체 에 걸쳐서 동일한 참조번호(도면번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 9는 본 발명의 실시예1에 따른 멀티 포트 메모리 소자의 구조를 설명하기 위하여 도시한 개념도이다. 여기서는 설명의 편의를 위해 정상 모드(normal mode)에서의 동작은 전술한 내용으로 대신하기로 하고, 테스트 모드에 관련하여서만 설명하기로 한다.
도 9를 참조하면, 본 발명의 실시예1에 따른 멀티 포트 메모리 소자는 DRAM 코아 영역을 테스트하기 위한 테스트 모드시 활성화되는 테스트 인에이블(enable) 신호(MREb)에 응답하여 각 송수신 패드(TX0~TX3, RX0~RX3)를 매개로 포트(PORT0~PORT3)로 각각 입력되는 외부신호(명령/주소/제어)(이하, 테스트 신호라 함)를 바이패스(by-pass)시켜 제1 글로벌 데이터 버스(GIO_in)로 전달하는 다수의 테스트 신호 전송부(101~104)와, 테스트 인에이블 신호(MREb)에 응답하여 테스트 전용 패드(DQ0, DQ1)로 입력되는 테스트 정보신호-쓰기 동작시 뱅크에 쓰여지는 정보신호-를 제1 글로벌 데이터 버스(GIO_in)로 전달하는 테스트 정보 입/출력 제어부(105)를 구비한다.
테스트 신호 전송부(101~104)는 테스트 신호(MREb)에 응답하여 송수신 패드(TX0~TX3, RX0~RX3)로부터 입력되는 테스트 신호를 입력받는 입력 드라이버(미도시)와, 상기 입력 드라이버를 통해 입력된 테스트 신호를 제1 글로벌 데이터 버스(GIO_in)로 실어 보내기 위한 출력 드라이버(미도시)로 이루어진다. 이때, 테스 트 신호는 테스트 모드시 쓰기 명령 또는 읽기 명령신호와, 뱅크를 선택하기 위한 뱅크 정보신호를 포함하는 신호로 송수신 패드(TX0~TX3, RX0~RX3)로 병렬로 입력된다.
테스트 정보 입/출력 제어부(105)는 테스트 인에이블 신호(MREb)에 응답하여 테스트 전용 정보 입출력 패드(DQ0, DQ1)(이하, 테스트 패드라 함)를 매개로 입력되는 정보신호를 제1 글로벌 데이터 버스(GIO_in)로 실어 보내고, 테스트 신호의 읽기 명령신호에 응답하여 뱅크(BANK0~BANK7) 중 선택된 해당 뱅크로부터 제2 글로벌 데이터 버스(GIO_out)를 매개로 출력되는 정보신호를 테스트 패드(DQ0, DQ1)로 출력한다.
이를 위해, 테스트 정보 입/출력 제어부(105)는 테스트 패드(DQ0, DQ1)로부터 입력되는 정보신호(이하, 입력 정보신호라 함)를 수신하거나, 제2 글로벌 데이터 버스(GIO_out)를 통해 입력되는 정보신호(이하, 출력 정보신호라 함)를 수신하기 위한 입력 드라이버와, 입력 정보신호를 제1 글로벌 데이터 버스(GIO_in)로 실어 보내거나, 제2 글로벌 데이터 버스(GIO_out)를 통해 출력되는 출력 정보신호를 테스트 패드(DQ0, DQ1)로 출력하기 위한 출력 드라이버와, 테스트 인에이블 신호(MREb)에 응답하여 상기 입력 드라이버와 출력 드라이버를 제어하기 위한 제어부(미도시)를 구비한다.
정보 입/출력 제어부(105)의 제어부는 테스트 신호(MREb) 및 별도의 외부 패드로부터 독립적으로 입력되는 제어신호에 의해 디코딩된 제어신호에 의해 응답하여 입출력 드라이버를 제어하여 테스트 패드(DQ0, DQ1)로 입출력되는 정보신호를 제어한다.
한편, 제1 글로벌 데이터 버스(GIO_in)는 뱅크(BANK0~BANK7)에 정보를 쓰기위한 전용 버스로서, 테스트 모드시 송수신 패드(TX0~TX3, RX0~RX3)를 매개로 외부 핀(미도시)으로부터 병렬로 입력되는 테스트 신호와, 테스트 패드(DQ0, DQ1)를 매개로 입력되는 입력 정보신호를 뱅크(BANK0~BANK7)로 독립적으로 전달한다. 이때, 테스트 신호는 제1 글로벌 데이터 버스(GIO_in)(각 라인은 26개로 구성됨) 중 포트(PORT0)에 할당된 첫 번째 라인으로 전송되고, 입력 정보신호는 두 번째 라인으로 전송되도록 한다. 이는 테스트 모드시 송수신 패드(TX0~TX3, RX0~RX3)와 테스트 패드(DQ0, DQ1)로 신호가 동시에 입력되는 바, 서로 동일 버스 라인으로 전송되는 경우 충돌이 발생되기 때문이다. 이에 따라, 제1 글로벌 데이터 버스(GIO_in) 중 첫 번째 라인은 테스트용 제1 로컬 데이터 버스(LIO_Bin0~LIO_Bin3)를 매개로 테스트 신호 전송부(101~104)의 출력 드라이버와 연결되고, 두 번째 라인은 테스트용 제2 로컬 데이터 버스(LIO_DQin)를 매개로 정보 입/출력 제어부(105)의 출력 드라이버와 연결된다.
제2 글로벌 데이터 버스(GIO_out)는 테스트 신호에 응답하여 뱅크(BANK0~BANK7)로부터 읽혀진 출력 정보신호를 정보 입/출력 제어부(105)로 전달하기 위한 읽기 전용 버스로서, 테스트 모드시 뱅크(BANK0~BANK7)로부터 읽혀진 출력 정보신호를 정보 입/출력 제어부(105)의 입력 드라이버로 전달한다. 이를 위해, 제2 글로벌 데이터 버스(GIO_out)는 각각 제3 로컬 데이터 버스(LIO_DQout)와 연결된다. 제3 로컬 데이터 버스(LIO_DQout)는 제2 글로벌 데이터 버스(GIO_out)로부터 출력 정보신호를 입력받아 테스트 정보 입/출력 제어부(105)의 입력 드라이버로 전송하게 된다.
이하, 상기와 같이 구성된 본 발명의 실시예1에 따른 멀티 포트 메모리 소자의 테스트 모드시 쓰기 및 읽기 동작을 도 9를 참조하여 구체적으로 설명하기로 한다.
먼저, 쓰기 동작을 설명하면 다음과 같다.
테스트 모드시 테스트 인에이블 신호(MREb)는 논리 로우(LOW, '0') 상태로 유지된다. 이때, 테스트 인에이블 신호(MREb)는 송수신 패드(TX0~TX3, RX0~RX3)를 제외한 별도로 구비된 다른 패드(미도시)를 통해 입력된다. 또한, 테스트 신호는 송수신 패드(TX0~TX3, RX0~RX3)를 통해 입력되고, 입력 정보신호는 테스트 패드(DQ0, DQ1)를 통해 입력된다.
테스트 신호 전송부(101~104)는 테스트 인에이블 신호(MREb)에 응답하여 송수신 패드(TX0~TX3, RX0~RX3)를 통해 입력되는 테스트 신호를 바이패스시켜 제1 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이때, 포트(PORT0~PORT3)는 테스트 인에이블 신호(MREb)가 논리 로우 상태인 경우 비동작-테스트 신호를 입력받지 않는 상태-되도록 설계되어 있으며, 정상 동작시 테스트 인에이블 신호(MREb)가 논리 하이(HIGH, '1') 상태인 경우 동작-테스트 신호를 입력받는 상태-되도록 설계되어 있다.
한편, 정보 입/출력 제어부(105)는 테스트 인에이블 신호(MREb)에 응답하여 테스트 패드(DQ0, DQ1)로부터 입력 정보신호를 입력받아 제1 글로벌 데이터 버 스(GIO_in)로 실어 보낸다. 이때, 정보 입/출력 제어부(105)는 입력 정보신호가 2개의 테스트 패드(DQ0, DQ1)로만 입력되기 때문에 16비트를 입력받고자 하는 경우 각 패드 당 각각 8비트씩 직렬로 정보신호를 연속적으로 입력받아 전달하게 된다. 여기서, 테스트 패드의 개수는 적절히 변경될 수 있으며, 2개, 4개, 8개 또는 16개로 확장시킬 수 있다.
뱅크(BANK0~BANK7)는 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호와 입력 정보신호를 각각 입력받는다. 이때, 테스트 신호에는 뱅크(BANK0~BANK7)를 선택하기 위한 뱅크 정보를 포함하고 있는 바, 뱅크(BANK0~BANK7) 중 해당 뱅크를 담당하고 있는 뱅크 제어부(도 5참조)는 이러한 테스트 신호를 입력받고, 테스트 신호에 포함된 뱅크 정보를 이용하여 현재 제1 글로벌 데이터 버스(GIO_in)를 통해 전송되는 테스트 신호가 자신이 담당하는 뱅크의 테스트 신호인지를 판단한다.
뱅크는 담당 뱅크 제어부의 판단 결과, 현재 입력되는 테스트 신호가 자신을 테스트하기 위한 테스트 신호인 경우 현재 입력되는 테스트 신호를 입력받아 테스트 신호의 명령, 예컨대 쓰기 명령신호에 대응하는 동작을 수행하게 된다. 예컨대, 테스트 신호에 포함된 명령신호를 디코딩하여 내부 활성화 신호(ACT)와 쓰기 명령 신호(WRITE)를 활성화하고, 이렇게 활성화된 신호들을 이용하여 뱅크의 행/열 주소를 생성한다.
한편, 뱅크는 담당 뱅크 제어부의 제어에 따라 제1 글로벌 데이터 버스(GIO_in)에 실어진 입력 정보신호를 입력받아 해당 행/열 주소의 메모리 셀에 쓰 게 된다.
다음으로, 읽기 동작을 설명하면 다음과 같다.
테스트 모드시 읽기 동작은 쓰기 동작과 거의 비슷한 동작으로 이루어진다. 다만, 읽기 동작시에는 송수신 패드(TX0~TX3, RX0~RX3)로부터 읽기 명령신호에 해당하는 테스트 신호를 입력받고, 테스트 패드(DQ0, DQ1)로는 입력 정보신호를 입력받지 않는다.
테스트 신호는 제1 글로벌 데이터 버스(GIO_in)를 매개로 해당 뱅크로 전달되고, 뱅크로 전달된 테스트 신호의 읽기 명령신호에 응답하여 뱅크에 쓰여진 정보는 제2 글로벌 데이터 버스(GIO_out)를 매개로 테스트 정보 입/출력 제어부(105)로 출력된다.
테스트 정보 입/출력 제어부(105)는 테스트 신호(MREb)에 응답하여 제2 글로벌 데이터 버스(GIO_out)를 통해 전송되는 출력 정보신호를 테스트 패드(DQ0, DQ1)로 출력한다.
실시예2
도 10은 본 발명의 실시예2에 따른 멀티 포트 메모리 소자의 구조를 설명하기 위하여 도시한 개념도이다.
도 10에 도시된 바와 같이 본 발명의 실시예2에 따른 멀티 포트 메모리 소자는 실시예1에 따른 멀티 포트 메모리 소자와 뱅크, 포트, 글로벌 데이터 버스 및 패드 구성은 모두 동일하다. 다만, 실시예2에서는 포트와 송수신 패드, 그리고 포트와 글로벌 데이터 버스 사이에 바이패스를 위한 입/출력 제어부를 구비하는데 있 다.
구체적으로 설명하면 다음과 같다.
도 10을 참조하면, 본 발명의 실시예2에 따른 멀티 포트 메모리 소자는 테스트 모드시 활성화되는 테스트 인에이블 신호(MREb)에 응답하여 각 송수신 패드(TX0~TX3, RX0~RX3)를 매개로 포트(PORT0~PORT3)로 각각 입력되는 테스트 신호(Test_com)를 바이패스시키는 입/출력 제어부(121~124)(이하, 제1 입/출력 제어부라 함)와, 테스트 인에이블 신호(MREb)에 응답하여 제2 글로벌 데이터 버스(GIO_out)를 통해 포트(PORT0~PORT3)로 출력되는 뱅크(BANK0~BANK7)의 출력 정보신호(Test_dataout)를 바이패스시키는 입/출력 제어부(125~128)(이하, 제2 입/출력 제어부라 함)와, 테스트 인에이블 신호(MREb)에 응답하여 제1 입/출력 제어부(121~124)에 의해 바이패스된 테스트 신호(Test_com)를 제1 글로벌 데이터 버스(GIO_in)로 실어보내고, 제2 입/출력 제어부(125~128)에 의해 바이패스된 출력 정보신호(Test_dataout)를 테스트 패드(DQi)(여기서, i는 0~4)로 출력하는 테스트 정보 입/출력 제어부(130)를 구비한다.
제1 입/출력 제어부(121~124)는 테스트 인에이블 신호(MREb)에 응답하여 송수신 패드(TX0~TX3, RX0~RX3)를 매개로 입력되는 테스트 신호(Test_com)를 테스트 정보 입/출력 제어부(130)로 전송(바이패스)한다. 이를 위해, 제1 입/출력 제어부(121~124)는 도 11에 도시된 바와 같이 2개의 3상 버퍼(tri-state buffer)(TB1, TB2)를 구비한다.
도 12는 3상 버퍼(TB2)의 일례가 도시되었다. 물론, 다른 3상 버퍼(TB1)도 동일한 구성을 갖는다.
도 12를 참조하면, 3상 버퍼(TB2)는 4개의 반전부(inverter)(INV1~INV4)와, 1개의 부정 논리합 게이트(NOR gate)(NOR)와, 1개의 부정 논리곱 게이트(NAND gate)(NAND)와, 그리고 CMOS(Complementary Metal-Oxide Semiconductor)로 이루어지는 풀-업(pull-up) 및 풀-다운(pull-down) 트랜지스터(transitor)(PM, NM)로 이루어진다.
이러한 구성을 갖는 3상 버퍼(TB2)는 테스트 인에이블 신호(MREb)가 논리 로우 상태(테스트 모드로 진입)인 경우 고저항(high impedance) 상태가 되고, 이에 따라 송수신 패드(RXi)(여기서, i는 0~3)로 입력되는 테스트 신호(Test_com)는 3상 버퍼(TB2)로 입력되지 못하고, 바이패스되어 테스트 정보 입/출력 제어부(130)로 출력된다.
제2 입/출력 제어부(125~128)는 테스트 인에이블 신호(MREb)에 응답하여 제2 글로벌 데이터 버스(GIO_out)를 매개로 입력되는 출력 정보신호(Test_dataout)를 테스트 정보 입/출력 제어부(130)로 전송한다. 이를 위해, 제2 입/출력 제어부(121~124)는 도 13에 도시된 바와 같이 1개의 3상 버퍼(TB3)와, 1개의 먹스(muliflexer, MUX)를 구비한다.
3상 버퍼(TB3)의 구성은 도 12에 도시된 구성과 동일한 구성으로 이루어지며, 테스트 인에이블 신호(MREb)에 응답하여 제1 글로벌 데이터 버스(GIO_out)로부터 출력되는 출력 정보신호(Test_dataout)를 테스트 정보 입/출력 제어부(130)로 바이패스한다. 예컨대, 테스트 인에이블 신호(MREb)가 논리 로우 상태인 경우 고저 항 상태가 되어 출력 정보신호(Test_dataout)를 테스트 정보 입/출력 제어부(130)로 출력한다.
먹스(MUX)는 테스트 인에이블 신호(MREb)에 응답하여 포트(PORTi)(여기서, i는 0~3)로부터 입력되는 신호(정상 동작 모드시)와 테스트 정보 입/출력 제어부(130)로부터 입력되는 신호(Test_comd) 중 어느 하나의 신호를 선택하여 제1 글로벌 데이터 버스(GIO_in)로 출력한다. 예컨대, 먹스(MUX)는 테스트 인에이블 신호(MREb)가 논리 로우 상태인 경우 테스트 정보 입/출력 제어부(130)로부터 출력되는 신호를 선택하여 제1 글로벌 데이터 버스(GIO_in)로 출력한다. 이때, 테스트 정보 입/출력 제어부(130)로부터 출력되는 신호는 테스트 신호(Test_com) 및/또는 테스트 패드(DQi)로부터 입력되는 입력 정보신호(Test_datain)이다.
테스트 정보 입/출력 제어부(130)는 제1 입/출력 제어부(121~124)에 의해 송수신 패드(TX0~TX3, RX0~RX3)로부터 바이패스되어 입력되는 테스트 신호(Test_com)를 입력받아 디코딩하여 쓰기 또는 읽기 동작을 수행하기 위한 명령신호, 예컨대 쓰기 명령신호(WRITE), 읽기 명령신호(READ)를 생성하고, 테스트 신호(Test_com)와 입력 정보신호(Test_datain)를 제2 입/출력 제어부(125~128)로 출력한다. 또한, 테스트 정보 입/출력 제어부(130)는 테스트 패드(DQi)로부터 입력되는 입력 정보신호(Test_datain)를 출력한다.
이를 위해, 테스트 정보 입/출력 제어부(130)는 도 14에 도시된 바와 같이 명령 디코더(1301)와, 디먹스(demultiflexer, DEMUX)와, 먹스(multiflexer, MUX)와, 3상 버퍼(TB4)로 이루어진다.
명령 디코더(1301)는 테스트 인에이블 신호(MREb)에 응답하여 송수신 패드(TXi, RXi)로부터 입력되는 테스트 신호(Test_com)를 디코딩하여 내부 명령신호(WRITE, READ)를 출력한다. 또한, 테스트 신호(Test_com)와 입력 정보신호(Test_datain)를 버퍼링(buffering)하여 디먹스(DEMUX)로 출력한다. 이때, 명령 디코더(1031)는 외부 패드-송수신 패드와 테스트 패드는 아님-로부터 소정의 외부 제어신호(M<0:2>)를 입력받아 테스트 동작시 필요한 내부 명령신호를 생성할 수도 있으며, 이 외부 제어신호(M<0:2>)는 정상 동작 모드시 뱅크(8개) 선택신호로 이용되는 신호로 사용되기도 한다.
디먹스(DEMUX)는 쓰기 명령신호(WRITE)에 응답하여 명령 디코더(1031)로부터 출력되는 테스트 신호(Test_com)와 입력 정보신호(Test_datain)를 제2 입/출력 제어부(125~128)로 출력한다. 예컨대, 쓰기 명령신호(WRITE)가 논리 하이(읽기 명령신호(READ)는 논리 로우 상태)로 인에이블되는 경우 동작되어 명령 디코더(1301)로부터 출력되는 테스트 신호(Test_com)와 입력 정보신호(Test_datain)를 제2 입/출력 제어부(125~128)로 출력한다.
먹스(MUX)는 읽기 명령신호(READ)에 응답하여 제1 글로벌 데이터 버스(GIO_out)로부터 출력되는 출력 정보신호(Test_dataout)를 3상 버퍼(TB4)로 출력한다. 예컨대, 먹스(MUX)는 읽기 명령신호(READ)가 논리 하이(쓰기 명령신호(WRITE)는 논리 로우 상태)로 인에이블되는 경우 동작되어 제1 글로벌 데이터 버스(GIO_out)로부터 출력되는 출력 정보신호(Test_dataout)를 3상 버퍼(TB4)로 출력한다.
3상 버퍼(TB4)는 명령 디코더(1301)로부터 출력되는 제어신호(Cout)에 응답하여 먹스(MUX)로부터 출력되는 출력 정보신호(Test_dataout)를 테스트 패드(DQi)로 출력하거나, 테스트 패드(DQi)로부터 출력되는 입력 정보신호(Test_datain)를 명령 디코더(1301)로 바이패스 시킨다. 예컨대, 제어신호(Cout)가 논리 하이 상태로 입력되면, 먹스(MUX)로부터 출력되는 출력 정보신호(Test_dataout)를 테스트 패드(DQi)로 출력하고, 그 반대로 논리 로우 상태로 입력되면, 테스트 패드(DQi)로부터 입력되는 입력 정보신호(Test_datain)를 명령 디코더(1301)로 바이패스 시킨다. 이때, 제어신호(Cout)는 쓰기 명령신호 또는 읽기 명령신호로 대신 사용할 수 있다.
이하, 상기와 같이 구성된 본 발명의 실시예2에 따른 멀티 포트 메모리 소자의 테스트 모드시 쓰기 및 읽기 동작을 도 10을 참조하여 구체적으로 설명하기로 한다.
먼저, 쓰기 동작을 설명하면 다음과 같다.
테스트 모드시 테스트 인에이블 신호(MREb)는 논리 로우(LOW, '0') 상태로 유지된다. 또한, 테스트 신호(Test_com)는 송수신 패드(TX0~TX3, RX0~RX3)를 통해 입력되고, 입력 정보신호(Test_datain)는 테스트 패드(DQi)를 통해 각각 입력된다.
제1 입/출력 제어부(121~124)는 테스트 인에이블 신호(MREb)에 응답하여 송수신 패드(TX0~TX3, RX0~RX3)를 통해 입력되는 테스트 신호(Test_com)를 바이패스시켜 테스트 정보 입/출력 제어부(130)로 전달한다. 이때, 제1 입/출력 제어부(121~124)는 테스트 인에이블 신호(MREb)가 논리 로우 상태인 경우 동작-테스트 신호를 입력받는 상태-되도록 설계되어 있으며, 정상 동작시 테스트 인에이블 신호(MREb)가 논리 하이 상태인 경우 비동작-테스트 신호를 입력받지 않는 상태-되도록 설계되어 있다.
테스트 정보 입/출력 제어부(130)는 테스트 인에이블 신호(MREb)에 응답하여 제1 입/출력 제어부(121~124)를 통해 바이패스된 테스트 신호(Test_com)를 입력받아 디코딩하여 내부 명령신호(WRITE, READ 등)를 생성한다. 그리고, 생성된 쓰기 명령신호(WRITE)에 응답하여 바이패스된 테스트 신호(Test_com)와 테스트 패드(DQi)로부터 입력되는 입력 정보신호(Test_datain)를 제2 입/출력 제어부(125~128)로 출력한다.
제2 입/출력 제어부(125~128)는 테스트 인에이블 신호(MREb)가 논리 로우 상태로 입력됨에 따라 동작하여 테스트 정보 입/출력 제어부(130)로부터 출력된 테스트 신호(Test_com)와 입력 정보신호(Test_datain)를 제1 글로벌 데이터 버스(GIO_in)로 실어 보낸다.
뱅크(BANK0~BANK7)는 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호(Test_com)와 입력 정보신호(Test_datain)를 각각 입력받고, 테스트 신호(Test_com)에 포함된 뱅크 정보를 이용하여 현재 제1 글로벌 데이터 버스(GIO_in)를 통해 전송되는 테스트 신호가 자신이 담당하는 뱅크의 테스트 신호인지를 판단한다.
뱅크는 담당 뱅크 제어부의 판단 결과, 현재 입력되는 테스트 신호가 자신을 테스트하기 위한 테스트 신호인 경우 현재 입력되는 테스트 신호를 입력받아 테스 트 신호의 명령, 예컨대 쓰기 명령신호에 대응하는 동작을 수행하게 된다. 예컨대, 테스트 신호에 포함된 명령신호를 디코딩하여 내부 활성화 신호(ACT)와 쓰기 명령 신호(WRITE)를 활성화하고, 이렇게 활성화된 신호들을 이용하여 뱅크의 행/열 주소를 생성한다.
한편, 뱅크는 담당 뱅크 제어부의 제어에 따라 제1 글로벌 데이터 버스(GIO_in)에 실어진 입력 정보신호를 입력받아 해당 행/열 주소의 메모리 셀에 쓰게 된다.
다음으로, 읽기 동작을 설명하면 다음과 같다.
테스트 모드시 읽기 동작은 쓰기 동작과 거의 비슷한 동작으로 이루어진다. 다만, 읽기 동작시에는 송수신 패드(TX0~TX3, RX0~RX3)로부터 읽기 명령신호에 해당하는 테스트 신호(Test_com)를 입력받고, 테스트 패드(DQi)로는 입력 정보신호(Test_datain)를 입력받지 않는다.
테스트 신호(Test_com)는 제1 글로벌 데이터 버스(GIO_in)를 매개로 해당 뱅크로 전달되고, 뱅크로 전달된 테스트 신호(Test_com)의 읽기 명령신호에 응답하여 뱅크에 쓰여진 정보, 즉 출력 정보신호(Test_dataout)는 제2 입/출력 제어부(125)에 의해 포트(PORT0~PORT3)로 전달되지 못하고 테스트 정보 입/출력 제어부(130)로 바이패스된다.
정보 입/출력 제어부(130)는 읽기 명령신호(READ)에 응답하여 제2 글로벌 데이터 버스(GIO_out)를 통해 전송되는 출력 정보신호를 테스트 패드(DQi)로 출력한다.
전술한 바와 같이, 본 발명의 실시예들에 따른 멀티 포트 메모리 소자는 4개의 포트, 8개의 뱅크, 16비트의 프레임 구조를 가지며, 64비트 프리-페치 동작을 수행하는 메모리 소자를 예로 든 것으로서, 이러한 설명이 본 발명의 범위를 한정짓지는 않는다. 또한, 도 1에 도시된 바와 같이 포트와 뱅크의 위치에 있어서도 제한을 두는 것이 아니며, 본 발명은 외부 장치와 포트 간 직렬로 정보 전송을 수행하고, 포트와 뱅크 간에는 병렬로 정보 전송을 수행하는 모든 멀티 포트 메모리 소자에 모두 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 테스트 모드시 고속 직렬 입/출력 동작을 수행하는 포트를 경유하지 않고 직접 뱅크에 접근하여 테스트 동작을 수행할 수 있도록 멀티 포트 메모리 소자를 구성함으로써 테스트 모드시 포트의 로직 소자에 기인한 오류-포트를 경유하는 경우 발생되는 오류-로부터 자유로운 테스트 동작을 수행할 수 있으며, 이를 통해 테스트 모드시 신뢰성을 향상시킬 수 있다.

Claims (19)

  1. 외부 장치와 직렬 입/출력 인터페이스를 지원하는 다수의 포트와, 상기 포트와 병렬로 정보 송수신을 수행하는 다수의 뱅크와, 상기 뱅크와 상기 포트 간에 정보 송수신을 지원하는 다수의 글로벌 데이터 버스를 구비한 멀티 포트 메모리 소자에 있어서,
    상기 뱅크의 코어 영역을 테스트하기 위한 테스트 모드시 다수의 패드로부터 상기 포트로 입력되는 테스트 신호와 입력 정보신호를 상기 포트를 경유하지 않고 바이패스시켜 상기 글로벌 데이터 버스를 통해 상기 뱅크로 전달하고, 상기 테스트 신호에 대응하여 상기 뱅크로부터 출력된 출력 정보신호를 상기 글로벌 데이터 버스를 통해 상기 패드로 출력하는 테스트 입/출력 제어부를 구비한 멀티 포트 메모리 소자.
  2. 제 1 항에 있어서,
    상기 패드는,
    상기 테스트 신호가 입력되는 송수신 패드; 및
    상기 입력 정보신호가 입력되고, 상기 출력 정보신호가 출력되는 테스트 패드
    로 이루어진 멀티 포트 메모리 소자.
  3. 제 2 항에 있어서,
    상기 테스트 신호는 상기 송수신 패드로 병렬로 입력되는 멀티 포트 메모리 소자.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 글로벌 데이터 버스는,
    상기 테스트 입/출력 제어부로부터 상기 테스트 신호와 상기 입력 정보신호가 입력되는 제1 데이터 버스; 및
    상기 테스트 입/출력 제어부로 상기 출력 정보신호가 출력되는 제2 데이터 버스
    로 이루어진 멀티 포트 메모리 소자.
  5. 다수의 송수신 패드;
    다수의 테스트 패드;
    상기 송수신 패드를 매개로 외부 장치와 직렬로 정보 송수신을 수행하는 다수의 포트;
    메모리 코어 영역을 구비하고, 상기 포트와 정보 송수신을 수행하는 다수의 뱅크;
    상기 포트와 상기 뱅크 간에 정보 송수신을 지원하는 다수의 글로벌 데이터 버스;
    상기 메모리 코어 영역의 테스트 모드시 인에이블되는 테스트 인에이블 신호에 응답하여 상기 송수신 패드로부터 입력되는 테스트 신호를 상기 포트를 경유하지 않고 상기 글로벌 데이터 버스로 바이패스시키는 테스트 신호 입/출력 전송수단; 및
    상기 테스트 인에이블 신호에 응답하여 상기 테스트 패드로부터 입력되는 입력 정보신호를 상기 포트를 경유하지 않고 상기 글로벌 데이터 버스로 전송하거나, 상기 테스트 신호에 대응하여 상기 뱅크로부터 상기 글로벌 데이터 버스로 출력된 출력 정보신호를 상기 포트를 경유하지 않고 상기 테스트 패드로 출력하는 테스트 정보 입/출력 제어수단
    을 구비하는 멀티 포트 메모리 소자.
  6. 제 5 항에 있어서,
    상기 테스트 신호는 상기 송수신 패드로 병렬로 입력되는 멀티 포트 메모리 소자.
  7. 제 6 항에 있어서,
    상기 포트는 상기 테스트 모드시 상기 테스트 인에이블 신호에 응답하여 상기 송수신 패드로부터 상기 테스트 신호가 입력되는 것을 차단하고, 상기 글로벌 데이터 버스로부터 상기 출력 정보신호가 입력되는 것을 차단하는 멀티 포트 메모리 소자.
  8. 제 7 항에 있어서,
    상기 테스트 신호 입/출력 전송수단은,
    상기 테스트 인에이블 신호에 응답하여 상기 송수신 패드로부터 입력되는 상기 테스트 신호를 수신하는 입력 드라이버; 및
    상기 테스트 인에이블 신호에 응답하여 상기 입력 드라이버로 입력된 상기 테스트 신호를 상기 글로벌 데이터 버스로 출력하는 출력 드라이버
    를 구비한 멀티 포트 메모리 소자.
  9. 제 5 항 내지 제 8 항 중 어느 하나의 항에 있어서,
    상기 글로벌 데이터 버스는,
    상기 테스트 신호 입/출력 전송수단으로부터 상기 테스트 신호와 상기 입력 정보신호가 입력되는 제1 데이터 버스; 및
    상기 테스트 정보 입/출력 제어수단으로 상기 출력 정보신호가 출력되는 제2 데이터 버스
    로 이루어진 멀티 포트 메모리 소자.
  10. 다수의 송수신 패드;
    다수의 테스트 패드;
    상기 송수신 패드를 매개로 외부 장치와 직렬로 정보 송수신을 수행하는 다수의 포트;
    메모리 코어 영역을 구비하고, 상기 포트와 정보 송수신을 수행하는 다수의 뱅크;
    상기 포트와 상기 뱅크 간에 정보 송수신을 지원하는 다수의 글로벌 데이터 버스;
    상기 메모리 코어 영역의 테스트 모드시 인에이블되는 테스트 인에이블 신호에 응답하여 상기 송수신 패드로부터 입력되는 테스트 신호를 상기 포트를 경유하지 않고 바이패스시켜 출력하는 제1 입/출력 제어수단;
    상기 테스트 인에이블 신호에 응답하여 입력되는 상기 테스트 신호와 상기 테스트 패드로부터 입력되는 입력 정보신호를 상기 글로벌 데이터 버스로 출력하거나, 상기 테스트 인에이블 신호에 응답하여 상기 뱅크로부터 상기 글로벌 데이터 버스를 통해 출력되는 출력 정보신호를 상기 포트를 경유하지 않고 바이패스시켜 출력하는 제2 입/출력 제어수단; 및
    상기 테스트 인에이블 신호에 응답하여 상기 제1 입/출력 제어수단을 통해 바이패스되어 입력된 상기 테스트 신호와 상기 입력 정보신호를 상기 제2 입/출력 제어수단으로 출력하거나, 상기 제2 입/출력 제어수단으로부터 바이패스되어 입력된 상기 출력 정보신호를 상기 테스트 패드로 출력하는 테스트 정보 입/출력 제어수단
    을 구비하는 멀티 포트 메모리 소자.
  11. 제 10 항에 있어서,
    상기 테스트 신호는 상기 송수신 패드로 병렬로 입력되는 멀티 포트 메모리 소자.
  12. 제 11 항에 있어서,
    상기 제1 입/출력 제어수단은 상기 테스트 모드시 상기 테스트 인에이블 신호에 응답하여 상기 송수신 패드로부터 입력되는 상기 테스트 신호를 상기 테스트 정보 입/출력 제어수단으로 바이패스시키는 제1 버퍼를 구비하는 멀티 포트 메모리 소자.
  13. 제 12 항에 있어서,
    상기 제1 입/출력 제어수단은 정상(normal) 모드시 상기 테스트 인에이블 신호에 응답하여 상기 외부 장치로부터 상기 송수신 패드를 매개로 직렬로 입력되는 입력신호를 상기 포트로 전송하는 제2 버퍼를 더 구비하는 멀티 포트 메모리 소자.
  14. 제 13 항에 있어서,
    상기 제1 및 제2 버퍼는 3상 버퍼로 이루어진 멀티 포트 메모리 소자.
  15. 제 11 항에 있어서,
    상기 제2 입/출력 제어수단은 상기 테스트 인에이블 신호에 응답하여 상기 글로벌 데이터 버스로부터 입력되는 상기 출력 정보신호를 상기 테스트 정보 입/출력 제어수단으로 바이패스시켜 출력하는 버퍼; 및
    상기 테스트 인에이블 신호에 응답하여 상기 테스트 정보 입/출력 제어수단으로부터 입력되는 상기 테스트 신호 및 상기 입력 정보신호와, 상기 포트로부터 입력되는 입력신호 중 어느 하나를 선택하여 상기 글로벌 데이터 버스로 출력하는 먹스
    를 구비하는 멀티 포트 메모리 소자.
  16. 제 15 항에 있어서,
    상기 버퍼는 3상 버퍼로 이루어진 멀티 포트 메모리 소자.
  17. 제 11 항에 있어서,
    상기 테스트 정보 입/출력 제어수단은,
    상기 제1 입/출력 제어수단으로부터 바이패스되어 입력되는 상기 테스트 신호를 디코딩하여 내부 명령신호를 생성하고, 상기 테스트 신호를 전송하는 명령 디코더;
    상기 내부 명령신호에 응답하여 상기 명령 디코더로부터 입력되는 상기 테스트 신호를 상기 제2 입/출력 제어수단으로 출력하는 디먹스;
    상기 내부 명령신호에 응답하여 상기 제2 입/출력 제어수단으로부터 입력되는 상기 출력 정보신호를 출력하는 먹스; 및
    상기 명령 디코더의 제어신호에 응답하여 상기 먹스로부터 입력되는 상기 출력 정보신호를 상기 테스트 패드로 출력하는 버퍼
    를 구비하는 멀티 포트 메모리 소자.
  18. 제 17 항에 있어서,
    상기 버퍼는 3상 버퍼로 이루어진 멀티 포트 메모리 소자.
  19. 제 10 항 내지 제 18 항 중 어느 하나의 항에 있어서,
    상기 글로벌 데이터 버스는,
    상기 테스트 신호 입/출력 전송수단으로부터 상기 테스트 신호와 상기 입력 정보신호가 입력되는 제1 데이터 버스; 및
    상기 테스트 정보 입/출력 제어수단으로 상기 출력 정보신호가 출력되는 제2 데이터 버스
    로 이루어진 멀티 포트 메모리 소자.
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DE102006062023.2A DE102006062023B4 (de) 2006-04-13 2006-12-29 Testbetrieb einer Multiport-Speichervorrichtung
TW096100272A TWI333216B (en) 2006-04-13 2007-01-04 Multi-port memory device with test operation mode
JP2007050766A JP5019910B2 (ja) 2006-04-13 2007-02-28 マルチポートメモリ素子
CN2007100960909A CN101055767B (zh) 2006-04-13 2007-04-13 多端口存储装置的测试操作

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100798796B1 (ko) * 2006-05-16 2008-01-29 주식회사 하이닉스반도체 글로벌 라인의 수를 감소시킨 메모리 장치

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100723889B1 (ko) * 2006-06-30 2007-05-31 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
US7882406B2 (en) * 2008-05-09 2011-02-01 Lsi Corporation Built in test controller with a downloadable testing program
US8156391B2 (en) * 2008-05-27 2012-04-10 Lsi Corporation Data controlling in the MBIST chain architecture
JP2009289307A (ja) * 2008-05-28 2009-12-10 Toshiba Corp 半導体記憶装置
US8046643B2 (en) * 2008-06-09 2011-10-25 Lsi Corporation Transport subsystem for an MBIST chain architecture
JP5588100B2 (ja) * 2008-06-23 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体装置およびデータ処理システム
US8392772B2 (en) * 2010-09-16 2013-03-05 Texas Instruments Incorporated On-chip memory testing
KR20140024665A (ko) * 2012-08-20 2014-03-03 에스케이하이닉스 주식회사 메모리셀 테스트 방법 및 이를 수행하는 반도체메모리장치
US9588840B2 (en) * 2013-04-18 2017-03-07 Samsung Electronics Co., Ltd. Memory devices that perform masked write operations and methods of operating the same
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US10156606B2 (en) * 2016-01-05 2018-12-18 Test Research, Inc. Multi-chassis test device and test signal transmission apparatus of the same
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US10192601B2 (en) 2016-09-27 2019-01-29 Spin Transfer Technologies, Inc. Memory instruction pipeline with an additional write stage in a memory device that uses dynamic redundancy registers
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10192602B2 (en) 2016-09-27 2019-01-29 Spin Transfer Technologies, Inc. Smart cache design to prevent overflow for a memory device with a dynamic redundancy register
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10460781B2 (en) * 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
KR20180118355A (ko) * 2017-04-21 2018-10-31 에스케이하이닉스 주식회사 통합된 직렬 및 병렬 인터페이싱을 수행하는 컴퓨팅 시스템
JP6901682B2 (ja) * 2017-09-12 2021-07-14 富士通株式会社 記憶装置、演算処理装置及び記憶装置の制御方法
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
WO2019133299A1 (en) * 2017-12-27 2019-07-04 Spin Transfer Technologies, Inc. A memory device with a dual y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10157659B1 (en) * 2017-12-28 2018-12-18 Micron Technology, Inc. Power reduction technique during read/write bursts
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US20190296228A1 (en) 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Three-Dimensional Arrays with Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
KR102476201B1 (ko) * 2018-07-24 2022-12-12 에스케이하이닉스 주식회사 메모리 장치 및 그의 테스트 회로
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture
KR20210123768A (ko) * 2020-04-06 2021-10-14 에스케이하이닉스 주식회사 회로와 패드를 연결하는 구조를 갖는 메모리 장치
CN113035267B (zh) * 2021-03-25 2022-05-13 长江存储科技有限责任公司 一种半导体测试装置、数据处理方法、设备及存储介质
CN115775588A (zh) * 2021-09-08 2023-03-10 长鑫存储技术有限公司 一种数据路径检测方法、装置、设备及存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920001519A (ko) * 1990-06-08 1992-01-30 아오이 죠이치 반도체 기억장치
KR20000062525A (ko) * 1999-02-05 2000-10-25 가부시키가이샤 어드밴티스트 다중 포트 디바이스 분석 장치와 방법, 및 그 교정 방법
KR20050022855A (ko) * 2003-08-29 2005-03-08 주식회사 하이닉스반도체 멀티-포트 메모리 소자

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0636599A (ja) * 1992-07-16 1994-02-10 Miyazaki Oki Electric Co Ltd ２ポートｒｏｍ回路
JP2824728B2 (ja) 1993-08-10 1998-11-18 アキレス株式会社 ポリカーボネートを母材とする装飾パネルの製造方法及び装飾パネル
DE4429433C1 (de) * 1994-08-19 1995-10-26 Siemens Ag Adreßzuordnungsverfahren
US5796745A (en) * 1996-07-19 1998-08-18 International Business Machines Corporation Memory array built-in self test circuit for testing multi-port memory arrays
JPH1083698A (ja) * 1996-09-05 1998-03-31 Mitsubishi Electric Corp 半導体集積回路装置
KR100228339B1 (ko) * 1996-11-21 1999-11-01 김영환 읽기 포트와 쓰기 포트를 공유하는 다중포트 액세스 메모리
US5966388A (en) * 1997-01-06 1999-10-12 Micron Technology, Inc. High-speed test system for a memory device
JP3918317B2 (ja) * 1998-09-08 2007-05-23 富士通株式会社 半導体記憶装置
JP2002055879A (ja) * 2000-08-11 2002-02-20 Univ Hiroshima マルチポートキャッシュメモリ
US6594196B2 (en) * 2000-11-29 2003-07-15 International Business Machines Corporation Multi-port memory device and system for addressing the multi-port memory device
JP2002230977A (ja) * 2001-01-26 2002-08-16 Seiko Epson Corp マルチポートメモリのアービタ装置及び半導体装置
US6865701B1 (en) 2001-03-29 2005-03-08 Apple Computer, Inc. Method and apparatus for improved memory core testing
CN100364015C (zh) * 2003-11-19 2008-01-23 华为技术有限公司 一种多端口存储器的测试方法
KR100609038B1 (ko) * 2004-05-06 2006-08-09 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자
KR100533976B1 (ko) 2004-05-10 2005-12-07 주식회사 하이닉스반도체 멀티-포트 메모리 소자
KR100721582B1 (ko) 2005-09-29 2007-05-23 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
KR100695436B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및그의 동작 모드 제어방법
KR100695435B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 반도체 메모리 소자
KR100723889B1 (ko) * 2006-06-30 2007-05-31 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920001519A (ko) * 1990-06-08 1992-01-30 아오이 죠이치 반도체 기억장치
KR20000062525A (ko) * 1999-02-05 2000-10-25 가부시키가이샤 어드밴티스트 다중 포트 디바이스 분석 장치와 방법, 및 그 교정 방법
KR20010108174A (ko) * 1999-02-05 2001-12-07 가부시키가이샤 어드밴티스트 멀티-포트 디바이스 분석 장치와 방법 및 그 컬리브레이션방법
KR20050022855A (ko) * 2003-08-29 2005-03-08 주식회사 하이닉스반도체 멀티-포트 메모리 소자

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
1019920001519
1020000062525
1020010108174
1020050022855

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100798796B1 (ko) * 2006-05-16 2008-01-29 주식회사 하이닉스반도체 글로벌 라인의 수를 감소시킨 메모리 장치
US7532525B2 (en) 2006-05-16 2009-05-12 Hynix Semiconductor Inc. Semiconductor memory device for decreasing the total number of data transfer lines

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