JP5019910B2 - マルチポートメモリ素子 - Google Patents

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Description

本発明は、半導体設計技術に関し、特に、外部装置と複数の並行（ｃｏｎｃｕｒｒｅｎｔ）処理のために、直列入／出力インターフェースを有するマルチポートメモリ素子のテストインターフェースに関する。
一般的に、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をはじめとするほとんどのメモリ素子は、複数の入／出力ピンセットが存在する１つのポートを備える。すなわち、外部のチップセットとのデータのやり取りのために１つのポートのみを備える。このような単一ポートを有するメモリ素子は、複数の入／出力ピンに接続された信号線を介して複数ビットのデータを同時に伝送する並列入／出力インターフェースを用いる。すなわち、複数の入／出力ピンを介して外部装置と並列的にデータのやり取りを行う。
前述した入／出力インターフェースとは、互いに異なる機能を有する単位素子を信号線で互いに接続し、送／受信データを相手に正確に伝送するための電気的かつ機械的な取り扱い方法をいい、後述する入／出力インターフェースも、これと同じ意味として解釈しなければならない。また、信号線とは、一般的にアドレス信号やデータ信号、制御信号などのような信号を伝送するバスをいう。以下、後述する信号線は、説明の便宜上、バスとする。
並列入／出力インターフェースは、複数のバスを介して複数ビットのデータを同時に伝送することができ、データ処理効率（速度）が高いため、主として速い速度を必要とする短距離の伝送に用いられている。しかし、並列入／出力インターフェースは、入／出力データを伝送するためのバスが増加し、距離が長くなると、製品コストが増大する。また、マルチメディアシステムのハードウェアの側面からみると、単一ポートという制約から、様々なマルチメディア機能を支援するためには、複数のメモリ素子を独立して構成するか、１つの機能に対する動作が行われる際は、その他の機能を同時に行うことができないという短所がある。
前述したような並列入／出力インターフェースの短所を考慮して、並列入／出力インターフェースを有するメモリ素子を直列入／出力インターフェースに転換しようとする努力が続けられている。また、他の直列入／出力インターフェースを有する装置との互換性の拡張などを考慮して、半導体メモリ素子の入出力環境において直列入／出力インターフェースへの転換が求められている。それだけでなく、表示装置、例えば、ＨＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）ＴＶやＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）ＴＶのような表示装置では、オーディオやビデオなどのような応用素子が内蔵されている。このような応用素子は、独立したデータ処理が求められるため、複数のポートを用いた直列入／出力インターフェースを有するマルチポートメモリ素子の開発が切実になっているのが現状である。
そこで、本発明の出願人は、２００５年９月２９日付けで特許出願された特許出願第２００５−９０９３６号を先願とし、２００６年４月１１日付けで優先権主張出願された特許出願第２００６−３２９４８号に開示されているように、直列入／出力インターフェースを有するマルチポートメモリ素子の構造を提案した。
図１は、大韓民国特許出願第２００６−３２９４８号に係るマルチポートメモリ素子の構造を説明するための概念図である。ここでは、説明の便宜上、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３と、第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７とを備え、１６ビットのデータフレームを有し、６４ビットのプリフェッチ動作を行うメモリ素子を一例として説明する。
同図を参照すると、提案されたマルチポートメモリ素子は、コア領域の中央部に行方向（同図の左右方向）に配置され、それぞれ異なる目標の外部装置と独立して直列データ通信を行う第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３と、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３を境に上部と下部にそれぞれ一定の数だけ行方向に配置された第１バンクないし第４バンクＢＡＮＫ０〜ＢＡＮＫ３及び第５バンクないし第８バンクＢＡＮＫ４〜ＢＡＮＫ７と、コア領域の上部に配置された第１バンクないし第４バンクＢＡＮＫ０〜ＢＡＮＫ３と第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３との間に行方向に配置され、並列データの伝送を行う第１グローバルデータバスＧＩＯ＿ＯＵＴと、コア領域の下部に配置された第５バンクないし第８バンクＢＡＮＫ４〜ＢＡＮＫ７と第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３との間に行方向に配置され、並列データの伝送を行う第２グローバルデータバスＧＩＯ＿ＩＮと、第１グローバルデータバスＧＩＯ＿ＯＵＴ及び第２グローバルデータバスＧＩＯ＿ＩＮと第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７との間に信号の伝送を制御する第１バンク制御部ないし第８バンク制御部ＢＣ０〜ＢＣ７とを備える。
以下、同図に示すマルチポートメモリ素子の各構成要素を具体的に説明する。
第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７のそれぞれは、図２に示すように、Ｎ×Ｍ（Ｎ、Ｍは自然数）個のメモリセルＭＣが行及び列の形態で配置されたメモリセルアレイ１０と、行及び列ライン毎にメモリセルを選択する行デコーダ１２及び列デコーダ１１とを備える。各バンクの内部には、通常のＤＲＡＭコア領域において必須となっているデータバス感知増幅器（ＤＢＳＡ：Ｄａｔａ Ｂｕｓ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）１４、イコライザ（図示せず）及び書き込みドライバ（Ｗ／Ｄ）１３を備える。このような構成を備えた第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７は、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３を境にコア領域を二分して、互いに対称的に上部に第１バンクないし第４バンクＢＡＮＫ０〜ＢＡＮＫ３が行方向に配置され、下部に第５バンクないし第８バンクＢＡＮＫ４〜ＢＡＮＫ７が配置される。一方、上記でデータバスは、ビットラインであって、列ラインに該当する。
第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３のそれぞれは、コア領域の中央部に配置され、それぞれ独立して第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７にアクセスできるように、第１グローバルデータバスＧＩＯ＿ＯＵＴ及び第２グローバルデータバスＧＩＯ＿ＩＮに接続される。また、図３に示すように、受信パッドＲｘを介して外部装置（応用素子）から入力される入力信号と、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７から出力される出力信号とが同時に伝達できるように、受信パッドＲｘから前記入力信号を受信する受信部４１と、前記出力信号を送信パッドＴｘを介して外部装置に送信する送信部４２とを独立して備える。
受信部４１は、外部装置から受信パッドＲｘを介して直列に入力される２０ビットのフレームの入力信号を並列化して、ＤＲＡＭの動作に有効な２６ビットの有効信号に変換して出力する。ここで、２６ビットの有効信号は、８ビットのポート／バンク選択信号Ｐ０＿ＢＫ<０：７>と、１８ビットの有効入力データ信号Ｐ０＿ＲＸ<０：１７>とからなる。また、１８ビットの有効入力データ信号Ｐ０＿ＲＸ<０：１７>は、１つのコマンドフラグ信号と、１つのＲＡＳ／ＤＭ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ／Ｄａｔａ Ｍａｓｋ）と、１６ビットのコマンド／アドレス／データ信号とからなる。このとき、１６ビットのコマンド／アドレス／データ信号は、１６ビットの信号をコマンドとして認識することもでき、アドレスとして認識することもでき、データとして認識することもできることを意味する。
一方、信号の伝送のためのプロトコルの形態として、入力信号のフレーム形態（ｆｒａｍｅ ｆｏｒｍａｔ）を図４Ａないし図４Ｆに示している。図４Ａは、基本フレーム形態であり、図４Ｂは、書き込みコマンドフレーム形態であり、図４Ｃは、書き込みデータフレーム形態であり、図４Ｄは、読み出しコマンドフレーム形態であり、図４Ｅは、読み出しデータフレーム形態であり、図４Ｆは、コマンドフレーム形態である。
以下、一例として、図４Ｂ及び図４Ｃに示す書き込みコマンドフレーム形態及びデータフレーム形態を説明する。
図４Ｂに示すように、書き込みコマンドフレーム形態は、２０ビット単位の直列化した信号であって、外部装置から入力される。各ビットのうち、１９番目及び１８番目ビットＰＨＹは、物理的リンクコード（ｐｈｙｓｉｃａｌ ｌｉｎｋ ｃｏｄｉｎｇ）ビットに該当し、その次の１７番目ビットＣＭＤは、コマンド開始ポイントに該当する。また、１６番目ビットＡＣＴは内部アクティブ信号、１５番目ビットＷＴは内部書き込みコマンド信号、１４番目ビットＰＣＧは内部非アクティブ信号にそれぞれ該当する。例えば、正常な書き込み動作時には、１７番目〜１４番目ビットが「１０１０」になり、自動プリチャージを有する書き込み動作時には「１０１１」になる。また、１３番目〜１０番目ビットＵＤＭは、４クロックにわたって印加される書き込みデータの上位バイト書き込みデータマスク信号として用いられる。また、９番目〜６番目ビットＢＡＮＫは、書き込み動作時に情報が書き込まれるバンク情報を表し、５番目〜０番目ビットＣＯＬＵＭＮ ＡＤＤＲＥＳＳは、列アドレスを表す。
一方、図４Ｃに示す書き込みデータフレーム形態は、図４Ｂに示す書き込みコマンドフレームが入力された後、１６ビットの書き込みデータが４クロックにわたって入力される。書き込みデータフレーム形態において１７番目ビットＣＭＤは、論理ローレベル（「０」）にならなければならず、１６番目ビットＬＤＭは、入力されるデータの下位バイト書き込みデータマスク信号を表し、１５番目〜８番目ビットＵＰＰＥＲ ＢＹＴＥ及び７番目〜０番目ビットＬＯＷＥＲ ＢＹＴＥは、それぞれ書き込みデータの上位バイト及び下位バイトを表す。
以下、前述した動作を実現するための一例として、受信部４１の構成を詳細に説明する。
図３に示すように、受信部４１は、並列化部４１１と、コマンド生成部４１２と、バンクアドレス生成部４１３と、バンクアドレス出力部４１４と、有効入力データ出力部４１５とを備える。
並列化部４１１は、外部装置から受信パッドＲｘを介して直列信号として入力される２０ビット（１フレーム）の入力信号を受信し、２０ビットの並列信号に変換して出力する。
コマンド生成部４１２は、並列化部４１１から出力される２０ビットのフレームの入力信号のビットのうち、１７番目ビット（コマンドフラグビット）を用いて、入力信号がどのような動作を行うための信号であるかを判断する。すなわち、図４Ａないし図４Ｅに示すフレームにおいて１７番目ビットが「０」の場合、書き込み動作を行うための信号として判断し、「１」の場合、読み出し動作を行うための信号として判断する。また、コマンド生成部４１２は、入力信号のビットのうち、バンク情報として活用されるビットを出力する。ここで活用されるビットは、８つのバンクであるため３ビットが使用され、図４Ａにおいて、フレームペイロードＦＲＡＭＥ ＰＡＹＬＯＡＤに含まれるビットの中に含まれる。
バンクアドレス生成部４１３は、コマンド生成部４１２から第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７のうち、該当するバンクを選択する選択情報として活用されるビット（ここでは、３ビット）を受信し、８ビットのバンクアドレスを生成して出力する。このために、バンクアドレス生成部４１３は、３ビットの入力信号を受信して、８ビットの出力信号を出力する３×８デコーダで構成される。
バンクアドレス出力部４１４は、バンクアドレス生成部４１３からバンクアドレスを受信し、バンクアドレスに対応する８ビットのバンク選択信号Ｐ０＿ＢＫ<０：７>を第２グローバルデータバスＧＩＯ＿ＩＮを介して送る。このために、バンクアドレス出力部４１４は、複数の出力ドライバで構成し、出力ドライバは、公知の全ての出力ドライバを含む。
有効入力データ出力部４１５は、並列化部４１１を介して入力される１８ビットの有効入力データ信号Ｐ０＿ＲＸ<０：１７>を第２グローバルデータバスＧＩＯ＿ＩＮを介して送る。このために、有効入力データ出力部４１５は、バンクアドレス出力部４１４と同様に、複数の出力ドライバで構成する。
送信部４２は、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７から並列に入力される有効出力データ信号Ｐ０＿ＤＡＴＡ<０：１５>を直列化して送信パッドＴｘに出力する。
このために、送信部４２は、直列化部４２１と、有効出力データ入力部４２２とを備える。
有効出力データ入力部４２２は、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７から１６ビットの有効出力データ信号Ｐ０＿ＤＡＴＡ<０：１５>を並列に受信し、コマンド生成部４１２の制御（書き込み又は読み出し動作によるデータ信号入出力制御）に応答して、有効出力データ信号Ｐ０＿ＤＡＴＡ<０：１５>を伝送プロトコルに合わせてパケット化した後、２０ビットのフレームを有する出力信号を生成して出力する。このために、有効出力データ入力部４２２は、複数の入力ドライバで構成する。
直列化部４２１は、有効出力データ入力部４２２から並列に入力される２０ビットの出力信号を直列化し、直列化した２０ビットの出力信号を送信パッドＴｘに順次出力する。
一方、第１グローバルデータバスＧＩＯ＿ＯＵＴは、各バンクＢＡＮＫ０〜ＢＡＮＫ７から入力される有効出力データ信号Ｐｉ＿ＤＡＴＡ<０：１５>を並列に各ポートＰＯＲＴ０〜ＰＯＲＴ３に独立して伝達するために、全６４ビット（１６（データビット数）×４（ポート数）ビット）のバスからなる。
第２グローバルデータバスＧＩＯ＿ＩＮは、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの信号（１８ビットの有効入力データ信号Ｐｉ＿ＲＸ<０：１７>と８ビットのバンク選択信号Ｐｉ＿ＢＫ<０：７>とを含む）を各バンクＢＡＮＫ０〜ＢＡＮＫ７に並列に独立して伝達するために、全１０４ビット（２６（データビット数）×４（ポート数）ビット）のバスからなる。
このような第１グローバルデータバスＧＩＯ＿ＯＵＴ及び第２グローバルデータバスＧＩＯ＿ＩＮは、各バンク制御部ＢＣ０〜ＢＣ７又は各ポートＰＯＲＴ０〜ＰＯＲＴ３との信号の伝送を行うために、ローカルデータバスに接続される。ローカルデータバスは、第１グローバルデータバスＧＩＯ＿ＯＵＴ及び第２グローバルデータバスＧＩＯ＿ＩＮを各バンク制御部ＢＣ０〜ＢＣ７及び各ポートＰＯＲＴ０〜ＰＯＲＴ３に接続させる。ここでは、接続させる対象によって、説明の便宜上、第１ローカルデータバスＬＩＯ＿Ｂｏｕｔ、第２ローカルデータバスＬＩＯ＿Ｂｉｎ、第３ローカルデータバスＬＩＯ＿Ｐ１、第４ローカルデータバスＬＩＯ＿Ｐ２に区分して説明する。
一方、第１バンク制御部ないし第８バンク制御部ＢＣ０〜ＢＣ７のそれぞれは、各バンクＢＡＮＫ０〜ＢＡＮＫ７を担当するため、各バンク毎に１つずつ設けられ、該当するバンク（担当バンク）と各ポートＰＯＲＴ０〜ＰＯＲＴ３との間の信号の伝送を担当する。このために、図５に示すように、第１バンク制御部ないし第８バンク制御部ＢＣ０〜ＢＣ７のそれぞれは、並列化部６１と、直列化部６２と、ステートマシン６３と、入力信号状態判別部６４と、バンク選択部６５と、ポート選択部６６とを備える。
まず、バンク選択部６５は、ポート／バンク選択信号Ｐｉ＿ＢＫ<０：７>に応答して、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３からそれぞれ独立して入力される有効入力データ信号Ｐｉ＿ＲＸ<０：１７>のうち、担当する該当バンクに入力されるべき信号のみを選択して、該当バンクに伝達する機能を果たす。このような動作を行う理由は、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３から第２グローバルデータバスＧＩＯ＿ＩＮを介して有効入力データ信号Ｐｉ＿ＲＸ<０：１７>が同時に入力され得るからである。このとき、ポート／バンク選択信号Ｐｉ＿ＢＫ<０：７>は、図３に示す第１バンクないし第４バンクＢＡＮＫ０〜ＢＡＮＫ３のバンクアドレス出力部４１４のバンク選択信号Ｐ０＿ＢＫ<０：３>を含む。このようなバンク選択部６５は、第２グローバルデータバスＧＩＯ＿ＩＮを介して第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３からそれぞれ入力される１８ビットの有効入力データ信号Ｐｉ＿ＲＸ<０：１７>と、バンクを選択する８ビットのポート／バンク選択信号Ｐｉ＿ＢＫ<０：７>とを合わせて全２６ビットの信号を受信して、１８ビットの有効バンクデータ信号Ｂｉ＿ＲＸ<０：１７>を出力する。
バンク選択部６５から出力される１８ビットの有効バンクデータ信号Ｂ０＿ＲＸ<０：１７>のうち１６ビットは、データ、アドレス又はバンクのモード決定信号（コマンド信号）として用いられ、１ビットの信号は、アクティブフラグ信号として用いられ、残り１ビットの信号は、１６ビットの信号がデータ信号か否か（アドレス又はコマンド信号）を判別するコマンドフラグ信号として用いられる。ここでは、例えば、「Ｂ０＿ＲＸ<１７>」をコマンドフラグ信号として使用し、「Ｂ０＿ＲＸ<１６>」をアクティブフラグ信号として使用する。ここで、コマンドフラグ信号Ｂ０＿ＲＸ<１７>は、ステートマシン６３のイネーブル信号として用いられ、アクティブフラグ信号は、ＤＲＡＭ素子において動作信号として用いられるＲＡＳ／ＤＭ信号となる。参考として、「ＲＡＳ」は、ＤＲＡＭ全体を制御するチップイネーブル信号であって、ＤＲＡＭ動作の初期信号である。
入力信号状態判別部６４は、バンク選択部６５から１８ビットの有効バンクデータ信号Ｂ０＿ＲＸ<０：１７>を受信し、受信した１８ビットの有効バンクデータ信号Ｂ０＿ＲＸ<０：１７>がデータ、アドレス又はコマンド信号であるかを判別する。具体的に、入力信号状態判別部６４は、１８ビットの有効バンクデータ信号Ｂ０＿ＲＸ<０：１７>のうち、最上位ビットのコマンドフラグ信号Ｂ０＿ＲＸ<１７>の状態（「０」又は「１」）から、１７番目ビットＢ０＿ＲＸ<１６>を除く残り１６ビットの信号Ｂ０＿ＲＸ<０：１５>がデータ、アドレス又はコマンド信号であるかを判別する。このとき、コマンドフラグ信号Ｂ０＿ＲＸ<１７>の状態によって、残り１６ビットの信号Ｂ０＿ＲＸ<０：１５>がデータ信号でないと判明すると、１８ビットの信号Ｂ０＿ＲＸ<０：１７>をステートマシン６３に出力する。反面、データ信号であれば、１６ビットの信号Ｂ０＿ＲＸ<０：１５>を並列化部６１に出力する。
ステートマシン６３は、入力信号状態判別部６４から伝送された１８ビットの有効バンクデータ信号Ｂ０＿ＲＸ<０：１７>を受信し、この信号を用いて、ＤＲＡＭの動作を制御するアドレス／コマンド信号ＡＤＤ／ＣＯＮを出力する。ここで、アドレス／コマンド信号ＡＤＤ／ＣＯＮは、内部アクティブコマンド信号ＡＣＴ、内部非アクティブコマンド信号ＰＣＧ、内部読み出しコマンド信号ＲＥＡＤ、内部書き込みコマンド信号ＷＲＩＴＥなどの内部コマンド信号と、行アドレスＸＡＤＤ、列アドレスＹＡＤＤなどの内部アドレス信号と、入力データストローブ信号ＤＳＴＲＯＢＥ１６<０：３>、ＤＳＴＲＯＢＥ６４、制御信号ＤＲＶＥＮ＿Ｐ<０：３>、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥ及びパイプ出力制御信号ＰＯＵＴ<０：３>などの内部制御信号とを生成して出力する。
上記で説明した動作を有するステートマシン６３の構成の一例を図６に示している。同図に示すように、ステートマシン６３は、コマンド生成部６３１と、入力データストローブ生成部６３２と、行アドレス生成部６３３と、列アドレス生成部６３４と、読み出しデータパイプ制御部６３５と、データ出力制御部６３６とを備える。
コマンド生成部６３１は、有効バンクデータ信号Ｂ０＿ＲＸ<０：１７>のうち、最上位ビット「Ｂ０＿ＲＸ<１７>」に応答してイネーブルされ、他のビットＢ０＿ＲＸ<０：１５>をデコードして、内部アクティブコマンド信号ＡＣＴ、内部非アクティブコマンド信号ＰＣＧ、内部読み出しコマンド信号ＲＥＡＤ、内部書き込みコマンド信号ＷＲＩＴＥなどの内部コマンド信号を生成する。このようなコマンド生成部６３１は、「ｎ」（自然数）個のデジタル信号を受信して、２ｎ個のデジタル信号を生成するデコーダからなる。
入力データストローブ生成部６３２は、有効バンクデータ信号Ｂ０＿ＲＸ<０：１７>のうち、最上位ビット「Ｂ０＿ＲＸ<１７>」と書き込みコマンド信号ＷＲＩＴＥとに応答して、入力データストローブ信号ＤＳＴＲＯＢＥ１６<０：３>、ＤＳＴＲＯＢＥ６４を生成する。ここで、入力データストローブ信号ＤＳＴＲＯＢＥ１６<０：３>、ＤＳＴＲＯＢＥ６４は、並列化部６１の動作を制御する制御信号として用いられる。
行アドレス生成部６３３は、内部アクティブコマンド信号ＡＣＴに応答（同期）して、有効バンクデータ信号ＢＲＸ<０：ｍ>（ここで、ｍは自然数）を行アドレスＸＡＤＤ<０：ｍ>として生成して出力する。
列アドレス生成部６３４は、書き込みコマンド信号ＷＲＩＴＥと読み出しコマンド信号ＲＥＡＤとに応答して、有効バンクデータ信号ＢＲＸ<０：ｎ>（ここで、ｎは自然数）を列アドレスＹＡＤＤ<０：ｎ>として生成して出力する。
読み出しデータパイプ制御部６３５は、読み出しコマンド信号ＲＥＡＤに応答して、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥと、パイプ出力制御信号ＰＯＵＴ<０：３>とを生成して出力する。
データ出力制御部６３６は、読み出しコマンド信号ＲＥＡＤに応答して、ポート選択信号「ＢＲＸ＿Ｐ<０：３>」を用いて、制御信号ＤＲＶＥＮ＿Ｐ<０：３>を生成して出力する。ここで、制御信号ＤＲＶＥＮ＿Ｐ<０：３>は、ポート選択部６６の動作を制御する制御信号として用いられる。
一方、図５に示すように、並列化部６１は、信号状態判別部６４から伝送された有効バンクデータ信号Ｂ０＿ＲＸ<０：１５>を並列化して、６４ビットの並列化した信号を出力する。すなわち、入力信号状態判別部６４から伝送された有効バンクデータ信号Ｂ０＿ＲＸ<０：１５>は、既に並列化した信号の形態で入力されるが、第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７のメモリセル領域において６４ビットでデータ処理を行う（書き込み又は読み出し動作を行う）ため、１６ビットのデータを６４ビットのデータに変換させる必要がある。
直列化部６２は、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥとパイプ出力制御信号ＰＯＵＴ<０：３>とに応答して、バンクのデータバスに接続された６４個のデータバス感知増幅器ＤＢＳＡ１４から出力される６４ビットのデータ信号を１６ビットのデータ信号ＤＯ<０：１５>として直列化して出力する。
また、ポート選択部６６は、直列化部６２から１６ビットずつ出力されるデータ信号ＤＯ<０：１５>を順次受信し、駆動イネーブル信号ＤＲＩＶＥＮ＿Ｐ<０：３>により選択されたポートに有効出力データ信号Ｐ０＿ＤＡＴＡ<０：１５>を出力する。
このようなポート選択部６６は、デマルチプレクサＤＥＭＵＸからなり、それぞれのデマルチプレクサＤＥＭＵＸは、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３と独立して信号の伝送を行うことができるように、各ポートＰＯＲＴ０〜ＰＯＲＴ３毎に割り当てられている。また、それぞれのデマルチプレクサＤＥＭＵＸは、１６ビットのデータ信号ＤＯ<０：１５>を処理するために、１６個のドライバからなる。
ドライバのそれぞれは、各バンクＢＡＮＫ０〜ＢＡＮＫ７から第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３に出力される信号が、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７を共有するようになっていることから、他のバンクに影響を与えないようにするためには、トライステートバッファからなることが好ましい。
以下、このように構成された発明の実施形態に係るマルチポートメモリ素子の動作を説明する。
図７は、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３から第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７への信号Ｐｉ＿ＢＫ<０：７>、Ｐｉ＿ＲＸ<０：１７>の経路を説明するための図であり、図８は、第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７から第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３への信号Ｐｉ＿ＤＡＴＡ<０：１５>の経路を説明するための図である。一方、図７において、「ＢＫｊ＿Ｐ<０：３>」（ここで、ｊは０〜７）は、バンク選択信号「Ｐｉ＿ＢＫ<０：７>」と同じ信号であって、説明の便宜上、両方を区分して表示した。
まず、第１ポートＰＯＲＴ０から第２バンクＢＡＮＫ１への信号入力経路を説明する。
図７を参照すると、外部装置から受信パッドＲｘを介して第１ポートＰＯＲＴ０に１８ビットの入力信号（物理的リンクコードビットを除く）が直列に入力されると、第１ポートＰＯＲＴ０は、１８ビットの入力信号を２６ビットの有効信号に変換して、第２グローバルデータバスＧＩＯ＿ＩＮを介して送る。このとき、第２グローバルデータバスＧＩＯ＿ＩＮは、第２ローカルデータバスＬＩＯ＿Ｂｉｎ（図１参照）を介して、第２バンクＢＡＮＫ１のみならず、残りの第１バンクＢＡＮＫ０及び第３バンクないし第８バンクＢＡＮＫ２〜ＢＡＮＫ７と接続された状態であるため、２６ビットの有効信号は、第２ローカルデータバスＬＩＯ＿Ｂｉｎを介して第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７のバンク選択部６５（図５参照）に伝達される。
第１ポートＰＯＲＴ０から伝達される２６ビットの有効信号、特に、有効入力データ信号Ｐ０＿ＲＸ<０：１７>は、第２バンクＢＡＮＫ１にのみ伝達されるべき信号であるため、第２バンクＢＡＮＫ１を除く残りの第２バンクＢＡＮＫ０及び第３バンクないし第８バンクＢＡＮＫ２〜ＢＡＮＫ７に伝達されるのを遮断する必要がある。このように、第２バンクＢＡＮＫ１を除く残りの第１バンクＢＡＮＫ０及び第３バンクないし第８バンクＢＡＮＫ２〜ＢＡＮＫ７に有効入力データ信号Ｐ０＿ＲＸ<０：１７>が伝達されるのを遮断するための信号としてバンク選択信号Ｐ０＿ＢＫ<０：７>が用いられる。
バンク選択信号Ｐ０＿ＢＫ<０：７>は、有効入力データ信号Ｐ０＿ＲＸ<０：１７>と共に、第１ポートＰＯＲＴ０から提供される２６ビットの有効信号を構成する。このようなバンク選択信号Ｐ０＿ＢＫ<０：７>は、有効入力データ信号Ｐ０＿ＲＸ<０：１７>と共に、第２グローバルデータバスＧＩＯ＿ＩＮを介して第２バンクＢＡＮＫ１のバンク選択部６５、例えば、マルチプレクサに入力され、動作を制御する。
第２バンクＢＡＮＫ１の入力信号の伝送を担当するバンク選択部６５は、バンク選択信号Ｐ０＿ＢＫ<０：７>、すなわち、「ＢＫ１＿Ｐ<０：３>」により動作（イネーブル）し、第２グローバルデータバスＧＩＯ＿ＩＮを介して入力される有効入力データ信号Ｐ０＿ＲＸ<０：１７>を受信して、第２バンクＢＡＮＫ１に伝達する。このとき、残りのバンク選択信号ＢＫ０＿Ｐ<０：３>、ＢＫ２＿Ｐ<０：３>〜ＢＫ７＿Ｐ<０：３>は、非アクティブ（論理ハイレベル又は論理ローレベル）になるため、残りの第１バンクＢＡＮＫ０及び第３バンクないし第８バンクＢＡＮＫ２〜ＢＡＮＫ７のバンク選択部６５は、動作（イネーブル）しなくなり、有効入力データ信号Ｐ０＿ＲＸ<０：１７>は、第１バンクＢＡＮＫ０及び第３バンクないし第８バンクＢＡＮＫ２〜ＢＡＮＫ７には伝達されない。
次に、第２バンクＢＡＮＫ１から第１ポートＰＯＲＴ０への信号出力経路を説明する。
図８を参照すると、第２バンクＢＡＮＫ１から出力される６４ビットのデータ信号は、第１バンク制御部ＢＣ１の直列化部６２を介して１６ビットのデータ信号ＤＯ<０：１５>＿Ｂ１に直列化して、ポート選択部６６、例えば、デマルチプレクサに出力される。デマルチプレクサは、制御信号ＤＲＶＥＮ＿Ｐ<０：３>のうち、アクティブになった制御信号ＤＲＶＥＮ＿Ｐ<０>に応答して、データ信号ＤＯ<０：１５>＿Ｂ１を有効出力データ信号Ｐ０＿ＤＡＴＡ<０：１５>として第１グローバルデータバスＧＩＯ＿ＯＵＴを介して送る。
第１グローバルデータバスＧＩＯ＿ＯＵＴに伝達された有効出力データ信号Ｐ０＿ＤＡＴＡ<０：１５>は、第３ローカルデータバスＬＩＯ＿Ｐ１を介して第１ポートＰＯＲＴ０に伝達される。
次に、マルチポートメモリ素子の正常な読み出し動作を説明する。ここで、正常な読み出し動作は、該当するバンクの特定のアドレスから情報を持ってくる動作である。
図１を参照すると、受信パッドＲｘを介して読み出し動作に該当する入力信号（図４Ｄ及び図４Ｅ参照）が直列に第１ポートＰＯＲＴ０に入力されると、第１ポートＰＯＲＴ０は、直列に入力される入力信号を並列化部４１１を介して並列化した後、２６ビットの有効信号に変換して出力する。
第１ポートＰＯＲＴ０から出力される２６ビットの有効信号は、第２グローバルデータバスＧＩＯ＿ＩＮを介して第２バンクＢＡＮＫ１を担当している第１バンク制御部ＢＣ１のバンク選択部６５に入力される。このとき、第１バンク制御部ＢＣ１のバンク選択部６５は、全ての第２グローバルデータバスＧＩＯ＿ＩＮと第２ローカルデータバスＬＩＯ＿Ｂｉｎとを介して接続されているため、第１ポートＰＯＲＴ０を含む残りの第２ポートないし第４ポートＰＯＲＴ１〜ＰＯＲＴ３からも信号を受信する。
これにより、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの有効信号には、バンクを選択するため、８ビットのバンク選択信号Ｐｉ＿ＢＫ<０：７>が含まれており、このバンク選択信号Ｐｉ＿ＢＫ<０：７>を用いて該当バンクを選択する。ここでは、バンク選択信号Ｐ０＿ＢＫ<１>のみがアクティブになっていることから、第２バンクＢＡＮＫ１の第１バンク制御部ＢＣ１では、残りの第２ポートないし第４ポートＰＯＲＴ１〜ＰＯＲＴ３から伝達されたそれぞれの２６ビットの信号（有効信号ではない）は入力されず、第１ポートＰＯＲＴ０から入力される有効入力データ信号Ｐ０＿ＲＸ<０：１７>のみが入力される。
第１バンク制御部ＢＣ１のステートマシン６３は、有効入力データ信号Ｐ０＿ＲＸ<０：１７>を用いて、内部アクティブ信号ＡＣＴと読み出しコマンド信号ＲＥＡＤとをアクティブにし、アクティブにした内部アクティブ信号ＡＣＴと読み出しコマンド信号ＲＥＡＤとを用いて、行アドレス生成部６３３及び列アドレス生成部６３４により第２バンクＢＡＮＫ１の行アドレスＸＡＤＤ及び列アドレスＹＡＤＤを生成し、読み出しデータパイプ制御部６３５によりパイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥとパイプ出力制御信号ＰＯＵＴとをアクティブにし、データ出力制御部６３６により制御信号ＤＲＶＥＮ＿Ｐをアクティブにして出力する。
第１バンク制御部ＢＣ１から入力される読み出しコマンド信号ＲＥＡＤに応答して、該当する列アドレスＹＡＤＤに応じて第２バンクＢＡＮＫ１から６４ビットのデータ信号がデータラインを介して６４個のデータバス感知増幅器ＤＢＳＡによりそれぞれ増幅し、直列化部６２に出力される。
直列化部６２に入力された６４ビットの出力信号は、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥとパイプ出力制御信号ＰＯＵＴ<０：３>とに応答して、１６ビットに直列化して出力される。すなわち、直列化部６２は、６４ビットの出力信号が入力されると、この信号を１６ビットずつ４単位の直列化した信号に変換及び臨時格納した後、１６ビットずつポート選択部６６に順次出力する。
ポート選択部６６は、直列化部６２から入力されたデータ信号ＤＯ<０：１５>を、制御信号ＤＲＶＥＮ＿Ｐ<０：３>、すなわち、図５に示すように、バンク選択信号ＢＫ０＿Ｐ<０：３>に対応する信号に応答して、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して選択された第１ポートＰＯＲＴ０に１６ビットずつ有効出力データ信号Ｐ０＿ＤＡＴＡ<０：１５>を順次出力する。
第１ポートＰＯＲＴ０は、図３に示すように、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して１６ビットずつ順次出力された有効出力データ信号Ｐ０＿ＤＡＴＡ<０：１５>を並列に受信した後、直列化部４２１により直列化して、送信パッドＴｘを介して該当の外部装置に送信する。
次に、マルチポートメモリ素子の正常な書き込み動作を説明する。ここで、正常な書き込み動作は、該当するバンクの特定のアドレスから情報を持ってくる動作であって、受信パッドＲｘから４フレームの入力信号が入力される。このとき、１つのフレームは、コマンド信号（以下、「コマンドフレーム」とする）（図４Ｂ参照）に該当し、残りの３つのフレームは、データ信号（以下、「データフレーム」とする）（図４Ｃ参照）に該当し、各１６ビットずつ全６４ビットとなる。
図１を参照すると、受信パッドＲｘを介して書き込み動作に該当するコマンドフレームとデータフレームとが連続的に第１ポートＰＯＲＴ０に入力されると、第１ポートＰＯＲＴ０は、直列に入力される各フレーム信号を並列化部４１１により並列化した後、２６ビットの有効信号に変換して出力する。
第１ポートＰＯＲＴ０から出力される２６ビットの有効信号は、第２グローバルデータバスＧＩＯ＿ＩＮを介して、第２バンクＢＡＮＫ１を担当している第１バンク制御部ＢＣ１のバンク選択部６５に入力される。このとき、第１バンク制御部ＢＣ１のバンク選択部６５は、全ての第２グローバルデータバスＧＩＯ＿ＩＮと第２ローカルデータバスＬＩＯ＿Ｂｉｎとを介して接続されているため、第１ポートＰＯＲＴ０を含む残りの第２ポートないし第４ポートＰＯＲＴ１〜ＰＯＲＴ３からも信号を受信する。
これにより、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの有効信号には、バンクを選択するため、８ビットのバンク選択信号Ｐｉ＿ＢＫ<０：７>が含まれており、このバンク選択信号Ｐｉ＿ＢＫ<０：７>を用いて該当バンクを選択する。ここでは、バンク選択信号Ｐ０＿ＢＫ<１>のみがアクティブになっていることから、第２バンクＢＡＮＫ１の第１バンク制御部ＢＣ１では、残りの第２ポートないし第４ポートＰＯＲＴ１〜ＰＯＲＴ３から伝達されたそれぞれの２６ビットの信号（有効信号ではない）は入力されず、第１ポートＰＯＲＴ０から入力される有効入力データ信号Ｐ０＿ＲＸ<０：１７>のみが入力される。
第１バンク制御部ＢＣ１のステートマシン６３は、有効入力データ信号Ｐ０＿ＲＸ<０：１７>（コマンドフレーム信号に該当）を用いて、内部アクティブ信号ＡＣＴと書き込みコマンド信号ＷＲＩＴＥとをアクティブにし、有効バンクデータ信号ＢＲＸ<１７>に応答してアクティブになった内部アクティブ信号ＡＣＴと書き込みコマンド信号ＷＲＴＥとを用いて、行アドレス生成部６３３及び列アドレス生成部６３４により第２バンクＢＡＮＫ１の行アドレスＸＡＤＤ及び列アドレスＹＡＤＤを生成し、入力データストローブ生成部６３２により入力データストローブ信号ＤＳＴＲＯＢＥ１６<０：３>、ＤＳＴＲＯＢＥ６４をアクティブにして出力する。
この状態で、連続して入ってくる残りのデータフレーム（３つのフレーム）信号の有効入力データ信号Ｐ０＿ＲＸ<０：１７>のうち、有効データ信号に該当する１６ビットの有効バンクデータ信号ＢＲＸ<０：１５>を、並列化部６１（図５参照）により６４ビット（１６×４）に並列化した後、書き込みドライバ（Ｗ／Ｄ）により第２バンクＢＡＮＫ１のメモリセルアレイ１０に同時に書き込む。
上述したように、書き込み動作時、１つのバンクに４つのフレーム（コマンドフレーム及びデータフレームを含む）の信号が連続して入力されると、６４ビットのデータがメモリセルに同時に書き込まれるが、４つのフレームが全部入力される前に、その他のコマンドが行われる（割り込み動作）と、それまで入ってきたデータのみをメモリセルに書き込むようになる。
このような構造を有するマルチポートメモリ素子のテストは、必ず高速の直列入／出力インターフェースを行う第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３を介して行わなければならない。しかし、このようなテスト方法は、ＤＲＡＭテスト装置において、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３における高速の直列入／出力インターフェースを支援することができなかったり、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３内の論理素子（図３参照）のエラーにより、内部ＤＲＡＭコア領域のテストがきちんとできない場合には使用することができない。このような問題を事前に克服するためには、マルチポートメモリ素子内に第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３とは独立し、かつ、ＤＲＡＭテスト装置において支援可能な動作で行うことのできる構造を提供しなければならない。
特開２００３−３０８６９７
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、マルチポートメモリ素子のテストモード時、内部のポートを経由せずにＤＲＡＭのテストを安定的に行うことのできるマルチポートメモリ素子を提供することにある。
上記目的を達成するための一観点による本発明は、外部装置及び直列入／出力インターフェースを支援する複数のポートと、該ポートと並列にデータの送受信を行う複数のバンクと、該バンクと前記ポートとの間にデータの送受信を支援する複数のグローバルデータバスとを備えたマルチポートメモリ素子において、前記バンクのコア領域をテストするテストモード時、複数のパッドから前記ポートに入力されるテスト信号と入力データ信号とを前記ポートを経由せずにバイパスさせ、前記グローバルデータバスを介して前記バンクに伝達し、前記テスト信号に対応して、前記バンクから出力された出力データ信号を前記グローバルデータバスを介して前記パッドに出力するテスト入／出力制御部を備えるマルチポートメモリ素子を提供する。
また、上記目的を達成するための他の観点による本発明は、複数の送受信パッドと、複数のテストパッドと、前記送受信パッドを介して外部装置と直列にデータの送受信を行う複数のポートと、メモリコア領域を備え、前記ポートとデータの送受信を行う複数のバンクと、前記ポートと前記バンクとの間にデータの送受信を支援する複数のグローバルデータバスと、前記メモリコア領域のテストモード時、イネーブルされるテストイネーブル信号に応答して、前記送受信パッドから入力されるテスト信号を前記ポートを経由せずに前記グローバルデータバスにバイパスさせるテスト信号入／出力伝送手段と、前記テストイネーブル信号に応答して、前記テストパッドから入力される入力データ信号を前記ポートを経由せずに前記グローバルデータバスに伝送するか、前記テスト信号に対応して、前記バンクから前記グローバルデータバスに出力された出力データ信号を前記ポートを経由せずに前記テストパッドに出力するテスト入／出力制御手段とを備えるマルチポートメモリ素子を提供する。
さらに、上記目的を達成するためのさらなる観点による本発明は、複数の送受信パッドと、複数のテストパッドと、前記送受信パッドを介して外部装置と直列にデータの送受信を行う複数のポートと、メモリコア領域を備え、前記ポートとデータの送受信を行う複数のバンクと、前記ポートと前記バンクとの間にデータの送受信を支援する複数のグローバルデータバスと、前記メモリコア領域のテストモード時、イネーブルされるテストイネーブル信号に応答して、前記送受信パッドから入力されるテスト信号を前記ポートを経由せずにバイパスさせて出力する第１入／出力制御手段と、前記テストイネーブル信号に応答して入力される前記テスト信号と、前記テストパッドから入力される入力データ信号とを前記グローバルデータバスに出力するか、前記テストイネーブル信号に応答して、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を前記ポートを経由せずにバイパスさせて出力する第２入／出力制御手段と、前記テストイネーブル信号に応答して、前記第１入／出力制御手段を介してバイパスされて入力された前記テスト信号と前記入力データ信号とを前記第２入／出力制御手段に出力するか、前記第２入／出力制御手段からバイパスされて入力された前記出力データ信号を前記テストパッドに出力するテスト入／出力制御手段とを備えるマルチポートメモリ素子を提供する。
本発明は、マルチポートメモリ素子のＤＲＡＭコア領域のテストモード時、送信パッドＴＸ、受信パッドＲＸ（ポート用パッド）から入力される外部信号（コマンド（書き込み／読み出し）信号／アドレス信号／制御信号）（ＤＲＡＭテスト装置から送受信パッドを介して提供される）をポートを経由せずに直接グローバルデータバスを介してバンクに伝達し、ＤＲＡＭコア領域のテスト動作を行うように提供する。
すなわち、第一の発明としては、外部装置及び直列入／出力インターフェースを支援する複数のポートと、該ポートと並列にデータの送受信を行う複数のバンクと、該バンクと前記ポートとの間にデータの送受信を支援する複数のグローバルデータバスとを備えたマルチポートメモリ素子において、前記バンクのコア領域をテストするテストモード時、複数のパッドから前記ポートに入力されるテスト信号と入力データ信号とを前記ポートを経由せずにバイパスさせ、前記グローバルデータバスを介して前記バンクに伝達し、前記テスト信号に対応して、前記バンクから出力された出力データ信号を前記グローバルデータバスを介して前記パッドに出力するテスト入／出力制御部を備えることを特徴とするマルチポートメモリ素子を提供する。
第二の発明としては、第一の発明にかかり、前記パッドが、前記テスト信号を受信する送受信パッドと、前記入力データ信号を受信し、前記出力データ信号を出力するテストパッドとからなることを特徴とするマルチポートメモリ素子を提供する。
第三の発明としては、第二の発明にかかり、前記テスト信号が、前記送受信パッドに並列に入力されることを特徴とするマルチポートメモリ素子を提供する。
第四の発明としては、第一から第三の発明にかかり、前記グローバルデータバスが、前記テスト入／出力制御部から前記テスト信号と前記入力データ信号とを受信する第１グローバルデータバスと、前記テスト入／出力制御部に前記出力データ信号を出力する第２グローバルデータバスとからなることを特徴とするマルチポートメモリ素子を提供する。
第五の発明としては、複数の送受信パッドと、複数のテストパッドと、前記送受信パッドを介して外部装置と直列にデータの送受信を行う複数のポートと、メモリコア領域を備え、前記ポートとデータの送受信を行う複数のバンクと、前記ポートと前記バンクとの間にデータの送受信を支援する複数のグローバルデータバスと、前記メモリコア領域のテストモード時、イネーブルされるテストイネーブル信号に応答して、前記送受信パッドから入力されるテスト信号を前記ポートを経由せずに前記グローバルデータバスにバイパスさせるテスト信号入／出力伝送手段と、前記テストイネーブル信号に応答して、前記テストパッドから入力される入力データ信号を前記ポートを経由せずに前記グローバルデータバスに伝送するか、前記テスト信号に対応して、前記バンクから前記グローバルデータバスに出力された出力データ信号を前記ポートを経由せずに前記テストパッドに出力するテスト入／出力制御手段とを備えることを特徴とするマルチポートメモリ素子を提供する。
第六の発明としては、第五の発明にかかり、前記テスト信号が、前記送受信パッドに並列に入力されることを特徴とするマルチポートメモリ素子を提供する。
第七の発明としては、第六の発明にかかり、前記ポートが、前記テストモード時、前記テストイネーブル信号に応答して、前記送受信パッドから前記テスト信号が入力されるのを遮断し、前記グローバルデータバスから前記出力データ信号が入力されるのを遮断することを特徴とするマルチポートメモリ素子を提供する。
第八の発明としては、第七の発明にかかり、前記テスト信号入／出力伝送手段が、前記テストイネーブル信号に応答して、前記送受信パッドから入力される前記テスト信号を受信する入力ドライバと、前記テストイネーブル信号に応答して、前記入力ドライバに入力された前記テスト信号を前記グローバルデータバスに出力する出力ドライバとを備えることを特徴とするマルチポートメモリ素子を提供する。
第九の発明としては、第５から第８の発明にかかり、前記グローバルデータバスが、前記テスト信号入／出力伝送手段から前記テスト信号と前記入力データ信号とを受信する第１グローバルデータバスと、前記テスト入／出力制御手段に前記出力データ信号を出力する第２グローバルデータバスとからなることを特徴とするマルチポートメモリ素子を提供する。
第十の発明としては、複数の送受信パッドと、複数のテストパッドと、前記送受信パッドを介して外部装置と直列にデータの送受信を行う複数のポートと、メモリコア領域を備え、前記ポートとデータの送受信を行う複数のバンクと、前記ポートと前記バンクとの間にデータの送受信を支援する複数のグローバルデータバスと、前記メモリコア領域のテストモード時、イネーブルされるテストイネーブル信号に応答して、前記送受信パッドから入力されるテスト信号を前記ポートを経由せずにバイパスさせて出力する第１入／出力制御手段と、前記テストイネーブル信号に応答して入力される前記テスト信号と、前記テストパッドから入力される入力データ信号とを前記グローバルデータバスに出力するか、前記テストイネーブル信号に応答して、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を前記ポートを経由せずにバイパスさせて出力する第２入／出力制御手段と、前記テストイネーブル信号に応答して、前記第１入／出力制御手段を介してバイパスされて入力された前記テスト信号と前記入力データ信号とを前記第２入／出力制御手段に出力するか、前記第２入／出力制御手段からバイパスされて入力された前記出力データ信号を前記テストパッドに出力するテスト入／出力制御手段とを備えることを特徴とするマルチポートメモリ素子を提供する。
第十一の発明としては、第十の発明にかかり、前記テスト信号が、前記送受信パッドに並列に入力されることを特徴とするマルチポートメモリ素子を提供する。
第十二の発明としては、第十一の発明にかかり、前記第１入／出力制御手段が、前記テストモード時、前記テストイネーブル信号に応答して、前記送受信パッドから入力される前記テスト信号を前記テスト入／出力制御手段にバイパスさせる第１バッファを備えることを特徴とするマルチポートメモリ素子を提供する。
第十三の発明としては、第十二の発明にかかり、前記第１入／出力制御手段が、正常モード時、前記テストイネーブル信号に応答して、前記外部装置から前記送受信パッドを介して直列に入力される入力信号を前記ポートに伝送する第２バッファをさらに備えることを特徴とするマルチポートメモリ素子を提供する。
第十四の発明としては、第十三の発明にかかり、前記第１バッファ及び第２バッファが、トライステートバッファからなることを特徴とするマルチポートメモリ素子を提供する。
第十五の発明としては、第十一の発明にかかり、前記第２入／出力制御手段が、前記テストイネーブル信号に応答して、前記グローバルデータバスから入力される前記出力データ信号を前記テスト入／出力制御手段にバイパスさせて出力する第３バッファと、前記テストイネーブル信号に応答して、前記テスト入／出力制御手段から入力される前記テスト信号及び前記入力データ信号と、前記ポートから入力される入力信号のいずれか１つを選択して、前記グローバルデータバスに出力するマルチプレクサとを備えることを特徴とするマルチポートメモリ素子を提供する。
第十六の発明としては、第十五の発明にかかり、前記第３バッファが、トライステートバッファからなることを特徴とするマルチポートメモリ素子を提供する。
第十七の発明としては、第十一の発明にかかり、前記テスト入／出力制御手段が、前記第１入／出力制御手段からバイパスされて入力される前記テスト信号をデコードして、内部コマンド信号を生成し、前記テスト信号を伝送するコマンドデコーダと、前記内部コマンド信号に応答して、前記コマンドデコーダから入力される前記テスト信号を前記第２入／出力制御手段に出力するデマルチプレクサと、前記内部コマンド信号に応答して、前記第２入／出力制御手段から入力される前記出力データ信号を出力するマルチプレクサと、前記コマンドデコーダの制御信号に応答して、前記マルチプレクサから入力される前記出力データ信号を前記テストパッドに出力する第４バッファとを備えることを特徴とするマルチポートメモリ素子を提供する。
第十八の発明としては、第十七の発明にかかり、前記第４バッファが、トライステートバッファからなることを特徴とするマルチポートメモリ素子を提供する。
第十九の発明としては、第十から第十八の発明にかかり、前記グローバルデータバスが、前記テスト信号入／出力伝送手段から前記テスト信号と前記入力データ信号とを受信する第１グローバルデータバスと、前記テスト入／出力制御手段に前記出力データ信号を出力する第２グローバルデータバスとからなることを特徴とするマルチポートメモリ素子を提供する。
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。なお、明細書全体において、同じ図面の参照符号で表示された部分は、同じ構成要素を表す。
図９は、本発明の一実施形態に係るマルチポートメモリ素子の構造を説明するための概念図である。
同図を参照すると、マルチポートメモリ素子は、テストモード時、アクティブになるテストイネーブル信号ＭＲＥＢに応答して、各送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３を介して第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３にそれぞれ入力されるテスト信号ＴＥＳＴ＿Ｃ／Ａをバイパスさせる入／出力制御部１２１〜１２４（以下、「第１入／出力制御部」とする）と、テストイネーブル信号ＭＲＥＢに応答して、第２グローバルデータバスＧＩＯ＿ＯＵＴを介して第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３に出力される第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７の出力データ信号ＴＥＳＴ＿ＤＯをバイパスさせる入／出力制御部１２５〜１２８（以下、「第２入／出力制御部」とする）と、テストイネーブル信号ＭＲＥＢに応答して、第１入／出力制御部１２１〜１２４によりバイパスされたテスト信号ＴＥＳＴ＿Ｃ／Ａを第１グローバルデータバスＧＩＯ＿ＩＮを介して送り、第２入／出力制御部１２５〜１２８によりバイパスされた出力データ信号ＴＥＳＴ＿ＤＯをテストパッドＤＱ＿ＴＸに出力するテスト入／出力制御部１３０とを備える。
第１入／出力制御部１２１〜１２４は、テストイネーブル信号ＭＲＥＢに応答して、送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３を介して入力されるテスト信号ＴＥＳＴ＿Ｃ／Ａをテスト入／出力制御部１３０に伝送（バイパス）する。このために、第１入／出力制御部１２１〜１２４は、図１０に示すように、第１トライステートバッファＴＢ１、第２トライステートバッファＴＢ２を備える。
図１１は、図１０の第２トライステートバッファＴＢ２を例示している。第１トライステートバッファＴＢ１も同様の構成を有する。
同図を参照すると、第２トライステートバッファＴＢ２は、４つのインバータＩＮＶ１〜ＩＮＶ４と、１つのＮＯＲゲートＮＯＲと、１つのＮＡＮＤゲートＮＡＮＤと、ＰＭＯＳトランジスタＰＭと、ＮＭＯＳトランジスタＮＭとからなる。
このような構成を有する第２トライステートバッファＴＢ２は、テストイネーブル信号ＭＲＥＢが論理ローレベル（テストモードに入る）の場合、高インピーダンス状態になり、これにより、受信パッドＲＸｉ（ここで、ｉは０〜３）に入力されるテスト信号ＴＥＳＴ＿Ｃ／Ａは、第２トライステートバッファＴＢ２には入力されずにバイパスされ、テスト入／出力制御部１３０に出力される。
第２入／出力制御部１２５〜１２８は、テストイネーブル信号ＭＲＥＢに応答して、第２グローバルデータバスＧＩＯ＿ＯＵＴを介して入力される出力データ信号ＴＥＳＴ＿ＤＯをテスト入／出力制御部１３０に伝送する。このために、第２入／出力制御部１２５〜１２８は、図１２に示すように、第３トライステートバッファＴＢ３と、第１マルチプレクサＭＵＸ１とを備える。
同図の第３トライステートバッファＴＢ３の構成は、図１１に示す構成と同様であり、テストイネーブル信号ＭＲＥＢに応答して、第２グローバルデータバスＧＩＯ＿ＯＵＴから出力される出力データ信号ＴＥＳＴ＿ＤＯをテスト入／出力制御部１３０にバイパスする。例えば、テストイネーブル信号ＭＲＥＢが論理ローレベルの場合、高インピーダンス状態になり、出力データ信号ＴＥＳＴ＿ＤＯをテスト入／出力制御部１３０に出力する。
第１マルチプレクサＭＵＸ１は、テストイネーブル信号ＭＲＥＢに応答して、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される信号（正常動作モード時）と、テスト入／出力制御部１３０から入力される入力データ信号ＴＥＳＴ＿ＤＩとのいずれか１つの信号を選択して、第１グローバルデータバスＧＩＯ＿ＩＮに出力する。例えば、第１マルチプレクサＭＵＸ１は、テストイネーブル信号ＭＲＥＢが論理ローレベルの場合、テスト入／出力制御部１３０から出力される信号を選択して、第１グローバルデータバスＧＩＯ＿ＩＮに出力する。このとき、テスト入／出力制御部１３０から出力される信号は、テスト信号ＴＥＳＴ＿Ｃ／Ａ、及び／又はテストパッドＤＱ＿ＴＸから入力される入力データ信号ＴＥＳＴ＿Ｉ／Ｏである。
テスト入／出力制御部１３０は、第１入／出力制御部１２１〜１２４により送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３からバイパスされて入力されるテスト信号ＴＥＳＴ＿Ｃ／Ａを受信して、デコードして、書き込み動作又は読み出し動作を行うコマンド信号、例えば、書き込みコマンド信号ＷＲＩＴＥ、読み出しコマンド信号ＲＥＡＤを生成し、テスト信号ＴＥＳＴ＿Ｃ／Ａと入力データ信号ＴＥＳＴ＿Ｉ／Ｏとを第２入／出力制御部１２５〜１２８に出力する。また、テスト入／出力制御部１３０は、テストパッドＤＱ＿ＴＸから入力される入力データ信号ＴＥＳＴ＿Ｉ／Ｏを出力する。
このために、テスト入／出力制御部１３０は、図１３に示すように、コマンドデコーダＣＯＭＤＥＣと、デマルチプレクサＤＥＭＵＸと、第２マルチプレクサＭＵＸ２と、第３マルチプレクサＭＵＸ３と、第４トライステートバッファＴＢ４とからなる。
コマンドデコーダＣＯＭＤＥＣは、送信パッドＴＸｉ及び受信パッドＲＸｉから入力されるテスト信号ＴＥＳＴ＿Ｃ／Ａをデコードして、内部コマンド信号ＷＲＩＴＥ、ＲＥＡＤを出力する。コマンドデコーダＣＯＭＤＥＣは、第１グローバルデータライン選択信号及びＳＥＬ＿ＧＩＯ＿ＯＵＴ及び第２グローバルデータライン選択信号ＳＥＬ＿ＧＩＯ＿ＩＮを出力する。前記第１グローバルデータライン選択信号ＳＥＬ＿ＧＩＯ＿ＯＵＴ及び第２グローバルデータライン選択信号ＳＥＬ＿ＧＩＯ＿ＩＮは、０から３の中から選択された数字であり、グローバルデータバスを選択するのに用いられる。また、テスト信号ＴＥＳＴ＿Ｃ／ＡとテストパッドＤＱ＿ＲＸとをバッファリングして、第２マルチプレクサＭＵＸ２に出力する。このとき、コマンドデコーダＣＯＭＤＥＣは、テストイネーブル信号ＭＲＥＢ及び外部パッド（送受信パッドとテストパッドではない）から所定の外部制御信号Ｍ<０：２>を受信して、テスト動作時、必要な内部コマンド信号を生成することもでき、この外部制御信号Ｍ<０：２>は、正常動作モード時、８つのバンク選択信号として用いられる信号となり得る。第２マルチプレクサＭＵＸ２は、内部書き込みコマンド信号ＷＲＩＴＥに応答して、コマンドデコーダＣＯＭＤＥＣの出力と入力データ信号ＴＥＳＴ＿Ｉ／ＯとをデマルチプレクサＤＥＭＵＸに伝達する。
デマルチプレクサＤＥＭＵＸは、第２グローバルデータライン選択信号ＳＥＬ＿ＧＩＯ＿ＩＮに応答して、第２マルチプレクサＭＵＸ２から出力された信号を第２入／出力制御部１２５〜１２８に出力する。例えば、第２グローバルデータライン選択信号ＳＥＬ＿ＧＩＯ＿ＩＮが「３」であれば、デマルチプレクサＤＥＭＵＸの入力データ信号ＴＥＳＴ＿ＤＩが第２入出力制御部１２７を介して第２グローバルデータラインＧＩＯ＿ＩＮ<２>を介して送られる。
第３マルチプレクサＭＵＸ３は、第１グローバルデータライン選択信号ＳＥＬ＿ＧＩＯ＿ＯＵＴに応答して、第１グローバルデータバスＧＩＯ＿ＯＵＴから出力される出力データ信号ＴＥＳＴ＿ＤＯを第４トライステートバッファＴＢ４に出力する。例えば、第１グローバルデータライン選択信号ＳＥＬ＿ＧＩＯ＿ＯＵＴが「３」の場合、第３マルチプレクサＭＵＸ３は、第２グローバルデータバスＧＩＯ＿ＯＵＴ<２>から出力される出力データ信号ＴＥＳＴ＿ＤＯをトライステートバッファＴＢ４に出力する。
第４トライステートバッファＴＢ４は、コマンドデコーダＣＯＭＤＥＣから出力される内部読み出しコマンドＲＥＡＤに応答して、第３マルチプレクサＭＵＸ３から出力される出力データ信号ＴＥＳＴ＿ＤＯをテストパッドＤＱ＿ＴＸに出力する。
以下、このように構成された本発明のマルチポートメモリ素子のテストモード時の書き込み動作及び読み出し動作を、図９を参照して具体的に説明する。
まず、書き込み動作を説明する。
テストモード時、テストイネーブル信号ＭＲＥＢは、論理ローレベル（「０」）に維持される。また、テスト信号ＴＥＳＴ＿Ｃ／Ａは、送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３を介して入力され、入力データ信号ＴＥＳＴ＿Ｉ／Ｏは、テストパッドを介してそれぞれ入力される。
第１入／出力制御部１２１〜１２４は、テストイネーブル信号ＭＲＥＢに応答して、送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３を介して入力されるテスト信号ＴＥＳＴ＿Ｃ／Ａをバイパスさせ、テスト入／出力制御部１３０に伝達する。このとき、第１入／出力制御部１２１〜１２４は、テストイネーブル信号ＭＲＥＢが論理ローレベルの場合、動作する（テスト信号が入力される状態）ように設計されており、正常動作時、テストイネーブル信号ＭＲＥＢが論理ハイレベルの場合、動作しない（テスト信号が入力されない状態）ように設計されている。
テスト入／出力制御部１３０は、第１入／出力制御部１２１〜１２４を介してバイパスされたテスト信号ＴＥＳＴ＿Ｃ／Ａを受信して、デコードして、内部コマンド信号（ＷＲＩＴＥ、ＲＥＡＤなど）を生成する。そして、生成された書き込みコマンド信号ＷＲＩＴＥに応答してバイパスされたテスト信号ＴＥＳＴ＿Ｃ／Ａと、テストパッドＤＱ＿ＴＸから入力される入力データ信号ＴＥＳＴ＿Ｉ／Ｏとを第２入／出力制御部１２５〜１２８に出力する。
第２入／出力制御部１２５〜１２８は、テストイネーブル信号ＭＲＥＢが論理ローレベルとして入力されることによって動作し、テスト入／出力制御部１３０から出力されたテスト信号ＴＥＳＴ＿Ｃ／Ａと入力データ信号ＴＥＳＴ＿Ｉ／Ｏとを第１グローバルデータバスＧＩＯ＿ＩＮを介して送る。
第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７は、第１グローバルデータバスＧＩＯ＿ＩＮを介して送られたテスト信号ＴＥＳＴ＿Ｃ／Ａと入力データ信号ＴＥＳＴ＿Ｉ／Ｏとをそれぞれ受信し、テスト信号ＴＥＳＴ＿Ｃ／Ａに含まれたバンク情報を用いて、現在、第１グローバルデータバスＧＩＯ＿ＩＮを介して伝送されるテスト信号が自体の担当するバンクのテスト信号であるかを判断する。
バンクは、担当バンク制御部による判断の結果、現在入力されているテスト信号が自体をテストするテスト信号の場合、現在入力されているテスト信号を受信して、テスト信号のコマンド、例えば、書き込みコマンド信号に対応する動作を行うようになる。例えば、テスト信号に含まれたコマンド信号をデコードして、内部アクティブ信号ＡＣＴと書き込みコマンド信号ＷＲＩＴＥとをアクティブにし、このようにアクティブにした信号を用いて、バンクの行／列アドレスを生成する。
一方、バンクは、担当バンク制御部の制御により、第１グローバルデータバスＧＩＯ＿ＩＮを介して送られた入力データ信号を受信して、該当する行／列アドレスのメモリセルに書き込む。
次に、読み出し動作を説明する。
テストモード時の読み出し動作は、書き込み動作とほぼ似た動作によって行われる。ただし、読み出し動作時には、送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３から読み出しコマンド信号に該当するテスト信号ＴＥＳＴ＿Ｃ／Ａを受信し、テストパッドには入力データ信号ＴＥＳＴ＿Ｉ／Ｏは入力されない。
テスト信号ＴＥＳＴ＿Ｃ／Ａは、第１グローバルデータバスＧＩＯ＿ＩＮを介して該当するバンクに伝達され、バンクに伝達されたテスト信号ＴＥＳＴ＿Ｃ／Ａの読み出しコマンド信号に応答して、バンクに書き込まれた情報、すなわち、出力データ信号ＴＥＳＴ＿ＤＯは、第２入／出力制御部１２５により第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３に伝達されずにテスト入／出力制御部１３０にバイパスされる。
テスト入／出力制御部１３０は、読み出しコマンド信号ＲＥＡＤに応答して、第２グローバルデータバスＧＩＯ＿ＯＵＴを介して伝送される出力データ信号ＴＥＳＴ＿ＤＯをテストパッドに出力する。
図１４は、本発明の他の実施形態に係るマルチポートメモリ素子の構造を説明するための概念図である。ここでは、説明の便宜上、正常モードにおける動作に関する説明は省略し、テストモードについてのみ説明する。
同図を参照すると、本発明の他の実施形態に係るマルチポートメモリ素子は、ＤＲＡＭコア領域をテストするテストモード時、アクティブになるテストイネーブル信号ＭＲＥＢに応答して、各送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３を介して第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３にそれぞれ入力される外部信号（コマンド／アドレス／制御）（以下、「テスト信号」とする）をバイパスさせ、第１グローバルデータバスＧＩＯ＿ＩＮに伝達する複数のテスト信号伝送部１０１〜１０４と、テストイネーブル信号ＭＲＥＢに応答して、テスト専用の送受信パッドＤＱ０、ＤＱ１に入力されるテストデータ信号、すなわち、書き込み動作時、バンクに書き込まれるデータ信号を第１グローバルデータバスＧＩＯ＿ＩＮに伝達するテスト入／出力制御部１０５とを備える。
テスト信号伝送部１０１〜１０４は、テストイネーブル信号ＭＲＥＢに応答して、送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３から入力されるテスト信号を受信する入力ドライバ（図示せず）と、当該入力ドライバを介して入力されたテスト信号を第１グローバルデータバスＧＩＯ＿ＩＮを介して送る出力ドライバ（図示せず）とからなる。このとき、テスト信号は、テストモード時の書き込みコマンド信号又は読み出しコマンド信号と、バンクを選択するバンクデータ信号とを含む信号であって、送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３に並列に入力される。
テスト入／出力制御部１０５は、テストイネーブル信号ＭＲＥＢに応答して、テスト専用の送受信パッドＤＱ０、ＤＱ１（以下、「テストパッド」とする）を介して入力されるデータ信号を第１グローバルデータバスＧＩＯ＿ＩＮを介して送り、テスト信号の読み出しコマンド信号に応答して、第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７の中から選択された該当バンクから第２グローバルデータバスＧＩＯ＿ＯＵＴを介して出力されるデータ信号をテストパッドＤＱ０、ＤＱ１に出力する。
このために、テスト入／出力制御部１０５は、テストパッドＤＱ０、ＤＱ１から入力されるデータ信号（以下、「入力データ信号」とする）を受信するか、第２グローバルデータバスＧＩＯ＿ＯＵＴを介して入力されるデータ信号（以下、「出力データ信号」とする）を受信する入力ドライバと、入力データ信号を第１グローバルデータバスＧＩＯ＿ＩＮを介して送るか、第２グローバルデータバスＧＩＯ＿ＯＵＴを介して出力される出力データ信号をテストパッドＤＱ０、ＤＱ１に出力する出力ドライバと、テストイネーブル信号ＭＲＥＢに応答して、前記入力ドライバと出力ドライバとを制御する制御部（図示せず）とを備える。
テスト入／出力制御部１０５の制御部は、テスト信号ＭＲＥＢ及び別途の外部パッドから独立して入力される制御信号によりデコードされた制御信号に応答して、入力ドライバ及び出力ドライバを制御して、テストパッドＤＱ０、ＤＱ１に入力及び出力されるデータ信号を制御する。
一方、第１グローバルデータバスＧＩＯ＿ＩＮは、第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７にデータを書き込むための専用のバスであって、テストモード時、送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３を介して外部ピン（図示せず）から並列に入力されるテスト信号と、テストパッドＤＱ０、ＤＱ１を介して入力される入力データ信号を第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７に独立して伝達する。このとき、テスト信号は、第１グローバルデータバスＧＩＯ＿ＩＮ（各ラインは２６個で構成される）のうち、第１ポートＰＯＲＴ０に割り当てられた１番目のラインに伝送され、入力データ信号は、２番目のラインに伝送される。これは、テストモード時、送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３とテストパッドＤＱ０、ＤＱ１とに信号が同時に入力され、互いに同じバスラインに伝送される場合、衝突が発生するからである。
第２グローバルデータバスＧＩＯ＿ＯＵＴは、テスト信号に応答して、第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７から読み出された出力データ信号をテスト入／出力制御部１０５に伝達するための読み出し専用のバスであって、テストモード時、第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７から読み出された出力データ信号をテスト入／出力制御部１０５の入力ドライバに伝達する。
以下、このように構成された本発明の他の実施形態に係るマルチポートメモリ素子のテストモード時の書き込み動作及び読み出し動作を、図１４を参照して具体的に説明する。
まず、書き込み動作を説明する。
テストモード時、テストイネーブル信号ＭＲＥＢは、論理ローレベル（「０」）に維持される。このとき、テストイネーブル信号ＭＲＥＢは、送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３を除く、別途に備えられた他のパッド（図示せず）を介して入力される。また、テスト信号は、送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３を介して入力され、入力データ信号は、テストパッドＤＱ０、ＤＱ１を介して入力される。
テスト信号伝送部１０１〜１０４は、テストイネーブル信号ＭＲＥＢに応答して、送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３を介して入力されるテスト信号をバイパスさせ、第１グローバルデータバスＧＩＯ＿ＩＮを介して送る。このとき、第１ポートないし第４ポートＰＯＲＴ０〜ＰＯＲＴ３は、テストイネーブル信号ＭＲＥＢが論理ローレベルの場合、動作しない（テスト信号が入力されない状態）ように設計されており、正常動作時、テストイネーブル信号ＭＲＥＢが論理ハイレベル（「１」）の場合、動作する（テスト信号が入力される状態）ように設計されている。
一方、テスト入／出力制御部１０５は、テストイネーブル信号ＭＲＥＢに応答して、テストパッドＤＱ０、ＤＱ１から入力データ信号を受信して、第１グローバルデータバスＧＩＯ＿ＩＮを介して送る。このとき、テスト入／出力制御部１０５は、入力データ信号が２個のテストパッドＤＱ０、ＤＱ１にのみ入力されるため、１６ビットが入力される場合、データ信号を各パッド当たりそれぞれ８ビットずつ直列に連続的に受信して伝達する。ここで、テストパッドの数は、適切に変更することができ、２個、４個、８個又は１６個に拡張させることができる。
第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７は、第１グローバルデータバスＧＩＯ＿ＩＮを介して送られたテスト信号と入力データ信号とをそれぞれ受信する。このとき、テスト信号には、第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７を選択するバンク情報を含んでいる。第１バンクないし第８バンクＢＡＮＫ０〜ＢＡＮＫ７のうち、該当バンクを担当しているバンク制御部（図５参照）は、このようなテスト信号を受信し、テスト信号に含まれたバンク情報を用いて、現在、第１グローバルデータバスＧＩＯ＿ＩＮを介して伝送されるテスト信号が自体の担当するバンクのテスト信号であるかを判断する。
バンクは、担当バンク制御部による判断の結果、現在入力されているテスト信号が自体をテストするテスト信号の場合、現在入力されているテスト信号を受信して、テスト信号のコマンド、例えば、書き込みコマンド信号に対応する動作を行うようになる。例えば、テスト信号に含まれたコマンド信号をデコードして、内部アクティブ信号ＡＣＴと書き込みコマンド信号ＷＲＩＴＥとをアクティブにし、このようにアクティブにした信号を用いて、バンクの行／列アドレスを生成する。
一方、バンクは、担当バンク制御部の制御により、第１グローバルデータバスＧＩＯ＿ＩＮを介して送られた入力データ信号を受信して、該当する行／列アドレスのメモリセルに書き込む。
次に、読み出し動作を説明する。
テストモード時の読み出し動作は、書き込み動作とほぼ似た動作によって行われる。ただし、読み出し動作時には、送信パッドＴＸ０〜ＴＸ３及び受信パッドＲＸ０〜ＲＸ３から読み出しコマンド信号に該当するテスト信号が入力され、テストパッドＤＱ０、ＤＱ１には入力データ信号は入力されない。
テスト信号は、第１グローバルデータバスＧＩＯ＿ＩＮを介して該当するバンクに伝達され、バンクに伝達されたテスト信号の読み出しコマンド信号に応答して、バンクに書き込まれた情報は、第２グローバルデータバスＧＩＯ＿ＯＵＴを介してテスト入／出力制御部１０５に出力される。
テスト入／出力制御部１０５は、テスト信号ＭＲＥＢに応答して、第２グローバルデータバスＧＩＯ＿ＯＵＴを介して伝送される出力データ信号をテストパッドＤＱ０、ＤＱ１に出力する。
前述したように、本発明の実施形態に係るマルチポートメモリ素子は、４つのポート、８つのバンク、１６ビットのフレーム構造を有し、６４ビットのプリフェッチ動作を行うメモリ素子を例示するものであって、本発明の範囲はこれに限定されるものではない。また、図１に示すようにポートとバンクの位置も制限されず、本発明は、外部装置とポートとの間に直列にデータの伝送を行い、ポートとバンクとの間には並列にデータの伝送を行うマルチポートメモリ素子に全て適用することができる。
本発明によると、テストモード時、高速の直列入／出力動作を行うポートを経由せずに直接バンクにアクセスしてテスト動作を行うことのできるマルチポートメモリ素子を構成することにより、テストモード時、ポートの論理素子によって生じるエラー、すなわち、ポートを経由する場合に生じるエラーから自由なテスト動作を行うことができ、これにより、テストモード時における信頼性を向上させることができる。
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
既に出願されたマルチポートメモリ素子の構造を示す概念図である。 図１に示すバンクの内部構成を示す構成図である。 図１に示すポートの内部構成を示す構成図である。 図１に示すポートに入力される入力信号のフレーム形態を示す図である。 図１に示すポートに入力される入力信号のフレーム形態を示す図である。 図１に示すポートに入力される入力信号のフレーム形態を示す図である。 図１に示すポートに入力される入力信号のフレーム形態を示す図である。 図１に示すポートに入力される入力信号のフレーム形態を示す図である。 図１に示すポートに入力される入力信号のフレーム形態を示す図である。 図１に示すバンク制御部の構成を示す構成図である。 図５に示すステートマシンの構成を示す構成図である。 ポートからバンクへの信号入力経路を説明するための図である。 バンクからポートへの信号出力経路を説明するための図である。 本発明の一実施形態に係るマルチポートメモリ素子の構造を示す概念図である。 図９に示す入／出力制御部の内部構成を示す構成図である。 図１０に示すトライステートバッファの内部構成を示す構成図である。 図９に示す入／出力制御部の内部構成を示す構成図である。 図９に示すテスト入／出力制御部の内部構成を示す構成図である。 本発明の他の実施形態に係るマルチポートメモリ素子の構造を示す概念図である。
符号の説明
ＢＡＮＫ０〜ＢＡＮＫ７ 第１バンクないし第８バンク
ＰＯＲＴ０〜ＰＯＲＴ３ 第１ポートないし第４ポート
ＧＩＯ＿ＩＮ 第１グローバルデータバス
ＧＩＯ＿ＯＵＴ 第２グローバルデータバス
ＴＸ 送信パッド
ＲＸ 受信パッド
１２０〜１２４ 第１入／出力制御部
１２５〜１２８ 第２入／出力制御部
１３０ テスト入／出力制御部

Claims (19)

  1. 外部装置及び直列入／出力インターフェースを支援する複数のポートと、該ポートと並列にデータの送受信を行う複数のバンクと、該バンクと前記ポートとの間にデータの送受信を支援する複数のグローバルデータバスとを備えたマルチポートメモリ素子において、
    前記バンクのコア領域をテストするテストモード時、複数のパッドから前記ポートに入力されるテスト信号と入力データ信号とを前記ポートを経由せずにバイパスさせ、前記グローバルデータバスを介して前記バンクに伝達し、前記テスト信号に対応して、前記バンクから出力された出力データ信号を前記グローバルデータバスを介して前記パッドに出力するテスト入／出力制御部を備えることを特徴とするマルチポートメモリ素子。
  2. 前記パッドが、
    前記テスト信号を受信する送受信パッドと、
    前記入力データ信号を受信し、前記出力データ信号を出力するテストパッドと
    からなることを特徴とする請求項１に記載のマルチポートメモリ素子。
  3. 前記テスト信号が、前記送受信パッドに並列に入力されることを特徴とする請求項２に記載のマルチポートメモリ素子。
  4. 前記グローバルデータバスが、
    前記テスト入／出力制御部から前記テスト信号と前記入力データ信号とを受信する第１グローバルデータバスと、
    前記テスト入／出力制御部に前記出力データ信号を出力する第２グローバルデータバスと
    からなることを特徴とする請求項１〜３のいずれか１項に記載のマルチポートメモリ素子。
  5. 複数の送受信パッドと、
    複数のテストパッドと、
    前記送受信パッドを介して外部装置と直列にデータの送受信を行う複数のポートと、
    メモリコア領域を備え、前記ポートとデータの送受信を行う複数のバンクと、
    前記ポートと前記バンクとの間にデータの送受信を支援する複数のグローバルデータバスと、
    前記メモリコア領域のテストモード時、イネーブルされるテストイネーブル信号に応答して、前記送受信パッドから入力されるテスト信号を前記ポートを経由せずに前記グローバルデータバスにバイパスさせるテスト信号入／出力伝送手段と、
    前記テストイネーブル信号に応答して、前記テストパッドから入力される入力データ信号を前記ポートを経由せずに前記グローバルデータバスに伝送するか、前記テスト信号に対応して、前記バンクから前記グローバルデータバスに出力された出力データ信号を前記ポートを経由せずに前記テストパッドに出力するテスト入／出力制御手段と
    を備えることを特徴とするマルチポートメモリ素子。
  6. 前記テスト信号が、前記送受信パッドに並列に入力されることを特徴とする請求項５に記載のマルチポートメモリ素子。
  7. 前記ポートが、前記テストモード時、前記テストイネーブル信号に応答して、前記送受信パッドから前記テスト信号が入力されるのを遮断し、前記グローバルデータバスから前記出力データ信号が入力されるのを遮断することを特徴とする請求項６に記載のマルチポートメモリ素子。
  8. 前記テスト信号入／出力伝送手段が、
    前記テストイネーブル信号に応答して、前記送受信パッドから入力される前記テスト信号を受信する入力ドライバと、
    前記テストイネーブル信号に応答して、前記入力ドライバに入力された前記テスト信号を前記グローバルデータバスに出力する出力ドライバと
    を備えることを特徴とする請求項７に記載のマルチポートメモリ素子。
  9. 前記グローバルデータバスが、
    前記テスト信号入／出力伝送手段から前記テスト信号と前記入力データ信号とを受信する第１グローバルデータバスと、
    前記テスト入／出力制御手段に前記出力データ信号を出力する第２グローバルデータバスと
    からなることを特徴とする請求項５〜８のいずれか１項に記載のマルチポートメモリ素子。
  10. 複数の送受信パッドと、
    複数のテストパッドと、
    前記送受信パッドを介して外部装置と直列にデータの送受信を行う複数のポートと、
    メモリコア領域を備え、前記ポートとデータの送受信を行う複数のバンクと、
    前記ポートと前記バンクとの間にデータの送受信を支援する複数のグローバルデータバスと、
    前記メモリコア領域のテストモード時、イネーブルされるテストイネーブル信号に応答して、前記送受信パッドから入力されるテスト信号を前記ポートを経由せずにバイパスさせて出力する第１入／出力制御手段と、
    前記テストイネーブル信号に応答して入力される前記テスト信号と、前記テストパッドから入力される入力データ信号とを前記グローバルデータバスに出力するか、前記テストイネーブル信号に応答して、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を前記ポートを経由せずにバイパスさせて出力する第２入／出力制御手段と、
    前記テストイネーブル信号に応答して、前記第１入／出力制御手段を介してバイパスされて入力された前記テスト信号と前記入力データ信号とを前記第２入／出力制御手段に出力するか、前記第２入／出力制御手段からバイパスされて入力された前記出力データ信号を前記テストパッドに出力するテスト入／出力制御手段と
    を備えることを特徴とするマルチポートメモリ素子。
  11. 前記テスト信号が、前記送受信パッドに並列に入力されることを特徴とする請求項１０に記載のマルチポートメモリ素子。
  12. 前記第１入／出力制御手段が、前記テストモード時、前記テストイネーブル信号に応答して、前記送受信パッドから入力される前記テスト信号を前記テスト入／出力制御手段にバイパスさせる第１バッファを備えることを特徴とする請求項１１に記載のマルチポートメモリ素子。
  13. 前記第１入／出力制御手段が、正常モード時、前記テストイネーブル信号に応答して、前記外部装置から前記送受信パッドを介して直列に入力される入力信号を前記ポートに伝送する第２バッファをさらに備えることを特徴とする請求項１２に記載のマルチポートメモリ素子。
  14. 前記第１バッファ及び第２バッファが、トライステートバッファからなることを特徴とする請求項１３に記載のマルチポートメモリ素子。
  15. 前記第２入／出力制御手段が、前記テストイネーブル信号に応答して、前記グローバルデータバスから入力される前記出力データ信号を前記テスト入／出力制御手段にバイパスさせて出力する第３バッファと、
    前記テストイネーブル信号に応答して、前記テスト入／出力制御手段から入力される前記テスト信号及び前記入力データ信号と、前記ポートから入力される入力信号のいずれか１つを選択して、前記グローバルデータバスに出力するマルチプレクサと
    を備えることを特徴とする請求項１１に記載のマルチポートメモリ素子。
  16. 前記第３バッファが、トライステートバッファからなることを特徴とする請求項１５に記載のマルチポートメモリ素子。
  17. 前記テスト入／出力制御手段が、
    前記第１入／出力制御手段からバイパスされて入力される前記テスト信号をデコードして、内部コマンド信号を生成し、前記テスト信号を伝送するコマンドデコーダと、
    前記内部コマンド信号に応答して、前記コマンドデコーダから入力される前記テスト信号を前記第２入／出力制御手段に出力するデマルチプレクサと、
    前記内部コマンド信号に応答して、前記第２入／出力制御手段から入力される前記出力データ信号を出力するマルチプレクサと、
    前記コマンドデコーダの制御信号に応答して、前記マルチプレクサから入力される前記出力データ信号を前記テストパッドに出力する第４バッファと
    を備えることを特徴とする請求項１１に記載のマルチポートメモリ素子。
  18. 前記第４バッファが、トライステートバッファからなることを特徴とする請求項１７に記載のマルチポートメモリ素子。
  19. 前記グローバルデータバスが、
    前記テスト信号入／出力伝送手段から前記テスト信号と前記入力データ信号とを受信する第１グローバルデータバスと、
    前記テスト入／出力制御手段に前記出力データ信号を出力する第２グローバルデータバスと
    からなることを特徴とする請求項１０〜１８のいずれか１項に記載のマルチポートメモリ素子。
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