JP2002230977A - マルチポートメモリのアービタ装置及び半導体装置 - Google Patents
マルチポートメモリのアービタ装置及び半導体装置Info
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- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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Abstract
(57)【要約】
【課題】 マルチポートメモリの第一のポートへの入力
アドレスと第二のポートへの入力アドレスが同一の場合
に、同時に同一アドレスのアクセスをすることを可能に
することができるマルチポートメモリのアービタ装置を
提供する。 【解決手段】 本発明のマルチポートメモリのアービタ
装置は、マルチポートメモリ１０１の二つのポートへの
入力アドレスが同一であることを検出する同一アドレス
検出回路１０２と、ＯＲゲート回路１０３と、Ｄ型フリ
ップフロップ１０４と、バッファ１０５と、ライトポー
トの出力データとリードポートの出力データを選択して
出力するセレクタ１０６と、を備える。マルチポートメ
モリのＡポートへの入力アドレスとＢポートへの入力ア
ドレスが同一の場合にＢポートの動作を停止するととも
にＡポートのデータを選択出力することによって、同時
に同一アドレスのアクセスをすることを可能にすること
ができる。
アドレスと第二のポートへの入力アドレスが同一の場合
に、同時に同一アドレスのアクセスをすることを可能に
することができるマルチポートメモリのアービタ装置を
提供する。 【解決手段】 本発明のマルチポートメモリのアービタ
装置は、マルチポートメモリ１０１の二つのポートへの
入力アドレスが同一であることを検出する同一アドレス
検出回路１０２と、ＯＲゲート回路１０３と、Ｄ型フリ
ップフロップ１０４と、バッファ１０５と、ライトポー
トの出力データとリードポートの出力データを選択して
出力するセレクタ１０６と、を備える。マルチポートメ
モリのＡポートへの入力アドレスとＢポートへの入力ア
ドレスが同一の場合にＢポートの動作を停止するととも
にＡポートのデータを選択出力することによって、同時
に同一アドレスのアクセスをすることを可能にすること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチポートメモ
リのアービタ装置及び半導体装置に関する。特には、マ
ルチポートメモリの複数のポートに対し同時に同一アド
レスのアクセスをすることを可能にすることができるマ
ルチポートメモリのアービタ装置及び半導体装置に関す
る。
リのアービタ装置及び半導体装置に関する。特には、マ
ルチポートメモリの複数のポートに対し同時に同一アド
レスのアクセスをすることを可能にすることができるマ
ルチポートメモリのアービタ装置及び半導体装置に関す
る。
【０００２】
【従来の技術】従来より、複数のポートの夫々に対しア
クセスすることが可能なマルチポートメモリが用いられ
ている。
クセスすることが可能なマルチポートメモリが用いられ
ている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のマルチポートメモリでは、複数のポートに対
し同時に同一アドレスのアクセスをした場合、そのよう
なアクセスに対するデータの保証がされないという問題
があった。そのため、マルチポートメモリの複数のポー
トに対し同時に同一アドレスのアクセスをしないよう
に、マルチポートメモリの外部回路やＣＰＵ（Central
Processing Unit）のプログラムを作成していた。
うな従来のマルチポートメモリでは、複数のポートに対
し同時に同一アドレスのアクセスをした場合、そのよう
なアクセスに対するデータの保証がされないという問題
があった。そのため、マルチポートメモリの複数のポー
トに対し同時に同一アドレスのアクセスをしないよう
に、マルチポートメモリの外部回路やＣＰＵ（Central
Processing Unit）のプログラムを作成していた。
【０００４】本発明はこのような問題点に鑑みてなされ
たもので、その目的は、マルチポートメモリの複数のポ
ートに対し同時に同一アドレスのアクセスをすることを
可能にすることができるマルチポートメモリのアービタ
装置及び半導体装置を提供することである。
たもので、その目的は、マルチポートメモリの複数のポ
ートに対し同時に同一アドレスのアクセスをすることを
可能にすることができるマルチポートメモリのアービタ
装置及び半導体装置を提供することである。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、本発明のマルチポートメモリのアービタ装置は、第
一のポート及び第二のポートを備えるマルチポートメモ
リの第一のポート及び第二のポートへのアクセスを調停
するマルチポートメモリのアービタ装置であって、 マ
ルチポートメモリの第一のポートへの入力アドレスと第
二のポートへの入力アドレスとが同一であることを検出
する同一アドレス検出手段と、 同一アドレス検出手段
がマルチポートメモリの第一のポートへの入力アドレス
と第二のポートへの入力アドレスとが同一であることを
検出した場合に、マルチポートメモリの第二のポートの
動作を停止させる動作停止手段と、 同一アドレス検出
手段がマルチポートメモリの第一のポートへの入力アド
レスと第二のポートへの入力アドレスとが同一であるこ
とを検出した場合にマルチポートメモリの第一のポート
のデータを選択出力し、同一アドレス検出手段が同一ア
ドレス検出手段がマルチポートメモリの第一のポートへ
の入力アドレスと第二のポートへの入力アドレスとが同
一であることを検出しない場合にマルチポートメモリの
第二のポートのデータを選択出力するセレクタ手段と、
を備えることを特徴とする。
め、本発明のマルチポートメモリのアービタ装置は、第
一のポート及び第二のポートを備えるマルチポートメモ
リの第一のポート及び第二のポートへのアクセスを調停
するマルチポートメモリのアービタ装置であって、 マ
ルチポートメモリの第一のポートへの入力アドレスと第
二のポートへの入力アドレスとが同一であることを検出
する同一アドレス検出手段と、 同一アドレス検出手段
がマルチポートメモリの第一のポートへの入力アドレス
と第二のポートへの入力アドレスとが同一であることを
検出した場合に、マルチポートメモリの第二のポートの
動作を停止させる動作停止手段と、 同一アドレス検出
手段がマルチポートメモリの第一のポートへの入力アド
レスと第二のポートへの入力アドレスとが同一であるこ
とを検出した場合にマルチポートメモリの第一のポート
のデータを選択出力し、同一アドレス検出手段が同一ア
ドレス検出手段がマルチポートメモリの第一のポートへ
の入力アドレスと第二のポートへの入力アドレスとが同
一であることを検出しない場合にマルチポートメモリの
第二のポートのデータを選択出力するセレクタ手段と、
を備えることを特徴とする。
【０００６】また、上記課題を解決するため、本発明の
マルチポートメモリのアービタ装置は、 ライト専用の
第一のポート及びリード専用の第二のポートを備えるマ
ルチポートメモリの第一のポート及び第二のポートへの
アクセスを調停するマルチポートメモリのアービタ装置
であって、 マルチポートメモリの第一のポートへの入
力アドレスと第二のポートへの入力アドレスとが同一で
あることを検出する同一アドレス検出手段と、 同一ア
ドレス検出手段がマルチポートメモリの第一のポートへ
の入力アドレスと第二のポートへの入力アドレスとが同
一であることを検出した場合に、マルチポートメモリの
第二のポートの動作を停止させる動作停止手段と、 同
一アドレス検出手段がマルチポートメモリの第一のポー
トへの入力アドレスと第二のポートへの入力アドレスと
が同一であることを検出した場合にマルチポートメモリ
の第一のポートのデータを選択出力し、同一アドレス検
出手段がマルチポートメモリの第一のポートへの入力ア
ドレスと第二のポートへの入力アドレスとが同一である
ことを検出しない場合にマルチポートメモリの第二のポ
ートのデータを選択出力するセレクタ手段と、 を備え
ることを特徴とする。
マルチポートメモリのアービタ装置は、 ライト専用の
第一のポート及びリード専用の第二のポートを備えるマ
ルチポートメモリの第一のポート及び第二のポートへの
アクセスを調停するマルチポートメモリのアービタ装置
であって、 マルチポートメモリの第一のポートへの入
力アドレスと第二のポートへの入力アドレスとが同一で
あることを検出する同一アドレス検出手段と、 同一ア
ドレス検出手段がマルチポートメモリの第一のポートへ
の入力アドレスと第二のポートへの入力アドレスとが同
一であることを検出した場合に、マルチポートメモリの
第二のポートの動作を停止させる動作停止手段と、 同
一アドレス検出手段がマルチポートメモリの第一のポー
トへの入力アドレスと第二のポートへの入力アドレスと
が同一であることを検出した場合にマルチポートメモリ
の第一のポートのデータを選択出力し、同一アドレス検
出手段がマルチポートメモリの第一のポートへの入力ア
ドレスと第二のポートへの入力アドレスとが同一である
ことを検出しない場合にマルチポートメモリの第二のポ
ートのデータを選択出力するセレクタ手段と、 を備え
ることを特徴とする。
【０００７】また、上記課題を解決するため、本発明の
マルチポートメモリのアービタ装置は、 リード及びラ
イトが可能な第一のポート及びリード専用の第二のポー
トを備えるマルチポートメモリの第一のポート及び第二
のポートへのアクセスを調停するマルチポートメモリの
アービタ装置であって、 マルチポートメモリの第一の
ポートへの入力アドレスと第二のポートへの入力アドレ
スとが同一であるとともにマルチポートメモリの第一の
ポートへのライト動作がイネーブルであることを検出す
る同一アドレス検出手段と、 同一アドレス検出手段が
マルチポートメモリの第一のポートへの入力アドレスと
第二のポートへの入力アドレスとが同一であるとともに
マルチポートメモリの第一のポートへのライト動作がイ
ネーブルであることを検出した場合に、マルチポートメ
モリの第二のポートの動作を停止させる動作停止手段
と、 同一アドレス検出手段がマルチポートメモリの第
一のポートへの入力アドレスと第二のポートへの入力ア
ドレスとが同一であるとともにマルチポートメモリの第
一のポートへのライト動作がイネーブルであることを検
出した場合にマルチポートメモリの第一のポートのデー
タを選択出力し、同一アドレス検出手段がマルチポート
メモリの第一のポートへの入力アドレスと第二のポート
への入力アドレスとが同一であるとともにマルチポート
メモリの第一のポートへのライト動作がイネーブルであ
ることを検出しない場合にマルチポートメモリの第二の
ポートのデータを選択出力するセレクタ手段と、を備え
ることを特徴とする。
マルチポートメモリのアービタ装置は、 リード及びラ
イトが可能な第一のポート及びリード専用の第二のポー
トを備えるマルチポートメモリの第一のポート及び第二
のポートへのアクセスを調停するマルチポートメモリの
アービタ装置であって、 マルチポートメモリの第一の
ポートへの入力アドレスと第二のポートへの入力アドレ
スとが同一であるとともにマルチポートメモリの第一の
ポートへのライト動作がイネーブルであることを検出す
る同一アドレス検出手段と、 同一アドレス検出手段が
マルチポートメモリの第一のポートへの入力アドレスと
第二のポートへの入力アドレスとが同一であるとともに
マルチポートメモリの第一のポートへのライト動作がイ
ネーブルであることを検出した場合に、マルチポートメ
モリの第二のポートの動作を停止させる動作停止手段
と、 同一アドレス検出手段がマルチポートメモリの第
一のポートへの入力アドレスと第二のポートへの入力ア
ドレスとが同一であるとともにマルチポートメモリの第
一のポートへのライト動作がイネーブルであることを検
出した場合にマルチポートメモリの第一のポートのデー
タを選択出力し、同一アドレス検出手段がマルチポート
メモリの第一のポートへの入力アドレスと第二のポート
への入力アドレスとが同一であるとともにマルチポート
メモリの第一のポートへのライト動作がイネーブルであ
ることを検出しない場合にマルチポートメモリの第二の
ポートのデータを選択出力するセレクタ手段と、を備え
ることを特徴とする。
【０００８】また、上記課題を解決するため、本発明の
半導体装置は、 第一のポート及び第二のポートを備え
るマルチポートメモリと、 マルチポートメモリの第一
のポートへの入力アドレスと第二のポートへの入力アド
レスとが同一であることを検出する同一アドレス検出手
段と、 同一アドレス検出手段がマルチポートメモリの
第一のポートへの入力アドレスと第二のポートへの入力
アドレスとが同一であることを検出した場合に、マルチ
ポートメモリの第二のポートの動作を停止させる動作停
止手段と、 同一アドレス検出手段がマルチポートメモ
リの第一のポートへの入力アドレスと第二のポートへの
入力アドレスとが同一であることを検出した場合にマル
チポートメモリの第一のポートのデータを選択出力し、
同一アドレス検出手段がマルチポートメモリの第一のポ
ートへの入力アドレスと第二のポートへの入力アドレス
とが同一であることを検出しない場合にマルチポートメ
モリの第二のポートのデータを選択出力するセレクタ手
段と、を備えることを特徴とする。
半導体装置は、 第一のポート及び第二のポートを備え
るマルチポートメモリと、 マルチポートメモリの第一
のポートへの入力アドレスと第二のポートへの入力アド
レスとが同一であることを検出する同一アドレス検出手
段と、 同一アドレス検出手段がマルチポートメモリの
第一のポートへの入力アドレスと第二のポートへの入力
アドレスとが同一であることを検出した場合に、マルチ
ポートメモリの第二のポートの動作を停止させる動作停
止手段と、 同一アドレス検出手段がマルチポートメモ
リの第一のポートへの入力アドレスと第二のポートへの
入力アドレスとが同一であることを検出した場合にマル
チポートメモリの第一のポートのデータを選択出力し、
同一アドレス検出手段がマルチポートメモリの第一のポ
ートへの入力アドレスと第二のポートへの入力アドレス
とが同一であることを検出しない場合にマルチポートメ
モリの第二のポートのデータを選択出力するセレクタ手
段と、を備えることを特徴とする。
【０００９】また、上記課題を解決するため、本発明の
半導体装置は、 ライト専用の第一のポート及びリード
専用の第二のポートを備えるマルチポートメモリと、
マルチポートメモリの第一のポートへの入力アドレスと
第二のポートへの入力アドレスとが同一であることを検
出する同一アドレス検出手段と、 同一アドレス検出手
段がマルチポートメモリの第一のポートへの入力アドレ
スと第二のポートへの入力アドレスとが同一であること
を検出した場合に、マルチポートメモリの第二のポート
の動作を停止させる動作停止手段と、 同一アドレス検
出手段がマルチポートメモリの第一のポートへの入力ア
ドレスと第二のポートへの入力アドレスとが同一である
ことを検出した場合にマルチポートメモリの第一のポー
トのデータを選択出力し、同一アドレス検出手段がマル
チポートメモリの第一のポートへの入力アドレスと第二
のポートへの入力アドレスとが同一であることを検出し
ない場合にマルチポートメモリの第二のポートのデータ
を選択出力するセレクタ手段と、を備えることを特徴と
する。
半導体装置は、 ライト専用の第一のポート及びリード
専用の第二のポートを備えるマルチポートメモリと、
マルチポートメモリの第一のポートへの入力アドレスと
第二のポートへの入力アドレスとが同一であることを検
出する同一アドレス検出手段と、 同一アドレス検出手
段がマルチポートメモリの第一のポートへの入力アドレ
スと第二のポートへの入力アドレスとが同一であること
を検出した場合に、マルチポートメモリの第二のポート
の動作を停止させる動作停止手段と、 同一アドレス検
出手段がマルチポートメモリの第一のポートへの入力ア
ドレスと第二のポートへの入力アドレスとが同一である
ことを検出した場合にマルチポートメモリの第一のポー
トのデータを選択出力し、同一アドレス検出手段がマル
チポートメモリの第一のポートへの入力アドレスと第二
のポートへの入力アドレスとが同一であることを検出し
ない場合にマルチポートメモリの第二のポートのデータ
を選択出力するセレクタ手段と、を備えることを特徴と
する。
【００１０】また、上記課題を解決するため、本発明の
半導体装置は、 リード及びライトが可能な第一のポー
ト及びリード専用の第二のポートを備えるマルチポート
メモリと、 マルチポートメモリの第一のポートへの入
力アドレスと第二のポートへの入力アドレスとが同一で
あるとともにマルチポートメモリの第一のポートへのラ
イト動作がイネーブルであることを検出する同一アドレ
ス検出手段と、 同一アドレス検出手段がマルチポート
メモリの第一のポートへの入力アドレスと第二のポート
への入力アドレスとが同一であるとともにマルチポート
メモリの第一のポートへのライト動作がイネーブルであ
ることを検出した場合に、マルチポートメモリの第二の
ポートの動作を停止させる動作停止手段と、 同一アド
レス検出手段がマルチポートメモリの第一のポートへの
入力アドレスと第二のポートへの入力アドレスとが同一
であるとともにマルチポートメモリの第一のポートへの
ライト動作がイネーブルであることを検出した場合にマ
ルチポートメモリの第一のポートのデータを選択出力
し、同一アドレス検出手段がマルチポートメモリの第一
のポートへの入力アドレスと第二のポートへの入力アド
レスとが同一であるとともにマルチポートメモリの第一
のポートへのライト動作がイネーブルであることを検出
しない場合にマルチポートメモリの第二のポートのデー
タを選択出力するセレクタ手段と、を備えることを特徴
とする。
半導体装置は、 リード及びライトが可能な第一のポー
ト及びリード専用の第二のポートを備えるマルチポート
メモリと、 マルチポートメモリの第一のポートへの入
力アドレスと第二のポートへの入力アドレスとが同一で
あるとともにマルチポートメモリの第一のポートへのラ
イト動作がイネーブルであることを検出する同一アドレ
ス検出手段と、 同一アドレス検出手段がマルチポート
メモリの第一のポートへの入力アドレスと第二のポート
への入力アドレスとが同一であるとともにマルチポート
メモリの第一のポートへのライト動作がイネーブルであ
ることを検出した場合に、マルチポートメモリの第二の
ポートの動作を停止させる動作停止手段と、 同一アド
レス検出手段がマルチポートメモリの第一のポートへの
入力アドレスと第二のポートへの入力アドレスとが同一
であるとともにマルチポートメモリの第一のポートへの
ライト動作がイネーブルであることを検出した場合にマ
ルチポートメモリの第一のポートのデータを選択出力
し、同一アドレス検出手段がマルチポートメモリの第一
のポートへの入力アドレスと第二のポートへの入力アド
レスとが同一であるとともにマルチポートメモリの第一
のポートへのライト動作がイネーブルであることを検出
しない場合にマルチポートメモリの第二のポートのデー
タを選択出力するセレクタ手段と、を備えることを特徴
とする。
【００１１】マルチポートメモリの第一のポートへの入
力アドレスと第二のポートへの入力アドレスが同一の場
合には、第二のポートの動作を停止するとともに、第一
のポートのデータを選択出力することによって、同時に
同一アドレスへのアクセスをすることを可能にすること
ができる。
力アドレスと第二のポートへの入力アドレスが同一の場
合には、第二のポートの動作を停止するとともに、第一
のポートのデータを選択出力することによって、同時に
同一アドレスへのアクセスをすることを可能にすること
ができる。
【００１２】
【発明の実施の形態】以下、本発明のマルチポートメモ
リのアービタ装置及び半導体装置について、図面を参照
しつつ詳細に説明する。
リのアービタ装置及び半導体装置について、図面を参照
しつつ詳細に説明する。
【００１３】［第一の実施の形態］図１は、本発明のマ
ルチポートメモリのアービタ装置の一構成例を示す概略
図である。図１において、本発明のマルチポートメモリ
のアービタ装置は、完全同期式のマルチポートメモリ１
０１の二つのポートへの入力アドレスが同一であること
を検出する同一アドレス検出回路１０２と、ＯＲゲート
回路１０３と、Ｄ型フリップフロップ１０４と、Ｄ型フ
リップフロップ１０４の出力信号のホールドを調整する
バッファ１０５と、セレクタ１０６とを、備えている。
ルチポートメモリのアービタ装置の一構成例を示す概略
図である。図１において、本発明のマルチポートメモリ
のアービタ装置は、完全同期式のマルチポートメモリ１
０１の二つのポートへの入力アドレスが同一であること
を検出する同一アドレス検出回路１０２と、ＯＲゲート
回路１０３と、Ｄ型フリップフロップ１０４と、Ｄ型フ
リップフロップ１０４の出力信号のホールドを調整する
バッファ１０５と、セレクタ１０６とを、備えている。
【００１４】マルチポートメモリ１０１は、Ａポートと
Ｂポートの二つのポートを備えている。マルチポートメ
モリ１０１のＡポートは、ライト専用ポートである。マ
ルチポートメモリ１０１のＡポートは、アドレス入力端
子ＡＡｎ、クロック入力端子ＣＫＡ、非動作指示入力端
子ＸＣＳＡ、ライトイネーブル入力端子ＸＷＥＡ、デー
タ入力端子ＤＡｎ、データ出力端子ＹＡｎから構成され
ている。また、マルチポートメモリ１０１のＢポート
は、リード専用ポートである。マルチポートメモリ１０
１のＢポートは、アドレス入力端子ＡＢｎ、クロック入
力端子ＣＫＢ、非動作指示入力端子ＸＣＳＢ、ライトイ
ネーブル入力端子ＸＷＥＢ、データ入力端子ＤＢｎ、デ
ータ出力端子ＹＢｎから構成されている。
Ｂポートの二つのポートを備えている。マルチポートメ
モリ１０１のＡポートは、ライト専用ポートである。マ
ルチポートメモリ１０１のＡポートは、アドレス入力端
子ＡＡｎ、クロック入力端子ＣＫＡ、非動作指示入力端
子ＸＣＳＡ、ライトイネーブル入力端子ＸＷＥＡ、デー
タ入力端子ＤＡｎ、データ出力端子ＹＡｎから構成され
ている。また、マルチポートメモリ１０１のＢポート
は、リード専用ポートである。マルチポートメモリ１０
１のＢポートは、アドレス入力端子ＡＢｎ、クロック入
力端子ＣＫＢ、非動作指示入力端子ＸＣＳＢ、ライトイ
ネーブル入力端子ＸＷＥＢ、データ入力端子ＤＢｎ、デ
ータ出力端子ＹＢｎから構成されている。
【００１５】マルチポートメモリ１０１のアドレス入力
端子ＡＡｎは、外部回路からアドレス入力線２０１を介
してライトアドレスを受け取る。クロック入力端子ＣＫ
Ａは、外部回路からクロック入力線２０２を介してクロ
ック信号を受け取る。非動作指示入力ＸＣＳＡ端子は、
外部回路から非動作指示入力線２０３を介して非動作指
示を受け取る。ライトイネーブル入力端子ＸＷＥＡは、
アクティブ・ローの入力端子である。また、ライトイネ
ーブル入力端子ＸＷＥＡは、Ａポートがライト専用ポー
トであるため、接地されている。データ入力端子ＤＡｎ
は、外部回路からデータ入力線２０５を介して、ライト
データを受け取る。データ出力端子ＹＡｎは、Ａポート
がライト専用ポートであるため、データ入力端子ＤＡｎ
に入力されたライトデータをスルーでデータ出力線２０
６へ出力する。
端子ＡＡｎは、外部回路からアドレス入力線２０１を介
してライトアドレスを受け取る。クロック入力端子ＣＫ
Ａは、外部回路からクロック入力線２０２を介してクロ
ック信号を受け取る。非動作指示入力ＸＣＳＡ端子は、
外部回路から非動作指示入力線２０３を介して非動作指
示を受け取る。ライトイネーブル入力端子ＸＷＥＡは、
アクティブ・ローの入力端子である。また、ライトイネ
ーブル入力端子ＸＷＥＡは、Ａポートがライト専用ポー
トであるため、接地されている。データ入力端子ＤＡｎ
は、外部回路からデータ入力線２０５を介して、ライト
データを受け取る。データ出力端子ＹＡｎは、Ａポート
がライト専用ポートであるため、データ入力端子ＤＡｎ
に入力されたライトデータをスルーでデータ出力線２０
６へ出力する。
【００１６】マルチポートメモリ１０１のアドレス入力
端子ＡＢｎは、外部回路からアドレス入力線２０７を介
してリードアドレスを受け取る。クロック入力端子ＣＫ
Ｂは、外部回路からクロック入力線２０８を介してクロ
ック信号を受け取る。非動作指示入力端子ＸＣＳＢは、
ＯＲゲート回路１０３から非動作指示を受け取る。ライ
トイネーブル入力端子ＸＷＥＢは、アクティブ・ローの
入力端子である。また、ライトイネーブル入力端子ＸＷ
ＥＢは、Ｂポートがリード専用ポートであるため、プル
アップされている。データ入力端子ＤＢｎは、Ｂポート
がリード専用ポートであるため、接地されている。デー
タ出力端子ＹＡｎは、アドレス入力端子ＡＢｎに入力さ
れたアドレスに保持されているデータを出力する。
端子ＡＢｎは、外部回路からアドレス入力線２０７を介
してリードアドレスを受け取る。クロック入力端子ＣＫ
Ｂは、外部回路からクロック入力線２０８を介してクロ
ック信号を受け取る。非動作指示入力端子ＸＣＳＢは、
ＯＲゲート回路１０３から非動作指示を受け取る。ライ
トイネーブル入力端子ＸＷＥＢは、アクティブ・ローの
入力端子である。また、ライトイネーブル入力端子ＸＷ
ＥＢは、Ｂポートがリード専用ポートであるため、プル
アップされている。データ入力端子ＤＢｎは、Ｂポート
がリード専用ポートであるため、接地されている。デー
タ出力端子ＹＡｎは、アドレス入力端子ＡＢｎに入力さ
れたアドレスに保持されているデータを出力する。
【００１７】同一アドレス検出回路１０２は、アドレス
入力信号線２０１からライトアドレスを、アドレス入力
信号線２０７からリードアドレスを夫々受け取る。そし
て、同一アドレス検出回路１０２は、ライトアドレスと
リードアドレスが同一アドレスである場合には、同一ア
ドレス検出信号出力線２１１へ論理“Ｈ”の信号を出力
する。また、同一アドレス検出回路１０２は、ライトア
ドレスとリードアドレスが同一アドレスではない場合に
は、同一アドレス検出信号出力線２１１へ論理“Ｌ”の
信号を出力する。
入力信号線２０１からライトアドレスを、アドレス入力
信号線２０７からリードアドレスを夫々受け取る。そし
て、同一アドレス検出回路１０２は、ライトアドレスと
リードアドレスが同一アドレスである場合には、同一ア
ドレス検出信号出力線２１１へ論理“Ｈ”の信号を出力
する。また、同一アドレス検出回路１０２は、ライトア
ドレスとリードアドレスが同一アドレスではない場合に
は、同一アドレス検出信号出力線２１１へ論理“Ｌ”の
信号を出力する。
【００１８】ＯＲゲート回路１０３は、二入力のＯＲゲ
ート回路である。ＯＲゲート回路１０３の二つの入力端
子は、非動作信号入力線２０９と、同一アドレス検出信
号出力線２１１と、に接続されている。
ート回路である。ＯＲゲート回路１０３の二つの入力端
子は、非動作信号入力線２０９と、同一アドレス検出信
号出力線２１１と、に接続されている。
【００１９】Ｄ型フリップフロップ１０４の入力端子
は、同一アドレス検出信号出力線２１１に接続されてい
る。また、Ｄ型フリップフロップ１０４のクロック入力
端子は、リードクロック入力線２０８に接続されてい
る。
は、同一アドレス検出信号出力線２１１に接続されてい
る。また、Ｄ型フリップフロップ１０４のクロック入力
端子は、リードクロック入力線２０８に接続されてい
る。
【００２０】バッファ１０５の入力端子は、Ｄ型フリッ
プフロップ１０４の出力端子に接続されている。
プフロップ１０４の出力端子に接続されている。
【００２１】セレクタ１０６の入力端子Ａは、マルチポ
ートメモリ１０１のデータ出力ＹＡｎと接続されてい
る。また、セレクタ１０６の入力端子Ｂは、マルチポー
トメモリ１０１のデータ出力端子ＹＢｎと接続されてい
る。更に、セレクタ１０６の入力端子Ｓは、バッファ１
０５の出力端子と接続されている。また、セレクタ１０
６の出力端子Ｙは、データ出力線２１０と接続されてい
る。セレクタ１０６は、入力端子Ｓへ論理“Ｈ”の信号
が 入力された場合には、入力端子Ａへ入力されるデー
タを出力端子Ｙから出力する。また、セレクタ１０６
は、入力端子Ｓへ論理“Ｌ”の信号が 入力された場合
には、入力端子Ｂへ入力されるデータを出力端子Ｙから
出力する。
ートメモリ１０１のデータ出力ＹＡｎと接続されてい
る。また、セレクタ１０６の入力端子Ｂは、マルチポー
トメモリ１０１のデータ出力端子ＹＢｎと接続されてい
る。更に、セレクタ１０６の入力端子Ｓは、バッファ１
０５の出力端子と接続されている。また、セレクタ１０
６の出力端子Ｙは、データ出力線２１０と接続されてい
る。セレクタ１０６は、入力端子Ｓへ論理“Ｈ”の信号
が 入力された場合には、入力端子Ａへ入力されるデー
タを出力端子Ｙから出力する。また、セレクタ１０６
は、入力端子Ｓへ論理“Ｌ”の信号が 入力された場合
には、入力端子Ｂへ入力されるデータを出力端子Ｙから
出力する。
【００２２】次に、マルチポートメモリのアービタ装置
の動作について、説明する。
の動作について、説明する。
【００２３】まず、アドレス入力線２０１のライトアド
レスとアドレス入力線２０７のリードアドレスが同一の
場合の動作について、説明する。
レスとアドレス入力線２０７のリードアドレスが同一の
場合の動作について、説明する。
【００２４】図２は、アドレス入力線２０１のライトア
ドレスとアドレス入力線２０７のリードアドレスが同一
の場合の、マルチポートメモリ１０１、同一アドレス検
出回路１０２、ＯＲゲート回路１０３、Ｄ型フリップフ
ロップ１０４、バッファ１０５、及びセレクタ１０６の
タイミングチャートである。
ドレスとアドレス入力線２０７のリードアドレスが同一
の場合の、マルチポートメモリ１０１、同一アドレス検
出回路１０２、ＯＲゲート回路１０３、Ｄ型フリップフ
ロップ１０４、バッファ１０５、及びセレクタ１０６の
タイミングチャートである。
【００２５】図２において、マルチポートメモリ１０１
のアドレス入力端子ＡＡｎには、アドレスａが入力され
る。また、マルチポートメモリ１０１のデータ入力端子
ＤＡｎへは、データｎが入力される。更に、マルチポー
トメモリ１０１のライトイネーブル入力端子ＸＷＥＡ
は、接地されている。また、マルチポートメモリ１０１
のクロック入力端子ＣＫＡには、クロック信号が入力さ
れる。従って、マルチポートメモリ１０１のアドレスａ
には、クロック入力端子ＣＫＡへ入力されるクロック信
号の立ち上がりエッジのタイミングで、データｎが書き
込まれる。また、アドレスａにデータｎが書き込まれた
時から所定のディレイの後、マルチポートメモリ１０１
のデータ出力端子ＹＡｎからは、データ入力端子ＤＡｎ
へ入力されたデータｎがスルー出力される。
のアドレス入力端子ＡＡｎには、アドレスａが入力され
る。また、マルチポートメモリ１０１のデータ入力端子
ＤＡｎへは、データｎが入力される。更に、マルチポー
トメモリ１０１のライトイネーブル入力端子ＸＷＥＡ
は、接地されている。また、マルチポートメモリ１０１
のクロック入力端子ＣＫＡには、クロック信号が入力さ
れる。従って、マルチポートメモリ１０１のアドレスａ
には、クロック入力端子ＣＫＡへ入力されるクロック信
号の立ち上がりエッジのタイミングで、データｎが書き
込まれる。また、アドレスａにデータｎが書き込まれた
時から所定のディレイの後、マルチポートメモリ１０１
のデータ出力端子ＹＡｎからは、データ入力端子ＤＡｎ
へ入力されたデータｎがスルー出力される。
【００２６】一方、マルチポートメモリ１０１のアドレ
ス入力端子ＡＢｎには、アドレス入力端子ＡＡｎへ入力
されるアドレスａと同一のアドレスａが入力される。そ
のため、同一アドレス検出回路１０２は、論理“Ｈ”の
信号を同一アドレス検出信号出力線２１１へ出力する。
ＯＲゲート回路１０３の二つの入力端子のうちの一つは
同一アドレス検出信号出力線２１１に接続されているた
め、同一アドレス検出回路１０２が論理“Ｈ”の信号を
出力すると、マルチポートメモリ１０１の非動作入力端
子ＸＣＳＢには論理“Ｈ”の信号が入力される。従っ
て、クロック入力端子ＣＫＢにクロック入力端子ＣＫＡ
と同一・同相クロックが入力されているにもかかわら
ず、マルチポートメモリ１０１のＢポートは動作しな
い。そのため、データ出力端子ＹＢｎからは、直前のリ
ード動作によって読み出されたデータｍが出力され続け
ることとなる。
ス入力端子ＡＢｎには、アドレス入力端子ＡＡｎへ入力
されるアドレスａと同一のアドレスａが入力される。そ
のため、同一アドレス検出回路１０２は、論理“Ｈ”の
信号を同一アドレス検出信号出力線２１１へ出力する。
ＯＲゲート回路１０３の二つの入力端子のうちの一つは
同一アドレス検出信号出力線２１１に接続されているた
め、同一アドレス検出回路１０２が論理“Ｈ”の信号を
出力すると、マルチポートメモリ１０１の非動作入力端
子ＸＣＳＢには論理“Ｈ”の信号が入力される。従っ
て、クロック入力端子ＣＫＢにクロック入力端子ＣＫＡ
と同一・同相クロックが入力されているにもかかわら
ず、マルチポートメモリ１０１のＢポートは動作しな
い。そのため、データ出力端子ＹＢｎからは、直前のリ
ード動作によって読み出されたデータｍが出力され続け
ることとなる。
【００２７】また、Ｄ型フリップフロップ１０４の入力
端子Ｄは同一アドレス検出信号出力線２１１に接続され
ている。そのため、クロック入力線２０８から入力され
るクロック信号の立ち上がりエッジのタイミングで、Ｄ
型フリップフロップ１０４の出力端子Ｑからは論理
“Ｈ”の信号が出力される。
端子Ｄは同一アドレス検出信号出力線２１１に接続され
ている。そのため、クロック入力線２０８から入力され
るクロック信号の立ち上がりエッジのタイミングで、Ｄ
型フリップフロップ１０４の出力端子Ｑからは論理
“Ｈ”の信号が出力される。
【００２８】バッファ１０５の入力端子にＤ型フリップ
フロップ１０４から論理“Ｈ”の信号が入力されると、
セレクタ１０６の入力端子Ｓに、論理“Ｈ”の信号が入
力される。従って、セレクタ１０６は、マルチポートメ
モリ１０１のデータ出力端子ＹＡｎから出力されるデー
タｎを、出力端子Ｙから出力する。
フロップ１０４から論理“Ｈ”の信号が入力されると、
セレクタ１０６の入力端子Ｓに、論理“Ｈ”の信号が入
力される。従って、セレクタ１０６は、マルチポートメ
モリ１０１のデータ出力端子ＹＡｎから出力されるデー
タｎを、出力端子Ｙから出力する。
【００２９】次に、アドレス入力線２０１のライトアド
レスとアドレス入力線２０７のリードアドレスが異なる
場合の動作について、説明する。
レスとアドレス入力線２０７のリードアドレスが異なる
場合の動作について、説明する。
【００３０】ライトアドレスとリードアドレスが異なる
場合、同一アドレス検出回路１０２は、論理“Ｌ”の信
号を同一アドレス検出信号出力線２１１へ出力する。従
って、マルチポートメモリ１０１のＢポートでは、所定
のリード動作が行われる。また、同一アドレス検出回路
１０２から出力された論理“Ｌ”の信号が、Ｄ型フリッ
プフロップ１０４及びバッファ１０５を介して、セレク
タ１０６の入力端子Ｓに入力される。従って、セレクタ
１０６の出力端子Ｙからは、所定のリード動作が行われ
たＢポートのデータ出力端子ＹＢｎに出力されたリード
データが、出力される。
場合、同一アドレス検出回路１０２は、論理“Ｌ”の信
号を同一アドレス検出信号出力線２１１へ出力する。従
って、マルチポートメモリ１０１のＢポートでは、所定
のリード動作が行われる。また、同一アドレス検出回路
１０２から出力された論理“Ｌ”の信号が、Ｄ型フリッ
プフロップ１０４及びバッファ１０５を介して、セレク
タ１０６の入力端子Ｓに入力される。従って、セレクタ
１０６の出力端子Ｙからは、所定のリード動作が行われ
たＢポートのデータ出力端子ＹＢｎに出力されたリード
データが、出力される。
【００３１】以上、本発明のマルチポートメモリのアー
ビタ装置の形態例を示したが、マルチポートメモリ１０
１、同一アドレス検出回路１０２、ＯＲゲート回路１０
３、Ｄ型フリップフロップ１０４、バッファ１０５、及
びセレクタ１０６を半導体装置として実現することがで
きる。
ビタ装置の形態例を示したが、マルチポートメモリ１０
１、同一アドレス検出回路１０２、ＯＲゲート回路１０
３、Ｄ型フリップフロップ１０４、バッファ１０５、及
びセレクタ１０６を半導体装置として実現することがで
きる。
【００３２】［第二の実施の形態］次に、本発明の第二
の実施の形態について、説明する。図３は、３ポート
（１リード／ライトポート、１リードポート）のマルチ
ポートメモリに本発明のマルチポートメモリのアービタ
装置を適用した一構成例の概要図である。
の実施の形態について、説明する。図３は、３ポート
（１リード／ライトポート、１リードポート）のマルチ
ポートメモリに本発明のマルチポートメモリのアービタ
装置を適用した一構成例の概要図である。
【００３３】図３において、本発明のマルチポートメモ
リのアービタ装置は、完全同期式のマルチポートメモリ
３０１への入力アドレスが同一であることを検出する同
一アドレス検出回路２０２と、ＯＲゲート回路２０３
と、Ｄ型フリップフロップ２０４と、Ｄ型フリップフロ
ップ２０４の出力信号のホールドを調整するバッファ２
０５と、セレクタ２０６とを、備えている。
リのアービタ装置は、完全同期式のマルチポートメモリ
３０１への入力アドレスが同一であることを検出する同
一アドレス検出回路２０２と、ＯＲゲート回路２０３
と、Ｄ型フリップフロップ２０４と、Ｄ型フリップフロ
ップ２０４の出力信号のホールドを調整するバッファ２
０５と、セレクタ２０６とを、備えている。
【００３４】マルチポートメモリ３０１は、Ａポートと
Ｂポートを備えている。マルチポートメモリ３０１のＡ
ポートは、リード／ライトポートである。マルチポート
メモリ３０１のＡポートは、アドレス入力端子ＡＡｎ、
クロック入力端子ＣＫＡ、非動作指示入力端子ＸＣＳ
Ａ、ライトイネーブル入力端子ＸＷＥＡ、データ入力端
子ＤＡｎ、データ出力端子ＹＡｎから構成されている。
また、マルチポートメモリ３０１のＢポートは、リード
専用ポートである。マルチポートメモリ３０１のＢポー
トは、アドレス入力端子ＡＢｎ、クロック入力端子ＣＫ
Ｂ、非動作指示入力端子ＸＣＳＢ、ライトイネーブル入
力端子ＸＷＥＢ、データ入力端子ＤＢｎ、データ出力端
子ＹＢｎから構成されている。
Ｂポートを備えている。マルチポートメモリ３０１のＡ
ポートは、リード／ライトポートである。マルチポート
メモリ３０１のＡポートは、アドレス入力端子ＡＡｎ、
クロック入力端子ＣＫＡ、非動作指示入力端子ＸＣＳ
Ａ、ライトイネーブル入力端子ＸＷＥＡ、データ入力端
子ＤＡｎ、データ出力端子ＹＡｎから構成されている。
また、マルチポートメモリ３０１のＢポートは、リード
専用ポートである。マルチポートメモリ３０１のＢポー
トは、アドレス入力端子ＡＢｎ、クロック入力端子ＣＫ
Ｂ、非動作指示入力端子ＸＣＳＢ、ライトイネーブル入
力端子ＸＷＥＢ、データ入力端子ＤＢｎ、データ出力端
子ＹＢｎから構成されている。
【００３５】マルチポートメモリ３０１のアドレス入力
端子ＡＡｎは、外部回路からアドレス入力線４０１を介
してリード／ライトアドレスを受け取る。クロック入力
端子ＣＫＡは、外部回路からクロック入力線４０２を介
してクロック信号を受け取る。非動作指示入力ＸＣＳＡ
端子は、外部回路から非動作指示入力線４０３を介して
非動作指示信号を受け取る。ライトイネーブル入力端子
ＸＷＥＡは、外部回路からライトイネーブル入力線４０
４を介してライトイネーブル信号を受け取る。データ入
力端子ＤＡｎは、外部回路からデータ入力線４０５を介
して、ライトデータを受け取る。データ出力端子ＹＡｎ
は、ライト動作の場合にはデータ入力端子ＤＡｎに入力
されたライトデータをスルーでデータ出力線４０６へ出
力し、リード動作の場合にはアドレス入力端子ＡＡｎに
入力されたアドレスに保持されているデータをデータ出
力線４０６へ出力する。
端子ＡＡｎは、外部回路からアドレス入力線４０１を介
してリード／ライトアドレスを受け取る。クロック入力
端子ＣＫＡは、外部回路からクロック入力線４０２を介
してクロック信号を受け取る。非動作指示入力ＸＣＳＡ
端子は、外部回路から非動作指示入力線４０３を介して
非動作指示信号を受け取る。ライトイネーブル入力端子
ＸＷＥＡは、外部回路からライトイネーブル入力線４０
４を介してライトイネーブル信号を受け取る。データ入
力端子ＤＡｎは、外部回路からデータ入力線４０５を介
して、ライトデータを受け取る。データ出力端子ＹＡｎ
は、ライト動作の場合にはデータ入力端子ＤＡｎに入力
されたライトデータをスルーでデータ出力線４０６へ出
力し、リード動作の場合にはアドレス入力端子ＡＡｎに
入力されたアドレスに保持されているデータをデータ出
力線４０６へ出力する。
【００３６】マルチポートメモリ３０１のアドレス入力
端子ＡＢｎは、外部回路からアドレス入力線４０７を介
してリードアドレスを受け取る。クロック入力端子ＣＫ
Ｂは、外部回路からクロック入力線４０８を介してクロ
ック信号を受け取る。非動作指示入力端子ＸＣＳＢは、
ＯＲゲート回路３０３から非動作指示信号を受け取る。
ライトイネーブル入力端子ＸＷＥＢは、アクティブ・ロ
ーの入力である。また、ライトイネーブル入力端子ＸＷ
ＥＢは、Ｂポートがリード専用ポートであるため、プル
アップされている。データ入力端子ＤＢｎは、Ｂポート
がリード専用ポートであるため、接地されている。デー
タ出力端子ＹＡｎは、アドレス入力端子ＡＢｎに入力さ
れたアドレスに保持されているデータを出力する。
端子ＡＢｎは、外部回路からアドレス入力線４０７を介
してリードアドレスを受け取る。クロック入力端子ＣＫ
Ｂは、外部回路からクロック入力線４０８を介してクロ
ック信号を受け取る。非動作指示入力端子ＸＣＳＢは、
ＯＲゲート回路３０３から非動作指示信号を受け取る。
ライトイネーブル入力端子ＸＷＥＢは、アクティブ・ロ
ーの入力である。また、ライトイネーブル入力端子ＸＷ
ＥＢは、Ｂポートがリード専用ポートであるため、プル
アップされている。データ入力端子ＤＢｎは、Ｂポート
がリード専用ポートであるため、接地されている。デー
タ出力端子ＹＡｎは、アドレス入力端子ＡＢｎに入力さ
れたアドレスに保持されているデータを出力する。
【００３７】同一アドレス検出回路３０２は、アドレス
入力信号線４０１からライトアドレスを、アドレス入力
信号線４０７からリードアドレスを、ライトイネーブル
入力線４０４からライトイネーブル信号を、夫々受け取
る。そして、同一アドレス検出回路３０２は、ライトア
ドレスとリードアドレスが同一アドレスであるとともに
ライトイネーブル信号がアクティブである場合には、同
一アドレス検出信号出力線４１１へ論理“Ｈ”の信号を
出力する。また、同一アドレス検出回路３０２は、それ
以外の場合には、同一アドレス検出信号出力線４１１へ
論理“Ｌ”の信号を出力する。
入力信号線４０１からライトアドレスを、アドレス入力
信号線４０７からリードアドレスを、ライトイネーブル
入力線４０４からライトイネーブル信号を、夫々受け取
る。そして、同一アドレス検出回路３０２は、ライトア
ドレスとリードアドレスが同一アドレスであるとともに
ライトイネーブル信号がアクティブである場合には、同
一アドレス検出信号出力線４１１へ論理“Ｈ”の信号を
出力する。また、同一アドレス検出回路３０２は、それ
以外の場合には、同一アドレス検出信号出力線４１１へ
論理“Ｌ”の信号を出力する。
【００３８】ＯＲゲート回路３０３は、二入力のＯＲゲ
ート回路である。ＯＲゲート回路３０３の二つの入力端
子は、非動作信号入力線４０９と、同一アドレス検出信
号出力線４１１と、に接続されている。
ート回路である。ＯＲゲート回路３０３の二つの入力端
子は、非動作信号入力線４０９と、同一アドレス検出信
号出力線４１１と、に接続されている。
【００３９】Ｄ型フリップフロップ３０４の入力端子
は、同一アドレス検出信号出力線４１１に接続されてい
る。また、Ｄ型フリップフロップ３０４のクロック入力
端子は、リードクロック入力線４０８に接続されてい
る。
は、同一アドレス検出信号出力線４１１に接続されてい
る。また、Ｄ型フリップフロップ３０４のクロック入力
端子は、リードクロック入力線４０８に接続されてい
る。
【００４０】バッファ３０５の入力端子は、Ｄ型フリッ
プフロップ３０４の出力端子に接続されている。
プフロップ３０４の出力端子に接続されている。
【００４１】セレクタ３０６の入力端子Ａは、マルチポ
ートメモリ３０１のデータ出力ＹＡｎと接続されてい
る。また、セレクタ３０６の入力端子Ｂは、マルチポー
トメモリ３０１のデータ出力端子ＹＢｎと接続されてい
る。更に、セレクタ３０６の入力端子Ｓは、バッファ３
０５の出力端子と接続されている。また、セレクタ３０
６の出力端子Ｙは、データ出力線４１０と接続されてい
る。セレクタ３０６は、入力端子Ｓへ論理“Ｈ”の信号
が 入力された場合には、入力端子Ａへ入力されるデー
タを出力端子Ｙから出力する。また、セレクタ３０６
は、入力端子Ｓへ論理“Ｌ”の信号が 入力された場合
には、入力端子Ｂへ入力されるデータを出力端子Ｙから
出力する。
ートメモリ３０１のデータ出力ＹＡｎと接続されてい
る。また、セレクタ３０６の入力端子Ｂは、マルチポー
トメモリ３０１のデータ出力端子ＹＢｎと接続されてい
る。更に、セレクタ３０６の入力端子Ｓは、バッファ３
０５の出力端子と接続されている。また、セレクタ３０
６の出力端子Ｙは、データ出力線４１０と接続されてい
る。セレクタ３０６は、入力端子Ｓへ論理“Ｈ”の信号
が 入力された場合には、入力端子Ａへ入力されるデー
タを出力端子Ｙから出力する。また、セレクタ３０６
は、入力端子Ｓへ論理“Ｌ”の信号が 入力された場合
には、入力端子Ｂへ入力されるデータを出力端子Ｙから
出力する。
【００４２】次に、マルチポートメモリのアービタ装置
の動作について、説明する。
の動作について、説明する。
【００４３】まず、アドレス入力線４０１のライトアド
レスとアドレス入力線４０７のリードアドレスが同一の
場合であるとともにライトイネーブル入力線４０４の信
号がイネーブルである場合の動作について、説明する。
レスとアドレス入力線４０７のリードアドレスが同一の
場合であるとともにライトイネーブル入力線４０４の信
号がイネーブルである場合の動作について、説明する。
【００４４】アドレス入力線４０１のライトアドレスと
アドレス入力線４０７のリードアドレスが同一の場合で
あるとともにライトイネーブル入力線４０４の信号がイ
ネーブルである場合、同一アドレス検出回路３０２は、
論理“Ｈ”の信号を同一アドレス検出信号出力線４１１
へ出力する。
アドレス入力線４０７のリードアドレスが同一の場合で
あるとともにライトイネーブル入力線４０４の信号がイ
ネーブルである場合、同一アドレス検出回路３０２は、
論理“Ｈ”の信号を同一アドレス検出信号出力線４１１
へ出力する。
【００４５】ＯＲゲート回路３０３の二つの入力端子の
うちの一つは同一アドレス検出信号出力線４１１に接続
されているため、同一アドレス検出回路３０２が論理
“Ｈ”の信号を出力すると、マルチポートメモリ３０１
の非動作入力端子ＸＣＳＢには論理“Ｈ”の信号が入力
される。従って、マルチポートメモリ３０１のＢポート
は動作しない。
うちの一つは同一アドレス検出信号出力線４１１に接続
されているため、同一アドレス検出回路３０２が論理
“Ｈ”の信号を出力すると、マルチポートメモリ３０１
の非動作入力端子ＸＣＳＢには論理“Ｈ”の信号が入力
される。従って、マルチポートメモリ３０１のＢポート
は動作しない。
【００４６】また、Ｄ型フリップフロップ３０４の入力
端子Ｄは同一アドレス検出信号出力線４１１に接続され
ている。そのため、クロック入力線４０８から入力され
るクロック信号の立ち上がりエッジのタイミングで、Ｄ
型フリップフロップ３０４の出力端子Ｑからは論理
“Ｈ”の信号が出力される。
端子Ｄは同一アドレス検出信号出力線４１１に接続され
ている。そのため、クロック入力線４０８から入力され
るクロック信号の立ち上がりエッジのタイミングで、Ｄ
型フリップフロップ３０４の出力端子Ｑからは論理
“Ｈ”の信号が出力される。
【００４７】バッファ３０５の入力端子にＤ型フリップ
フロップ３０４から論理“Ｈ”の信号が入力されると、
セレクタ３０６の入力端子Ｓに、論理“Ｈ”の信号が入
力される。従って、セレクタ３０６は、マルチポートメ
モリ３０１のデータ出力端子ＹＡｎから出力されるデー
タｎを、出力端子Ｙから出力する。
フロップ３０４から論理“Ｈ”の信号が入力されると、
セレクタ３０６の入力端子Ｓに、論理“Ｈ”の信号が入
力される。従って、セレクタ３０６は、マルチポートメ
モリ３０１のデータ出力端子ＹＡｎから出力されるデー
タｎを、出力端子Ｙから出力する。
【００４８】次に、アドレス入力線４０１のライトアド
レスとアドレス入力線４０７のリードアドレスが異なる
か、又はライトイネーブル信号線４０４の信号がディス
エーブルの場合の動作について、説明する。
レスとアドレス入力線４０７のリードアドレスが異なる
か、又はライトイネーブル信号線４０４の信号がディス
エーブルの場合の動作について、説明する。
【００４９】この場合、同一アドレス検出回路３０２
は、論理“Ｌ”の信号を同一アドレス検出信号出力線４
１１へ出力する。従って、マルチポートメモリ３０１の
Ｂポートでは、所定のリード動作が行われる。また、同
一アドレス検出回路３０２から出力された論理“Ｌ”の
信号が、Ｄ型フリップフロップ３０４及びバッファ３０
５を介して、セレクタ３０６の入力端子Ｓに入力され
る。従って、セレクタ３０６の出力端子Ｙからは、所定
のリード動作が行われたＢポートのデータ出力端子ＹＢ
ｎに出力されたリードデータが、出力される。
は、論理“Ｌ”の信号を同一アドレス検出信号出力線４
１１へ出力する。従って、マルチポートメモリ３０１の
Ｂポートでは、所定のリード動作が行われる。また、同
一アドレス検出回路３０２から出力された論理“Ｌ”の
信号が、Ｄ型フリップフロップ３０４及びバッファ３０
５を介して、セレクタ３０６の入力端子Ｓに入力され
る。従って、セレクタ３０６の出力端子Ｙからは、所定
のリード動作が行われたＢポートのデータ出力端子ＹＢ
ｎに出力されたリードデータが、出力される。
【００５０】以上、本発明のマルチポートメモリのアー
ビタ装置の形態例を示したが、４ポート（リード／ライ
トポートが２ポート）のマルチポートメモリに対して
も、同様に本発明のマルチポートメモリのアービタ装置
を適用することができる。
ビタ装置の形態例を示したが、４ポート（リード／ライ
トポートが２ポート）のマルチポートメモリに対して
も、同様に本発明のマルチポートメモリのアービタ装置
を適用することができる。
【００５１】また、マルチポートメモリ３０１、同一ア
ドレス検出回路３０２、ＯＲゲート回路３０３、Ｄ型フ
リップフロップ３０４、バッファ３０５、及びセレクタ
３０６を半導体装置として実現することができる。
ドレス検出回路３０２、ＯＲゲート回路３０３、Ｄ型フ
リップフロップ３０４、バッファ３０５、及びセレクタ
３０６を半導体装置として実現することができる。
【００５２】
【発明の効果】以上述べた通り、本発明のマルチポート
メモリのアービタ装置及び半導体装置によれば、マルチ
ポートメモリの第一のポートへの入力アドレスと第二の
ポートへの入力アドレスが同一の場合に第二のポートの
動作を停止するとともに第一のポートのデータを選択出
力することによって、同時に同一アドレスのアクセスを
することを可能にすることができるようになった。
メモリのアービタ装置及び半導体装置によれば、マルチ
ポートメモリの第一のポートへの入力アドレスと第二の
ポートへの入力アドレスが同一の場合に第二のポートの
動作を停止するとともに第一のポートのデータを選択出
力することによって、同時に同一アドレスのアクセスを
することを可能にすることができるようになった。
【図１】本発明によるマルチポートメモリのアービタ装
置の一形態の構成例を示す図である。
置の一形態の構成例を示す図である。
【図２】本発明によるマルチポートメモリのアービタ装
置のタイミングチャートである。
置のタイミングチャートである。
【図３】本発明によるマルチポートメモリのアービタ装
置の一形態の構成例を示す図である。
置の一形態の構成例を示す図である。
１０１ マルチポートメモリ １０２ 同一アドレス検出回路 １０３ ＯＲゲート回路 １０４ Ｄ型フリップフロップ １０５ バッファ １０６ セレクタ ３０１ マルチポートメモリ ３０２ 同一アドレス検出回路 ３０３ ＯＲゲート回路 ３０４ Ｄ型フリップフロップ ３０５ バッファ ３０６ セレクタ
Claims (6)
- 【請求項１】 第一のポート及び第二のポートを備える
マルチポートメモリの前記第一のポート及び前記第二の
ポートへのアクセスを調停するマルチポートメモリのア
ービタ装置であって、 前記マルチポートメモリの前記第一のポートへの入力ア
ドレスと前記第二のポートへの入力アドレスとが同一で
あることを検出する同一アドレス検出手段と、 前記同一アドレス検出手段が前記マルチポートメモリの
前記第一のポートへの入力アドレスと前記第二のポート
への入力アドレスとが同一であることを検出した場合
に、前記マルチポートメモリの前記第二のポートの動作
を停止させる動作停止手段と、 前記同一アドレス検出手段が前記マルチポートメモリの
前記第一のポートへの入力アドレスと前記第二のポート
への入力アドレスとが同一であることを検出した場合に
前記マルチポートメモリの前記第一のポートのデータを
選択出力し、前記同一アドレス検出手段が前記マルチポ
ートメモリの前記第一のポートへの入力アドレスと前記
第二のポートへの入力アドレスとが同一であることを検
出しない場合に前記マルチポートメモリの前記第二のポ
ートのデータを選択出力するセレクタ手段と、 を備えることを特徴とするマルチポートメモリのアービ
タ装置。 - 【請求項２】 ライト専用の第一のポート及びリード専
用の第二のポートを備えるマルチポートメモリの前記第
一のポート及び前記第二のポートへのアクセスを調停す
るマルチポートメモリのアービタ装置であって、 前記マルチポートメモリの前記第一のポートへの入力ア
ドレスと前記第二のポートへの入力アドレスとが同一で
あることを検出する同一アドレス検出手段と、前記同一
アドレス検出手段が前記マルチポートメモリの前記第一
のポートへの入力アドレスと前記第二のポートへの入力
アドレスとが同一であることを検出した場合に、前記マ
ルチポートメモリの前記第二のポートの動作を停止させ
る動作停止手段と、 前記同一アドレス検出手段が前記マルチポートメモリの
前記第一のポートへの入力アドレスと前記第二のポート
への入力アドレスとが同一であることを検出した場合に
前記マルチポートメモリの前記第一のポートのデータを
選択出力し、前記同一アドレス検出手段が前記マルチポ
ートメモリの前記第一のポートへの入力アドレスと前記
第二のポートへの入力アドレスとが同一であることを検
出しない場合に前記マルチポートメモリの前記第二のポ
ートのデータを選択出力するセレクタ手段と、 を備えることを特徴とするマルチポートメモリのアービ
タ装置。 - 【請求項３】 リード及びライトが可能な第一のポート
及びリード専用の第二のポートを備えるマルチポートメ
モリの前記第一のポート及び前記第二のポートへのアク
セスを調停するマルチポートメモリのアービタ装置であ
って、 前記マルチポートメモリの前記第一のポートへの入力ア
ドレスと前記第二のポートへの入力アドレスとが同一で
あるとともに前記マルチポートメモリの前記第一のポー
トへのライト動作がイネーブルであることを検出する同
一アドレス検出手段と、 前記同一アドレス検出手段が前記マルチポートメモリの
前記第一のポートへの入力アドレスと前記第二のポート
への入力アドレスとが同一であるとともに前記マルチポ
ートメモリの前記第一のポートへのライト動作がイネー
ブルであることを検出した場合に、前記マルチポートメ
モリの前記第二のポートの動作を停止させる動作停止手
段と、 前記同一アドレス検出手段が前記マルチポートメモリの
前記第一のポートへの入力アドレスと前記第二のポート
への入力アドレスとが同一であるとともに前記マルチポ
ートメモリの前記第一のポートへのライト動作がイネー
ブルであることを検出した場合に前記マルチポートメモ
リの前記第一のポートのデータを選択出力し、前記同一
アドレス検出手段が前記マルチポートメモリの前記第一
のポートへの入力アドレスと前記第二のポートへの入力
アドレスとが同一であるとともに前記マルチポートメモ
リの前記第一のポートへのライト動作がイネーブルであ
ることを検出しない場合に前記マルチポートメモリの前
記第二のポートのデータを選択出力するセレクタ手段
と、 を備えることを特徴とするマルチポートメモリのアービ
タ装置。 - 【請求項４】 第一のポート及び第二のポートを備える
マルチポートメモリと、 前記マルチポートメモリの前記第一のポートへの入力ア
ドレスと前記第二のポートへの入力アドレスとが同一で
あることを検出する同一アドレス検出手段と、 前記同一アドレス検出手段が前記マルチポートメモリの
前記第一のポートへの入力アドレスと前記第二のポート
への入力アドレスとが同一であることを検出した場合
に、前記マルチポートメモリの前記第二のポートの動作
を停止させる動作停止手段と、 前記同一アドレス検出手段が前記マルチポートメモリの
前記第一のポートへの入力アドレスと前記第二のポート
への入力アドレスとが同一であることを検出した場合に
前記マルチポートメモリの前記第一のポートのデータを
選択出力し、前記同一アドレス検出手段が前記マルチポ
ートメモリの前記第一のポートへの入力アドレスと前記
第二のポートへの入力アドレスとが同一であることを検
出しない場合に前記マルチポートメモリの前記第二のポ
ートのデータを選択出力するセレクタ手段と、 を備えることを特徴とする半導体装置。 - 【請求項５】 ライト専用の第一のポート及びリード専
用の第二のポートを備えるマルチポートメモリと、 前記マルチポートメモリの前記第一のポートへの入力ア
ドレスと前記第二のポートへの入力アドレスとが同一で
あることを検出する同一アドレス検出手段と、前記同一
アドレス検出手段が前記マルチポートメモリの前記第一
のポートへの入力アドレスと前記第二のポートへの入力
アドレスとが同一であることを検出した場合に、前記マ
ルチポートメモリの前記第二のポートの動作を停止させ
る動作停止手段と、 前記同一アドレス検出手段が前記マルチポートメモリの
前記第一のポートへの入力アドレスと前記第二のポート
への入力アドレスとが同一であることを検出した場合に
前記マルチポートメモリの前記第一のポートのデータを
選択出力し、前記同一アドレス検出手段が前記マルチポ
ートメモリの前記第一のポートへの入力アドレスと前記
第二のポートへの入力アドレスとが同一であることを検
出しない場合に前記マルチポートメモリの前記第二のポ
ートのデータを選択出力するセレクタ手段と、 を備えることを特徴とする半導体装置。 - 【請求項６】 リード及びライトが可能な第一のポート
及びリード専用の第二のポートを備えるマルチポートメ
モリと、 前記マルチポートメモリの前記第一のポートへの入力ア
ドレスと前記第二のポートへの入力アドレスとが同一で
あるとともに前記マルチポートメモリの前記第一のポー
トへのライト動作がイネーブルであることを検出する同
一アドレス検出手段と、 前記同一アドレス検出手段が前記マルチポートメモリの
前記第一のポートへの入力アドレスと前記第二のポート
への入力アドレスとが同一であるとともに前記マルチポ
ートメモリの前記第一のポートへのライト動作がイネー
ブルであることを検出した場合に、前記マルチポートメ
モリの前記第二のポートの動作を停止させる動作停止手
段と、 前記同一アドレス検出手段が前記マルチポートメモリの
前記第一のポートへの入力アドレスと前記第二のポート
への入力アドレスとが同一であるとともに前記マルチポ
ートメモリの前記第一のポートへのライト動作がイネー
ブルであることを検出した場合に前記マルチポートメモ
リの前記第一のポートのデータを選択出力し、前記同一
アドレス検出手段が前記マルチポートメモリの前記第一
のポートへの入力アドレスと前記第二のポートへの入力
アドレスとが同一であるとともに前記マルチポートメモ
リの前記第一のポートへのライト動作がイネーブルであ
ることを検出しない場合に前記マルチポートメモリの前
記第二のポートのデータを選択出力するセレクタ手段
と、 を備えることを特徴とする半導体装置。
Priority Applications (2)
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|---|---|---|---|
| JP2001019028A JP2002230977A (ja) | 2001-01-26 | 2001-01-26 | マルチポートメモリのアービタ装置及び半導体装置 |
| US10/041,726 US20020146025A1 (en) | 2001-01-26 | 2002-01-07 | Arbiter device for multi-port memory and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019028A JP2002230977A (ja) | 2001-01-26 | 2001-01-26 | マルチポートメモリのアービタ装置及び半導体装置 |
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|---|---|
| JP2002230977A true JP2002230977A (ja) | 2002-08-16 |
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| JP2001019028A Withdrawn JP2002230977A (ja) | 2001-01-26 | 2001-01-26 | マルチポートメモリのアービタ装置及び半導体装置 |
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100600053B1 (ko) | 2004-07-27 | 2006-07-13 | 주식회사 하이닉스반도체 | 어드레스핀과 데이터핀을 공유하는 의사 에스램 |
| JP2007122310A (ja) * | 2005-10-27 | 2007-05-17 | Hitachi Kokusai Electric Inc | データ処理装置 |
| JP2007525766A (ja) * | 2004-02-26 | 2007-09-06 | インテグレーテッド デバイス テクノロジー，インコーポレーテッド | マルチポートメモリシステムにおける衝突検出 |
| US7349272B2 (en) | 2005-09-29 | 2008-03-25 | Hynix Semiconductor Inc. | Multi-port semiconductor memory device |
| US7499356B2 (en) | 2006-04-13 | 2009-03-03 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| US7583557B2 (en) | 2006-04-13 | 2009-09-01 | Hynix Semiconductor Inc. | Multi-port memory device with serial input/output interface and control method thereof |
| US7616518B2 (en) | 2005-09-29 | 2009-11-10 | Hynix Semiconductor Inc. | Multi-port memory device with serial input/output interface |
| US7773439B2 (en) | 2006-04-13 | 2010-08-10 | Hynix Semiconductor Inc. | Test operation of multi-port memory device |
| US8429319B2 (en) | 2005-09-28 | 2013-04-23 | Hynix Semiconductor Inc. | Multi-port memory device with serial input/output interface |
| JP2013251045A (ja) * | 2005-09-30 | 2013-12-12 | Mosaid Technologies Inc | 複数の独立したシリアルリンクメモリ |
| US9257193B2 (en) | 2005-09-30 | 2016-02-09 | Conversant Intellectual Property Management Inc. | Memory with output control |
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Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US20140115278A1 (en) * | 2012-10-23 | 2014-04-24 | Analog Devices, Inc. | Memory architecture |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6233659B1 (en) * | 1998-03-05 | 2001-05-15 | Micron Technology, Inc. | Multi-port memory device with multiple modes of operation and improved expansion characteristics |
| JP3226886B2 (ja) * | 1999-01-29 | 2001-11-05 | エヌイーシーマイクロシステム株式会社 | 半導体記憶装置とその制御方法 |
-
2001
- 2001-01-26 JP JP2001019028A patent/JP2002230977A/ja not_active Withdrawn
-
2002
- 2002-01-07 US US10/041,726 patent/US20020146025A1/en not_active Abandoned
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007525766A (ja) * | 2004-02-26 | 2007-09-06 | インテグレーテッド デバイス テクノロジー，インコーポレーテッド | マルチポートメモリシステムにおける衝突検出 |
| KR100600053B1 (ko) | 2004-07-27 | 2006-07-13 | 주식회사 하이닉스반도체 | 어드레스핀과 데이터핀을 공유하는 의사 에스램 |
| US7286440B2 (en) | 2004-07-27 | 2007-10-23 | Hynix Semiconductor, Inc. | Pseudo SRAM with common pad for address pin and data pin |
| US8429319B2 (en) | 2005-09-28 | 2013-04-23 | Hynix Semiconductor Inc. | Multi-port memory device with serial input/output interface |
| US7616518B2 (en) | 2005-09-29 | 2009-11-10 | Hynix Semiconductor Inc. | Multi-port memory device with serial input/output interface |
| US7586801B2 (en) | 2005-09-29 | 2009-09-08 | Hynix Semiconductor Inc. | Multi-port semiconductor memory device |
| US7349272B2 (en) | 2005-09-29 | 2008-03-25 | Hynix Semiconductor Inc. | Multi-port semiconductor memory device |
| JP2013251045A (ja) * | 2005-09-30 | 2013-12-12 | Mosaid Technologies Inc | 複数の独立したシリアルリンクメモリ |
| US9230654B2 (en) | 2005-09-30 | 2016-01-05 | Conversant Intellectual Property Management Inc. | Method and system for accessing a flash memory device |
| US9257193B2 (en) | 2005-09-30 | 2016-02-09 | Conversant Intellectual Property Management Inc. | Memory with output control |
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| US11948629B2 (en) | 2005-09-30 | 2024-04-02 | Mosaid Technologies Incorporated | Non-volatile memory device with concurrent bank operations |
| JP2007122310A (ja) * | 2005-10-27 | 2007-05-17 | Hitachi Kokusai Electric Inc | データ処理装置 |
| US7499356B2 (en) | 2006-04-13 | 2009-03-03 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| US7583557B2 (en) | 2006-04-13 | 2009-09-01 | Hynix Semiconductor Inc. | Multi-port memory device with serial input/output interface and control method thereof |
| US7773439B2 (en) | 2006-04-13 | 2010-08-10 | Hynix Semiconductor Inc. | Test operation of multi-port memory device |
Also Published As
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|---|---|---|---|
| A761 | Written withdrawal of application |
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