JPH06161870A - デュアルポートｒａｍ回路 - Google Patents
デュアルポートｒａｍ回路Info
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- JPH06161870A JPH06161870A JP4317019A JP31701992A JPH06161870A JP H06161870 A JPH06161870 A JP H06161870A JP 4317019 A JP4317019 A JP 4317019A JP 31701992 A JP31701992 A JP 31701992A JP H06161870 A JPH06161870 A JP H06161870A
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Abstract
(57)【要約】
【目的】ＲＡＭ部をシングルポート型としてチップ・サ
イズを小型化し、信頼性の向上及びコストの低減をはか
る。 【構成】ＲＡＭ部１をシングルポート型とする。切換制
御信号によりＣＰＵ−Ａ，ＣＰＵ−Ｂからのアドレス信
号ＰＡＤＡ，ＰＡＤＢの切換え、データバス４ａ，４ｂ
とＲＡＭ部１との間のデータの伝達切換を行う切換制御
部２を設ける。ＣＰＵ−Ａ，ＣＰＵ−Ｂからの書込み
用，読出し用の制御信号を内部クロックの１周期に同期
化すると共に、２つのＣＰＵから同一タイミングで書込
み用，読出し用の制御信号が入力されたときは一方を１
クロック周期だけ遅延させてタイミシェアリングにＲＡ
Ｍ部１をアクセスするように上記切換制御信号を発生す
るアービトレーション回路３を設ける。
イズを小型化し、信頼性の向上及びコストの低減をはか
る。 【構成】ＲＡＭ部１をシングルポート型とする。切換制
御信号によりＣＰＵ−Ａ，ＣＰＵ−Ｂからのアドレス信
号ＰＡＤＡ，ＰＡＤＢの切換え、データバス４ａ，４ｂ
とＲＡＭ部１との間のデータの伝達切換を行う切換制御
部２を設ける。ＣＰＵ−Ａ，ＣＰＵ−Ｂからの書込み
用，読出し用の制御信号を内部クロックの１周期に同期
化すると共に、２つのＣＰＵから同一タイミングで書込
み用，読出し用の制御信号が入力されたときは一方を１
クロック周期だけ遅延させてタイミシェアリングにＲＡ
Ｍ部１をアクセスするように上記切換制御信号を発生す
るアービトレーション回路３を設ける。
Description
【０００１】
【産業上の利用分野】本発明はデュアルポートＲＡＭ回
路に関し、特に２つの制御装置から書込み，読出しが可
能なデュアルポートＲＡＭ回路に関する。
路に関し、特に２つの制御装置から書込み，読出しが可
能なデュアルポートＲＡＭ回路に関する。
【０００２】
【従来の技術】従来デュアルポートＲＡＭ回路は、書込
みは１系統の入力、読出しは２系統出力を持った特殊な
メモリセルを多数配列したランダム・アクセス・メモリ
部（以下ＲＡＭ部という）を用い、読出し動作時には競
合しても２系統が非同期に行えるが、書込みは１系統し
か持たないため、アドレス情報による調停を行い、書込
み動作競合時にはどちらか一方の書き込み動作のみが有
効となり、他方の書込み動作を無効になる構成となって
いた。
みは１系統の入力、読出しは２系統出力を持った特殊な
メモリセルを多数配列したランダム・アクセス・メモリ
部（以下ＲＡＭ部という）を用い、読出し動作時には競
合しても２系統が非同期に行えるが、書込みは１系統し
か持たないため、アドレス情報による調停を行い、書込
み動作競合時にはどちらか一方の書き込み動作のみが有
効となり、他方の書込み動作を無効になる構成となって
いた。
【０００３】また、読出し動作はどちらの系統も非同期
で行えるため、どちらか一方が書込み動作中に、他方が
読出し動作を行う事も可能である。そのため、一方が書
込み状態である場合は他方に対して書込み状態である事
を示すステータス信号を出力する構成を取っていた。
で行えるため、どちらか一方が書込み動作中に、他方が
読出し動作を行う事も可能である。そのため、一方が書
込み状態である場合は他方に対して書込み状態である事
を示すステータス信号を出力する構成を取っていた。
【０００４】
【発明が解決しようとする課題】上述した従来のデュア
ルポートＲＡＭ回路は、特殊なＲＡＭ部を用いているた
め、通常の入出力を１系統しか持たないシングルポート
型のＲＡＭ部に対してトランジスタ数が数倍必要とな
り、同一容量であればモノリシックＩＣ化した場合、チ
ップサイズの大型化を招き、信頼性の低下、コストの増
大という問題点があった。
ルポートＲＡＭ回路は、特殊なＲＡＭ部を用いているた
め、通常の入出力を１系統しか持たないシングルポート
型のＲＡＭ部に対してトランジスタ数が数倍必要とな
り、同一容量であればモノリシックＩＣ化した場合、チ
ップサイズの大型化を招き、信頼性の低下、コストの増
大という問題点があった。
【０００５】また、双方より常時、非同期に読出しが可
能な構成であるため、同一アドレスで一方が書込み動作
を行っているタイミングで他方が読出し動作を行った場
合、読出されたデータは不定となる欠点があった。
能な構成であるため、同一アドレスで一方が書込み動作
を行っているタイミングで他方が読出し動作を行った場
合、読出されたデータは不定となる欠点があった。
【０００６】更に、ＲＡＭ部を使用しているため、ゲー
ト・アレイ等の汎用のセミ・カスタムＩＣに搭載する事
は不可能であった。
ト・アレイ等の汎用のセミ・カスタムＩＣに搭載する事
は不可能であった。
【０００７】
【課題を解決するための手段】本発明のデュアルポート
ＲＡＭ回路は、１つずつの書込み用のポート及び読出し
用のポートをもち、伝達されたアドレス信号により選択
されたアドレスに前記書込み用のポートに供給された書
込み用のデータを書込み前記選択されたアドレスから記
憶データを読出し前記読出し用のポートに供給するＲＡ
Ｍ部と、第１及び第２の制御装置のデータをそれぞれ対
応して伝達する第１及び第２のデータバスと、前記読出
し用のポートに供給されたデータをそれぞれ所定のタイ
ミングでラッチする第１及び第２のリード・ラッチ回
路、前記第１及び第２のデータバスからのデータをそれ
ぞれ対応して所定のタイミングでラッチする第１及び第
２のライト・ラッチ回路、並びに伝達された第１及び第
２のアドレス信号のうちの一方をアドレス選択制御信号
に従って選択し前記ＲＡＭ部に伝達するアドレス選択制
御部を備え書込み・読出し切換制御信号に従って前記第
１及び第２のリード・ラッチ回路のデータを前記第１及
び第２のデータバスにそれぞれ対応して伝達し前記第１
及び第２のライト・ラッチ回路のデータのうちの一方を
選択して前記書込み用のポートに供給する切換制御回路
と、前記第１及び第２の制御装置からの第１及び第２の
アドレス信号をそれぞれ所定のタイミングでラッチし前
記アドレス選択制御部へ伝達し、前記第１及び第２の制
御装置からの書込み制御信号，読出し制御信号を内部ク
ロック信号の１クロック周期幅に同期化し、前記第１及
び第２の制御装置からの書込み制御信号，読出し制御信
号が同一タイミングに発生したときは何れか一方を前記
１クロック周期分遅延させると共にこの遅延に関連する
前記ＲＡＭ部及び第１，第２のデータバス間のデータの
伝達制御並びに前記アドレス選択回路によるアドレス選
択制御を前記書込み・読出し切換制御信号及びアドレス
選択制御信号により行うアービトレーション回路とを有
している。
ＲＡＭ回路は、１つずつの書込み用のポート及び読出し
用のポートをもち、伝達されたアドレス信号により選択
されたアドレスに前記書込み用のポートに供給された書
込み用のデータを書込み前記選択されたアドレスから記
憶データを読出し前記読出し用のポートに供給するＲＡ
Ｍ部と、第１及び第２の制御装置のデータをそれぞれ対
応して伝達する第１及び第２のデータバスと、前記読出
し用のポートに供給されたデータをそれぞれ所定のタイ
ミングでラッチする第１及び第２のリード・ラッチ回
路、前記第１及び第２のデータバスからのデータをそれ
ぞれ対応して所定のタイミングでラッチする第１及び第
２のライト・ラッチ回路、並びに伝達された第１及び第
２のアドレス信号のうちの一方をアドレス選択制御信号
に従って選択し前記ＲＡＭ部に伝達するアドレス選択制
御部を備え書込み・読出し切換制御信号に従って前記第
１及び第２のリード・ラッチ回路のデータを前記第１及
び第２のデータバスにそれぞれ対応して伝達し前記第１
及び第２のライト・ラッチ回路のデータのうちの一方を
選択して前記書込み用のポートに供給する切換制御回路
と、前記第１及び第２の制御装置からの第１及び第２の
アドレス信号をそれぞれ所定のタイミングでラッチし前
記アドレス選択制御部へ伝達し、前記第１及び第２の制
御装置からの書込み制御信号，読出し制御信号を内部ク
ロック信号の１クロック周期幅に同期化し、前記第１及
び第２の制御装置からの書込み制御信号，読出し制御信
号が同一タイミングに発生したときは何れか一方を前記
１クロック周期分遅延させると共にこの遅延に関連する
前記ＲＡＭ部及び第１，第２のデータバス間のデータの
伝達制御並びに前記アドレス選択回路によるアドレス選
択制御を前記書込み・読出し切換制御信号及びアドレス
選択制御信号により行うアービトレーション回路とを有
している。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の一実施例を示すブロック図
である。
である。
【００１０】この実施例は、１つずつの書込み用のポー
ト及び読出し用のポートをもち、伝達されたアドレス信
号により選択されたアドレスに上記書込み用のポートに
供給された書込み用のデータを書込み上記選択されたア
ドレスから記憶データを読出し上記読出し用のポートに
供給するＲＡＭ部１と、第１及び第２の制御装置のＣＰ
Ｕ−Ａ，ＣＰＵ−Ｂのデータをそれぞれ対応して伝達す
る第１及び第２のデータバス４ａ，４ｂと、上記読出し
用のポートに供給されたデータをそれぞれ所定のタイミ
ングでラッチする第１及び第２のリード・ラッチ回路と
第１及び第２のデータバス４ａ，４ｂからのデータをそ
れぞれ対応して所定のタイミングでラッチする第１及び
第２のライト・ラッチ回路とを含む入出力切換制御部２
２ａ，２２ｂ、並びに伝達された第１及び第２のアドレ
ス信号ＰＡＤＡ，ＰＡＤＢのうちの一方をアドレス選択
制御信号に従って選択しＲＡＭ部１に伝達するアドレス
選択制御部２１を備え書込み・読出し切換制御信号に従
って上記第１及び第２のリード・ラッチ回路のデータを
第１及び第２のデータバス４ａ，４ｂにそれぞれ対応し
て伝達し上記第１及び第２のライト・ラッチ回路のデー
タのうちの一方を選択して上記書込み用のポートに供給
する切換制御回路２と、ＣＰＵ−Ａ，ＣＰＵ−Ｂからの
第１及び第２のアドレス信号ＰＡＤＡ，ＰＡＤＢをそれ
ぞれ所定のタイミングでラッチしアドレス選択制御部２
１へ伝達し、ＣＰＵ−Ａ，ＣＰＵ−Ｂからの書込み制御
信号，読出し制御信号（ＷＲ＊，ＲＤ＊，Ｒ＊／Ｗ）を
内部クロック信号Ｃ１，Ｃ２の１クロック周期幅に同期
化し、ＣＰＵ−Ａ，ＣＰＵ−Ｂからの書込み制御信号，
読出し制御信号（ＷＲ＊，ＲＤ＊，Ｒ＊／Ｗ）が同一タ
イミングに発生したときは何れか一方を１クロック周期
分遅延させると共にこの遅延に関連するＲＡＭ部１及び
第１，第２のデータバス間４ａ，４ｂのデータの伝達制
御並びにアドレス選択制御回路２１によるアドレス選択
制御を上記書込み・読出し切換制御信号及びアドレス選
択制御信号により行うアービトレーション回路３とを有
する構成となっている。
ト及び読出し用のポートをもち、伝達されたアドレス信
号により選択されたアドレスに上記書込み用のポートに
供給された書込み用のデータを書込み上記選択されたア
ドレスから記憶データを読出し上記読出し用のポートに
供給するＲＡＭ部１と、第１及び第２の制御装置のＣＰ
Ｕ−Ａ，ＣＰＵ−Ｂのデータをそれぞれ対応して伝達す
る第１及び第２のデータバス４ａ，４ｂと、上記読出し
用のポートに供給されたデータをそれぞれ所定のタイミ
ングでラッチする第１及び第２のリード・ラッチ回路と
第１及び第２のデータバス４ａ，４ｂからのデータをそ
れぞれ対応して所定のタイミングでラッチする第１及び
第２のライト・ラッチ回路とを含む入出力切換制御部２
２ａ，２２ｂ、並びに伝達された第１及び第２のアドレ
ス信号ＰＡＤＡ，ＰＡＤＢのうちの一方をアドレス選択
制御信号に従って選択しＲＡＭ部１に伝達するアドレス
選択制御部２１を備え書込み・読出し切換制御信号に従
って上記第１及び第２のリード・ラッチ回路のデータを
第１及び第２のデータバス４ａ，４ｂにそれぞれ対応し
て伝達し上記第１及び第２のライト・ラッチ回路のデー
タのうちの一方を選択して上記書込み用のポートに供給
する切換制御回路２と、ＣＰＵ−Ａ，ＣＰＵ−Ｂからの
第１及び第２のアドレス信号ＰＡＤＡ，ＰＡＤＢをそれ
ぞれ所定のタイミングでラッチしアドレス選択制御部２
１へ伝達し、ＣＰＵ−Ａ，ＣＰＵ−Ｂからの書込み制御
信号，読出し制御信号（ＷＲ＊，ＲＤ＊，Ｒ＊／Ｗ）を
内部クロック信号Ｃ１，Ｃ２の１クロック周期幅に同期
化し、ＣＰＵ−Ａ，ＣＰＵ−Ｂからの書込み制御信号，
読出し制御信号（ＷＲ＊，ＲＤ＊，Ｒ＊／Ｗ）が同一タ
イミングに発生したときは何れか一方を１クロック周期
分遅延させると共にこの遅延に関連するＲＡＭ部１及び
第１，第２のデータバス間４ａ，４ｂのデータの伝達制
御並びにアドレス選択制御回路２１によるアドレス選択
制御を上記書込み・読出し切換制御信号及びアドレス選
択制御信号により行うアービトレーション回路３とを有
する構成となっている。
【００１１】次に、この実施例のアービトレーション回
路３及び切換制御回路２の具体的な回路構成について説
明する。
路３及び切換制御回路２の具体的な回路構成について説
明する。
【００１２】図２はこの実施例のアービトレーション回
路３のブロック図である。
路３のブロック図である。
【００１３】アドレスラッチ回路３１ａは、ＣＰＵ−Ａ
側のアドレス信号ＰＡＤＡをアドレスラッチ信号ＡＬＥ
Ａによりラッチし出力する。論理ゲートＧ３１は、本デ
ュアルポートＲＡＭ回路の選択信号であるチップセレク
ト信号ＣＳＡと書込み制御信号ＷＲ＊との論理積をと
り、ＣＰＵ−Ａ側からの書込み制御を行うための信号を
生成する。
側のアドレス信号ＰＡＤＡをアドレスラッチ信号ＡＬＥ
Ａによりラッチし出力する。論理ゲートＧ３１は、本デ
ュアルポートＲＡＭ回路の選択信号であるチップセレク
ト信号ＣＳＡと書込み制御信号ＷＲ＊との論理積をと
り、ＣＰＵ−Ａ側からの書込み制御を行うための信号を
生成する。
【００１４】同期回路３２ａは、論理ゲートＧ３１の出
力、つまりＣＰＵ−Ａ側からの書込み制御信号を内部ク
ロック信号Ｃ１，Ｃ２にて同期する立上がりエッジ検出
回路３３ａは、同期回路３２ａにて同期化された書込み
制御信号の立ち上がりエッジを検出し、内部クロック１
周期分の信号を発生する。Ｄラッチ回路３４ａは立上が
りエッジ検出回路３３ａの出力を内部クロック信号Ｃ１
に同期させ、同様にＤラッチ回路３４ｂは、内部クロッ
ク信号Ｃ１に同期した立上がりエッジ検出回路３３ａの
出力を再度、内部クロック信号Ｃ２に同期させる。論理
ゲートＧ３２は、チップセレクト信号ＣＳＡと書込み制
御信号ＲＤ＊との論理積をとり、ＣＰＵ−Ａ側からの読
出し制御を行うための信号を生成する。同期回路３２ｂ
は、論理ゲートＧ３２の出力、つまりＣＰＵ−Ａ側から
の読出し制御信号を内部クロック信号Ｃ１，Ｃ２にて同
期化する。立上がりエッジ検出回路３３ｂは、同期回路
３２ｂにて同期化された読出し制御信号の立上がりエッ
ジを検出し、内部クロック１周期分の信号を発生する。
力、つまりＣＰＵ−Ａ側からの書込み制御信号を内部ク
ロック信号Ｃ１，Ｃ２にて同期する立上がりエッジ検出
回路３３ａは、同期回路３２ａにて同期化された書込み
制御信号の立ち上がりエッジを検出し、内部クロック１
周期分の信号を発生する。Ｄラッチ回路３４ａは立上が
りエッジ検出回路３３ａの出力を内部クロック信号Ｃ１
に同期させ、同様にＤラッチ回路３４ｂは、内部クロッ
ク信号Ｃ１に同期した立上がりエッジ検出回路３３ａの
出力を再度、内部クロック信号Ｃ２に同期させる。論理
ゲートＧ３２は、チップセレクト信号ＣＳＡと書込み制
御信号ＲＤ＊との論理積をとり、ＣＰＵ−Ａ側からの読
出し制御を行うための信号を生成する。同期回路３２ｂ
は、論理ゲートＧ３２の出力、つまりＣＰＵ−Ａ側から
の読出し制御信号を内部クロック信号Ｃ１，Ｃ２にて同
期化する。立上がりエッジ検出回路３３ｂは、同期回路
３２ｂにて同期化された読出し制御信号の立上がりエッ
ジを検出し、内部クロック１周期分の信号を発生する。
【００１５】アドレスラッチ回路３１ｂは、ＣＰＵ−Ｂ
側のアドレス信号ＰＡＤＢをアドレスラッチ信号ＡＬＥ
Ｂを用いてラッチし、出力する。アドレスデコーダ３６
は、アドレスラッチ回路３１ｂからのアドレス信号ＰＡ
ＤＢをデコードし、ＲＡＭ部１が選択された事を判定す
るための回路で、アドレスデコーダ３６の出力とＣＰＵ
−Ｂ側からのＲＡＭ部をアクセスする信号との論理積を
取り、アドレスデコーダ３６の出力がアクティブになら
なければ、ＲＡＭ部１をアクセス出来ない回路構成とし
ている。遅延回路３５ａは、ＣＰＵ−Ｂ側より入力され
るアドレスラッチ信号ＡＬＥＢより、ＲＡＭ部１をアク
セスするための読み出し，書き込み制御信号を生成する
ための遅延回路で、内部クロック信号Ｃ１，Ｃ２を用い
てアドレスラッチ信号ＡＬＥＢをＣ２の１周期分遅延さ
せる。遅延回路３５ｂは、遅延回路３５ａと同一の回路
構成を持ち、遅延回路３５ａにて遅延させた信号を更に
Ｃ２の１周期分遅延させ、ＲＡＭ部１に対する書込み制
御信号を生成する為のタイミング信号を生成する。
側のアドレス信号ＰＡＤＢをアドレスラッチ信号ＡＬＥ
Ｂを用いてラッチし、出力する。アドレスデコーダ３６
は、アドレスラッチ回路３１ｂからのアドレス信号ＰＡ
ＤＢをデコードし、ＲＡＭ部１が選択された事を判定す
るための回路で、アドレスデコーダ３６の出力とＣＰＵ
−Ｂ側からのＲＡＭ部をアクセスする信号との論理積を
取り、アドレスデコーダ３６の出力がアクティブになら
なければ、ＲＡＭ部１をアクセス出来ない回路構成とし
ている。遅延回路３５ａは、ＣＰＵ−Ｂ側より入力され
るアドレスラッチ信号ＡＬＥＢより、ＲＡＭ部１をアク
セスするための読み出し，書き込み制御信号を生成する
ための遅延回路で、内部クロック信号Ｃ１，Ｃ２を用い
てアドレスラッチ信号ＡＬＥＢをＣ２の１周期分遅延さ
せる。遅延回路３５ｂは、遅延回路３５ａと同一の回路
構成を持ち、遅延回路３５ａにて遅延させた信号を更に
Ｃ２の１周期分遅延させ、ＲＡＭ部１に対する書込み制
御信号を生成する為のタイミング信号を生成する。
【００１６】論理ゲートＧ３３は、アドレスデコーダ３
６の出力とリード・ライト信号Ｒ＊／Ｗを条件信号と
し、タイミング信号としての遅延回路３５ｂの出力との
論理積を取る回路で、ＣＰＵ−Ｂ側からＲＡＭ部に対す
る書込み制御信号を生成する。Ｄラッチ回路３４ｃは、
論理ゲートＧ３３の出力を内部クロック信号Ｃ１に同期
させ、Ｄラッチ回路３４ｄは、Ｄラッチ回路３４ｄによ
ってＣ１に同期した信号を更にＣ２に同期させる。論理
ゲートＧ３４は、アドレスデコーダ３６の出力とリード
・ライト信号Ｒ＊／Ｗの反転信号を条件信号とし、タイ
ミング信号としての遅延回路３５ｂの出力との論理積を
取る回路で、ＣＰＵ−Ｂ側からＲＡＭ部１に対する読出
し制御信号を生成する。論理ゲートＧ３５は、アドレス
デコーダ３６の出力とリード・ライト信号Ｒ＊／Ｗを条
件信号とし、タイミング信号としてのストローブ信号Ｓ
ＴＲＶとの論理積を取る回路で、ＣＰＵ−Ｂ側からＲＡ
Ｍ部１に対する読出しストローブ信号を生成する。Ｄラ
ッチ３４ｅは、Ｄラッチ３４ａの出力信号ＷＬＡＷＲを
内部クロック信号Ｃ２に同期化する。論理積ゲートＧ３
６は、ＣＰＵ−Ａ側からＲＡＭ部１に対する読出し、書
込みの制御信号の論理和を取る回路で、この出力がアク
ティブになっている場合は、ＣＰＵ−Ａ側からＲＡＭ部
１に対してアクセスされている事を示している。
６の出力とリード・ライト信号Ｒ＊／Ｗを条件信号と
し、タイミング信号としての遅延回路３５ｂの出力との
論理積を取る回路で、ＣＰＵ−Ｂ側からＲＡＭ部に対す
る書込み制御信号を生成する。Ｄラッチ回路３４ｃは、
論理ゲートＧ３３の出力を内部クロック信号Ｃ１に同期
させ、Ｄラッチ回路３４ｄは、Ｄラッチ回路３４ｄによ
ってＣ１に同期した信号を更にＣ２に同期させる。論理
ゲートＧ３４は、アドレスデコーダ３６の出力とリード
・ライト信号Ｒ＊／Ｗの反転信号を条件信号とし、タイ
ミング信号としての遅延回路３５ｂの出力との論理積を
取る回路で、ＣＰＵ−Ｂ側からＲＡＭ部１に対する読出
し制御信号を生成する。論理ゲートＧ３５は、アドレス
デコーダ３６の出力とリード・ライト信号Ｒ＊／Ｗを条
件信号とし、タイミング信号としてのストローブ信号Ｓ
ＴＲＶとの論理積を取る回路で、ＣＰＵ−Ｂ側からＲＡ
Ｍ部１に対する読出しストローブ信号を生成する。Ｄラ
ッチ３４ｅは、Ｄラッチ３４ａの出力信号ＷＬＡＷＲを
内部クロック信号Ｃ２に同期化する。論理積ゲートＧ３
６は、ＣＰＵ−Ａ側からＲＡＭ部１に対する読出し、書
込みの制御信号の論理和を取る回路で、この出力がアク
ティブになっている場合は、ＣＰＵ−Ａ側からＲＡＭ部
１に対してアクセスされている事を示している。
【００１７】調停回路３７ａは、ＣＰＵ−Ｂ側からの書
込み制御信号であるＤラッチ回路３４ｄの出力信号とＣ
ＰＵ−Ａ側からのＲＡＭ部１に対するアクセス信号との
調停を行う回路で、Ｄラッチ回路３４ｄの出力信号がア
クティブとなっても論理ゲートＧ３６の出力信号がアク
ティブの場合は、Ｄラッチ回路３４ｄの出力信号を内部
クロック１周期分遅延させて出力し、またＤラッチ回路
３４ｄの出力信号がアクティブになったときに論理ゲー
トＧ３６の出力信号がインアクティブならばＤラッチ回
路３４ｄの出力信号をそのまま出力する。調停回路３７
ｂは、ＣＰＵ−Ｂ側からの読出し制御信号である論理ゲ
ートＧ３４の出力信号とＣＰＵ−Ａ側からのＲＡＭ部１
に対するアクセス信号との調停を行う回路で、論理ゲー
トＧ３４の出力信号がアクティブとなっても論理ゲート
Ｇ３６の出力信号がアクティブの場合は、論理ゲートＧ
３４の出力信号を内部クロック１周期分遅延させて出力
し、また論理ゲートＧ３４の出力信号がアクティブとな
ったときに論理ゲートＧ３６の出力信号がインアクティ
ブならば論理ゲートＧ３４の出力信号をそのまま出力す
る。
込み制御信号であるＤラッチ回路３４ｄの出力信号とＣ
ＰＵ−Ａ側からのＲＡＭ部１に対するアクセス信号との
調停を行う回路で、Ｄラッチ回路３４ｄの出力信号がア
クティブとなっても論理ゲートＧ３６の出力信号がアク
ティブの場合は、Ｄラッチ回路３４ｄの出力信号を内部
クロック１周期分遅延させて出力し、またＤラッチ回路
３４ｄの出力信号がアクティブになったときに論理ゲー
トＧ３６の出力信号がインアクティブならばＤラッチ回
路３４ｄの出力信号をそのまま出力する。調停回路３７
ｂは、ＣＰＵ−Ｂ側からの読出し制御信号である論理ゲ
ートＧ３４の出力信号とＣＰＵ−Ａ側からのＲＡＭ部１
に対するアクセス信号との調停を行う回路で、論理ゲー
トＧ３４の出力信号がアクティブとなっても論理ゲート
Ｇ３６の出力信号がアクティブの場合は、論理ゲートＧ
３４の出力信号を内部クロック１周期分遅延させて出力
し、また論理ゲートＧ３４の出力信号がアクティブとな
ったときに論理ゲートＧ３６の出力信号がインアクティ
ブならば論理ゲートＧ３４の出力信号をそのまま出力す
る。
【００１８】切換制御信号ＷＬＡＷＲは、ＣＰＵ−Ａ側
からＲＡＭ部１に対する書込み用の制御信号である。切
換制御信号ＤＰＡＷＲは、ＣＰＵ−Ａ側からＲＡＭ部１
に対する書込み用のストローブ信号である。切換制御信
号ＲＬＡＷＲは、ＲＡＭ部１に対する読出し用の制御信
号である。切換制御信号ＤＰＡＲＤは、ＣＰＵ−Ａ側か
らＲＡＭ部１に対する読出しのストローブ信号である。
切換制御信号ＷＬＢＷＲは、ＣＰＵ−Ｂ側からＲＡＭ部
１に対する書込み用の制御信号である。切換制御信号Ｄ
ＰＢＷＲは、ＣＰＵ−Ｂ側からＲＡＭ部１に対する書込
み用のストローブ信号である。切換制御信号ＲＬＢＷＲ
は、ＣＰＵ−Ｂ側からＲＡＭ部１に対する読出し用の制
御信号である。切換制御信号ＤＰＢＲＤは、ＣＰＵ−Ｂ
側からＲＡＭ部１に対する読出し用のストローブ信号で
ある。
からＲＡＭ部１に対する書込み用の制御信号である。切
換制御信号ＤＰＡＷＲは、ＣＰＵ−Ａ側からＲＡＭ部１
に対する書込み用のストローブ信号である。切換制御信
号ＲＬＡＷＲは、ＲＡＭ部１に対する読出し用の制御信
号である。切換制御信号ＤＰＡＲＤは、ＣＰＵ−Ａ側か
らＲＡＭ部１に対する読出しのストローブ信号である。
切換制御信号ＷＬＢＷＲは、ＣＰＵ−Ｂ側からＲＡＭ部
１に対する書込み用の制御信号である。切換制御信号Ｄ
ＰＢＷＲは、ＣＰＵ−Ｂ側からＲＡＭ部１に対する書込
み用のストローブ信号である。切換制御信号ＲＬＢＷＲ
は、ＣＰＵ−Ｂ側からＲＡＭ部１に対する読出し用の制
御信号である。切換制御信号ＤＰＢＲＤは、ＣＰＵ−Ｂ
側からＲＡＭ部１に対する読出し用のストローブ信号で
ある。
【００１９】図３はこの実施例の切換制御回路２のブロ
ック図である。
ック図である。
【００２０】論理ゲートＧ２１は、切換制御信号ＤＰＡ
ＷＲ（以下、ＤＰＡＷＲ信号という、他も同様）とＲＬ
ＡＷＲ信号との論理和回路をとり、その出力はＣＰＵ−
Ａ側よりＲＡＭ部１がアクセスされている場合アクティ
ブとなる信号である。セレクタＳＬ２１は、アドレスラ
ッチ回路３１ａからのアドレス信号ＰＡＤＡとアドレス
ラッチ回路３１ｂからのアドレス信号ＰＡＤＢとを入力
とし、その選択信号として論理ゲートＧ２１の出力を用
い、その出力がアクティブの場合はアドレス信号ＰＡＤ
Ａをセレクタ選択し、インアクティブの場合はアドレス
信号ＰＡＤＢを選択してＲＡＭ部１に供給する。論理ゲ
ートＧ２２は、ＲＬＡＷＲ信号とＣ１信号論理積を取る
回路であり、ＣＰＵ−Ａ側の読出し用のリード・ラッチ
回路ＲＬ２１に対する信号を生成する。リード・ラッチ
回路ＲＬ２１は、ＲＡＭ部１からのデータを論理ゲート
Ｇ２２の出力がアクティブとなるタイミングで保持す
る。バッファ回路Ｂ２１は、ＤＰＡＲＤ信号がアクティ
ブの期間、リード・ラッチ回路ＲＬ２１に保持されてい
るデータをデータバス４ａに出力し、インアクティブの
期間はデータバス４ａに対し出力端をハイ・インピーダ
ンスとする。
ＷＲ（以下、ＤＰＡＷＲ信号という、他も同様）とＲＬ
ＡＷＲ信号との論理和回路をとり、その出力はＣＰＵ−
Ａ側よりＲＡＭ部１がアクセスされている場合アクティ
ブとなる信号である。セレクタＳＬ２１は、アドレスラ
ッチ回路３１ａからのアドレス信号ＰＡＤＡとアドレス
ラッチ回路３１ｂからのアドレス信号ＰＡＤＢとを入力
とし、その選択信号として論理ゲートＧ２１の出力を用
い、その出力がアクティブの場合はアドレス信号ＰＡＤ
Ａをセレクタ選択し、インアクティブの場合はアドレス
信号ＰＡＤＢを選択してＲＡＭ部１に供給する。論理ゲ
ートＧ２２は、ＲＬＡＷＲ信号とＣ１信号論理積を取る
回路であり、ＣＰＵ−Ａ側の読出し用のリード・ラッチ
回路ＲＬ２１に対する信号を生成する。リード・ラッチ
回路ＲＬ２１は、ＲＡＭ部１からのデータを論理ゲート
Ｇ２２の出力がアクティブとなるタイミングで保持す
る。バッファ回路Ｂ２１は、ＤＰＡＲＤ信号がアクティ
ブの期間、リード・ラッチ回路ＲＬ２１に保持されてい
るデータをデータバス４ａに出力し、インアクティブの
期間はデータバス４ａに対し出力端をハイ・インピーダ
ンスとする。
【００２１】論理ゲートＧ２４は、ＲＬＢＷＲ信号とＣ
１信号との論理積を取る回路であり、ＣＰＵ−Ｂ側の読
出し用のリード・ラッチ回路ＲＬ２２に対するラッチ信
号を生成する。リード・ラッチ回路ＲＬ２２は、ＲＡＭ
部１からのデータを、論理ゲートＧ２４の出力がアクテ
ィブとなるタイミングで保持する。バッファ回路Ｂ２２
は、ＤＰＢＲＤ信号がアクティブの期間、リード・ラッ
チ回路ＲＬ２２は、ＤＰＢＲＤ信号がアクティブの期
間、リード・ラッチ回路ＲＬ２２に保持されているデー
タをデータバス４ｂに出力し、インアクティブの期間は
データバス４ｂに対し出力端をハイ・インピーダンスと
する。
１信号との論理積を取る回路であり、ＣＰＵ−Ｂ側の読
出し用のリード・ラッチ回路ＲＬ２２に対するラッチ信
号を生成する。リード・ラッチ回路ＲＬ２２は、ＲＡＭ
部１からのデータを、論理ゲートＧ２４の出力がアクテ
ィブとなるタイミングで保持する。バッファ回路Ｂ２２
は、ＤＰＢＲＤ信号がアクティブの期間、リード・ラッ
チ回路ＲＬ２２は、ＤＰＢＲＤ信号がアクティブの期
間、リード・ラッチ回路ＲＬ２２に保持されているデー
タをデータバス４ｂに出力し、インアクティブの期間は
データバス４ｂに対し出力端をハイ・インピーダンスと
する。
【００２２】論理ゲートＧ２３は、ＷＬＡＷＲ信号とＣ
２信号との論理積を取る回路であり、ＣＰＵ−Ａ側の書
込み用のライト・ラッチ回路ＷＬ２１に対するラッチ信
号を生成する。ライト・ラッチＷＬ２１は、ＲＡＭ部１
の選択されたアドレスに記憶させるためのデータを、一
時保持しておく回路であり、論理ゲートＧ２３の出力が
アクティブとなっている期間にデータバス４ａ上のデー
タを保持する。
２信号との論理積を取る回路であり、ＣＰＵ−Ａ側の書
込み用のライト・ラッチ回路ＷＬ２１に対するラッチ信
号を生成する。ライト・ラッチＷＬ２１は、ＲＡＭ部１
の選択されたアドレスに記憶させるためのデータを、一
時保持しておく回路であり、論理ゲートＧ２３の出力が
アクティブとなっている期間にデータバス４ａ上のデー
タを保持する。
【００２３】論理ゲートＧ２６は、ＷＬＢＷＲ信号とＣ
２信号との論理積を取る回路であり、ＣＰＵ−Ｂ側の書
込み用のライト・ラッチ回路ＷＬ２２に対するラッチ信
号を生成する。ライト・ラッチ回路ＷＬ２２は、ＲＡＭ
部１の選択されたアドレスに記憶させるためのデータ
を、一時保持しておくための回路であり、論理ゲートＧ
２６の出力がアクティブとなっている期間にデータバス
４ｂ上のデータを保持する。セレクタＳＬ２２は、ライ
ト・ラッチ回路ＷＬ２１に保持されているデータとライ
ト・ラッチ回路ＷＬ２２に保持されているデータを入力
とし、選択信号としてＤＰＡＷＲ信号を用い、この信号
がアクティブの場合はライト・ラッチ回路ＷＬ２１のデ
ータを選択し、インアクティブの場合はライト・ラッチ
回路ＷＬ２２のデータを選択する。論理ゲートＧ２５
は、ＤＰＡＷＲ信号とＤＰＢＷＲ信号との論理和を取る
回路であり、ＲＡＭ部１に対する書込みのストローブ信
号を生成する。バッファ回路Ｂ２３は、論理ゲートＧ２
５の出力がアクティブの期間に、セレクタＳＬ２２の出
力データをＲＡＭ部１の選択されたアドレスに対して書
込みを行い論理ゲートＧ２５の出力がインアクティブの
期間はＲＡＭ部１に対し出力をハイ・インピーダンスと
する。
２信号との論理積を取る回路であり、ＣＰＵ−Ｂ側の書
込み用のライト・ラッチ回路ＷＬ２２に対するラッチ信
号を生成する。ライト・ラッチ回路ＷＬ２２は、ＲＡＭ
部１の選択されたアドレスに記憶させるためのデータ
を、一時保持しておくための回路であり、論理ゲートＧ
２６の出力がアクティブとなっている期間にデータバス
４ｂ上のデータを保持する。セレクタＳＬ２２は、ライ
ト・ラッチ回路ＷＬ２１に保持されているデータとライ
ト・ラッチ回路ＷＬ２２に保持されているデータを入力
とし、選択信号としてＤＰＡＷＲ信号を用い、この信号
がアクティブの場合はライト・ラッチ回路ＷＬ２１のデ
ータを選択し、インアクティブの場合はライト・ラッチ
回路ＷＬ２２のデータを選択する。論理ゲートＧ２５
は、ＤＰＡＷＲ信号とＤＰＢＷＲ信号との論理和を取る
回路であり、ＲＡＭ部１に対する書込みのストローブ信
号を生成する。バッファ回路Ｂ２３は、論理ゲートＧ２
５の出力がアクティブの期間に、セレクタＳＬ２２の出
力データをＲＡＭ部１の選択されたアドレスに対して書
込みを行い論理ゲートＧ２５の出力がインアクティブの
期間はＲＡＭ部１に対し出力をハイ・インピーダンスと
する。
【００２４】次にこの実施例の動作について説明する。
図４はこの実施例の動作を説明するための読出し，書込
み時の各部信号のタイミング図，図５はＣＰＵ−Ａ側の
読出しとＣＰＵ−Ｂ側の読出しの競合動作時のタイミン
グ図，図６はＣＰＵ−Ａ側の読出しとＣＰＵ−Ｂ側の書
込みの競合動作時のタイミング図，図７はＣＰＵ−Ａ側
の書込みとＣＰＵ−Ｂ側の書込みの競合動作時のタイミ
ング図，図８はＣＰＵ−Ａ側の書込みとＣＰＵ−Ｂ側の
読出しの競合動作時のタイミング図である。
図４はこの実施例の動作を説明するための読出し，書込
み時の各部信号のタイミング図，図５はＣＰＵ−Ａ側の
読出しとＣＰＵ−Ｂ側の読出しの競合動作時のタイミン
グ図，図６はＣＰＵ−Ａ側の読出しとＣＰＵ−Ｂ側の書
込みの競合動作時のタイミング図，図７はＣＰＵ−Ａ側
の書込みとＣＰＵ−Ｂ側の書込みの競合動作時のタイミ
ング図，図８はＣＰＵ−Ａ側の書込みとＣＰＵ−Ｂ側の
読出しの競合動作時のタイミング図である。
【００２５】まず、ＣＰＵ−Ａ側のみの読出し，書込み
の動作（非競合時）とＣＰＵ−Ｂ側のみの読出し，書込
み動作（非競合時）について述べ、次にＣＰＵ−Ａ側の
読出し動作とＣＰＵ−Ｂ側の読出し動作の競合動作時に
ついて説明する。
の動作（非競合時）とＣＰＵ−Ｂ側のみの読出し，書込
み動作（非競合時）について述べ、次にＣＰＵ−Ａ側の
読出し動作とＣＰＵ−Ｂ側の読出し動作の競合動作時に
ついて説明する。
【００２６】前提条件として、ＣＰＵ−Ａ側はＲＡＭ１
に対して非同期で読出し，書込みのアクセスを行い、Ｃ
ＰＵ−Ｂ側はＲＡＭ部１に対して同一のクロックに同期
した信号で読出し，書込みのアクセスを行うものとす
る。
に対して非同期で読出し，書込みのアクセスを行い、Ｃ
ＰＵ−Ｂ側はＲＡＭ部１に対して同一のクロックに同期
した信号で読出し，書込みのアクセスを行うものとす
る。
【００２７】ＣＰＵ−Ａ側のみの読出し，書込み動作に
ついて図４を参照して説明する。
ついて図４を参照して説明する。
【００２８】まず、ＣＰＵ−Ａ側からＲＡＭ部１に対す
る読出し動作を行う場合はＣＰＵ−Ａの動作としては、
アドレス信号ＰＡＤＡを出力すると共にアドレスラッチ
信号ＡＬＥＡを出力し、次にチップ・セレクト信号ＣＳ
Ａをアクティブとした後、読出し制御信号ＲＤ＊を少な
くとも内部クロック信号Ｃ１，Ｃ２の３クロック同期幅
以上の期間、アクティブとし、アドレス信号ＰＡＤＡを
アービトレーション回路３内のアドレスラッチ回路３１
ａに記憶する。また、ＣＳＡ信号とＲＤ＊信号も、論理
ゲートＧ３２によりＣＰＵ−Ａ側からの読出し用の制御
信号ＤＰＡＤＲＤ（アクティブ“１”）を生成し、同期
回路３２ｂと立上がりエッジ検出回路３３ｂとにより内
部クロックに同期した１クロック周期幅の信号のＲＬＡ
ＷＲに変換する。ＤＰＡＲＤ信号がアクティブとなる事
によりバッファ回路Ｂ２１はリード・ラッチ回路ＲＬ２
１の内容をデータバス４ａに出力する。
る読出し動作を行う場合はＣＰＵ−Ａの動作としては、
アドレス信号ＰＡＤＡを出力すると共にアドレスラッチ
信号ＡＬＥＡを出力し、次にチップ・セレクト信号ＣＳ
Ａをアクティブとした後、読出し制御信号ＲＤ＊を少な
くとも内部クロック信号Ｃ１，Ｃ２の３クロック同期幅
以上の期間、アクティブとし、アドレス信号ＰＡＤＡを
アービトレーション回路３内のアドレスラッチ回路３１
ａに記憶する。また、ＣＳＡ信号とＲＤ＊信号も、論理
ゲートＧ３２によりＣＰＵ−Ａ側からの読出し用の制御
信号ＤＰＡＤＲＤ（アクティブ“１”）を生成し、同期
回路３２ｂと立上がりエッジ検出回路３３ｂとにより内
部クロックに同期した１クロック周期幅の信号のＲＬＡ
ＷＲに変換する。ＤＰＡＲＤ信号がアクティブとなる事
によりバッファ回路Ｂ２１はリード・ラッチ回路ＲＬ２
１の内容をデータバス４ａに出力する。
【００２９】ＲＬＡＷＲ信号がアクティブとなる事によ
り、セレクタＳＬ２１はアドレス信号ＰＡＤＡを選択し
ＲＡＭ部１に対して出力する。これによりＲＡＭ部１は
このアドレス（ＰＡＤＡ）に格納されているデータをリ
ッド・ラッチ回路ＲＬ２１に出力する。リード・ラッチ
回路ＲＬ２１はＲＬＡＷＲ信号がアクティブのため、内
部クロック信号Ｃ１のアクティブとなるタイミングでＲ
ＡＭ部１の出力するデータを取り込みバッファ回路Ｂ２
１に対し出力し、データバス４ａ上にこのデータが出力
される。
り、セレクタＳＬ２１はアドレス信号ＰＡＤＡを選択し
ＲＡＭ部１に対して出力する。これによりＲＡＭ部１は
このアドレス（ＰＡＤＡ）に格納されているデータをリ
ッド・ラッチ回路ＲＬ２１に出力する。リード・ラッチ
回路ＲＬ２１はＲＬＡＷＲ信号がアクティブのため、内
部クロック信号Ｃ１のアクティブとなるタイミングでＲ
ＡＭ部１の出力するデータを取り込みバッファ回路Ｂ２
１に対し出力し、データバス４ａ上にこのデータが出力
される。
【００３０】次にＣＰＵ−Ａ側からＲＡＭ部１に対する
書込みの動作を行う場合、ＣＰＵ−Ａ側の動作としては
書き込みたいアドレスのアドレス信号ＰＡＤＡを出力す
ると共にアドレスラッチ信号ＡＬＥＡを出力し、次にＣ
ＡＳ信号をアクティブとした後、書込み制御信号である
ＷＲ＊をアクティブとすると同時にデータバス４ａ上に
書込みたいデータを出力する。この時、書込み制御ＷＲ
＊はすくなくとも内部クロックの３クロック周期幅以上
の期間、アクティブとする必要がある。
書込みの動作を行う場合、ＣＰＵ−Ａ側の動作としては
書き込みたいアドレスのアドレス信号ＰＡＤＡを出力す
ると共にアドレスラッチ信号ＡＬＥＡを出力し、次にＣ
ＡＳ信号をアクティブとした後、書込み制御信号である
ＷＲ＊をアクティブとすると同時にデータバス４ａ上に
書込みたいデータを出力する。この時、書込み制御ＷＲ
＊はすくなくとも内部クロックの３クロック周期幅以上
の期間、アクティブとする必要がある。
【００３１】書込み動作においても、アドレス信号ＰＡ
ＤＡをアドレスラッチ回路３１ａに記憶する動作は読出
し動作と同一である。
ＤＡをアドレスラッチ回路３１ａに記憶する動作は読出
し動作と同一である。
【００３２】アービトレーション回路３では、ＷＲ＊信
号とＣＡＳ信号との論理積を取った信号を同期回路３２
ａにより内部クロックに同期化し、更に立上がりエッジ
検出回路３３ａにより内部クロックに同期した１クロッ
ク周期幅の信号とした後、Ｄラッチ回路３４ａによりＣ
１クロックと同期を取り直し、ＷＬＡＷＲ信号とＷＬＡ
ＷＲ信号とを更にＣ２クロックと同期を取り直してＤＰ
ＡＷＲ信号を生成する。
号とＣＡＳ信号との論理積を取った信号を同期回路３２
ａにより内部クロックに同期化し、更に立上がりエッジ
検出回路３３ａにより内部クロックに同期した１クロッ
ク周期幅の信号とした後、Ｄラッチ回路３４ａによりＣ
１クロックと同期を取り直し、ＷＬＡＷＲ信号とＷＬＡ
ＷＲ信号とを更にＣ２クロックと同期を取り直してＤＰ
ＡＷＲ信号を生成する。
【００３３】切換制御回路２では、ＷＬＡＷＲ信号がア
クティブとなる事により、ライト・ラッチ回路ＷＬ２１
にデータバス４ａ上のデータをＣ２クロックのタイミン
グで記憶する。この時、ＤＰＡＷＲ信号もアクティブと
なるため、セレクタＳＬ２１はアドレス信号ＰＡＤＡを
選択し、ＲＡＭ部１に供給する。同時に、セレクタＳＬ
２２はライト・ラッチ回路ＷＬ２１の内容を選択しバッ
ファ回路Ｂ２３に伝達し、バッファ回路Ｂ２３はＤＰＡ
ＷＲ信号によりアクティブとなるため、ＲＡＭ部１には
ＣＰＵ−Ａ側からの書込み用のデータが供給され書込み
動作が行われる。
クティブとなる事により、ライト・ラッチ回路ＷＬ２１
にデータバス４ａ上のデータをＣ２クロックのタイミン
グで記憶する。この時、ＤＰＡＷＲ信号もアクティブと
なるため、セレクタＳＬ２１はアドレス信号ＰＡＤＡを
選択し、ＲＡＭ部１に供給する。同時に、セレクタＳＬ
２２はライト・ラッチ回路ＷＬ２１の内容を選択しバッ
ファ回路Ｂ２３に伝達し、バッファ回路Ｂ２３はＤＰＡ
ＷＲ信号によりアクティブとなるため、ＲＡＭ部１には
ＣＰＵ−Ａ側からの書込み用のデータが供給され書込み
動作が行われる。
【００３４】ＣＰＵ−Ｂ側の読出し，書込み動作におい
ても、基本的な動作はＣＰＵ−Ａ側と同様であり、アド
レス信号ＰＡＤＢをアービトレーション回路３内のアド
レスラッチ回路３１ｂに記憶する。ＣＰＵ−Ｂ側の読出
し，書込み制御信号は内部クロックに同期させている。
このため、同期回路３２ａや立上がりエッジ検出回路３
３ａは必要なく、動作タイミングを合わせるための遅延
回路３５ａ，３５ｂと論理ゲートＧ３３〜Ｇ３５によ
り、ＲＡＭ部１に対する読出し用の制御信号としてＲＬ
ＢＷＲ，ＤＰＢＲＤを生成し、書込み用の制御信号とし
てＷＬＢＷＲ，ＤＰＢＷＲを生成する。
ても、基本的な動作はＣＰＵ−Ａ側と同様であり、アド
レス信号ＰＡＤＢをアービトレーション回路３内のアド
レスラッチ回路３１ｂに記憶する。ＣＰＵ−Ｂ側の読出
し，書込み制御信号は内部クロックに同期させている。
このため、同期回路３２ａや立上がりエッジ検出回路３
３ａは必要なく、動作タイミングを合わせるための遅延
回路３５ａ，３５ｂと論理ゲートＧ３３〜Ｇ３５によ
り、ＲＡＭ部１に対する読出し用の制御信号としてＲＬ
ＢＷＲ，ＤＰＢＲＤを生成し、書込み用の制御信号とし
てＷＬＢＷＲ，ＤＰＢＷＲを生成する。
【００３５】ＣＰＵ−Ｂ側からのＲＡＭ部１に対する読
出し動作は、ＲＬＢＷＲ信号とＤＰＢＲＤ信号とにより
制御し、動作順はＣＰＵ−Ａ側からの読出し動作と同一
であるが、読出されるＲＡＭ部１のアドレスは、アドレ
ス信号ＰＡＤＢにより選択されると共に、リード・ラッ
チ回路ＲＬ２２に読出されたデータが格納され、バッフ
ァ回路Ｂ２２を介してデータバス４ｂに出力される、と
いう点がＣＰＵ−Ａ側からの読出し動作と異なる。
出し動作は、ＲＬＢＷＲ信号とＤＰＢＲＤ信号とにより
制御し、動作順はＣＰＵ−Ａ側からの読出し動作と同一
であるが、読出されるＲＡＭ部１のアドレスは、アドレ
ス信号ＰＡＤＢにより選択されると共に、リード・ラッ
チ回路ＲＬ２２に読出されたデータが格納され、バッフ
ァ回路Ｂ２２を介してデータバス４ｂに出力される、と
いう点がＣＰＵ−Ａ側からの読出し動作と異なる。
【００３６】ＣＰＵ−Ｂ側からの書込み動作も動作順は
ＣＰＵ−Ａ側からの書込み動作と同一であり、ＷＬＢＷ
Ｒ信号とＤＰＢＷＲ信号とにより書込み動作が行われ
る。ＲＡＭ部１ではＷＬＢＷＲ信号がアクティブとなる
事により、ライト・ラッチ回路ＷＬ２２にデータバス４
ｂ上のデータをＣ２クロックのタイミングで記憶する。
この時、ＤＰＢＷＲ信号もアクティブとなるため、セレ
クタＳＬ２１はアドレス信号ＰＡＤＢを選択しＲＡＭ部
に入力される。同時に、セレクタＳＬ２２はライト・ラ
ッチ回路ＷＬ２２の内容を選択し、バッファ回路Ｂ２３
はその内容が入力される。バッファ回路Ｂ２３はＤＰＢ
ＷＲ信号によりアクティブとなるため、ＲＡＭ部１には
ＣＰＵ−Ｂ側からの書込みたいデータが入力され、書き
込み動作が行われる。
ＣＰＵ−Ａ側からの書込み動作と同一であり、ＷＬＢＷ
Ｒ信号とＤＰＢＷＲ信号とにより書込み動作が行われ
る。ＲＡＭ部１ではＷＬＢＷＲ信号がアクティブとなる
事により、ライト・ラッチ回路ＷＬ２２にデータバス４
ｂ上のデータをＣ２クロックのタイミングで記憶する。
この時、ＤＰＢＷＲ信号もアクティブとなるため、セレ
クタＳＬ２１はアドレス信号ＰＡＤＢを選択しＲＡＭ部
に入力される。同時に、セレクタＳＬ２２はライト・ラ
ッチ回路ＷＬ２２の内容を選択し、バッファ回路Ｂ２３
はその内容が入力される。バッファ回路Ｂ２３はＤＰＢ
ＷＲ信号によりアクティブとなるため、ＲＡＭ部１には
ＣＰＵ−Ｂ側からの書込みたいデータが入力され、書き
込み動作が行われる。
【００３７】ＣＰＵ−Ｂ側からの書込み，読出し動作に
おいて、ＣＰＵ−Ａ側は読出し，書込みのアクセスを行
わない為、ＲＬＡＷＲ信号とＷＬＡＷＲ信号とはインア
クティブとなっており、調停回路３７ａ，３７ｂは動作
しない。
おいて、ＣＰＵ−Ａ側は読出し，書込みのアクセスを行
わない為、ＲＬＡＷＲ信号とＷＬＡＷＲ信号とはインア
クティブとなっており、調停回路３７ａ，３７ｂは動作
しない。
【００３８】次に、ＣＰＵ−Ａ側，ＣＰＵ−Ｂ側が同時
に共に読出し動作（競合）を行った場合について述べ
る。
に共に読出し動作（競合）を行った場合について述べ
る。
【００３９】この時、読出したいアドレスはＣＰＵ−Ａ
側とＣＰＵ−Ｂ側とで異なるものとする。ここで述べる
同時読出しとは、ＣＰＵ−Ａ側からの入力によりアービ
トレーション回路３によって生成される切換制御回路２
に対する読出し用の制御信号ＲＬＡＷＲが、ＣＰＵ−Ｂ
側からの入力によりアービトレーション回路３によって
生成される切換制御回路２に対する読出し用の制御信号
ＲＬＢＷＲのタイミングと同一となる場合である。
側とＣＰＵ−Ｂ側とで異なるものとする。ここで述べる
同時読出しとは、ＣＰＵ−Ａ側からの入力によりアービ
トレーション回路３によって生成される切換制御回路２
に対する読出し用の制御信号ＲＬＡＷＲが、ＣＰＵ−Ｂ
側からの入力によりアービトレーション回路３によって
生成される切換制御回路２に対する読出し用の制御信号
ＲＬＢＷＲのタイミングと同一となる場合である。
【００４０】本実施例においては、ＲＡＭ部１に対する
読出し，書込みの制御は全て内部クロックに同期した１
クロック幅のＲＬＡＷＲ信号及びＲＬＢＷＲ信号によっ
て行うため、両信号が同一となるタイミングでは、調停
回路３７ａ，３７ｂによりＲＬＢＷＲ信号を１クロック
周期分遅延させる事により調停を行う。この時、ＣＰＵ
−Ａ側では単独で読出し動作を行った場合と同一のタイ
ミングであるため、ＲＤ＊信号を長くする等のウェイト
動作は必要がなくアクセスが可能である。また、ＣＰＵ
−Ｂ側についても読出し用の制御信号ＲＬＢＷＲは１ク
ロック遅れるが、読出しデータがリード・ラッチＲＬ２
２に書込まれ、データバス４に出力されるのはＳＴＲＶ
＊信号がアクティブの時間内であるため、読出し動作に
影響は与えずウェイト動作の必要がなくアクセスが可能
である。
読出し，書込みの制御は全て内部クロックに同期した１
クロック幅のＲＬＡＷＲ信号及びＲＬＢＷＲ信号によっ
て行うため、両信号が同一となるタイミングでは、調停
回路３７ａ，３７ｂによりＲＬＢＷＲ信号を１クロック
周期分遅延させる事により調停を行う。この時、ＣＰＵ
−Ａ側では単独で読出し動作を行った場合と同一のタイ
ミングであるため、ＲＤ＊信号を長くする等のウェイト
動作は必要がなくアクセスが可能である。また、ＣＰＵ
−Ｂ側についても読出し用の制御信号ＲＬＢＷＲは１ク
ロック遅れるが、読出しデータがリード・ラッチＲＬ２
２に書込まれ、データバス４に出力されるのはＳＴＲＶ
＊信号がアクティブの時間内であるため、読出し動作に
影響は与えずウェイト動作の必要がなくアクセスが可能
である。
【００４１】（１）ＣＰＵ−Ａ側の読み出しとＣＰＵ−
Ｂ側の書き込みの競合動作（図６） （２）ＣＰＵ−Ａ側の書き込みとＣＰＵ−Ｂ側の書き込
みの競合動作（図７） （３）ＣＰＵ−Ａ側の書き込みとＣＰＵ−Ｂ側の読み出
しの競合動作（図８） の動作タイミングについても同様に、ＣＰＵ−Ａ側のリ
ード・ラッチ回路ＲＬ２１及びライト・ラッチ回路ＷＬ
２１に対するアクセス信号であるＲＬＡＷＲ，ＷＬＡＷ
Ｒのアクティブとなるタイミングが、ＣＰＵ−Ｂ側のリ
ード・ラッチ回路ＲＬ２２及びライト・ラッチ回路ＷＬ
２２に対するアクセス信号であるＲＬＢＷＲ，ＷＬＢＷ
Ｒのアクティブとなるタイミングと競合し、ＣＰＵ−Ｂ
側のアクセス信号であるＲＬＢＷＲ，ＷＬＢＷＲを調停
回路３７ａ，３７ｂにより１クロック周期分遅延させ、
双方のＣＰＵの動作に影響を与える事なく読出し，書込
みの動作を行う事を可能としている。
Ｂ側の書き込みの競合動作（図６） （２）ＣＰＵ−Ａ側の書き込みとＣＰＵ−Ｂ側の書き込
みの競合動作（図７） （３）ＣＰＵ−Ａ側の書き込みとＣＰＵ−Ｂ側の読み出
しの競合動作（図８） の動作タイミングについても同様に、ＣＰＵ−Ａ側のリ
ード・ラッチ回路ＲＬ２１及びライト・ラッチ回路ＷＬ
２１に対するアクセス信号であるＲＬＡＷＲ，ＷＬＡＷ
Ｒのアクティブとなるタイミングが、ＣＰＵ−Ｂ側のリ
ード・ラッチ回路ＲＬ２２及びライト・ラッチ回路ＷＬ
２２に対するアクセス信号であるＲＬＢＷＲ，ＷＬＢＷ
Ｒのアクティブとなるタイミングと競合し、ＣＰＵ−Ｂ
側のアクセス信号であるＲＬＢＷＲ，ＷＬＢＷＲを調停
回路３７ａ，３７ｂにより１クロック周期分遅延させ、
双方のＣＰＵの動作に影響を与える事なく読出し，書込
みの動作を行う事を可能としている。
【００４２】
【発明の効果】以上説明した様に本発明は、２つの制御
装置からの読出し，書込み用の制御信号を内部クロック
に同期した１クロック周期幅の制御信号とし、双方の制
御装置からの同期化した制御信号が同一タイミングとな
った場合、どちらか一方の制御信号を１クロック周期分
遅延させる事により、時分割で１ポート型のＲＡＭ部を
アクセスするので、双方の制御装置はいつも同一のタイ
ミングで非同期にアクセスできるという効果を有する。
またＲＡＭ部を通常のシングル・ポートＲＡＭとして信
頼性の向上をはかり、かつコストの低減をはかると共
に、特殊なＲＡＭセルを使用していないため、ゲート・
アレイ等の汎用のセミ・カスタムＩＣにて実現する事も
可能であるという効果がある。
装置からの読出し，書込み用の制御信号を内部クロック
に同期した１クロック周期幅の制御信号とし、双方の制
御装置からの同期化した制御信号が同一タイミングとな
った場合、どちらか一方の制御信号を１クロック周期分
遅延させる事により、時分割で１ポート型のＲＡＭ部を
アクセスするので、双方の制御装置はいつも同一のタイ
ミングで非同期にアクセスできるという効果を有する。
またＲＡＭ部を通常のシングル・ポートＲＡＭとして信
頼性の向上をはかり、かつコストの低減をはかると共
に、特殊なＲＡＭセルを使用していないため、ゲート・
アレイ等の汎用のセミ・カスタムＩＣにて実現する事も
可能であるという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示された実施例のアービトレーション回
路のブロック図である。
路のブロック図である。
【図３】図１に示された実施例の切換制御回路のブロッ
ク図である。
ク図である。
【図４】図１に示された実施例のＣＰＵ−Ａ側からの読
出し，書込み動作時のタイミング図である。
出し，書込み動作時のタイミング図である。
【図５】図１に示された実施例のＣＰＵ−Ａ側の読出し
とＣＰＵ−Ｂ側の読出しの競合動作時のタイミング図で
ある。
とＣＰＵ−Ｂ側の読出しの競合動作時のタイミング図で
ある。
【図６】図１に示された実施例のＣＰＵ−Ａ側の読出し
とＣＰＵ−Ｂ側の書込みの競合動作時のタイミング図で
ある。
とＣＰＵ−Ｂ側の書込みの競合動作時のタイミング図で
ある。
【図７】図１に示された実施例のＣＰＵ−Ａ側の書込み
とＣＰＵ−Ｂ側の書込み競合動作時のタイミング図であ
る。
とＣＰＵ−Ｂ側の書込み競合動作時のタイミング図であ
る。
【図８】図１に示された実施例のＣＰＵ−Ａ側の書込み
とＣＰＵ−Ｂ側の読出しの競合動作時のタイミング図で
ある。
とＣＰＵ−Ｂ側の読出しの競合動作時のタイミング図で
ある。
１ ＲＡＭ部 ２ 切換制御回路 ３ アービトレーション回路 ４ａ，４ｂ データバス ２１ アドレス選択制御部 ２２ａ，２２ｂ 入出力切換制御部 ３１ａ，３１ｂ アドレスラッチ回路 ３２ａ，３２ｂ 同期回路 ３３ａ，３３ｂ 立上りエッジ検出回路 ３４ａ〜３４ｅ Ｄラッチ回路 ３５ａ，３５ｂ 遅延回路 ３６ アドレスデコーダ ３７ａ，３７ｂ 調停回路 Ｂ２１〜Ｂ２３ バッファ回路 Ｇ２１〜Ｇ２６，Ｇ３１〜Ｇ３６ 論理ゲート ＲＬ２１，ＲＬ２２ リード・ラッチ回路 ＳＬ２１，ＳＬ２２ セレクタ ＷＬ２１，ＷＬ２２ ライト・ラッチ回路
Claims (1)
- 【請求項１】 １つずつの書込み用のポート及び読出し
用のポートをもち、伝達されたアドレス信号により選択
されたアドレスに前記書込み用のポートに供給された書
込み用のデータを書込み前記選択されたアドレスから記
憶データを読出し前記読出し用のポートに供給するＲＡ
Ｍ部と、第１及び第２の制御装置のデータをそれぞれ対
応して伝達する第１及び第２のデータバスと、前記読出
し用のポートに供給されたデータをそれぞれ所定のタイ
ミングでラッチする第１及び第２のリード・ラッチ回
路、前記第１及び第２のデータバスからのデータをそれ
ぞれ対応して所定のタイミングでラッチする第１及び第
２のライト・ラッチ回路、並びに伝達された第１及び第
２のアドレス信号のうちの一方をアドレス選択制御信号
に従って選択し前記ＲＡＭ部に伝達するアドレス選択制
御部を備え書込み・読出し切換制御信号に従って前記第
１及び第２のリード・ラッチ回路のデータを前記第１及
び第２のデータバスにそれぞれ対応して伝達し前記第１
及び第２のライト・ラッチ回路のデータのうちの一方を
選択して前記書込み用のポートに供給する切換制御回路
と、前記第１及び第２の制御装置からの第１及び第２の
アドレス信号をそれぞれ所定のタイミングでラッチし前
記アドレス選択制御部へ伝達し、前記第１及び第２の制
御装置からの書込み制御信号，読出し制御信号を内部ク
ロック信号の１クロック周期幅に同期化し、前記第１及
び第２の制御装置からの書込み制御信号，読出し制御信
号が同一タイミングに発生したときは何れか一方を前記
１クロック周期分遅延させると共にこの遅延に関連する
前記ＲＡＭ部及び第１，第２のデータバス間のデータの
伝達制御並びに前記アドレス選択回路によるアドレス選
択制御を前記書込み・読出し切換制御信号及びアドレス
選択制御信号により行うアービトレーション回路とを有
することを特徴とするデュアルポートＲＡＭ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317019A JPH06161870A (ja) | 1992-11-26 | 1992-11-26 | デュアルポートｒａｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317019A JPH06161870A (ja) | 1992-11-26 | 1992-11-26 | デュアルポートｒａｍ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06161870A true JPH06161870A (ja) | 1994-06-10 |
Family
ID=18083515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4317019A Pending JPH06161870A (ja) | 1992-11-26 | 1992-11-26 | デュアルポートｒａｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06161870A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0710911A1 (en) * | 1994-11-04 | 1996-05-08 | Canon Information Systems, Inc. | Arbitration device |
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| CN103064802A (zh) * | 2011-10-21 | 2013-04-24 | 拉碧斯半导体株式会社 | Ram存储装置 |
-
1992
- 1992-11-26 JP JP4317019A patent/JPH06161870A/ja active Pending
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| JP2013089161A (ja) * | 2011-10-21 | 2013-05-13 | Lapis Semiconductor Co Ltd | Ｒａｍ記憶装置 |
| US9256556B2 (en) | 2011-10-21 | 2016-02-09 | Lapis Semiconductor Co., Ltd. | RAM memory device capable of simultaneously accepting multiple accesses |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990413 |