CN103064802A - Ram存储装置 - Google Patents

Ram存储装置 Download PDF

Info

Publication number
CN103064802A
CN103064802A CN2012103995309A CN201210399530A CN103064802A CN 103064802 A CN103064802 A CN 103064802A CN 2012103995309 A CN2012103995309 A CN 2012103995309A CN 201210399530 A CN201210399530 A CN 201210399530A CN 103064802 A CN103064802 A CN 103064802A
Authority
CN
China
Prior art keywords
ram
storage
access
signal
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012103995309A
Other languages
English (en)
Other versions
CN103064802B (zh
Inventor
前田智行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Publication of CN103064802A publication Critical patent/CN103064802A/zh
Application granted granted Critical
Publication of CN103064802B publication Critical patent/CN103064802B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1642—Handling requests for interconnection or transfer for access to memory bus based on arbitration with request queuing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615—Address space extension
    • G06F12/0623—Address space extension for memory modules
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)
  • Debugging And Monitoring (AREA)

Abstract

提供即使在发生对RAM的访问冲突的情况下，也能够将两个访问作为有效的请求应答的RAM存储装置。包含：选择部，响应控制信号，在以时钟信号决定的一个周期内，将到达2个接口之中的一个的访问向RAM供给；存储部，响应该控制信号，将到达该接口之中的另一个的访问至少存储至该一个周期随后的下一个周期为止。该选择部在该下一个周期之后，将该存储部存储的访问向该RAM供给。

Description

RAM存储装置
技术领域
本发明涉及控制例如闪速存储器（flash memory）等半导体存储装置的存储器控制装置包含的、响应存储器访问（memory access）而自由写入/读出的RAM存储装置。
背景技术
一直以来，对例如闪速存储器等半导体存储装置进行控制的闪存（flash）控制器等存储器控制装置广为人知（例如专利文献1）。该种技术中，一般而言，为提高来自闪速存储器的读出数据的可靠性，使用ECC（Error Check and Correct：错误检测及纠正）即错误检测/纠正电路。发生数据错误时，通过ECC电路进行数据纠正。此时，错误信息存储于寄存器、RAM，供作为数据的重写（rewrite）即再写入、错误发生的日志（log）信息利用。另外，除此之外，众所周知，例如将该错误信息临时存放于具有存储器控制装置的RAM时，对该RAM的访问等请求信号有时会发生冲突。例如专利文献2中，公开有以对存储器的更新（refresh）请求信号和直接存储器访问（direct memory access）请求信号冲突为前提的动态（dynamic）存储器的冲突电路。
专利文献
专利文献1：日本特开平8-77066号公报；
专利文献2：日本特开平5-74151号公报。
发明内容
然而，作为错误信息的写入目的地，使用单端口（single port）的RAM时，存在对该RAM的错误信息的写入访问和其他的访问冲突时，只能有任意一个访问变得有效的问题。虽说如此，将CPU内的寄存器作为错误信息的写入目的地时，和将RAM作为写入目的地时相比较，存在电路面积变大的问题。例如，需要将闪速存储器的多个页面的地址和错误信息合计存储1K字节的数据时，和使用RAM时相比较，电路面积变大约4倍。
本发明鉴于如上所述的问题点而完成，其目的在于提供即使在对RAM的访问发生冲突的情况下也能够将两个访问作为有效的请求应答的RAM存储装置。
本发明的RAM存储装置，包含各自对含有写入或读出的控制信号及信息数据的访问进行中继的2个接口，以及响应经由所述接口的所述访问，和时钟信号同步进行所述信息数据的写入或读出的RAM，其特征在于，包含：选择部，执行选择供给动作，该选择供给动作是响应所述控制信号，在以所述时钟信号决定的一个周期内，将到达所述接口的一个的所述访问向所述RAM供给；以及存储部，执行存储动作，该存储动作是响应所述控制信号，将到达所述接口的另一个的访问至少存储至所述一个周期随后的下一个周期为止。所述选择部，在所述下一个周期之后，将所述存储部存储的访问向所述RAM供给。
根据本发明的RAM存储装置，即使在对RAM的访问发生冲突的情况下，也能够将两个访问作为有效的请求应答。
附图说明
图1是示出包含本发明的实施例的RAM存储装置（RAM块（block））的闪存控制器、主装置、以及闪速存储器的结构的框图；
图2是示出图1的RAM块的结构例的框图；
图3是示出图1的单端口RAM的写（write）/读（read）时的访问波形的时序图；
图4是示出图1的单端口RAM内存储的数据的一例的图；
图5是示出读请求应答时的图1的闪存控制器的动作的时序图；
图6是示出在对单端口RAM的写访问冲突发生时的来自闪存IF及CPU的访问波形、和单端口RAM的端子的输入输出波形的时序图。
具体实施方式
以下，参照附图详细地说明本发明涉及的实施例。
图1中，一同示出包含本发明的实施例的RAM存储装置10（以下称为RAM块10）的存储器控制装置100（以下称为闪存控制器100）的结构、和主装置200及半导体存储装置300（以下称为闪速存储器300）。
闪存控制器100响应来自主装置200的请求，进行对闪速存储器300的数据写入（以下称为写）、来自闪速存储器300的数据读出（以下称为读）。
以下对闪存控制器100进行说明。
RAM块10在对闪速存储器300进行写动作时，被用作写数据的缓冲器（buffer）。此外，RAM块10在进行来自闪速存储器300的读动作时，被用作存储多个页面地址的区域，该多个页面地址用于连续读闪速存储器300的多个页面。此外，RAM块10具有单端口RAM11。单端口RAM11能够响应写或读的访问，和时钟信号同步而进行数据的写入或读出。该访问包含写入或读出的控制信号和信息数据。将在后面讲述单端口RAM11的动作（图2）。
主接口20是和主装置200之间的接口。例如，主接口20接收来自主装置200的写请求、读请求，将这些请求给予CPU40。此外，主接口20将从闪速存储器300读出的读数据向主装置200发送。此外，主接口20将从主装置200接收的写数据转交给闪存接口30。
闪存接口30是和闪速存储器300之间的接口。例如，闪存接口30进行对闪速存储器300的写数据的写入、以及来自闪速存储器300的读数据的读出。此外，闪存接口30将从闪速存储器300读出的读数据给予ECC50，将由ECC50进行错误检测、纠正后的读数据转交给主接口20。
CPU40从主接口20接受写请求和读请求，响应这些请求而控制闪存接口30及RAM块10。例如，响应读请求，CPU40对RAM块10内的单端口RAM11的各地址号码进行页面地址设定。此外，CPU40还能够对闪存接口30发出读出页面数伴随的连续读指令。此外，CPU40还能够进行单端口RAM11内存储的错误信息的检测。关于这些动作细节，之后讲述（图5）。
ECC50对来自闪存接口30的数据实施错误检测、纠正处理。ECC50在来自闪存接口30的数据为写数据时，对该数据附加用于错误检测的校验位（parity bit），在接收的数据是读数据时，对该数据实施错误检测及错误纠正处理。此外、ECC50在完成对1个页面的读数据的错误检测、纠正处理后，对RAM块10进行访问，将表示该错误检测的结果的错误信息存储（写）于单端口RAM11的相应地址号码。
内部总线60是将RAM块10、主接口20、闪存接口30、及CPU40相互通信连接的通信路径。
图2示出RAM块10的结构例。RAM块10能够接收来自闪存接口30的RAM控制信号和来自CPU40的RAM控制信号。另外、在图2中，将“接口”标记为“IF”。
CPU端IF12是自由接受来自CPU40的写入或读出访问的接口。CPU端IF12还具有将来自CPU40的访问数据形式变更为适合于单端口RAM11的数据形式的功能。
RAM控制信号存储部13响应从闪存接口30供给的存储电路控制信号NFI_ACC，临时存储通过CPU端IF12接收的RAM控制信号。
多路转换器14选择来自闪存接口的RAM控制信号、存储在RAM控制信号存储部13的RAM控制信号之中的任意一个，将该选择的RAM控制信号向单端口RAM11供给。多路转换器14响应从闪存接口30供给的NFI_CEN信号而选择这些RAM控制信号中的一个。以下，也将多路转换器14称为选择部。此外，也将NFI_CEN信号称为选择指令信号。
闪存端IF15是自由接受来自闪存接口30的写入或读出访问的接口。
RAM控制信号为CEN、OEN、WEN、WEMN、A以及D，在图2中，分别在信号名的前头，对来自闪存接口30的信号附加“NFI_”，对来自CPU40的信号附加“CPU_”。
单端口RAM11是和时钟信号CLK同步而动作的同步RAM。同步中，例如使用时钟信号CLK上升沿。单端口RAM11响应从多路转换器14供给的RAM控制信号，进行对相应地址的数据的写、以及来自相应地址的数据的读。
图3示出单端口RAM11的写/读时的访问波形。
写访问通过芯片使能（chip enable）信号CEN及写使能（write enable）信号WEN被断言（assert）（即变得有效）而变得有效。在该断言期间内，根据数据信号D示出的数据DATA0和时钟信号CLK同步而被写入根据地址信号A指定的区域ADD0中。
写使能屏蔽（mask）信号WEMN是用于以字节单位屏蔽写入数据的信号。通过使用写使能屏蔽信号WEMN，能够将已经写入某地址号码的页面地址的数据留下，并且将错误信息写入该地址号码。另外，通过这样将错误信息与页面地址和同一地址号码建立对应关系并写入，具有之后例如CPU40能够高速地搜索错误信息的优点。
读访问通过芯片使能信号CEN及输出使能（output enable）信号OEN被断言而变得有效。在该断言期间内，和时钟信号CLK同步而输出输出信号Q，该输出信号Q示出根据地址信号A指定的区域ADD1存储的数据DATA1。数据DATA1在指定区域ADD1的周期的下一个周期中被输出。
单端口RAM11将输出信号Q作为输出信号NFI_Q向闪存接口30供给。此外，单端口RAM11经由CPU端IF12将输出信号Q向CPU40供给。
图4示出从闪速存储器300横跨多个页面连续地读数据时单端口RAM11内存储的数据。横跨n（n是2以上的整数）个页面连续地读出数据时,根据来自CPU40的指令，页面地址“＃1”、“＃2”、“＃3”、……、“＃n”从地址号码“0”开始依次存储。此外，存储页面地址的地址号码中，根据来自ECC50的指令，也存储错误信息。关于错误信息的存储动作，之后讲述（图5）。
以下参照图5说明在应答来自主装置200的读请求时的闪存控制器100的动作。
首先，例如在主装置200完成起动时等的任意时间点，主装置200对闪存控制器100发出第一次读请求（步骤S1）。读请求作为用于连续地读出多个页面的单一指令（command）而被发出。主接口20接收读请求，将其给予CPU40。
CPU40响应该读请求而进行页面地址设定（步骤S2）。详细而言，CPU40将和该读请求示出的页面数相当的页面地址，从RAM块10内的单端口RAM11的地址号码“0”开始依次存储。此时，CPU40能够实施确认读n个页面的处理、及逻辑页面和物理页面的转换处理。
接下来，CPU40对闪存接口30发出读出页面数伴随的连续读指令（步骤S3）。
闪存接口30响应连续读指令，首先读出单端口RAM11的地址号码“0”存储的页面地址。然后，闪存接口30将该页面地址伴随的读命令对闪速存储器300发出，从闪速存储器300读和该页面地址对应的数据（步骤S4）。闪存接口30将读数据向ECC50转送。
ECC50对该读数据实施错误检测处理。ECC50在检测出错误时对读数据实施错误纠正处理，未检测出错误时不进行错误纠正处理，将读数据向闪存接口30转送。ECC50在完成1个页面的错误检测、纠正处理时，将示出该错误检测的结果的错误信息存储于单端口RAM11的地址号码“0”（步骤S5）。
错误信息，例如在检测出错误时为逻辑值“1”,未检测出错误时为逻辑值“0”。另外、通过使用对单端口RAM11的写使能屏蔽信号WEMN，能够将已经写入地址号码“0”的页面地址的数据留下，并且将错误信息写入相同地址号码“0”。通过该处理将读出页面地址和错误信息建立对应关系。
闪存接口30在ECC50进行错误检测纠正处理之后，将读数据向主接口20转送。主接口20将该读数据向主装置200发送（步骤S6）。
闪存接口30、ECC50、及主接口20将从步骤S4到S6为止的处理反复执行和读出对象页面数相同的次数。此时，闪存接口30接下来读出对当前读出地址号码的编号增量1而得到的地址号码所存储的页面地址。
例如，当前读出地址号码为“0”时，闪存接口30接下来作为读出对象的页面地址是将单端口RAM11的地址号码“0”增量1而得到的地址号码“1”存储的页面地址。闪存接口30读完读请求示出的全页面数的数据后，对CPU40通知该情况。
主装置200在取得在步骤S1发出的读请求示出的全页面的读数据之后，对闪存控制器100发出第二次读请求（步骤S7）。
CPU40响应该请求而对单端口RAM11进行访问，取得和错误信息建立对应关系的页面地址（步骤S8）。
CPU40在完成页面地址的取得后和上述步骤S2同样地进行页面地址设定（步骤S9）。在此，CPU40需要在从主装置200接收读请求后的既定时间内对闪存接口30发出连续读指令。因此，CPU40在设定最初数个页面的页面地址后，发出连续读指令（步骤S10），之后设定剩余页面的页面地址。
闪存接口30和上述内容同样地，响应连续读指令而从闪速存储器300读数据（步骤S11）。ECC50和上述内容同样地，对读数据实施错误检测处理并将示出该错误检测结果的错误信息存储于单端口RAM11的相应地址号码（步骤S12）。
由于该动作，会发生用于CPU40进行页面地址设定的写访问（步骤S9）、和用于ECC50进行错误信息存储的写访问（步骤S12）在单端口RAM11冲突的情况（图5的虚线椭圆包围的部分）。
以下参照图6及图2说明对单端口RAM的写访问发生冲突时的RAM块10的动作。
来自闪存接口30的RAM控制信号被供给给多路转换器14的一个输入。该RAM控制信号例如由ECC50生成，经由闪存接口30给予RAM块10。基于时钟信号CLK的一个周期中，来自闪存接口30的NFI_CEN信号被断言时（变为“Ｌ（低）”电平时），多路转换器14选择来自闪存接口30的RAM控制信号将其向单端口RAM11供给。另外，该一个周期中，来自RAM控制信号存储部13的RAM控制信号不从多路转换器14输出。即，多路转换器14在该一个周期中，只将来自闪存接口30的访问的内容向单端口RAM11供给。
来自CPU40的写访问信号通过CPU端IF12取入。RAM控制信号存储部13在从闪存接口30供给的待机指令信号NFI_ACC被断言时（变为“Ｈ（高）”电平时），将来自CPU40的写访问信号作为RAM控制信号而保持。RAM控制信号存储部13将RAM控制信号至少存储至该一个周期随后的下一个周期为止。例如、RAM控制信号存储部13包含触发器（未图示），将RAM控制信号存储于该触发器。RAM控制信号存储部13将该存储的RAM控制信号向多路转换器14的另一个输入供给。待机指令信号NFI_ACC是闪存接口30进行写访问的周期的前一个周期中被输入的脉冲信号。即，待机指令信号NFI_ACC在NFI_CEN信号的断言之前从闪存接口30发出。
单端口RAM11进行和从多路转换器14供给的、来自闪存接口30的RAM控制信号对应的处理。单端口RAM11在该一个周期时中将根据数据信号D示出的数据DATA0存储于根据地址信号A示出的区域ADD0。
接下来，该一个周期随后的下一个周期之后，NFI_CEN信号被否定时（即变得无效时），多路转换器14选择来自RAM控制信号存储部13的RAM控制信号，将其向单端口RAM11供给。另外、NFI_CEN信号变为“Ｈ”电平时为否定状态。多路转换器14在该下一个周期时，只将来自闪存接口30的访问的内容向单端口RAM11供给。
此时，单端口RAM11也进行和从多路转换器14供给的、来自CPU40的RAM控制信号对应的处理。单端口RAM11在该下一个周期时，将根据数据信号D示出的数据DATA1存储于根据地址信号A示出的区域ADD1。RAM控制信号存储部13在该下一个周期以后，消除该存储的RAM控制信号的内容。
通过该动作，来自闪存接口30的访问得到优先。就是说，按照地址ADD0、地址ADD1的顺序到达单端口RAM11的地址端子A。此外，按照数据DATA0、数据DATA1的顺序到达单端口RAM11的数据端子D。这样，从闪存接口30及CPU40各自对单端口RAM11进行写访问而发生写访问的冲突时，RAM块10也能够恰当地进行和这两个访问对应的处理。
如上所述，本实施例的RAM块10在从闪存接口30接收到待机指令信号NFI_ACC时，临时存储来自CPU40的写访问信号。然后，响应来自外部的选择指令信号（NFI_CEN信号）的断言而选择该存储的写访问信号、和来自闪存接口30的写访问信号之中的后者的写访问信号。将该选择的写访问信号在时钟周期的一个周期中向单端口RAM11供给，进而在该一个周期随后的下一个周期之后将该存储的写访问信号（即来自CPU40的写访问信号）向单端口RAM11供给。
通过该动作，根据本实施例的RAM块10，即使在对单端口RAM11的访问发生冲突的情况下，也能将两个访问作为有效的请求应答。
上述实施例是在数据DATA0随后的周期中从多路转换器14输出数据DATA1时的例子，但并不局限于此。例如、也能够考虑到在数据DATA0的多个周期后输出数据DATA1。地址ADD0及ADD1也同样。
上述实施例是写访问冲突时的例子，但在读访问冲突时也能够通过同样的动作，获得同样的效果。
此外，上述实施例是将单端口RAM作为访问对象时的例子，但是双重端口RAM时也能够获得同样的效果。单端口RAM和双重端口RAM相比较只需1/2的面积即可，所以单端口RAM在安装方面有利。
符号说明
10 RAM存储装置（RAM块）；11 单端口RAM；12 CPU端IF；13 RAM控制信号存储部；14 多路转换器（选择部）；15 闪存端IF；20 主接口；30 闪存接口；40 CPU；50 ECC；60 内部总线；100 存储器控制装置（闪存控制器）；200 主装置；300 半导体存储装置（闪速存储器）。

Claims (5)

1.一种RAM存储装置，包含各自对含有写入或读出的控制信号及信息数据的访问进行中继的2个接口，以及响应经由所述接口的所述访问，和时钟信号同步进行所述信息数据的写入或读出的RAM，其特征在于，包含：
选择部，执行选择供给动作，该选择供给动作是响应所述控制信号，在以所述时钟信号决定的一个周期内，将到达所述接口中的一个的所述访问向所述RAM供给；以及
存储部，执行存储动作，该存储动作是响应所述控制信号，将到达所述接口中的另一个的访问至少存储至所述一个周期随后的下一个周期为止，
所述选择部，在所述下一个周期之后，将所述存储部存储的访问向所述RAM供给。
2.如权利要求1所述的RAM存储装置，其特征在于：
所述控制信号包含选择指令信号和待机指令信号，
所述选择部响应所述选择指令信号而执行所述选择供给动作，所述存储部响应所述待机指令信号而执行所述存储动作。
3.如权利要求1或2所述的RAM存储装置，其特征在于：
所述RAM为单端口RAM。
4.如权利要求1至3的任意一项所述的RAM存储装置，其特征在于：
所述信息数据包含闪速存储器的页面地址以及和所述闪速存储器的存储数据相关的错误信息。
5.如权利要求1至4的任意一项所述的RAM存储装置，其特征在于：
被包含于控制半导体存储装置的存储器控制装置，
所述访问，和所述半导体存储装置的控制关联而从所述存储器控制装置供给。
CN201210399530.9A 2011-10-21 2012-10-19 Ram存储装置 Active CN103064802B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011231550A JP5801158B2 (ja) 2011-10-21 2011-10-21 Ｒａｍ記憶装置
JP2011-231550 2011-10-21

Publications (2)

Publication Number Publication Date
CN103064802A true CN103064802A (zh) 2013-04-24
CN103064802B CN103064802B (zh) 2018-09-07

Family

ID=48107433

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210399530.9A Active CN103064802B (zh) 2011-10-21 2012-10-19 Ram存储装置

Country Status (3)

Country Link
US (1) US9256556B2 (zh)
JP (1) JP5801158B2 (zh)
CN (1) CN103064802B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106528464A (zh) * 2016-11-08 2017-03-22 英业达科技有限公司 内存访问冲突控制的计算机系统
WO2022027196A1 (zh) * 2020-08-03 2022-02-10 Oppo广东移动通信有限公司 共享内存处理装置、调制解调器以及方法和存储介质

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150103593A1 (en) * 2013-10-14 2015-04-16 Skymedi Corporation Method of Writing Data in Non-Volatile Memory and Non-Volatile Storage Device Using the Same
US9612904B2 (en) * 2015-02-02 2017-04-04 Sandisk Technologies Llc Memory system and method for securing volatile memory during sleep mode using the same ECC module used to secure non-volatile memory during active mode
CN104716954A (zh) * 2015-03-17 2015-06-17 广东高云半导体科技股份有限公司 带有片上用户非易失性存储器的可编程逻辑器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06161870A (ja) * 1992-11-26 1994-06-10 Nec Corp デュアルポートｒａｍ回路
CN1790548A (zh) * 2004-12-17 2006-06-21 三星电子株式会社 快闪存储器数据存储装置
CN101127208A (zh) * 2007-08-15 2008-02-20 西安龙腾微电子科技发展有限公司 异步伪双端口图像存储器的访问冲突处理方法
US20100037001A1 (en) * 2008-08-08 2010-02-11 Imation Corp. Flash memory based storage devices utilizing magnetoresistive random access memory (MRAM)
CN101980140A (zh) * 2010-11-15 2011-02-23 北京北方烽火科技有限公司 一种ssram访问控制系统

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574151A (ja) 1991-09-18 1993-03-26 Hitachi Ltd ダイナミツクメモリの競合回路
US5448714A (en) * 1992-01-02 1995-09-05 Integrated Device Technology, Inc. Sequential-access and random-access dual-port memory buffer
JPH0877066A (ja) 1994-08-31 1996-03-22 Tdk Corp フラッシュメモリコントローラ
US7707354B2 (en) * 1999-08-04 2010-04-27 Super Talent Electronics, Inc. SRAM cache and flash micro-controller with differential packet interface
US7617352B2 (en) * 2000-12-27 2009-11-10 Tdk Corporation Memory controller, flash memory system having memory controller and method for controlling flash memory device
JP4812192B2 (ja) * 2001-07-27 2011-11-09 パナソニック株式会社 フラッシュメモリ装置、及び、それに記憶されたデータのマージ方法
GB0123417D0 (en) * 2001-09-28 2001-11-21 Memquest Ltd Improved data processing
KR100614639B1 (ko) * 2003-07-24 2006-08-22 삼성전자주식회사 쓰기 방지 가능한 버퍼 메모리를 갖는 메모리 장치 및그것을 포함하는 정보 처리 시스템
US7752380B2 (en) * 2003-07-31 2010-07-06 Sandisk Il Ltd SDRAM memory device with an embedded NAND flash controller
US7062615B2 (en) * 2003-08-29 2006-06-13 Emulex Design & Manufacturing Corporation Multi-channel memory access arbitration method and system
US7277995B2 (en) * 2003-10-29 2007-10-02 Dot Hill Systems Corporation Storage controller and method for performing host access control in the host interface adapter
JP2006185352A (ja) * 2004-12-28 2006-07-13 Fujitsu Ltd 外部記憶制御装置およびそのためのプログラム
US8108691B2 (en) * 2005-02-07 2012-01-31 Sandisk Technologies Inc. Methods used in a secure memory card with life cycle phases
JP2006276967A (ja) * 2005-03-28 2006-10-12 Renesas Technology Corp 半導体装置
KR100648292B1 (ko) * 2005-07-28 2006-11-23 삼성전자주식회사 오토 듀얼 버퍼링 방식의 메모리 장치
JP4153535B2 (ja) * 2006-05-30 2008-09-24 Ｔｄｋ株式会社 メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法
JP4823009B2 (ja) * 2006-09-29 2011-11-24 株式会社東芝 メモリカード及びホスト機器
KR100909364B1 (ko) * 2007-02-06 2009-07-24 삼성전자주식회사 시스템 클록의 노출을 차단하는 메모리 컨트롤러와 그 방법
TWI376603B (en) * 2007-09-21 2012-11-11 Phison Electronics Corp Solid state disk storage system with a parallel accessing architecture and a solid state disk controller
JP2010140155A (ja) * 2008-12-10 2010-06-24 Oki Electric Ind Co Ltd フラッシュディスク装置
US20100274933A1 (en) * 2009-04-24 2010-10-28 Mediatek Inc. Method and apparatus for reducing memory size and bandwidth
US9342445B2 (en) * 2009-07-23 2016-05-17 Hgst Technologies Santa Ana, Inc. System and method for performing a direct memory access at a predetermined address in a flash storage

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06161870A (ja) * 1992-11-26 1994-06-10 Nec Corp デュアルポートｒａｍ回路
CN1790548A (zh) * 2004-12-17 2006-06-21 三星电子株式会社 快闪存储器数据存储装置
CN101127208A (zh) * 2007-08-15 2008-02-20 西安龙腾微电子科技发展有限公司 异步伪双端口图像存储器的访问冲突处理方法
US20100037001A1 (en) * 2008-08-08 2010-02-11 Imation Corp. Flash memory based storage devices utilizing magnetoresistive random access memory (MRAM)
CN101980140A (zh) * 2010-11-15 2011-02-23 北京北方烽火科技有限公司 一种ssram访问控制系统

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106528464A (zh) * 2016-11-08 2017-03-22 英业达科技有限公司 内存访问冲突控制的计算机系统
WO2022027196A1 (zh) * 2020-08-03 2022-02-10 Oppo广东移动通信有限公司 共享内存处理装置、调制解调器以及方法和存储介质

Also Published As

Publication number Publication date
US9256556B2 (en) 2016-02-09
JP2013089161A (ja) 2013-05-13
JP5801158B2 (ja) 2015-10-28
US20130104004A1 (en) 2013-04-25
CN103064802B (zh) 2018-09-07

Similar Documents

Publication Publication Date Title
EP3270290B1 (en) Ddr memory error recovery
US7516371B2 (en) ECC control apparatus
US8037375B2 (en) Fast data eye retraining for a memory
KR100869984B1 (ko) 반도체 메모리, 메모리 시스템 및 메모리 시스템의 동작방법
CN107924375A (zh) 用于高速存储器接口的命令仲裁
CN102568603A (zh) 数据传输装置、存储器控制装置和存储器系统
CN103064802A (zh) Ram存储装置
JP2011227948A (ja) 半導体記憶装置、及びその制御方法
US9734921B2 (en) Memory repair using external tags
EP4150618B1 (en) Refresh management for dram
US10838887B2 (en) Memory controller, storage device, information processing system, and memory control method
US11809743B2 (en) Refresh management list for DRAM
US7415581B2 (en) Semiconductor memory chip
US6918016B1 (en) Method and apparatus for preventing data corruption during a memory access command postamble
US9141472B2 (en) Sharing a check bit memory device between groups of memory devices
US8873327B2 (en) Semiconductor device and operating method thereof
KR20180028613A (ko) 메모리 시스템 및 메모리 제어 방법
US8402233B2 (en) Method and apparatus for high throughput mass storage device interface in a microprocessor for handheld systems
US20130019055A1 (en) Memory control device and method
JP6040627B2 (ja) メモリ制御装置、情報処理装置およびメモリ制御装置の制御方法
US9570146B1 (en) Alternate access to DRAM data using cycle stealing
US20220188022A1 (en) Memory system and electronic system including the same
CN109582615A (zh) 一种ddr3控制系统
JP2020057110A (ja) コマンド制御システム、車両、コマンド制御方法及びプログラム
JPH0571977B2 (zh)

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C53 Correction of patent of invention or patent application
CB02 Change of applicant information

Address after: Yokohama City, Kanagawa Prefecture, Japan

Applicant after: Lapis Semiconductor Co., Ltd.

Address before: Tokyo, Japan, Japan

Applicant before: Lapis Semiconductor Co., Ltd.

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant