CN1790548A - 快闪存储器数据存储装置 - Google Patents

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Abstract

在快闪存储器数据存储装置中，嵌入了多级快闪输入缓冲单元，其中数据总线的宽度逐渐扩大，且控制时钟的周期被逐渐延长。在一个例子中，该快闪存储器数据存储装置使得其嵌入的快闪存储器在80纳秒的周期内被并行地以128位数据来访问，同时在20纳秒的周期期间与外部系统并行地进行16位数据的通信。该快闪存储器数据存储装置改进了快闪存储器和缓冲存储器间的数据速率，结果导致快闪存储器和外部系统间数据速率的显著提升。

Description

快闪存储器数据存储装置
技术领域
本发明涉及一种数据存储装置，具体地说，涉及一种含与非(NAND)型快闪存储器的快闪存储器数据存储装置。
背景技术
对于能够被电子编程和擦除、并可在撤除电力供应后仍保持数据的非易失性存储器设备有持续增长的需求。特别地，与非型快闪存储器被广泛地用作对于音乐、图片等等的存储设备，因为它们能够在给定的芯片尺寸上存储大量数据。
同时，由于许多计算机用户继续要求更快速的系统操作，故计算机的系统操作速度(或频率)的标准已升级至约10纳秒操作周期。然而，由于在编程和读取操作期间关于数据线的控制所消耗的周期时间，因此标准与非型快闪存储器具有80纳秒量级(order)的数据访问周期。为此，包含这种与非型快闪存储器设备的数据存储装置难以具有与外部系统的操作周期相应的操作周期。
为了解决此局限，已经提出了将缓冲存储器嵌入快闪存储器数据存储装置的技术。在此情形中，缓冲存储器存储属于一页快闪存储器的数据。当缓冲存储器的一页数据由外部系统提供来使用时，另一页数据则从快闪存储器传送给缓冲存储器。该方法致使将外部系统和快闪存储器数据存储装置间的数据传输速度(即数据速率)提高到某一程度。
然而，由于快闪存储器和缓冲存储器间的数据速率仍相对较低，故作为结果得到的系统通常不足以满足用户对现代系统中外部系统和快闪存储器数据存储装置间的数据传输速度(即数据速率)的需求。
发明内容
本发明提供了一种改进外部系统和快闪存储器间的数据交换速率的快闪存储器数据存储装置。
一方面，本发明涉及一种快闪存储器数据存储装置，其通过主机总线组与外部系统并行地收发数据。该装置包括：通过快闪总线组收发数据的快闪存储器，其快闪总线组的总线宽度(FW)比主机总线组的总线宽度(HW)更大，其中总线宽度表示响应于同一时钟信号而并行地收发数据的总线的线数；和控制快闪总线组和主机总线组间数据传输操作的快闪接口。快闪接口包括第1至第n个快闪输入缓冲器，所述快闪输入缓冲器响应于第1至第n个传送控制时钟信号，而在级中地将数据传送至主机总线组，这里n≥2。第i个快闪输入缓冲器，这里2≤i≤n，通过第i个输入缓冲总线组而提供数量至少为Ni的数据，其中每个第i个输入缓冲总线组的总线宽度(IBWi)都比每个第(i-1)个输入缓冲总线组的总线宽度(IBWi-1)更宽，其中第i个传送控制时钟信号的周期(Ti)比第(i-1)个传送控制时钟信号的周期(Ti-1)更长，而且其中Ni是通过将FW除以IBW而得到的。
在一个实施例中，总线宽度(IBWi)是总线宽度(IBWi-1)的2倍。在另一实施例中，周期(Ti)是周期(Ti-1)的2倍。在另一实施例中，快闪接口还包括提供第1至第n个传送控制时钟信号的控制时钟生成器。
在另一实施例中，控制时钟生成器包括：提供第j个传送控制时钟信号的基准时钟生成器；和周期调节器(modulator)，其改变第j个传送控制时钟信号的周期并提供第1至第n个传送控制时钟信号，其中当n是奇数时，j是(n+1)/2，当n是偶数时，j是n/2。
在另一实施例中，第i个快闪输入缓冲器包括数量为Ni的第i个数据锁存器(latch)，其每Ni个脉冲即响应于第i个传送控制时钟信号中的顺序时钟脉冲而为第i个输入缓冲总线组中的每个提供数据。
在另一实施例中，第i个快闪输入缓冲器还包括第i个锁存器选择计数器，其除了在i是n的情形以外，都要对第i个传送控制时钟信号中的时钟脉冲进行计数，并提供数量为Ni的第i个锁存器计数信号，所述锁存器计数信号控制第i个数据锁存器的数据传送操作。
在另一实施例中，快闪接口还包括：输出缓冲器，其响应于第n个传送控制时钟信号，而将数量为Ni的数据从快闪存储器传送至输出缓冲总线组；和输出多路复用器，其每Ni个脉冲即响应于第1传送控制时钟信号中的时钟脉冲，而依序选择输出缓冲总线组中的一个，并从所选的输出缓冲总线组中为外部系统提供数据。
在另一实施例中，输出多路复用器包括：依序选择Ni个输出缓冲总线组中之一的输出多路复用器；和多路复用计数器，其对第1传送控制时钟信号中的时钟脉冲进行计数，并提供数量为Ni的多路复用计数信号，所述多路复用计数信号选择输出缓冲总线组。
另一方面，本发明涉及一种快闪存储器数据存储装置，其通过主机总线组与外部系统并行地收发数据，包括：快闪存储器，通过快闪总线组收发数据，其快闪总线组的总线宽度(FW)比主机总线组的总线宽度(HW)更大，其中总线宽度表示响应于同一时钟信号而并行地收发数据的总线的线数；缓冲存储器，临时存储被传送的数据；主机接口，控制主机总线组和缓冲存储器间的数据传输；和快闪接口，控制快闪总线组和缓冲存储器间的数据传输，其中快闪接口包括第1至第n个快闪输入缓冲器，其响应于第1至第n个传送控制时钟信号而在级中将数据传送至主机总线组，这里n≥2，且其中第i个快闪输入缓冲，这里2≤i≤n，通过第i个输入缓冲总线组而提供数量至少为Ni的数据，其中每个第i个输入缓冲总线组的总线宽度(IBWi)都比每个第(i-1)个输入缓冲总线组的总线宽度(IBWi-1)更宽，其中第i个传送控制时钟信号的周期(Ti)比第(i-1)个传送控制时钟信号的周期(Ti-1)更长，而且其中Ni是通过将FW除以IBW而得到的。
在一个实施例中，缓冲存储器包括：第1和第2临时存储单元，其每个与主机接口和快闪接口收发由主机总线组的总线宽度构成的数据；和缓冲多路复用器，其为第1和第2临时存储单元二者之一提供来自主机接口的主机总线组的数据，并为主机接口和快闪接口二者之一提供来自第1和第2临时存储单元的数据。
在另一实施例中，第1和第2临时存储单元中的每个都包括存储具有快闪总线组的总线宽度(FW)的数据的SRAM。
在另一实施例中，主机接口包括芯片选择多路复用器，其响应于选择地址、控制要被从外部系统提供给第1临时存储单元的数据的第1存储使能信号、控制要被从外部系统提供给第2临时存储单元的数据的第2存储使能信号，通过对由外部系统提供的芯片使能信号进行去多路复用(de-multiplex)，从而为缓冲多路复用器提供第1和第2存储使能信号。
在另一实施例中，主机接口还包括主机输出多路复用器，其选择由第1和第2临时存储单元提供的数据组之一，并为外部系统提供所选的数据组。
附图说明
通过对本发明的优选实施例的更具体的说明，本发明的上述和其他目的、特点和优点将会变得更加清楚，如附图中所描绘的那样，其中在不同视图中相同的附图标记指代相同部件。附图不必要按比例，而是将重点放在描绘本发明的原理上。
图1是描绘根据本发明的优选实施例的快闪存储器数据存储装置的框图；
图2是根据本发明而描绘的图1所示的快闪存储器的功能构造的框图；
图3是根据本发明而描绘的图1的快闪接口的功能构造的详细框图；
图4是根据本发明而描绘的图3的输入路径的第1至第3快闪输入缓冲器的框图；
图5是根据本发明而描绘的通过图4的第1至第3快闪输入缓冲器而传送数据的过程的时序图；
图6是根据本发明的包括在图3的输出路径中的快闪输出缓冲器和多路复用器的详细框图；
图7是根据本发明而描绘的通过图6的快闪输出缓冲器和多路复用器而传送数据的过程的时序图；
图8是根据本发明而描绘图3的控制时钟生成器的框图；
图9是根据本发明的图8的周期缩短块的详细电路图；
图10是根据本发明的图8的周期延长块的详细电路图；
图11是根据本发明的用于图8至10的电路中的操作信号的时序图，其描绘了生成第1至第3控制时钟信号的过程；
图12是根据本发明而描绘图1的缓冲存储器的详细框图；
图13是根据本发明而描绘图1的主机接口的详细框图。
具体实施方式
以下，将参照附图来更详细地说明本发明的优选实施例。在附图中，相同附图标记指代整篇说明书中的相同元件。然而本发明可体现为不同形式，不应被理解为局限于此处所阐述的实施例。更正确的理解是，提供这些实施例是为了使本公开详尽和完整，并向本领域技术人员充分表达本发明的范围。
以下，参照附图来说明本发明的典型的实施例。
图1是描绘根据本发明的优选实施例的快闪存储器数据存储装置的框图。参照图1，本发明的快闪存储器数据存储装置在其内嵌入了与非型快闪存储器100，并与外部系统10收发数据。快闪存储器数据存储装置和外部系统10间的数据收发操作是响应于主机时钟信号HCLK、而由主机总线组HDIO<15:0>进行的。
在此实施例中，主机总线组HDIO<15:0>被配置为16线的总线宽度，并与周期为10纳秒的主机时钟HCLK关联。这里，术语“总线宽度”意指响应于时钟信号的特定时钟脉冲而并行地传输数据的总线的线数。因此，能够在外部系统10和主机接口400间每10纳秒而收发一次16位的数据。
如图2所示的快闪存储器100包括存储器单元阵列110和页面缓冲器120。存储器单元阵列110由排列成与非型逻辑环的快闪存储器单元(未示出构成，其中多个快闪存储器单元与单个公共串(string)连接。响应于时钟，通过页面缓冲器120而将多个数据位并行地向/从存储器单元阵列110输入/输出。
在此实施例中，快闪存储器100被配置为通过快闪总线组FDI<127:0>和FDO<127:0>，与快闪时钟信号FCLK同步而并行地输入和输出128位数据。快闪时钟信号FCLK能够在80纳秒的周期内操作。输入数据通过快闪总线组FDI<127:0>而被传送，而输出数据通过快闪总线组FDO<127:0>而被传送。下面，在本说明书中为了说明的简便，输入的快闪总线组FDI<127:0>和输出的快闪总线组FDO<127:0>被统称为“快闪总线组”。快闪总线组FDI<127:0>或FDO<127:0>的总线宽度FW是128位。
快闪总线组FDI<127:0>或FDO<127:0>的总线宽度FW比主机总线组HDIO的总线宽度更宽，并且快闪时钟信号FCLK的时钟周期比主时钟信号HCLK的时钟周期更长。
同时，存储器单元阵列110和页面缓冲器120可以以各种构造来实施，且它们的输入/输出操作容易被本领域技术人员所理解。因此不再详细提供关于它们的结构和操作的说明。
返回图1，快闪存储器数据存储装置包括快闪存储器100、快闪接口200、缓冲存储器300和主机接口400。
快闪接口200被用来响应于快闪时钟信号FCLK，而在快闪总线组FDI<127:0>和FDO<127:0>与缓冲存储器300之间收发数据。快闪接口200通过每个都具有128位总线宽度的快闪总线组FDI<127:0>和FDO<127:0>而与快闪存储器100收发数据。快闪接口200还通过快闪缓冲总线组FBDO<31:0>将数据传送至缓冲存储器300，并通过缓冲快闪总线组BFDI<31:0>而从缓冲存储器300接收数据。缓冲快闪总线组BFDI<31:0>和快闪缓冲总线组FBDO<31:0>的每个的总线宽度都是32位的。
缓冲存储器300临时存储在快闪接口200和主机接口400间收发的数据。如上所述，缓冲存储器300通过快闪缓冲总线组FBDO<31:0>和缓冲快闪总线组BFDI<31:0>而与快闪接口200收发数据。
缓冲存储器300通过主机缓冲总线组HBDI<15:0>从主机接口400接收数据，并通过第1和第2缓冲主机总线组BHDOM<15:0>和BHDOL<15:0>将数据传送至主机接口400。
主机接口400控制主机总线组HDIO<15:0>和缓冲存储器300间的数据传输。
图3是详细描绘图1的快闪接口200的构造的框图。快闪接口200包括第1至第n个快闪输入缓冲器210、220、230…，该快闪输入缓冲器210、220、230…被置于输入路径IN200，在所述输入路径IN200，数据从缓冲存储器300传送至快闪存储器100，缓冲器执行从缓冲存储器300向快闪存储器在级中传送数据的操作。这里，“n”是大于2的正整数。为了说明的简便，本例具体表现为快闪接口200所含的第1至第3快闪输入缓冲器210、220和230。
快闪接口200还包括快闪输出缓冲器260和快闪输出多路复用器270，它们被置于输出路径OUT200，在所述输出路径OUT200，数据从快闪存储器100被传送至缓冲存储器300。
快闪接口200还包括控制时钟生成器280。传送控制时钟信号RCLK1～RCLKn被从控制时钟生成器280施加到快闪输入缓冲器210、220及230、快闪输出缓冲器260和快闪输出多路复用器270。
图4是描绘图3的输入路径IN200中所含的第1至第3快闪输入缓冲器210、220和230的框图。
参照图4，第1快闪输入缓冲器210包括数量为4的第1数据锁存器211～214和第1锁存器选择计数器219。第1数据锁存器211～214分别响应于第1传送控制时钟信号RCLK1中的4个顺序时钟脉冲，而分别为第1输入缓冲总线组RDIN1<31:0>、RDIN1<63:32>、RDIN1<95:64>和RDIN1<127:96>提供数据。第1锁存器选择计数器219生成数量为4的第1锁存器计数信号RCNA0～RCNA3，以对第1传送控制时钟RCLK1中的时钟脉冲的数量进行计数。第1锁存器计数信号RCNA0～RCNA3控制分别关于第1数据锁存器211～214的数据传送操作。
第2快闪输入缓冲器220包括数量为2的第2数据锁存器221和222，以及第2锁存器选择计数器229。第2数据锁存器221和222分别响应于第2传送控制时钟信号RCLK2中的2个顺序时钟脉冲，而分别为第2输入缓冲总线组RDIN2<63:0>和RDIN1<127:64>提供数据。第2锁存器选择计数器229生成数量为4的第2锁存器计数信号RCNB0和RCNB1，以对第2传送控制时钟RCLK2中的时钟脉冲的数量进行计数。第2锁存器计数信号RCNB0和RCNB1控制分别关于第2数据锁存器221和222的数据传送操作。
第3快闪输入缓冲器230包括第3数据锁存器231。第3数据锁存器231在第3传送控制信号RCLK3的每个脉冲为第3输入缓冲总线组RDIN3<127:0>提供数据。
贯穿于本发明的该典型实施例，第1至第3传送控制时钟信号RCLK1～RCLK3的时钟周期分别是20纳秒、40纳秒和80纳秒。而且，第1至第3输入缓冲总线组RDIN1～RDIN3的总线宽度IBW1～IBW3分别是32位、64位和128位。
以第i个快闪输入缓冲器(这里2≤i≤n)来概括本实施例：第i个快闪输入缓冲器至少通过第i个输入缓冲总线组RDINi而提供数量为Ni的数据。第i个输入缓冲总线组RDINi的总线宽度IBWi比从第(i-1)个快闪输入缓冲器引出的第(i-1)个输入缓冲总线组RDIN(i-1)的总线宽度IBW(i-1)更宽。第i个传送控制时钟信号RCLKi的时钟周期Ti比第(i-1)个传送控制时钟信号RCLK(i-1)的时钟周期T(i-1)更长。而且，第i个输入缓冲总线组的数量Ni是通过将快闪总线组FDI<127:0>的总线宽度FW除以第i个输入缓冲总线组RDINi的总线宽度IBWi而得到的，即：Ni＝FW/IBWi。
优选的，第i个输入缓冲总线组RDINi的总线宽度IBWi是第(i-1)个输入缓冲总线组RDIN(i-1)的总线宽度IBW(i-1)的2倍。
也是优选的，第i个传送控制时钟信号RCLKi的时钟周期Ti是第(i-1)个传送控制时钟信号RCLK(i-1)的时钟周期T(i-1)的2倍。
其间，第n个输入缓冲总线组RDINn对应于快闪总线组FDI<127:0>，且第n个传送控制时钟信号RCLKn对应于快闪时钟信号FCLK。在此实施例中，第3输入缓冲总线组RDIN3对应于快闪总线组FDI<127:0>，且第3传送控制时钟信号RCLK3对应于快闪时钟信号FCLK。
图5是描绘通过图4所示的第1至第3快闪输入缓冲器210、220和230而传送数据的过程的时序图。
首先，考虑图5中的第1至第3传送控制时钟信号RCLK1～RCLK3，第1传送控制时钟信号RCLK1的时钟周期是第2传送控制时钟信号RCLK2的时钟周期的一半(1/2)，而第3传送控制时钟信号RCLK3的时钟周期是第2传送控制时钟信号RCLK2的时钟周期的2倍。换言之，当第2传送控制时钟信号RCLK2的时钟周期是40纳秒时，第1和第3传送控制时钟信号RCLK1和RCLK3的时钟周期分别是20纳秒和80纳秒。
此外，第2传送控制时钟信号RCLK2响应于第1传送控制时钟信号RCLK1的下降沿而上升或下降。此外，第3传送控制时钟信号RCLK3响应于第2传送控制时钟信号RCLK2的下降沿而上升或下降。
如图5所示，从控制时钟生成器280(见以上图3)中提供第1至第3传送控制时钟信号RCLK1～RCLK3，以下将结合图8至11而提供说明。
返回图5，第1锁存器选择计数器219(参见图4)通过对第1传送控制时钟信号RCLK1中的时钟脉冲的数量进行计数而生成4个第1锁存器计数信号RCNA0～RCNA3。换言之，第1锁存器计数信号RCNA0～RCNA3响应于第1传送控制时钟信号RCLK1中顺序的4个时钟脉冲而被各个激活。以此方式，第1锁存器计数信号的每个在第1传送控制时钟信号RCLK1的每4个时钟周期变为激活。更详细地说，控制图4顶部的第1数据锁存器211的第1锁存器计数信号RCNA0响应于第1传送控制时钟信号RCLK1的时钟脉冲0和时钟脉冲4而被激活，并响应于其时钟脉冲1和时钟脉冲5而失活(inactivated)。第1数据锁存器211响应于第1传送控制时钟信号RCLK1的每个时钟脉冲的上升沿而保持从缓冲存储器300传送的数据。与其响应，保持在第1数据锁存器211内的数据响应于第1锁存器计数信号RCNA0的下降沿而被传送至第1输入缓冲总线组RDIN1<31:0>。接着，第1输入缓冲总线组RDIN1<31:0>响应于第1传送控制时钟信号RCLK1的时钟脉冲1和时钟脉冲5而将被锁存的数据传送至第2数据锁存器221。
以相同方式，第1输入缓冲总线组RDIN1<63:32>响应于第1传送控制时钟信号RCLK1的时钟脉冲2和时钟脉冲6而将数据从第1数据锁存器212传送至第2数据锁存器221。第1输入缓冲总线组RDIN1<95:64>响应于第1传送控制时钟信号RCLK1的时钟脉冲3和时钟脉冲7而将数据从第1数据锁存器213传送至第2数据锁存器222。而且，第1输入缓冲总线组RDIN1<127:96>响应于第1传送控制时钟信号RCLK1的时钟脉冲4和时钟脉冲8而将数据从第1数据锁存器213传送至第2数据锁存器222。
结果，第1输入缓冲总线组RDIN1<31:0>、RDIN1<63:32>、RDIN1<95:64>和RDIN1<127:96>以80纳秒(4×20纳秒)的周期将全部128位数据从缓冲存储器300传送至第2数据锁存器221和222。
继续参照图5，第2锁存器选择计数器229(参见图4)通过对第2传送控制时钟信号RCLK2中的时钟脉冲的数量进行计数而生成2个第2锁存器计数信号RCNB0和RCNB1。换言之，第2锁存器计数信号RCNB0和RCNB1的每个响应于第2传送控制时钟信号RCLK2中2个顺序的时钟脉冲而被激活。这意味着第2锁存器计数信号的每个在第2传送控制时钟信号RCLK2的每2个时钟周期变为激活。更详细地说，控制第2数据锁存器221的第2锁存器计数信号RCNB0响应于第2传送控制时钟信号RCLK2的时钟脉冲1和时钟脉冲3而被激活，而响应于其时钟脉冲2和时钟脉冲4而失活。第2数据锁存器221响应于第2传送控制时钟信号RCLK2的每个时钟脉冲的下降沿而保持从缓冲存储器300传送的数据。与其相应，保持在第2数据锁存器221的数据响应于第1锁存器计数信号RCNB0的下降沿而被传送至第2输入缓冲总线组RDIN2<63:0>。接着，第2输入缓冲总线组RDIN2<63:0>响应于第2传送控制时钟信号RCLK2的时钟脉冲2和时钟脉冲4而将被锁存的数据传送至第3数据锁存器231。在此实施例中，响应于第2传送控制信号RCLK2的下降沿而将第2数据锁存器221控制为是可操作的，这就防止了数据传输错误，即使第1和第2传送控制信号RCLK1和RCLK2间有失真(skew)。
第2输入缓冲总线组RDIN2<127:64>响应于第2传送控制时钟信号RCLK2的时钟脉冲3和时钟脉冲5而将数据从第2数据锁存器222传送至第3数据锁存器231。
结果，第2输入缓冲总线组RDIN2<63:0>和RDIN2<127:64>在80纳秒(4×20纳秒)内将全部128位数据从第1数据锁存器211～214传送到第3数据锁存器231。
又进一步参照图5，第3数据锁存器231响应于第3传送控制时钟信号RCLK3的每个脉冲的下降沿而将其被锁存的数据传送到第3输入缓冲总线组RDIN2<127:0>。结果，第3输入缓冲总线组RDIN2<127:0>在80纳秒内，即第3传送控制时钟信号RCLK3(即快闪时钟信号FCLK)，将全部128位数据从第2数据锁存器221和222传送至快闪存储器100。
总之，通过包含第1至第3快闪输入缓冲器210、220和230的快闪接口200，每20纳秒以32位的组从缓冲存储器300提供的数据每80纳秒以128位的组而被传送至快闪存储器100。
图6是描绘图3的输出路径OUT200中所含的快闪输出缓冲器260和快闪输出多路复用器(MUX)270的框图。图7是描绘通过图6中的快闪输出缓冲器和多路复用器260和270而传送数据的过程的时序图。
参照图6和图7，快闪输出缓冲器260包括输出缓冲器261。输出缓冲器261响应于快闪时钟信号FCLK，即第1传送控制时钟信号RCLK3，而将数据通过快闪总线组FDO<127:0>从快闪存储器100传送至输出缓冲总线组RDO<31:0>、RDO<63:32>、RDO<95:64>和RDO<127:96>。换言之，输出缓冲器261将128位数据通过输出缓冲总线组RDO<31:0>、RDO<63:32>、RDO<95:64>和RDO<127:96>从快闪存储器100发送至快闪输出多路复用器270。
快闪输出多路复用器270包括输出多路复用器271和多路复用计数器273。多路复用计数器273对第1传送控制时钟信号RCLK1中的时钟脉冲进行计数，并接着生成4个多路复用器计数信号MCN0～MCN3。换言之，多路复用器计数信号MCN0～MCN3响应于第1传送控制时钟信号RCLK1中的4个顺序的时钟脉冲而被激活。以此方式，每个多路复用器计数信号在第1传送控制时钟信号RCLK1的每4个时钟周期变为激活。例如，多路复用器计数信号MCN响应于第1传送控制时钟信号RCLK1的时钟脉冲1和时钟脉冲5而被激活，而响应于其时钟脉冲2和时钟脉冲6而失活。
输出多路复用器271响应于第1传送控制时钟信号RCLK1的每第4个时钟脉冲，以依序选择输出缓冲总线组RDO<31:0>、RDO<63:32>、RDO<95:64>和RDO<127:96>中的一个。此外，输出多路复用器271的功能是通过缓冲存储器300，从输出缓冲总线组RDO<31:0>、RDO<63:32>、RDO<95:64>和RDO<127:96>中为外部系统10有选择地提供数据。
详细地，输出多路复用器271响应于多路复用器计数信号MCN0的下降沿而将数据从输出缓冲总线组RDO<31:0>传送至快闪缓冲总线组FBDO<31:0>。即，如图7所示，输出多路复用器271响应于第1传送控制时钟信号RCLK1的时钟脉冲2和时钟脉冲6，而将数据从输出缓冲总线组RDO<31:0>传送至快闪缓冲总线组FBDO<31:0>。
类似地，输出多路复用器271响应于第1传送控制时钟信号RCLK1的时钟脉冲3和时钟脉冲7，而将数据从输出缓冲总线组RDO<63:32>传送至快闪缓冲总线组FBDO<31:0>。输出多路复用器271响应于第1传送控制时钟信号RCLK1的时钟脉冲4和时钟脉冲8，而将数据从输出缓冲总线组RDO<95:64>传送至快闪缓冲总线组FBDO<31:0>。而且，输出多路复用器271响应于第1传送控制时钟信号RCLK1的时钟脉冲5和时钟脉冲9，而将数据从输出缓冲总线组RDO<127:96>传送至快闪缓冲总线组FBDO<31:0>。
结果，输出多路复用器271在80纳秒(4×20内秒)的周期内按顺序将数据从4个输出缓冲总线组RDO<31:0>、RDO<63:32>、RDO<95:64>和RDO<127:96>传送至快闪缓冲总线组FBDO<31:0>。
图8是描绘图3中所示的控制时钟生成器280的框图。如上述，第1至第n个传送控制时钟信号RCLK1～RCLKn是从控制时钟生成器280生成的。参照图8，控制时钟生成器280包括基准时钟生成器281和周期调节器282。基准时钟生成器281的功能是生成第j个传送控制时钟信号。优选的，数字j是(n+1)/2(如果n是奇数)或n/2(如果n是偶数)。在此处说明的典型的实施例中，i等于2，以使得基准时钟生成器281生成第2传送控制时钟信号RCLK2。基准时钟生成器281可以例如以环形振荡器来实现。由于这样的时钟生成器的结构和操作是本领域技术人员所熟知的，故此处不再详细说明基准时钟生成器281。
周期调节器282改变第2传送控制时钟信号RCLK2的周期，并为第1和第3传送控制时钟信号RCLK1和RCLK3提供调节后的周期。周期调节器282包括生成第1传送控制时钟信号RCLK1的周期缩短块283和生成第3传送控制时钟信号RCLK3的周期延长块285。
图9是更详细地描述图8中所示的周期缩短块283的电路图。如图9所示，周期缩短块283包括上升沿检测器283a、下降沿检测器283b和ORing(或)电路283c。
上升沿检测器283a在检测到第2传送控制时钟信号RCLK2的上升沿时生成脉冲信号。换言之，上升沿检测器283a的输出信号PREA的上升沿是在响应于第2传送控制时钟信号RCLK2的上升沿的预定延迟时间后生成的(参见图11的tA1)。另外，上升沿检测器283a的输出信号PREA的下降沿是响应于第2传送控制时钟信号RCLK2的下降沿而无延迟地生成的(参见图11的tA2)。
下降沿检测器283b在检测到第2传送控制时钟信号RCLK2的下降沿时生成脉冲信号。换言之，下降沿检测器283b的输出信号PREB的下降沿是在响应于第2传送控制时钟信号RCLK2的下降沿的预定延迟时间后生成的(参见图11的tB1)。另外，下降沿检测器283b的输出信号PREB的下降沿是响应于第2传送控制时钟信号RCLK2的上升沿而无延迟地生成的(参见见图11的tB2)。
或电路283c对上升沿和下降沿检测器283a和283b的输出信号PREA和PREB进行逻辑求和，并生成逻辑和作为第1传送控制时钟信号RCLK1。因此可以看出，第1传送控制时钟信号RCLK1具有第2传送控制时钟信号RCLK2的一半的周期，且图11所示的第1传送控制时钟信号RCLK1与图5和7中所示的相同。
图10是描述图8中所示的周期延长块285的电路图。周期延长块285包括D触发器285a，其在时钟输入端口CK处接收反相第2传送控制时钟信号RCLK2，并在其输出端口DQ处生成第3传送控制时钟信号RCLK3。D触发器285a接收数据输入D1，数据输入D1是反相第3传送控制时钟信号RCLK3。
因此，如图11所示，第3传送控制时钟信号RCLK3响应于第2传送控制时钟信号RCLK2的下降沿而重复逻辑转换(transition)。因此可以看出，第3传送控制时钟信号RCLK3的周期是第2传送控制时钟信号RCLK2的2倍，并且图11中所示的第3传送控制时钟信号RCLK3与图5和7中所示的相同。
图12是详细描绘图1的缓冲存储器300的框图。参照图12，缓冲存储器300包括第1和第2临时存储单元310和320、以及缓冲多路复用器330。
第1和第2临时存储单元310和320为主机接口400和快闪接口200并行地提供数据，其与主机总线组HDIO<15:0>的总线宽度(即16位)一致。在一个例子中，第1和第2临时存储单元310和320包括SRAM单元，其能够存储宽度与快闪总线组FDIO<15:0>的总线宽度FW一致的数据。
缓冲多路复用器330有选择地为第1和第2临时存储单元310和320二者之一提供主机总线组HDIO<15:0>的数据，所述数据是从主机接口200提供的。此外，缓冲多路复用器330从第1和第2临时存储单元310和320为主机接口400和快闪接口200二者之一提供数据。
现在将说明缓冲多路复用器330的详细操作。
缓冲多路复用器330通过主机缓冲总线组HBDI<15:0>从主机接口400接收数据。被施加到其上的主机接口400的数据由第1和第2存储使能信号CSL和CSM有选择地提供给第1和第2临时存储单元310和320中的一个。换言之，当第1存储使能信号CSL激活时，主机接口400的数据通过第1SRAM存储总线组SDIL<15:0>而被传送至第1临时存储单元310。当第2存储使能信号CSM激活时，主机接口400的数据通过第2SRAM存储总线组SDIM<15:0>而被传送至第2临时存储单元320。
从快闪接口200提供的快闪缓冲总线组FBDO<31:0>的数据作为其各包含16位的两部分而被存储于第1和第2临时存储单元310和320。
此外，缓冲多路复用器330通过第1和第2SRAM输出总线组SDOL<15:0>和SDOM<15:0>分别从第1和第2临时存储单元310和320接收数据。第1和第2临时存储单元310和320的数据在数据输入操作期间被提供给缓冲快闪总线组BFDI<31:0>，并在数据输出操作期间被提供给缓冲主机总线组BHDOM<15:0>和BHDOL<15:0>。
这样，缓冲存储器300能够与快闪接口200并行地收发32位数据。缓冲存储器300也从主机接口400并行地接收16位数据，并向主机接口400并行地发送32位数据。
图13是详细描绘图1中的主机接口400的框图。参照图13，主机接口400包括芯片选择多路复用器410、主机输出多路复用器420和主机输入/输出缓冲器430。
芯片选择多路复用器410响应于预定的选择地址ADD0，而通过对由外部系统10提供的芯片使能信号CS进行去多路复用而生成第1和第2存储使能信号CSL和CSM。第1和第2存储使能信号CSL和CSM被施加到缓冲多路复用器330，其每个控制第1和第2临时存储单元310和320的选择。
主机输出多路复用器420响应于选择地址ADD0，而选择由第1和第2临时存储单元310和320提供的数据组中的一个。由主机输出多路复用器420选择的数据组通过公共输出总线组BDO<15:0>而被传送至外部系统10。
主机输入/输出缓冲器430对从外部系统10通过主机总线组HDIO<15:0>而提供的数据做缓冲，然后为缓冲存储器300提供缓冲后的数据。主机输入/输出缓冲期器430还对缓冲存储器300的数据做缓冲，该数据是通过公共输出总线组BDO<15:0>而提供的，然后将缓冲后的数据通过主机总线组HIO<15:0>而提供给外部系统。
通过上述主机接口400，外部系统10的例如16位数据的n位数据可与数据存储装置进行并行的收发(发送和/或接收)。
通过对本发明的优选实施例的更具体的说明，本发明的上述和其他目的、特性和优点将会变得清楚，如附图中所描绘的那样，其中不同视图中相同的附图标记指代相同部件。附图不必要按比例，而是将重点放在描绘本发明的原理上。
作为一个例子，本发明的实施例通过缓冲存储器而在快闪存储器和外部系统间实现数据收发操作。但是应当理解，即使没有缓冲存储器，这样的数据收发操作也可在快闪存储器和外部系统间实现。
如前所述，根据本发明的快闪存储器数据存储装置包括多级快闪输入缓冲器，其中数据总线的宽度逐渐增大，且控制时钟的周期逐渐延长。例如，此构造使得16位数据在20纳秒的周期内被收发，同时许可在80纳秒的周期对嵌入的快闪存储器进行128位数据的并行访问操作。因此，本发明有利于改进外部系统和嵌入在快闪存储器数据存储装置中的快闪存储器间的数据传送速度(或数据速率)。
对相关申请的交叉引用
该美国非临时专利申请要求在35U.S.C.§119下关于2004年12月17日提交的韩国专利申请2004-0107676的优先权，其全部内容通过参照而被包含于此。

Claims (14)

1.一种快闪存储器数据存储装置，其通过主机总线组与外部系统并行地收发数据，包括：
快闪存储器，通过快闪总线组收发数据，所述快闪总线组的总线宽度(FW)比所述主机总线组的总线宽度(HW)更大，其中所述总线宽度表示响应于同一时钟信号而并行地收发数据的总线的线数；以及
快闪接口，控制所述快闪总线组和所述主机总线组间的数据传输操作，
其中所述快闪接口包括第1至第n个快闪输入缓冲器，其响应于第1至第n个传送控制时钟信号，而在级中地将数据传送至所述主机总线组，这里n≥2，以及
其中第i个快闪输入缓冲器，这里2≤i≤n，通过第i个输入缓冲总线组而提供数量至少为Ni的数据，其中每个第i个输入缓冲总线组的总线宽度(IBWi)都比每个第(i-1)个输入缓冲总线组的总线宽度(IBWi-1)更宽，其中第i个传送控制时钟信号的周期(Ti)比第(i-1)个传送控制时钟信号的周期(Ti-1)更长，且其中通过将FW除以IBW而得到Ni。
2.根据权利要求1所述的快闪存储器数据存储装置，其中所述总线宽度(IBWi)是所述总线宽度(IBWi-1)的2倍。
3.根据权利要求2所述的快闪存储器数据存储装置，其中所述周期(Ti)是所述周期(Ti-1)的2倍。
4.根据权利要求3所述的快闪存储器数据存储装置，其中所述快闪接口还包括提供所述第1至第n个传送控制时钟信号的控制时钟生成器。
5.根据权利要求4所述的快闪存储器数据存储装置，其中所述控制时钟生成器包括：
基准时钟生成器，提供第j个传送控制时钟信号；以及
周期调节器，其改变第j个传送控制时钟信号的周期，并提供第1至第n个传送控制时钟信号，
其中，当n是奇数时，j是(n+1)/2，而当n是偶数时，j是n/2。
6.根据权利要求1所述的快闪存储器数据存储装置，其中所述第i个快闪输入缓冲器包括数量为Ni的第i个数据锁存器，其每Ni个脉冲即响应于第i个传送控制时钟信号中的顺序时钟脉冲而为每个第i个输入缓冲总线组提供数据。
7.根据权利要求6所述的快闪存储器数据存储装置，
其中第i个快闪输入缓冲器还包括第i个锁存器选择计数器，其除了在i是n的情形以外，都要对第i个传送控制时钟信号中的时钟脉冲进行计数，并提供数量为Ni的第i个锁存器计数信号，其控制第i个数据锁存器的数据传送操作。
8.根据权利要求1所述的快闪存储器数据存储装置，其中所述快闪接口还包括：
输出缓冲器，其响应于第n个传送控制时钟信号，而将数量为Ni的数据从快闪存储器传送至输出缓冲总线组；以及
输出多路复用器，其每Ni个脉冲即响应于第1传送控制时钟信号中的时钟脉冲而依序选择所述输出缓冲总线组中的一个，并从所选的输出缓冲总线组中为所述外部系统提供数据。
9.根据权利要求8所述的快闪存储器数据存储装置，其中所述输出多路复用器包括：
输出多路复用器，依序选择Ni个输出缓冲总线组中的一个；以及
多路复用计数器，其对第1传送控制时钟信号中的时钟脉冲进行计数，并提供数量为Ni的多路复用器计数信号，所述多路复用器计数信号选择输出缓冲总线组。
10.一种快闪存储器数据存储装置，其通过主机总线组与外部系统并行地收发数据，包括：
快闪存储器，通过快闪总线组收发数据，所述快闪总线组的总线宽度(FW)比所述主机总线组的总线宽度(HW)更大，其中所述总线宽度表示响应于同一时钟信号而并行地收发数据的总线的线数；
缓冲存储器，临时存储被传送的数据；
主机接口，控制所述主机总线组和所述缓冲存储器间的数据传输；以及
快闪接口，控制所述快闪总线组和所述缓冲存储器间的数据传输，
其中所述快闪接口包括第1至第n个快闪输入缓冲器，所述快闪输入缓冲器响应于第1至第n个传送控制时钟信号而在级中(in stage)地将数据传送至所述主机总线组，这里n≥2，而且
其中第i个快闪输入缓冲器，这里2≤i≤n，通过第i个输入缓冲总线组而提供数量至少为Ni的数据，其中每个第i个输入缓冲总线组的总线宽度(IBWi)都比每个第(i-1)个输入缓冲总线组的总线宽度(IBWi-1)更宽，其中第i个传送控制时钟信号的周期(Ti)比第(i-1)个传送控制时钟信号的周期(Ti-1)更长，而且其中通过将FW除以IBW而得到Ni。
11.根据权利要求10所述的快闪存储器数据存储装置，其中所述缓冲存储器包括：
第1和第2临时存储单元，其每个与所述主机接口和所述快闪接口收发由所述主机总线组的总线宽度构成的数据；以及
缓冲多路复用器，其为所述第1和第2临时存储单元二者之一提供来自所述主机接口的所述主机总线组的数据，并为所述主机接口和所述快闪接口二者之一提供来自所述第1和第2临时存储单元的数据。
12.根据权利要求11所述的快闪存储器数据存储装置，其中所述每个第1和第2临时存储单元包括存储具有快闪总线组的总线宽度(FW)的数据的SRAM。
13.根据权利要求12所述的快闪存储器数据存储装置，
其中所述主机接口包括芯片选择多路复用器，其通过响应于选择地址、控制要被从所述外部系统提供给所述第1临时存储单元的数据的第1存储使能信号、控制要被从所述外部系统提供给所述第2临时存储单元的数据的第2存储使能信号，而对从所述外部系统提供的芯片使能信号进行去多路复用，来为缓冲多路复用器提供第1和第2存储使能信号。
14.根据权利要求13所述的快闪存储器数据存储装置，
其中所述主机接口还包括主机输出多路复用器，所述主机输出多路复用器选择从所述第1和第2临时存储单元提供的数据组之一，并为所述外部系统提供所选择的数据组。
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