CN1200546A - 一种半导体存储器件 - Google Patents

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Abstract

一种半导体动态随机存取存储器件可以在一个长的短脉冲周期内把数据位从存储单元中读出或写入存储单元中,该数据位在读/写数据总线与数据自锁电路之间传输,在该数据自锁电路与主/子读出放大器之间传输,以及在该主/子读出放大器与子位线对之间传输。该半导体动态随机存取存储器件可以制成于相对较小的半导体芯片内。

Description

一种半导体存储器件
本发明涉及一种半导体存储器件，特别是一种具有短脉冲数据存取模式的半导体动态随机存取存储器件。
在《日本未审查特许公报》第7-98981号中公开了一种具有短脉冲数据传输模式的半导体动态随机存取存储器件以及一种典型的半导体动态随机存取存储器件的例子。该半导体动态随机存取存储器件是一种同步的动态随机存取存储器件，其中的存储单元阵列分布于一个多存储单元系统中。该串行数据传输由双内时钟系统控制，而该双内时钟系统使得顺序进行的短脉冲数据传输操作之间的复位时间最小化。
图1表示在《日本未审查特许公报》中公开的带有同步动态随机存取存储器件的双内时钟系统。该双内时钟系统中包括并行设置的两个内时钟子系统1和2，连接在时钟节点N1与内时钟子系统1/2的输入节点之间的开关单元3和4，分别连接到内时钟子系统1/2输出节点的开关单元5和6，连接到开关单元5/6的短脉冲控制器7，以及连接到该脉冲控制器7的信号发生器8。虽然未在图1中展示，但还有一个寄存器阵列(见图2)通过一个数据总线连接到一个存储单元阵列，读出数据位就存储于该寄存器阵列内。
一个外部时钟信号CLK1经时钟节点N1传输到开关单元3/4。开关单元3/4分别对开关控制信号R1和R2响应，并分别把外时钟信号CLK1传输到内时钟子系统1/2。开关控制信号R1和R2互补地在有效电平与无效电平之间变化，而开关单元3/4相应互补地打开及关闭。开关单元5和6也对应于开关控制信号R2和R1，并且类似于开关单元3/4互补地在开状态与关状态之间变化。
一个有效低电平CASB的列地址选通信号加到该内时钟时系统1和2中，每个内时子系统1和2对外时钟信号CLK1响应，以产生门控制信号CTL1/CTL2及内时钟信号CLK2/CLK3。该门控制信号CTL1/CTL2加到传输门阵列(见图2)，并控制读出数据位从寄存器阵列到数据缓冲器(未展示)的传输。另一方面，内时钟信号CLK2/CLK3加到短脉冲控制器7上，该短脉冲控制器7用于确定短脉冲访问的结束点。这样，短脉冲访问就在短脉冲控制器的控制下进行。
当短脉冲访问完成或短脉冲中断信号BI加到短脉冲控制器7时，短脉冲控制器7产生一个结束信号END，并加到信号发生器8上。信号发生器8对结束信号END响应以使开关控制信号R1和R2互补地在有效电平及无效电平之间切换。如果信号发生器8在某一结束信号END把开关控制信号R1变为有效电平，则信号发生器8在下一个结束信号END把开关控制信号R2变为有效电平。
假设现在同步动态随机存取存储器件在短脉冲控制器7的控制下，并对内时钟信号CLK2响应完成短脉冲访问，则短脉冲控制器7把结束信号END加到信号发生器8，该信号发生器8把开关控制信号R2从有效的高电平变为无效的低电平(以“WF2”表示)而其它的来自无效低电平的开关控制信号被变为用“WF1”表示的有效高电平。如果，短脉冲中断信号BI在对根据内时钟信号CLK2进行的短脉冲访问中加到短脉冲控制器7，则信号发生器8也会按“WF1”或“WF2”所表示的来改变开关控制信号R1/R2。
开关控制信号R2使得开关单元3和5关闭，则内时钟子系统1进入复位状态。另一方面，开关控制信号R1使开关单元4和6打开。另一内时钟子系统2已被复位，并准备启动。当列地址选通信号CASB到达内时钟子系统2时，内时钟子系统2开始根据外时钟信号CLK1产生门控制信号CTL2和内时钟信号CLK3。门控制信号CTL2使得读出数据位传输到输出数据缓冲器，内时钟信号CLK3则通过开关单元6传输到用于确定结束点的短脉冲控制器7。结果，下一个短脉冲访问在短脉冲控制器7的控制下，根据内时钟信号CLK3进行。这样，内时钟子系统1/2可以交替地用于短脉冲访问，并允许同步动态随机存取存储器件重复该短脉冲访问而不需要用于复位内时钟系统的等待时间。
双内时钟系统及短脉冲控制器的具体细节在图2中展示。开关单元3/4/5/6通过把P沟道增强型场效应管与n沟道增强型场效应管并联实现。并联的P沟道增强型场效应管与n沟道增强型场效应管9连接于时钟节点N1与内时钟子系统1/2之间或在内时钟子系统1/2与短脉冲控制器7之间，一个反相器10产生互补的开关控制信号R1/R2。开关控制信号R1/R2及其互补的信号加到并联电路9以同时在开状态与关状态之间改变P沟道增强型场效应管与n沟道增强型场效应管的状态。
内时钟子系统1包括一个移位寄存器11及一个传输门阵列12。寄存器R1/R2/R3/R4的阵列13通过传输门阵列14把读出数据位传到输出数据缓冲器(未展示)，移位寄存器11对应外时钟信号CLK1也通过传输门阵列12把门控制信号CTL1传输到阵列14的传输门的栅极上。该门控制信号CTL1使得传输门14依次打开，并且该传输门14依次把读出数据位从寄存器R1-R4的阵列13传到输出数据缓冲器。
另一内时钟子系统2的操作与内时钟子系统1的操作相似。内时钟子系统2也包括一个移位寄存器15及传输门阵列16，该移位寄存器15根据外时钟信号CLK1把门控制信号CTL2通过传输门阵列16传到阵列14的传输门栅极上。门控制信号CTL2使得传输门14依次打开，并且阵列14依次把读出数据位从寄存器R1-R4传输到输出数据缓冲器。
短脉冲控制器7包括一个计数器17及一个或门18。该计数器17对应于内时钟信号CLK2/CLK3从而来增加其中存储的数值，并在计数器17的末端产生初始的结束信号。该计数器17的末级连接到或门18的一个输入节点上，短脉冲中断信号BI加到该或门18的另一个输入节点，当初始结束信号或短脉冲中断信号BI提供给或门18时，该或门产生结束信号END，并传到信号发生器8。
信号发生器8包括时钟同步的反相器20、21、22、23及反相器24、25、26、27组成。反相器24及时钟同步反相器21形成第一保持回路，反相器25及时钟同步反相器23形成第二保持回路。反相器26和27分别产生开关控制信号R1/R2，并且反相器26、时钟同步反相器20、第一保持回路、时钟同步反相器22和第二保持回路形成一个主回路。
时钟同步反相器20和21根据有效高电平的信号ENDB的补信号END在输入节点使逻辑电平反相。但是，当互补结束信号ENDB处于无效的低电平时，时钟同步反相器20/21保持为高阻态。另一方面。时钟同步反相器22和23根据有效高电平的结束信号END在其输入节点使逻辑电平反相，而在无效的低电平时保持高阻态。如果短脉冲控制器7在t1时把结束信号END变为有效高电平，反相器26产生有效高电平的开关控制信号R1，反相器27产生无效低电平的开关控制信号R2。补结束信号ENDB处于无效低电平，而时钟同步反相器20/21中断高电平的传输。当结束信号END恢复到无效的低电平时，补结束信号ENDB启动时钟同步反相器20/21。然后，反相器24在输出节点把电位变为高电平，第一保持回路在反相器24的输出节点保持高电平。如果在t2时结束信号END变为有效高电平，则时钟同步反相器22和23被结束信号END所启动。然后，反相器26把开关控制信号R1改变为无效低电平，反相器27把开关控制信号R2改变为有效高电平。这样，开关控制信号R1和R2对应于结束信号END互补地在有效高电平与无效低电平之间切换。
如上文所述，该现有的一同步动态随机存取存储器交替地使用内时钟子系统1/2，并能重复短脉冲访问而不需要复位内时钟子系统。但是，该双内时钟系统需要专门用于确定结束点的计数器17。换句话说，该现有的同步动态随机存取存储器件不但需要一个用于产生字线/读出放大器激活定时的计数器，而且需要用于确定短脉冲访问结束点的计数器17。这种在《日本未审查特许公报》中公开的同步动态随机存取存储器件在一个短脉冲访问中只能传输四个数据位。但是，如果这种现有的同步动态随机存取存储器件，要求短脉冲访问过程中顺序传输大量数据位，如64个数据位，则计数器17要在该半导体芯片中占据相当大的面积，这样这种现有的同步动态随机存取存储器件要求做成一个较大的半导体芯片。
本发明的一个主要目的是供一种半导体存储器件，即允许外部器件以长脉冲模式访问存储其中的数据，而不会相当大地增加半导体芯片的面积。
为了实现这一目的，本发明提出可以从单个计数器电路的输出信号中产生定时信号。
对于本发明的一个方面，其中提供了一种半导体存储器件，包括用于存储数据位的多个寻址存储单元，用于从多个可寻址存储单元中选择可访问存储单元的寻址系统，一个连接到多个可寻址存储单元用于从选中的可访问存储单元存和取第一数据位的位线系统，一个连接到位线系统用于在位线系统中放大第一数据位的读出放大器，多个可重复连接到该读出放大系统，每次用于存储比第一数据位少的第二数据位的暂时数据存储电路，一个可连接到该多个暂时数据存储电路用于在多个数据存储电路与一个数据口之间串行地传输该第一数据位的接口，一个用依次把该多个暂时数据存储电路连接到该接口的控制器，以及一个用于将第一数据位串行数据传输的启动定时信号、串行数据传输的结束点信号、以及激活定时信号和释放定时信号提供给用于寻址系统和读出放大器系统的内部定时信号发生器，还包括一个用于计数时钟脉冲的用于产生输出信号的计数器，以及一个从该输出信号中产生定时信号用于提供激活定时信号和释放定时信号的解码器。
通过下文结合附图的说明，本半导体存储器件的特点和优点将变得更清楚更容于理解。其中附图说明如下：
图1为表示在《日本未审查特许公报》第7-98981中公开的现有同步动态随机存取存储器件的框图，其中包括双内时钟系统和短脉冲控制器；
图2为表示双内时钟系统和短脉冲控制器电路结构的电路图；
图3为表示包含于现有的同步动态随机存取存储器件内的信号发生器结构的逻辑图；
图4为表示信号发生器电路运作的时序图；
图5为表示本发明中的一种半导体动态随机存取存储器件结构的框图；
图6为表示该半导体动态随机存取存储器件一个短脉冲读出周期的时序图；
图7为表示该半导体动态随机存取存储器件一个写入周期的时序图；
图8为表示包含于该半导体动态随机存取存储器件的内部定时信号发生器电路结构的电路图；
图9为表示包含于内部定时信号发生器的一个二进制计数器的几种输出信号的变化时序图；
图10为表示包含于内部定时信号发生器的解码器电路结构的逻辑图；
图11为表示解码器电路的两个解码信号的时序图；
图12为表示包含于一个多个存储单元的动态随机存取存储器件的内部定时信号发生器的一种改进结构的框图；
图13为表示一个短脉冲访问包含于图12所示的多存储单元的动态随机存取存储器件的时序图；
图14为表示包含于本发明的第二种多存储单元的动态随机存取存储器件的内部定时信号发生器的电路结构的框图；
图15为表示图13所示的多存储单元动态随机存取存储器件进行短脉冲访问的时序图；
图16为表示包含于本发明的第三种多存储单元的动态随机存取存储器件内的内部定时信号发生器的电路结构的框图；
图17为表示图15所示的多个存储单元的动态随机存取存储器件进行短脉冲的访问的时序图。
第一实施例
图5表示一种体现本发明的制造于半导体芯片30内的一种动态随机存取存储器件。该动态随机存取存储器件中包含用于存储数据位的存储单元子阵列31。在本例中，16个存储单元子阵列31形成一个存储单元阵列，下面就具体说明该存储单元阵列。
该动态随机存取存储器件进一步包括分别与存储单元子阵列31相连的传输门阵列32，子读出放大器33也与存储单元子阵列31相连，主读出放大器34分别与存储单元子阵列31相连。这样，每个存储单元子阵列31与一个传输门阵列32、一个或一组子读出放大器33和一个主读出放大器34相结合，本说明的焦点在于最左边的存储单元子阵列31和相关电路32至34，而其他电路与这些电路相似。
多个存储单元按行和列分布，并形成存储单元子阵列32。其中的存储单元为单晶体管单电容型的并以电荷方式存储数据位。这种晶体管和电容在下文中分别称为“存取晶体管”和“存储电容”。
一条主位线对MBL/MBLB和四条子位线对SBL0/SBLB0、SBL1/SBLB1、SBL2/SBLB2和SBL3/SBLB3与存储单元子阵列31相连。在本例中，存储单元分布为四列，四条子位线对SBL0/SBLB0至SBL3/SBLB3连接到这四列存取晶体管的漏极节点。主位线对MBL/MBLB不直接连接到存取晶体管。
一组字线MLo至WLm分配于该16存储单元的子阵列31之间。字线WLo至WLm分别与每个16存储单元阵列31的存储单元行相结合，并连接到相关行的访问晶体管的栅极上，尽管没有在图5上展示，但还有一个字线驱动器连接到字线WLo至WLm上，可选择地把字线WLo至WLm变为有效高电平。被选中的字线使得其相关行的访问晶体管导通，并使得该存储单元可被访问。下面说明与一个内部定时信号发生器相连接的字线驱动器。四条子位线对SBL0/SBLB0至SBL3/SBLB3通过访问晶体管连接到存储电容，存于存储电容内的电荷分别在每子字线对SBL0/SBLB0至SBL3/SBLB3之上产生代表数据位的微小电位差。
传输门阵列32具有四对传输晶体管，并且这四对传输晶体管连接于四子位线对SBL0/SBLB0至SBL3/SBLB3与子读出放大器33的一对数据节点之间。该子读出放大器33具有另一对连接到主位线对MBL/MBLB上的数据节点。该主位线对MBL/MBLB另外连接到主读出放大器34上。该子读出放大器33与主读出放大器34把代表数据位的微小电势差放大。
四个栅控制线SG0、SG1、SG2和SG3分别与四对传输晶体管相连，并在一个访问周期中在一个时间分区内依次变为有效高电平。该传输门阵列32依次把子读出放大器33连接到四子位线对SBL0/SBLB0至SBL3/SBLB3上，进而在每个访问周期内，在子读出放大器33和四子位线对SBL0/SBLB0至SBL3/SBLB3之间传输四个数据位。这样，这四个数据位在存储单元子阵列32与子读出放大器33之间串行地传输。
动态随机存取存储器件进一步包括多个分别与主读出放大器34相连用于每个存储单元阵列的数据自锁电路35、一个连接于主读出放大器34与数据自锁电路35之间的传输门阵列36、一个连接到数据自锁电路35的数据放大器37、一个通过列选线YSW0、YSW1、YSW2、YSW3....YSW15连接到数据自锁电路35的移位寄存器38、一个通过读/写数据总线RWB/RWBB连接到数据放大器37的数据缓冲器39，以及一个连接到读数据缓冲器39的数据口40。如上文所述，16个存储单元子阵列31形成一个存储单元阵列，16个主读出放大器34包含于该存储单元阵列中。因此，16个数据自锁电路35通过传输门阵列36分别连接到16个主读出放大器34，该数据读出放大器37为这16个数据自锁电路35所共用。读/写数据总线RWB/RWBB在数据放大器37与数据缓冲器39之间串行地传输数据位，数据缓冲器39由内部启动信号EBr/EBw所控制。该动态随机存取存储器件通过数据口40与外部器件(未展示)进行通信。列选线YSW0至YSW15分别与16个数据自锁电路35相连，数据位在移位寄存器38的控制下在数据放大器37与数据自锁电路35之间依次传输。
数据自锁电路35包括一个数据存储电路35a、一对开关晶体管35b及一对连接于这对开关晶体管35b与传输门阵列36之间的数据线DAL0/DAL0B；.....或DAL15/DAL15B，其中数据存储电路35a连接到这对数据线DAL0/DAL0B，.....或DAL15/DAL15B上。这对开关晶体管35b由与其相连的列选线YSW0，.....YSW15控制，而数据位通过这对开关晶体管35b在数据放大器37与数据存储电路35a之间传输。当列选线YSW0....或YSW15变为有效高电平时，相连的数据自锁电路35的开关晶体管35b导通，则数据放大器37通过这对开关晶体管35b电连接到数据存储电路35a。移位寄存器38根据在时钟信号线ICLK上的内部时钟信号依次把列选线YSW0至YSW15变为有效高电平，且数据自锁电路35和传输门阵列32许可外部器件(未展示)串行地访问存储单元阵列。
传输门阵列36中包括多对开关晶体管36a，且这些开关晶体管对36a连接于数据存储电路35a与主读出放大器34之间。一个门控制线DATG连接到这些开关晶体管对36a的栅极上，并使得这些开关晶体管对36a同时导通。然后，数据位可以在数据存储电路35a与主读出放大器34之间传输。
该动态随机存取存储器件是按如下方法运作的。图6表示一个存储单元阵列，即16个存储单元子阵列31中的短脉冲读出过程，其中，64个数据位从“0”到“63”被串行地从该存储单元阵列中读出。
假设在t1时字线WLo变为有效高电平，则耦合到该字线上的60个存储单元电连接到相应的子位线对SBL0/SBLB0至SBL3/SBLB3，并在对应的子位线对SBL0/SBLB0至SBL3/SBLB3上产生代表数据位的微小电位差。
在t2时门控制线SG0变为有效高电平，则16个数据位从子位线SBL0/SBLB0通过传输门阵列32及子读出放大器33传输到主位线对MBL/MBLB。这16个数据位被主读出放大器33所放大，则在每个主位线对MBL/MBLB上的电位差被分配到正电源电平Vcc与地电平之间。该数据位被刷新并通过子位线SBL0/SBLB0存于原来的16个存储单元内。
门控制线DATG在t3时变为有效高电平，该16个数据位从主读出放大器34传输到数据自锁电路35。这16个数据位以电位差的形式存于数据存储电路35a中。
移位寄存器38在内部时钟信号的上升沿依次把列选线YSW0至YSW15变为有效高电平，则这16个数据位从“0”到“15”在t3至t6之间被依次从数据自锁电路35传输到数据放大器37。该数据放大器37依次放大数据位从“0”到“15”，并把这些数据位通过读/写数据总线RWB/RWBB传输到数据缓冲器39。这样，这16个数据位“0”至“15”在t3时到t6时被从数据口40中串行地读出。确定用于从主读出放大器34到数据自锁电路35之间数据传输的定时信号，使得移位寄存器38可以从YSW0至YSW15之间选择列选线。
在t4时门控制线SG0恢复到无效低电平，在t5时门控制线SG1变为有效高电平。这16个数据位被从子位线对SBL1/SBLB1通过传输门阵列32和子读出放大器33传输到主位线MBL/MBLB。这16个数据位被主读出放大器34所放大，并又存回到原来的16个存储单元。在t7时，这16个数据位被并行地传输到数据自锁电路35，并且在t7-t10时通过数据放大器37和读/写数据总线RWB/RWBB被串行地传输到数据缓冲器39，类似于数据位“0”至“15”。紧接着在数据位“15”从数据放大器37到读/写数据总线RWB/RWBB传送后，在t7时门控制线DATG变为有效高电平，且数据位“16”跟在数据位“15”之后。这样，这16个数据位“16”至“31”被串行地从数据口40中读出。
在t8时，门控制信号线SG1恢复为无效低电平，则主位线对MBL/MBLB和子读出放大器33被复位。在t9-t11时，下一个门控制信号线SG2变为有效高电平。然后，在t9-t13时，16个数据位“32”至“47”并行地从子位线对SBL2/SBLB2传输到数据自锁电路35，并串行地从数据口中读出。
在t12-t14时，门控制信号线SG3变为有效高电平，并且在t12-t15时数据位“48”至“63”被串行地从数据口中读出。在t14时，字线WL0变为无效低电平，这样在一个短脉冲读出周期内64个数据位“0”至“63”被串行地从数据口40中读出。
图7表示一个写入周期。在下文的说明中，把一系列从数据放大器37到数据自锁电路35的16位数据传输称为“传输周期”。假设在t21时，字线WL0变为有效高电平。64个读入数据位“0”至“63”被串行地输入数据口40，且数据缓冲器39顺序地在读/写数据总线RWB/RWBB上产生代表写入数据位的电位差。读/写数据总线RWB/RWBB顺序地把写入数据位传输到数据放大器37，并由该数据放大器37放大该电位差。
移位寄存器38根据内部时钟信号在t22-t26时，依次地把列选线YSW0至YSW15变为有效高电平，使写入数据位“0”至“15”被连续地从数据放大器37传输到自锁电路35。数据缓冲器39与移位寄存器38同步地传送写入数据位，而该移位寄存器38把列选线YSW0至YSW15变为有效高电平，以把数据位“0”至“15”存储到最左端的自锁电路35至最右端的自锁电路35。
门控制线SG0在t23-t27时保持为有效高电平，则在t23-t27时，16个主读出放大器34通过传输门阵列32电连接到子位线对SBL0/SBLB0。在t24时，门控制线DATG变为有效高电平位，并保持该有效高电平位直到t25时，结果，在本传输周期内16个数据自锁电路35把存于其中的写入数据位“0”至“ml”传输到主读出放大器33，而在前一个传输周期把存于其中的写入数据位“n1”至“63”传输到主读出放大器33。该写入数据位经过读出放大后通过传输门阵列32传输到子位线对SBL0/SBL0B。16个写入数据位经过存取晶体管并存储于存储电容中。
在t28-t32时，写入数据位“16”至“31”被连续地传输到数据放大器37中，移位寄存器38依次把列选线YSW0至YSW15变为有效高电平。该写入数据位“16”至“31”被依次放大，并分别存储于数据自锁电路35中。
在t2-t33时，门控制线SG1变为有效高电平，则主位线对MBL/MBLB通过传输门阵列32电连接到子位线对SBL1/SBL1B。在t30-t31时，门控制线DATG变为有效高电平，则数据自锁电路35向主读出放大器34提供写入数据位“16”至“m2”及写入数据位“n1”至“15”。这16个写入数据位经读出放大后从主位线对MBL/MBLB传输到子位线对SBL1/SBL1B。最后这16个写入数据位存储于连接到子位线对SBL1/SBL1B的存储单元中。
类似地，在t34-t35时写入数据位“32”至“47”被依次传输到数据放大器37，而且写入数据位“32”至“m3”和“n2”至“31”被存储于连接到子位线SBL2/SBLB2的存储单元中。最后，在t36-t37时，写入数据位“48”至“63”被依次传输到数据放大器37，而且写入数据“48”至“m4”和“n2”至“47”被存储于连接到子位线双SBL3/SBL3B的存储单元中。在完成该写入周期后，在t38时字线WL0恢复到无效低电平。
接着，下面具体说明内部定时发生器。图8表示一个内部定时信号发生器41。该内部定时信号发生器41中包括：一个时钟缓冲器电路42、一个二进制计数器电路43和一个解码器44。一个外部的芯片启动信号CEB和一个外时钟信号CLK输入到时钟缓冲器电路42，而该时钟缓冲器电路42则输出一个内部的芯片启动信号IRASB和内时钟信号ICCK到二进制计数器电路43。该二进制计算器电路被内部的芯片启动信号IRAB所复位并开始计数所输入的内时钟信号ICCK的时钟脉数。具体来说，假设在t41时，该外部的芯片启动信号CEB下降到有效低电平(见图9)。该内部的芯片启动信号IRASB使得该二进制计数器电路43在t42时开始计数操作，输出信号CK1、CK2、CK4、CK8、CK16、CK32和CK64，如图9所示时序变化。
尽管没有在图9中展示，但该二进制计数器43在累计到80个内部时钟脉冲ICLK之后被内部的芯片启动信号IRASB所复位，而且该短脉冲读出周期与写入周期以80个内部时钟脉冲ICLK为限。具体来说，比如该短脉冲读出周期可以分为三个阶段。第一阶段从芯片启动信号变为有效低电平以把字线变为有效高电平时开始。第二阶段为把数据从数据自锁电路35传输到数据放大器37的四个数据传输周期，在第三阶段使所有电路都复位。第一阶段与第三阶段分别需要10个内部时钟脉冲ICLK和6个内部时钟脉冲。每个数据传输周期需要16个内部时钟脉冲ICLK，则在第二阶段需要64个内部时钟脉冲。结果，在一个短脉冲读出周期内总共需要80个内部时钟脉冲。
输出信号CK1到CK64输入到解码器电路44中。该解码器电路44解码由输出信号CK1-CK64所代表的数值，并产生解码信号CLK1、......该解码器电路44中包括：与非门44a、44b和44c、一个连接到与非门44a的反相器44d、一个连接到与非门44b/44c或非门44e。在与非门44a/44b/44c的输入节点上的小圆圈表示反相器。
输出信号CK1、CK2、CK4和CK8传送到与非门44a，该与非门44a在第5个内部时钟脉冲并在之后的每第16个内部时钟脉冲改变该输出信号。反相器44d从与非门44a的输出信号产生解码信号CLK5。该解码信号CLK5也在第5个内部时钟脉冲变为高电平，并在第6个内部时钟脉冲变为低电平。此后，该解码信号CLK5从第5个内部时钟信号之后的每第16个内部时钟脉冲变为高电平，并在从第5个内部时钟信号之后的每第17个内部时钟信号变为低电平。
另一方面，输出信号CK1、CK2、CK4和CK8传送到与非门44b而输出信号CK16、CK32和CK64传送到与非门44c。与非门44b的输出信号与与非门44c的输出信号相或非，并从或非门44e产生解码信号CLK78。该解码信号CLK78在第78个内部时钟脉冲变为高电平(如图11所示)。
在每第16个内部时钟脉冲改变为有效电位的解码信号CLK5专用于控制线DATG和启动主读出放大器34。因此，解码信号CLK5输入到信号发生器45和46。另一方面，在每第78个内部时钟脉冲变为有效电位的解码信号CLK78专用于字线驱动器47，因为字线驱动器47在短脉冲读出周期和写入周期中要在有效高电平与无效低电平之间改变字线WLo-WLm其中之一一次。
在本例中，子位线对SBL0/SBL0B到SBL3/SBLB3和主位线对MBL/MBLB作为一个整体构成一个位线系统，子读出放大器33和主读出放大器34相结合形成一个读出放大器系统。数据自锁电路35作为暂时数据存储电路，该移位寄存器38实现该控制器。数据放大器37、读/写数据总线RWB/RWBB和数据缓冲器39作为一个整体构成一个接口。
当多存储单元BANK-A/BANK-B被包含于动态随机存取存储器件中时，则把内部定时信号发生器改为图12所示的结构。该内部定时信号发生器51中包括一个时钟缓冲器电路52和多个内部定时信号发生器53和54。每个内部定时子信号发生器53/54中包括一个二进制计数器55和一个解码器电路56。一个存储单元地址信号BA与外部的芯片启动信号CEB和外时钟信号CLK一同输入到时钟缓冲器电路5，时钟缓冲器电路52产生内时钟信号ICLK和多个内部芯片启动信号IRASBA和IRASBB。该多个内部芯片启动信号IRASBA和IRASBB分别输入到多个内部定时子信号发生器53/54，并被有选择地变为有效电位。这样，内部定时子信号发生器53/54被相关的内部芯片启动信号IRASBA和IRASBB有选择地启动。
内部芯片启动信号IRASBA和IRASBB启动二进制计数器55后，该二进制计数器55开始计数内部时钟脉冲ICLK。该二进制计数器55依次改变输出信号CK1A-CK64A或CK1B-CK64B，解码器56解码输出信号CK1A-CK64A/CK1B-CK64B。该解码信号CK1A-CK64A或CK1B-CK64B输入到连接存储单元BANK-A或BANK-B，类似于解码器电路44的信号驱动器。
图13表示多存储单元的动态随机存取存储器件的一个短脉冲访问。在t51时，外部的芯片启动信号CEB变为有效低电平，而在内部时钟脉冲“0”存储单元地址信号BA指定其中一个存储单元BANK-A。时钟缓冲器电路52在下一个内部时钟脉冲ICLK的上升沿把内部的芯片启动信号IRASBA改变为有效低电平，而内部定时子信号发生器53被内部的芯片启动信号RASBA所启动。
当二进制计数器55计数到10个内部时钟脉冲时，字线驱动器把其中一个字线改变为有效高电平，存储于存储单元BANK-A的数据位在对应的子位线对上产生微小的电位差。在t54时数据数值达到“12”，则在t54-t57时数据位被依次从数据口中读出。
外部的芯片启动信号CEB在t55时再次变为有效低电平，存储单元地址信号BA把与64个内部时钟脉冲同步的存储单元地址变为“B”。然后在t56时，时钟缓冲器电路52把内部芯片启动信号IRASBB变为有效低电平。这样内部定时子信号发生器54就被内部芯片启动信号IRASBB所启动，二进制计数器55则开始计数内部时钟脉冲ICLK。在计数到“12”之前，数据位仍然从前一个存储单元BANK-A中读出，接着从第76个内部时钟脉冲ICLK开始数据位被依次从存储单元BANK-B中读出。
当该内部定时子信号发生器53的二进制计数器55计数了79个内部时钟脉冲ICLK后，在t58时钟缓冲器52把内部芯片启动信号IRASBA恢复到无效高电平，并且使与存储单元BANK-A相关的外围电路复位。
用这种方法，该数据位就被串行地从多个存储单元BANK-A和BANK-B中读出。为每个存储单元BANK-A/BANK-B提供二进制计数器55、解码器56和信号驱动器，并且在每个长的短脉冲访问中不会发生任何意外的干扰。
在上文的说明可以得知，解码器44/56解码计数器43/55的输出信号，以向信号驱动器(如45-47)提供专用的定时信号，而且在该短脉冲访问的实现中没有采用任何专门用于并一串转化的计数器。这样，该动态随机存取存储器件可以被集成到一个相对较小的半导体芯片中，而通过增加生产量可以降低这种小的半导体芯片的生产成本。第二实施例
如图14所示，一个内部定时信号发生器60用于二个存储单元存储器(即BANK-A和BANK-B)，每个存储单元BANK-A/BANK-B与外围电路相连，如一个读出放大器系统、传输门阵列、数据自锁电路和一个类似于图5中所示的存储单元阵列的数据放大器。一个数据缓冲器61通过读/写数据总线62连接到数据放大器，数据位被平行地在数据放大器与数据缓冲器61之间传输。在本例中，64个数据位在一个短脉冲读出周期内传输到数据缓冲器61，该短脉冲读出周期可以分为三个阶段。10个内部时钟脉冲TCLK，从外部的芯片启动信号CEB下降沿到一个被选中字线上升沿之间定义为第一周期。在第二阶段过程中，16位串行数据重复传输四次，这一阶段需要64个内部时钟脉冲ICLK。第三阶段需要6个内部时钟脉冲ICLK用于复位。
为了计数内部时钟脉冲，模10二进制计数器63a和63b在第一阶段运作，模64二进制计数器65在第二阶段计数64个内部时钟脉冲ICLK。模6二进制计数器65和66用于第三阶段。两个存储单元BANK-A和BANK-B分别需要各自的模10二进制计数器63a/63b和各自的模6计数器65/66。但是模64二进制计数器64由存储单元BANK-A和BANK-B共用，因为存储单元BANK-A/BANK-B不会被同时访问。模64二进制计数器所占据的面积比模10二进制计数器63a/63b或模6二进制计数器65/66所占据的面积大得多。但是由于只有一个模64二进制计数器由存储单元所共用，因此该内部位定时信号发生器60不会相当大地增加半导体芯片的面积。
模10二进制计数器63a/63b产生输出信号SCK1A-SCK8A和SCK1B-SCK8B，并把它们传输到相关的信号驱动器71和72。信号驱动71/72根据输出信号SCK1A-SCK8A/SCK1B-SCK8B来锁定地址信号并选择性地升高某条字线。模6二进制计数器65/66产生输出信号RCK1A-RCK4A和RCK1B-RCK4B，并把输出信号RCK1A-RCK4A/RCK1B-RCK4B传输到信号驱动器71/72，以便它们复位。
内部定时信号发生器60还包括信号缓冲器电路67、68和69。外部芯片启动信号CEB并联地传输到信号缓冲器电路67/68，存储单元地址信号BA也并联地传输到信号缓冲器电路67/68。当外部芯片启动信号CEB降低到有效低电平时，信号缓冲器电路67/68检查存储单元地址信号BA，以判断该存储单元地址信号BA是否指定存储单元BAN-A或存储单元BANK-B。如果存储单元地址信号BA指定了存储单元BANK-A或BANK-B内的存储单元地址，则相关的信号缓冲器67或68把内部芯片启动信号IRASBA或IRASBB变为有效电平。外部时钟信号CLK传输到信号缓冲器69，并由信号缓部器产生内部时钟信号ICLK。
该内部定时信号发生器60还包括一个解码器70。模64二进制计数器依次改变输出信号CK1-CK32，该输出信号CK1-CK32由解码器70解码。把该解码信号有选择地传输到信号驱动器71和72，并由信号驱动器71和72向外围电路和数据缓冲器61提供专用的定时信号。信号驱动器71和72被输出信号RCK1A-RCK4A和RCK1B-RCK4B所复位(如上文所述)。
图15表示由图13所示的动态随机存取存储器件进行的短脉冲访问。在t61时外部芯片启动信号CEB变为有效低电位，信号缓冲器67在内部时钟脉冲“0”的上升沿锁定代表存储单元BANK-A存储单元地址的存储单元地址信号BA。在t62时，内部芯片启动信号IRASBA变为有效低电平。但是，另一个信号缓冲器68把内部芯片启动信号RASBB保持为无效高电平。模10二进制计数器63a开始计数内部时钟脉冲ICLK，并增加由输出信号SCK1A-SCK8A所表示的数值(如图所示)。信号驱动器71使得与存储单元BANK-A相连的外围电路锁定该地址信号并使其中一条字线的电压上升。
在t63时，模10二进制计数器63a计数到数值“9”，输出信号SCLK10A变为有效电位。模64二进制计数器64开始计数内部时钟脉冲ICLK，模10二进制计数器63a被复位。模64二进制计数器63a根据内部时钟信号ICLK增加计数数值，该模64二进制计数器64的输出信号被解码以向信号驱动71提供短脉冲访问所专用的定时信号。
在内部时钟信号“74”的上升沿模64二进制计数器64的计数数值达到“63”，并把输出信号CLK64变为有效电平。接着，模6二进制计数器65开始计数内部时钟脉冲ICLK。当6个内部时钟脉冲输入到模6二进制计数器65后，模6二进制计数器使信号缓冲器67和信号驱动器71复位。结果，被选中的字线变为无效低电平，读出放大器被释放。
在t64时，外部芯片启动信号CLB变为有效低电平，信号缓冲器68把存储单元地址信号BA锁定。在t65时，内部芯片启动信号IRASBB变为有效低电平，并对存储单元BANK-B重复上述的操作过程。在内部时钟脉冲“74”的上升沿时，模10二进制计数器64计数到数值“9”，紧接着模64二进制计数器64又重新开始计数内部时钟脉冲ICLK而不受任何中断。
这样，该第二实施例的动态随机存取存储器件可以实现第一实施例中的所有优点。第三实施例
如图16所示，一个内部定时信号发生器80中包括信号缓冲器81、82和83、一个模10二进制计数器83和84、一个模64二进制计数器85、模6二进制计数器86和87和选择器88和89。该内部定时信号发生器80包含于一个多存储单元的动态随机存取存储器件内，每个存储单元的结构与图5所示的存储单元阵列相类似。因此，在下文中对与图5中各部件对应的主/子位线对、传输门阵列、主/子读出放大器以及其他部件标以与图5中各部件相同的参考标识。
子读出放大器33由四个子位线对SBL0/SBLB0-SBL3/SBLB3共用，传输门阵列32依次把四个位线对SBL0/SBLB0-SBL3/SBLB3连接到子读出放大器33。16个存储单元子阵列31分别与子读出放大器33相连，相应地，每个存储单元阵列与这16个子读出放大器33相结合。换句话说，16个读出数据位被子读出放大器33同时放大，然后分别并行传输到16个主读出放大器34。这16个读出数据位被并行地从主读出放大器34传输到16个数据自锁电路35，然后通过控制列选线YSW0-YSW15串行地传输到单个数据放大器37。该并一串数据传输在每个子位线对SBL0/SBLB0-SBL3/SBLB3进行并重复四次。结果，64个读出数据位被串行地通过读/写数据总线RWB/RWBB传输数据缓冲器39。
另一方面，当要求写入64个短脉冲数据时，16个写入数据位被串行地通过读/写数据总线RWB/RWBB传输到数据放大器37，并被连续地存储于16个数据自锁电路35中。当这16个数据位被分别存入数据自锁电路35后，传输门信号DATG变为有效电平，且这16个写入数据位被并行地从数据自锁电路35传输到主读出放大器34。因此，需要延长传输门信号DATG的有效状态，直到这16个写入数据位被存储入数据自锁电路35中。但是，如果传输门信号DATG在短脉冲读出周期内改变的时间与在短脉冲写入周期中的时间相同，则数据存取的时间就太长了。另一方面，如果传输门信号DATG的改变在短脉冲读出周期中提前，则其他控制信号(如读出放大器启动信号SAP/SAN)也被提前，这样就要增大内部定时信号发生器的容量。
选择器8/89包含于内部定时信号发生器80内，并根据写入模式信号WMA有选择地把模10计数器83/84的输出信号传输到模64二进制计数器85。因此，两个模10二进制计数器83/84分别在短脉冲写入周期和短脉冲读出周期间提供不同的传输门信号DATG启动时序，而不需要使模64二进制计数器85二元化。
图17表示短脉冲写入周期和短脉冲读出周期。当要求进入短脉冲写入周期时，写入模式信号WMA变为高电平，改变选择器88以把输出信号SLK14A传输到模64计数器85。因此，模64二进制计数器85在内部时钟脉冲“14”开始计数内部时钟脉冲ICLK。把数据传输到读/写数据总线RWB/RWBB需要一个内部时钟脉冲ICLK，把数据从读/写数据总线RWB/RWBB传输到数据线对也需要一个内部时钟脉冲ICLK。因此，数据传输信号DATG在输出信号“3”与输出信号“5”之间变为有效高电平，16个写入数据位则并行被传输到主读出放大器34。
另一方面，当该短脉冲读出周期是用于存储单元BANK-A时，写入模式信号WMA处于低电平，并且选择器88对输出信号SCLK5A透明。因此，模64二进制计数器85在内部时钟脉冲“5”开始计数内部时钟脉冲ICLK。尽管模64二进制计数器85在输出“3”和输出“5”之间把传输门信号DATG变为高电平，但其启动时序比在短脉冲写入周期中的提前，这样就可以实现高速的数据存取。
如上文说明所述，内部定时信号发生器控制脉冲访问而不需要任何专用并一串转化的计数器，则该动态随机存取存储器件可以集成在一个相对较小的半导体芯片内。
尽管上述说明中介绍了几个本发明的具体实施例，但对专业人士来说还可以作出各种显而易见的改动，都不脱离本发明的精神和范围。
例如，存储单元可以用静态随机存取存储单元实现。
内部定时信号发生器60可以改为用于带有多于两个存储单元的多存储单元动态随机存取存储器件。

Claims (14)

1、一种半导体存储器件，包括以下几个部分：
多个用于存储数据位的可寻址存储单元(31)；
一个用于从所述的多个可寻址存储单元选择可存取的存储单元的寻址系统(WLo-WLm)；
一个连接到所述的多个可寻址存储单元，用于向选中的可存取存储单元输入/输出第一数据位的位线系统(SBL0-SBLB0至SBL3一SBLB3/MBL-MBLB)；
一个连接到所述的位线系统用于在所述位线系统中放大所述第一数据位的读出放大器系统(33/34)；
多个可反复地连接到所述读出放大器系统每次用于存储位数比所述第一数位少的第二数据的暂时数据存储电路(35)；
一个连接到所述多个暂时数据存储电路用于在所述多个暂时数据存储电路与一个数据口(40)之间串行地传输所述第一数据位的接口(37/RWB-RWBB/39)，其特征在于该半导体器件进一步还包括如下几个部分；
一个用于依次把所述多个暂时数据存储电路连接到所述接口的控制器(38)，及
一个内部定时信号发生器(41；51；60；80)，用于向所述寻址系统和所述读出放大器系统提供所述第一数据位串行数据传输的启动定时信号、一个所述串行数据传输的结束信号以及启动定时信号和释放定时信号，该信号发生器中包括一个计数时钟脉冲(ICLK)用于产生输出信号(CK1-CK64；CLK1A/CLK1B；SCK1A-SCK8A/CK1-CK32/RCK1A-RCK4A/SCK1B-SCK8B/RCK1B-RCK4B)的计数器(43；55；63a～66；83-87)和一个从所述输出信号中产生定时信号(CLK1....；CLK1A/CLK1B....)用于提供所述启动定时信号和所述释放定时信号的解码器(44；56；70；88)。
2、如权利要求1所述的半导体存储器件，其特征是所述控制器(38)根据所述的时钟脉冲(ICLK)依次把列选线(YSW0-TSW15)变为有效电平，所述多个暂时数据存储电路具有各自连接到所述接口、并由所述列选线控制的传输门(35b)。
3、如权利要求1所述的半导体存储器件，其特征是所述多个可寻址存储单元被分割为多个存储单元的存储单元子阵列(31)，所述位线系统中包括多个可选择地分别连接到所述多个存储单元子阵列和相连的存储单元子阵列的可寻址存储单元的子位线对组(SBL0/SBLB0-SBL3/SBLB3)，多个主位线对(MBL/MBLB)分别连接到所述的多个存储单元子阵列，所述的读出放大器系统包括分别连接到所述多个子位线对组以及有选择地把相关的子位线对组的子位线对连接到相关的主位线对，用于放大所述第一数据位的多个子读出放大器(33)和分别连接到所述主位线对用于放大所述第一数据位的多个主读出放大器(34)。
4、如权利要求3所述的半导体存储器件，其特征是进一步包括多个第一传输门阵列(32)，其分别连接于所述多个子位线对组与所述的多个子读出放大器之间，并根据第一门控制信号(SG0-SG3)有选择地把所述相关子位线对组的子位线对连接到相关的子读出放大器。
5、如权利要求4所述的半导体存储器件，其特征是进一步包括连接于所述多个主读出放大器和所述多个暂时数据存储电路之间的第二传输门阵列(36)，该传输门阵列根据第二门控制信号(DATG)同时地把所述的多个主读出放大器连接到所述的多个暂时数据存储电路，用于在其中存储所述第二数据位。
6、如权利要求5所述的半导体存储器件，其特征是所述的内部定时信号发生器产生用于选择所述选中的可寻址存储单元的第一定时信号、用于产生所述第一门控制信号的第二定时信号、用于产生所述的第二门控制信号的第三定时信号以及用于产生提供给所述多个主读出放大器的启动信号的第四定时信号。
7、如权利要求6所述的半导体存储器件，其特征是所述的内部定时信号发生器向所述的控制器(38)提供所述时钟脉冲，以依次把列选线(YSW0-YSW15)改变为有效电平，所述的多个暂时数据存储电路(35)具有分别连接到所述接口并由所述列选线所控制的传输门(35b)。
8、如权利要求3所述的半导体存储器件，其特征是进一步包括另一个类似于所述存储单元(BANK-A)的存储单元(BANK-B)，所述的另一个存储单元具有与另一个所述寻址系统类似的寻址系统、另一个与所述位线系统类似的位线系统、另一个与所述读出放大器系统结构相似的读出放大器系统、以及另一个类似于所述的多个暂时数据存储电路暂时数据存储电路，所述接口与所述的内部定时信号发生器由这两个存储单元所共用。
9、如权利要求8所述的半导体存储器件，其特征是内部定时信号发生器进一步包括一个信号缓冲器(52)，该信号缓冲器提供一个时钟信号(CLK)、一个外部时钟信号(CEB)和一个存储单元地址信号(BA)，并根据所述的外部控制信号产生所述的时钟信号(ICLK)，多个启动信号(IRASB/IRASBB)根据由所述的存储单元地址信号(BA)表示的存储单元地址有选择变为有效高电平，
所述计数器具有多个分别与所述存储单元(BANK-A)及所述的另一个存储单元(BANK-B)相连的子计数器(55)，并分别被所述处于有效电位的多个启动信号所启动，用于计数所述的时钟脉冲，
所述的解码器具有多个分别连接到所述多个子计数器的子解码器(56)，每个所述多个子解码器向用于相关存储单元的寻址系统和读出放大器系统提供所述的第一数据位串行数据传输的启动定时信号、所述串行数据传输的结束点、以及启动定时信号和释放定时信号。
10、如权利要求9所述的半导体存储器件，其特征是所述的多个子计数器(55)依次被所述的多个启动信号所启动，使得所述另一个存储单元的第一数据位串行地跟随在所述存储单元的所述第一数据位。
11、如权利要求8所述的半导体存储器件，其特征是所述的计数器具有用于确定短脉冲访问第一阶段的各个第一计数器电路(63a/63b；83/84)，由所述各第一计数器电路共用的用于确定跟在所述第一阶段后的短脉冲访问第二阶段的第二计数器电路(64/85)，以及各个用于确定跟在所述第二阶段后的短脉冲访问第三阶段的第三计数器电路(86/87；65/66)。
12、如权利要求11所述的半导体存储器件，其特征是所述的寻址系统在所述第一阶段内选择要选的可寻址存储单元，所述的第一数据位在所述第二阶段内，在所述选中的可寻址存储单元与所述的接口之间串行地传输，在第三阶段使所述的寻址系统、所述的读出放大器和所述的接口复位。
13、如权利要求11所述的半导体存储器件，其特征是所述的内部定时信号发生器(80)进一步包括连接于所述第一计数器电路与所述第二计数器电路之间的选择器(88/89)，该选择器根据代表短脉冲读出或短脉冲写入的模式选择信号改变要传输到所述第二计数器电路的所述第一计数器电路的输出信号。
14、如权利要求11所述的半导体存储器件，其特征是所述的第一计数器电路和所述第二计数器电路以及所述第三计数器电路可以分别用模10二进制计数器、模64二进制计数器和模6二进制计数器实现。
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